JP2010034147A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、ｐ型不純物を、異なる注入エネルギーでｎ型半導体層内部と表面に多段注入し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、表面からある程度の深さ（５μｍ程度）までの不純物プロファイルが略平坦なｐ型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。
【選択図】図１

Description

本発明は絶縁ゲート型半導体装置およびその製造方法に係り、ドレイン電極をソース電極と同一主面に設けるアップドレイン構造においてオン抵抗低減を実現する絶縁ゲート型半導体装置およびその製造方法に関する。

ドレイン領域を、ソース電極が形成される基板の主面に引き出して、面実装を可能としたいわゆるアップドレイン構造の絶縁ゲート型半導体装置が知られている（例えば特許文献１参照。）。

図１１の断面図を参照し、従来の面実装が可能な、いわゆるアップドレイン構造の絶縁ゲート型半導体装置について、ＭＯＳＦＥＴを例に説明する。

ｐ型シリコン半導体基板１１０の上にｎ−型半導体層１１１、１１２を設け、ｎ−型半導体層１１２からｎ−型半導体層１１１に達するｐ＋型不純物領域１１３を設ける。ｎ−型半導体層１１２表面にはｐ型不純物領域（ｐ型ウェル領域Ｗ’）が設けられ、ｐ型ウェル領域Ｗ’の表面にＭＯＳＦＥＴの素子領域Ｅ’が設けられる。

素子領域Ｅ’は、ｎ−型チャネル層１２１にトレンチ１１５が設けられ、トレンチ１１５の内壁をゲート絶縁膜１１６で被膜し、トレンチ１１５内にゲート電極１１７が埋設される。トレンチ１１５に隣接したｐ型不純物領域Ｗ’表面にはｐ＋型ソース領域１１４が設けられる。トレンチ１１５上は層間絶縁膜１１８で覆われ、ソース電極１２０は、各セルのソース領域１１４と接続して設けられる。

ｎ−型半導体層１１２上には、ドレイン電極１２６が設けられる。ドレイン電極１２６は、ｎ−型半導体層１１２に設けられた高濃度のｐ型不純物領域１１９とコンタクトする。ｐ型不純物領域１１９は、ｎ−型半導体層１１１、１１２に埋め込まれドレイン領域の一部を構成するｐ＋型不純物領域１１３とコンタクトし、ドレイン電流を基板表面に引き上げる導電路となる。
特許公開２０００−２００９０２公報

上記の如く、アップドレイン構造のＭＯＳＦＥＴは、ｐ＋型不純物領域（埋め込み領域）１１３と、ドレイン電流を引き上げる導電路となるｐ型不純物領域１１９と、低濃度のｐ型不純物領域（ｐ型ウェル領域Ｗ’）を有し、ＭＯＳＦＥＴの素子領域Ｅ’は、ｐ型ウェル領域Ｗ’内に形成される。

しかし、拡散領域であるｐ型ウェル領域Ｗ’は不純物濃度がその底部ほど薄くなり、ｎ−型チャネル層１２１の特性が変動する問題がある。すなわち、ｐ型ウェル領域Ｗ’は、その表面に不純物拡散領域であるｎ−型チャネル層１２１が形成される。イオン注入による不純物拡散領域は所望の不純物濃度プロファイルを有するが、ｐ型ウェル領域Ｗ’の不純物濃度プロファイルにおいて急激に不純物濃度が低下する領域が発生すると、ｐ型ウェル領域Ｗ’の深さのばらつきも大きくなる。そしてこの領域に重ねて形成されるｎ−型チャネル層１２１もその影響を受け、特にチャネル層１２１の底部において不純物濃度プロファイルの変化が大きくなり、ＭＯＳＦＥＴの特性の大きな変動が生じる問題がある。

また、ｐ型ウェル領域Ｗ’の底部で不純物濃度が急激に低下すると、抵抗が増加する問題がある。アップドレイン構造のＭＯＳＦＥＴは、素子領域Ｅ’下方から、埋め込み領域１１３、ｐ型不純物領域１１９に電流経路が形成されるが、ｐ型ウェル領域Ｗ’底部で不純物濃度が低下することにより、素子領域Ｅ’下方において基板垂直方向の電流経路の抵抗値が増加し、オン抵抗が増加してしまう。

更に、埋め込み領域１１３は、ｐ型ウェル領域Ｗ’の不純物濃度と比較して高濃度であるため埋め込み領域１１３を形成する際の熱処理により、上方への拡散（いわゆる這い上がり）が大きくなる場合があった。つまり、埋め込み領域１１３が這い上がりによってｐ型ウェル領域Ｗ’層に達し、ｐ型ウェル領域Ｗ’層として所望の深さを確保できなくなり、耐圧が劣化する。

同様に、２層目のｎ−型半導体層１１２を薄くすると、不純物濃度の急峻な落ち込みは防げるが、必要耐圧を確保できなくなる問題があった。

本発明はかかる課題に鑑みてなされ、ｐ型半導体基板と、該半導体基板上に設けられた第１のｎ型半導体層と、該第１のｎ型半導体層上に設けられた第２のｎ型半導体層と、前記第１のｎ型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度ｎ型不純物領域と、前記第２のｎ型半導体層から前記第１のｎ型半導体層に達する深さに埋め込まれた高濃度の第１のｐ型不純物領域と、前記第１のｐ型不純物領域の上方で前記第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物領域と、前記第２のｎ型半導体層表面に設けられ前記第２のｐ型不純物領域と接する第３のｐ型不純物領域と、前記第３のｐ型不純物領域表面に設けられた絶縁ゲート型半導体素子領域と、前記第２および第３のｐ型不純物領域の外側で前記第２のｎ型半導体層表面から前記第１のｐ型不純物領域に達する深さに設けられた導電領域と、前記絶縁ゲート型半導体素子領域に接続する第１および第２の電極と、前記導電領域に接続する第３の電極と、を具備することにより解決するものである。

第２に、ｐ型半導体基板を準備し、表面に高濃度のｎ型不純物注入領域を形成し、前記半導体基板上に第１のｎ型半導体層を形成する工程と、該第１のｎ型半導体層表面に高濃度の第１のｐ型不純物注入領域を形成し、前記第１のｎ型半導体層上に第２のｎ型半導体層を形成する工程と、該第２のｎ型半導体層表面からのイオン注入により該第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物注入領域を形成する工程と、前記第２のｎ型半導体層表面に第３のｐ型不純物注入領域を形成する工程と、前記第２のｎ型半導体層表面に第４のｐ型不純物注入領域を形成する工程と、熱処理により前記ｎ型不純物注入領域および、前記第１から第４のｐ型不純物注入領域を拡散して、前記第１のｎ型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度ｎ型不純物領域と、前記第２のｎ型半導体層から前記第１のｎ型半導体層に達する深さに埋め込まれた高濃度の第１のｐ型不純物領域と、前記第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物領域と、該第２のｐ型不純物領域上方で該第２のｐ型不純物領域と接する第３のｐ型不純物領域と、前記第２および第３のｐ型不純物領域の外側で前記第２のｎ型半導体層表面から前記第１のｐ型不純物領域に達する導電領域とをそれぞれ形成する工程と、前記第３のｐ型不純物領域表面に絶縁ゲート型半導体素子領域を形成する工程と、前記絶縁ゲート型半導体素子領域に接続する第１および第２の電極と、前記導電領域に接続する第３の電極とを形成する工程と、を具備することにより解決するものである。

本発明によれば、以下の効果が得られる。

第１に、従来のｐ型ウェル領域を、第２ｐ型不純物領域および第３ｐ型不純物領域の２つの層で形成し、第２ｐ型不純物領域の上部と、第３ｐ型不純物領域の下部を一部重畳させ、第３ｐ型不純物領域の底部付近の低濃度不純物領域を補う構成とすることにより、表面から所望の深さ（例えば４μｍ程度）までのｐ型ウェル領域の不純物濃度プロファイルを略平坦にできる。これにより、ｐ型ウェル領域の形成深さの変動を抑制でき、その表面にチャネル層を形成した場合、チャネル層は特に底部において不純物濃度プロファイルのばらつきを回避でき、ＭＯＳＦＥＴの特性変動を抑えることができる。

第２に、ｐ型ウェル領域から高濃度の第１ｐ型不純物領域にかけて不純物濃度が緩やかに増加する不純物濃度プロファイルが得られるので、ｐ型ウェル領域底部の不純物濃度を高めることができ、不純物濃度プロファイルが略平坦なｐ型ウェル領域を得られる。これにより、アップドレイン構造の電流経路において、特にｐ型ウェル領域底部での抵抗の増加を抑制し、オン抵抗を低減することができる。

また、表面から所望の深さまで、不純物濃度プロファイルが略平坦なｐ型ウェル領域が得られ、形成深さの変動も抑制できるので、耐圧を得るのに十分な不純物濃度のｐ型ウェル領域を従来より深く形成できる。これにより、更に耐圧を向上させることもできる。具体的には、耐圧が２０Ｖ〜１００Ｖ程度のｐチャネル型のトレンチ構造のＭＯＳＦＥＴを実現できる。

第３に、第１ｐ型不純物領域の拡散を抑制できるので、基板の水平方向の拡散（横拡散）も抑えることができる。従来の製造方法では、不純物濃度プロファイルの急激な低下を抑制するため、基板表面から注入した不純物を深いところまで拡散させることが必要になり、それに伴って水平方向の拡散も大きくなる問題があった。本実施形態では、基板にかかる熱量を抑えることができ、横拡散も防止できるので半導体装置の小型化が実現する。

また本発明の製造方法によれば、ｎ−型半導体層の内部と表面に、それぞれ注入エネルギーの異なるイオン注入でｐ型ウェル領域となる第２ｐ型不純物領域と第３ｐ型不純物領域を形成できる。従って、例えば表面に不純物を注入したｎ型半導体層を複数積層しながら第２ｐ型不純物領域および第３ｐ型不純物領域を形成する場合と比較して、安価に実施できる。

本発明の実施の形態を図１から図１０を参照して詳細に説明する。

本発明の絶縁ゲート型半導体装置は、ｐ型半導体基板と、第１のｎ型半導体層と、第２のｎ型半導体層と、高濃度ｎ型不純物領域と、第１のｐ型不純物領域と、第２のｐ型不純物領域と、第３のｐ型不純物領域と、絶縁ゲート型半導体素子領域と、導電領域と、第１の電極と、第２の電極と、第３の電極と、から構成される。

ｐ型（ｐ−型）シリコン半導体基板１１は、不純物濃度は１．０Ｅ１５〜１．０Ｅ１６ｃｍ^−３程度である。本実施形態のＭＯＳＦＥＴは、ドレイン電極をソース電極と同一主面に設けるいわゆるアップドレイン構造であり、ｐ型シリコン半導体基板１１は接地電位である。

第１ｎ型半導体層２１、第２ｎ型半導体層２２は、一例として不純物濃度がそれぞれ、４．０Ｅ１５ｃｍ^−３（比抵抗＝１．２Ω・ｃｍ）程度であり、厚みがそれぞれ例えば６μｍ、１１μｍ〜１８μｍ程度のエピタキシャル層である。ｐ型シリコン半導体基板１１の上に第１ｎ型半導体層２１が設けられ、第１ｎ型半導体層２１上に第２ｎ型半導体層２２が設けられる。

高濃度のｎ型（ｎ＋型）不純物領域３１は、第１ｎ型半導体層２１からｐ型シリコン半導体基板１１に達する深さに埋め込まれる。ｎ型不純物領域３１は、第１ｎ型半導体層２１とｐ型シリコン半導体基板１１の界面（ｐ型シリコン半導体基板１１表面）に不純物（例えばアンチモン（Ｓｂ））を拡散した領域であり、不純物濃度は１．０Ｅ１９ｃｍ^−３程度である。ｎ型不純物領域３１は第１ｎ型半導体層２１側にも上方拡散している。

第１ｐ型（ｐ＋型）不純物領域４１は、第２ｎ型半導体層２２から第１ｎ型半導体層２１に達する深さに埋め込まれる。第１ｐ型不純物領域４１は、第１ｎ型半導体層２１と第２ｎ型半導体層２２の界面（第１ｎ型半導体層２１表面）に不純物（ボロン（Ｂ））を高濃度に拡散した領域であり、不純物濃度は例えば１．０Ｅ１８ｃｍ^−３程度である。第１ｐ型不純物領域４１は、第２ｎ型半導体層２２側にも上方拡散している。第１ｐ型不純物領域４１はその下方がｎ型不純物領域３１と一部重畳する。ｎ型不純物領域３１によって、ｐ型シリコン半導体基板１１への過剰な拡散が防止される。

またｎ型不純物領域３１は、接地電位のｐ型シリコン半導体基板１１およびそれより高い電位（ドレイン電位）の第１ｐ型不純物領域４１と、これらに挟まれた第１ｎ型半導体層２１によって発生する寄生バイポーラ動作を防止する。

第２ｐ型（ｐ−型）不純物領域４２は、第２ｎ型半導体層２２内に埋め込まれる。第２ｐ型不純物領域４２は、第２ｎ型半導体層２２表面から３μｍ程度の深さを中心に１μｍ〜５μｍの深さに位置するように、第２ｎ型半導体層２２表面から低濃度の不純物（ボロン）を注入および拡散した領域である。つまり第２ｎ型半導体層２２の幅（厚み）は４μｍ程度である。また不純物濃度は例えば１Ｅ１６ｃｍ^−３程度である。

第３ｐ型（ｐ−型）不純物領域４３は、不純物（ボロン、不純物濃度：例えば１Ｅ１６ｃｍ^−３程度）を低濃度に拡散し、第２ｎ型半導体層２２表面に設けられる。第３ｐ型不純物領域４３は、その底部が第２ｐ型不純物領域４２の上部と接している。

第２ｐ型不純物領域４２と、第３ｐ型不純物領域４３によりｐ型ウェル領域Ｗが形成される。第２ｐ型不純物領域４２はその上面が第３ｐ型不純物領域４３と接し、底面が第１ｐ型不純物領域４１と接する。すなわち、ｐ型ウェル領域Ｗの底部は、第２ｎ型半導体層２２内に埋め込まれた第２ｐ型不純物領域４２によって、ｐ型不純物濃度の低下が抑制される。

またｐ型ウェル領域Ｗは、第１ｐ型不純物領域４１と共に、素子領域Ｅに形成されるＭＯＳＦＥＴのドレイン領域となる。

導電領域４４は、ｐ型ウェル領域Ｗの外側に設けられ、第２半導体層２２表面から第１ｐ型不純物領域４１に達する深さを有する高濃度のｐ型（ｐ＋型）不純物領域である。導電領域４４はドレイン領域となる第１ｐ型不純物領域４１と接続してこれを第２半導体層２２表面に引き出す導電路となる。導電領域４４の不純物濃度は例えば１．０Ｅ１８ｃｍ^−３程度である。

ｐ型ウェル領域Ｗの表面（第２ｐ型不純物領域４２表面）には素子領域Ｅが形成される。素子領域Ｅには、例えばトレンチ構造のＭＯＳＦＥＴが形成される。

ＭＯＳＦＥＴは、ｐ型ウェル領域Ｗおよび第１ｐ型不純物領域４１をドレイン領域とし、第３ｐ型不純物領域４３表面にｎ型不純物領域であるチャネル層５４が設けられる。チャネル層５４の外周には高濃度のｎ型不純物を拡散したガードリング５３が設けられる。ガードリング５３は、素子領域Ｅに逆方向バイアスを印加した場合に、チャネル層５４から第３ｐ型半導体領域４３に広がる空乏層の端部の曲率を緩和する。尚、本実施形態の素子領域Ｅとは、ＭＯＳＦＥＴの形成領域をいい、ガードリング５３までの領域とする。

トレンチ５７は、チャネル層５４を貫通して第３ｐ型不純物領域４３まで到達させる。トレンチ５７は、一般的には第２ｎ型半導体層２２表面のパターンにおいて格子状またはストライプ状にパターニングされる。

トレンチ５７の内壁にはゲート酸化膜６１を設ける。ゲート酸化膜６１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ５７内部には導電材料を埋設してゲート電極６３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｐ型不純物が導入されている。

ソース領域６５は、トレンチ５７に隣接したチャネル層５４表面に高濃度のｐ型不純物を注入した拡散領域である。また、隣接するソース領域６５間のチャネル層５４表面には、高濃度のｎ型不純物の拡散領域であるボディ領域６４を設け、基板の電位を安定化させる。これにより隣接するトレンチ５７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの素子領域Ｅを構成している。

ゲート電極６３上は層間絶縁膜６６で被覆される。ソース電極６７はアルミニウム（Ａｌ）等の金属層を所望の形状にパターンニングした金属電極である。ソース電極６７は素子領域Ｅ上を覆って設けられ、層間絶縁膜６６間のコンタクトホールを介してソース領域６５およびボディ領域６４と接続する。

ゲート電極６３は、ポリシリコン層などの導電材料により素子領域Ｅ外の第２ｎ型半導体層２２上に引き出され、ゲートパッド電極（不図示）と接続する。

ドレイン電極６８は、ソース電極６７と同一主面側に設けられ、導電領域４４とコンタクトする。

図２は、本実施形態の第３不純物領域４３表面からｐ型シリコン半導体基板１１までの不純物濃度プロファイルを示す図である。実線が本実施形態の不純物濃度プロファイルであり、比較のために従来構造における基板の不純物濃度プロファイルを破線で示した。

横軸が、第２ｎ型半導体層２２表面からの深さであり、縦軸が、第１ｐ型不純物領域４１、ｐ型ウェル領域Ｗ（第２ｐ型不純物領域４２および第３ｐ型不純物領域４３）、ｎ型不純物領域３１、およびｐ型シリコン半導体基板１１の不純物濃度である。

従来構造（破線）では、ｐ型ウェル領域Ｗ’の底部で不純物濃度が低下し、例えば表面から３μｍ程度の深さで１Ｅ１５ｃｍ^−３程度まで低下する。既述の如く、このような不純物の低濃度領域Ｌ（丸印部分）が存在すると、ｐ型ウェル領域の形成深さもばらつき、チャネル層の不純物濃度プロファイルもばらついてしまう。

一方、不純物の低濃度領域Ｌを補うため、熱処理により高濃度不純物領域であるｐ型埋め込み領域を上方拡散させる方法も考えられる。しかし上方拡散により急激な不純物濃度低下は補えるものの、埋め込み領域を形成するボロンは拡散係数が大きく、高濃度不純物領域の過剰な這い上がりにより、結局、所望の耐圧を確保できる不純物濃度の領域が狭くなる問題があった。

またｎ−型半導体層を薄くすれば不純物濃度の低下は抑制できるが、耐圧が劣化する問題があった。

本実施形態では、第１ｐ型不純物領域４１（従来の埋め込み領域１１３に相当）の上に、第２ｐ型不純物領域４２を設け、その上に第３ｐ型不純物領域４３を設け、第２ｐ型不純物領域４２と第３ｐ型不純物領域４３によってｐ型ウェル領域Ｗを形成する。第２ｐ型不純物領域４２を設けることによって、第３ｐ型不純物領域４３（従来のｐ型ウェル領域Ｗ’に相当）の底部における不純物濃度の低下を補うことができる。

従って本実施形態によれば、実線の如く、表面から深さ４μｍ程度にかけて不純物濃度プロファイルが略平坦な状態を維持することができる。ここで、不純物濃度プロファイルが略平坦な状態とは、第２ｎ型半導体層２２の表面から深さ４μｍまでの領域において、ボロン濃度が１Ｅ１６ｃｍ^−３〜５Ｅ１６ｃｍ^−３の範囲にあることをいう。

これにより、ｐ型ウェル領域Ｗの表面に不純物のイオン注入及び拡散で形成するチャネル層も、所望の（設計どおりの）不純物濃度プロファイルを維持でき、特性の変動を抑制できる。

またこれにより、ｐウェル領域Ｗは、耐圧の確保に十分なほぼ均一な不純物濃度と、深さとを確保することができ、更に耐圧を向上させることもできる。

図３から図１０を参照して、本発明の絶縁ゲート型半導体装置の製造方法について説明する。

第１工程（図３）：ｐ型半導体基板を準備し、表面に高濃度のｎ型不純物注入領域を形成し、前記半導体基板上に第１のｎ型半導体層を形成する工程。

ｐ型シリコン半導体基板１１（不純物濃度は１Ｅ１５〜１Ｅ１６ｃｍ^−３程度）を準備し、表面に所望の領域が開口したマスクを設け、高濃度（１Ｅ１９ｃｍ^−３程度）のｎ型不純物（例えばアンチモン（Ｓｂ））を導入し、ｎ型不純物注入領域３１’を形成する（図３（Ａ））。

その後、不純物の拡散を行う。更に、ｐ型シリコン半導体基板１１上に、例えばエピタキシャル成長などにより第１ｎ型半導体層２１を形成する。第１ｎ型半導体層２１の不純物濃度は例えば４Ｅ１５ｃｍ^−３程度（比抵抗＝１．２Ω・ｃｍ）であり、厚みは例えば６μｍである。ｎ型不純物注入領域３１’はわずかに上方および下方に拡散する（（図３（Ｂ））。

第２工程（図４）： 第１のｎ型半導体層表面に高濃度の第１のｐ型不純物注入領域を形成し、前記第１のｎ型半導体層上に第２のｎ型半導体層を形成する工程。

第１ｎ型半導体層２１の表面に熱酸化膜（不図示）を４００Å程度形成し、所望の領域が開口したマスクＭを設け、高濃度（１Ｅ１８ｃｍ^−３程度）の第１のｐ型不純物（例えばボロン）をイオン注入し、第１のｐ型不純物注入領域４１’を形成する。イオン注入条件は、例えばドーズ量が１Ｅ１５ｃｍ^−２、注入エネルギーが１６０ＫｅＶである（図４（Ａ））。

その後、第１ｎ型半導体層２１上に、例えばエピタキシャル成長などにより第２ｎ型半導体層２２を形成する。第２ｎ型半導体層２２の不純物濃度は、例えば４Ｅ１５ｃｍ^−３程度（比抵抗＝１．２Ω・ｃｍ）であり、厚みは例えば１１μｍ〜１８μｍである。第１のｐ型不純物注入領域４１’はわずかに上方および下方に拡散する（（図４（Ｂ））。

第３工程（図５）：第２のｎ型半導体層表面からのイオン注入により第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物注入領域を形成する工程。

第２ｎ型半導体層２２の表面に熱酸化膜（不図示）を４００Å程度形成し、所望の領域が開口した新たなマスクＭを設け、不純物濃度が１Ｅ１６ｃｍ^−３程度の第２のｐ型不純物（例えばボロン）を第２のｎ型半導体層２２表面からイオン注入し、第２のｎ型半導体層２２内に埋め込まれた第２のｐ型不純物注入領域４２’を形成する。イオン注入条件は、ドーズ量が１Ｅ１３ｃｍ^−２、注入エネルギーは例えば２ＭｅＶである。第２のｐ型不純物注入領域４２’は、第２のｎ型半導体層２２表面から３μｍ程度下方に位置する。

第４工程（図６）：第２のｎ型半導体層表面に第３のｐ型不純物注入領域を形成する工程。

熱酸化膜を４００Å程度形成し、第２のｐ型不純物注入領域４２’の上方とその外側の領域が開口した新たなマスクＭを設け、第３のｐ型不純物（例えばボロン）をイオン注入する。これにより第２のｎ型半導体層２２表面に、不純物濃度が例えば１Ｅ１６ｃｍ^−３程度の第３のｐ型不純物注入領域４３’を形成する。イオン注入条件は、例えば、ドーズ量が１Ｅ１３ｃｍ^−２、注入エネルギーが１６０ＫｅＶである。

第５工程（図７）：第２のｎ型半導体層表面に第４のｐ型不純物注入領域を形成する工程。

高濃度の第４のｐ型不純物（たとえばボロン）のイオン注入により、第３のｐ型不純物注入領域４３’の外側の第２ｎ型半導体層２２表面に第４のｐ型不純物注入領域４４’を形成する。イオン注入条件は、例えばドーズ量が１Ｅ１５ｃｍ^−２、注入エネルギーは２ＭｅＶである。

第３工程から第５工程は入れ替えてもよい。つまり、第２のｐ型不純物注入領域４２’、第３のｐ型不純物注入領域４３’、第４のｐ型不純物注入領域４４’の形成は順不同である。

第６工程（図８）：熱処理によりｎ型不純物注入領域および、第１から第４のｐ型不純物注入領域を拡散して、第１のｎ型半導体層から半導体基板に達する深さに埋め込まれた高濃度ｎ型不純物領域と、第２のｎ型半導体層から第１のｎ型半導体層に達する深さに埋め込まれた高濃度の第１のｐ型不純物領域と、第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物領域と、第２のｐ型不純物領域上方で第２のｐ型不純物領域と接する第３のｐ型不純物領域と、第２および第３のｐ型不純物領域の外側で第２のｎ型半導体層表面から第１のｐ型不純物領域に達する導電領域とをそれぞれ形成する工程。

熱処理（例えば１２３０℃、４時間）を行い、第１のｐ型不純物注入領域４１’、第２のｐ型不純物注入領域４２’、第３のｐ型不純物注入領域４３’、第４のｐ型不純物注入領域４４’をそれぞれ拡散する。これにより、ｎ型不純物領域３１、第１ｐ型不純物領域４１、第２ｐ型不純物領域４２、第３ｐ型不純物領域４３をそれぞれ形成する。また第２および第３のｐ型不純物領域の外側で第２ｎ型半導体層２２表面から第１ｐ型不純物領域４１に達する導電領域４４が形成される。

ｎ型不純物領域３１は、第１ｎ型半導体層２１からｐ型シリコン半導体基板１１に達する深さに埋め込まれ、寄生バイポーラ動作を抑制する。

第１ｐ型不純物領域４１は、第２ｎ型半導体層２２から第１ｎ型半導体層２１に達する深さに埋め込まれ、第２ｐ型不純物領域４２は、第２ｎ型半導体層２２内に埋め込まれる。また、第３ｐ型不純物領域４３は、第２ｎ型半導体層２２表面に設けられ、その底部が第２ｐ型不純物領域４２と接する。

第２ｐ型不純物領域４２と第３ｐ型不純物領域４３によりｐ型ウェル領域Ｗが形成される。また、第１ｐ型不純物領域４１はｐ型ウェル領域Ｗと共に後に形成されるＭＯＳＦＥＴのドレイン領域となる。

第２ｐ型不純物領域４２および第３ｐ型不純物領域４３の外側に形成された導電領域４４は、ドレイン電流を基板表面に引き出す導電路となる。

このように本実施形態では、第２ｎ型半導体層２２内に第２のｐ型不純物注入領域４２’を形成し、第２ｎ型半導体層２２表面に第３のｐ型不純物注入領域４３’を形成する。そしてこれらを熱処理により拡散することで、第２のｐ型不純物領域４２と第３のｐ型不純物領域４３によってｐ型ウェル層Ｗを形成する。第３ｐ型不純物領域４３と第１ｐ型不純物領域４１の間に、これらと上部および下部が重畳する第２ｐ型不純物領域４２が形成できるので、ウェル層Ｗの底部における不純物濃度の低下を抑制できる。第２のｐ型不純物注入領域４２’と第３のｐ型不純物注入領域４３’はそれぞれ、同じ第２ｎ型半導体層２２の内部と表面に、異なる注入エネルギーでイオン注入して形成できる。

ｐ型ウェル領域となる第２のｐ型不純物注入領域４２’および第３のｐ型不純物注入領域４３’は、ドーズ量が低いため拡散長が短く、低濃度領域Ｌの不純物濃度の落ち込みを少なくすることができる。一方、ｐ型不純物注入領域４４’は不純物濃度が高いため深くまで拡散し、基板内の第１ｐ型不純物領域４１まで届く。またチャネル層のような実動作領域ではないため、プロセスのばらつきによって完成時のプロファイルに多少ばらつきがあっても問題にならない。

ｎ型半導体層（ここでは第２ｎ型半導体層２２）内に埋め込まれたｐ型不純物領域（ここでは第２ｐ型不純物領域４２）を形成する場合に、一つのｎ型（ｎ−型）半導体層表面にｐ型不純物をイオン注入し、その上に他のｎ型（ｎ−型）半導体層を積層して、埋め込まれたｐ型不純物領域を形成する方法も考えられる。しかしその場合、ｎ−型半導体層を複数積層するため、コストが高くなる問題がある。

しかし、本実施形態では、異なる注入エネルギーでの複数回のイオン注入（多段注入）により、第２ｎ型半導体層２２内に埋め込まれた第２ｐ型不純物領域４２と、その上部の第３ｐ型不純物領域４３を形成できるので、コストの増加を抑制できる。

更に、一度の熱処理でそれぞれの領域が同時に形成できるので、製造工程及びそれらにかかる時間の短縮が図れる。製造工程中のトータルの熱処理を減らすことができるので、高濃度の第１ｐ型不純物領域４１の拡散を抑えられる。つまり、基板の水平方向の拡散（横拡散）も抑えることができ、半導体装置の大きさを小さくできる。

第７工程（図９および図１０）：第３のｐ型不純物領域表面に絶縁ゲート型半導体素子領域を形成する工程。

ｐ型ウェル領域Ｗ（第３ｐ型不純物領域４３）の表面に酸化膜（不図示）などによるマスクを設け、高濃度（１．０Ｅ１７ｃｍ^−３程度）のｎ型不純物を注入、拡散してガードリング５３を形成する。また、ガードリング５３の内側にｎ型不純物（例えばリン（Ｐ））を注入（例えばドーズ量：１．０Ｅ１３ｃｍ^−２程度、注入エネルギー：１４０ＫｅＶ）した後、拡散してチャネル層５４（不純物濃度：２．０Ｅ１６ｃｍ^−３）を形成する(図９（Ａ）)。

素子領域周辺にＬＯＣＯＳ酸化膜５５を形成後、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜を生成し、所望の開口部を設けてトレンチ形成のためのマスクを形成し、基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングする。これによりチャネル層５４を貫通して第３ｐ型不純物領域４３まで達するトレンチ５７を形成する。

ダミー酸化をしてトレンチ５７内壁とチャネル層５４表面にダミー酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とＣＶＤ酸化膜を同時に、フッ酸などの酸化膜エッチャントにより除去する。これにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ５７開口部に丸みをつけ、トレンチ５７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜６１を形成する。すなわち、全面を熱酸化してゲート酸化膜６１を閾値に応じて数百Åの膜厚に形成する。

更に全面にノンドープのポリシリコン層（不図示）を堆積し、（不純物濃度：１Ｅ１９ｃｍ^−３程度）のｐ型不純物（ボロンなど）を注入・拡散して高導電率化を図る。また、予めｐ型不純物がドープされたポリシリコン層を堆積してもよい。全面に堆積したポリシリコン層をマスクなしでドライエッチングして、トレンチ５７内に埋め込まれたポリシリコン層によりゲート電極６３を形成する（図９（Ｂ））。

その後、新たなレジストマスク（不図示）をそれぞれ設けて、選択的にｐ型不純物（例えばボロン）のイオン注入および、ｎ型不純物（例えばヒ素）のイオン注入を行う。

その後、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層６６ａをＣＶＤ法により堆積し、注入されたｐ型不純物およびｎ型不純物を基板表面に拡散し、トレンチ５７に隣接するチャネル層５４表面にｐ＋型のソース領域６５を形成し、隣り合うソース領域６５間の基板表面にｎ型のボディ領域６４を形成する（図１０（Ａ））。

ＢＰＳＧ膜６６ａをレジストマスクによりエッチングし、少なくともゲート電極６３上に層間絶縁膜６６を残す。層間絶縁膜６６は、トレンチ５７開口部を覆って、例えば８０００Å程度の厚みに設けられる（図１０（Ｂ））。

第８工程：絶縁ゲート型半導体素子領域に接続する第１および第２の電極と、導電領域に接続する第３の電極とを形成する工程。

その後、全面に、金属層（例えばＡｌ／Ｓｉ層）をスパッタする。膜厚は、例えば２μｍ程度である。金属層は所望の配線形状にパターンニングされ、ソース領域６５に接続するソース電極６７が形成される。

また、導電領域４４にコンタクトするドレイン電極６８が形成される。またここでの図示は省略するが、ゲート電極６３に接続するゲートパッド電極も同一金属層のパターンニングで形成される。これにより、図１に示す最終構造を得る。

本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の不純物濃度プロファイルである。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 従来の絶縁ゲート型半導体装置を説明する断面図である。

符号の説明

１１ ｐ型シリコン半導体基板
２１ 第１ｎ型半導体層
２２ 第２ｎ型半導体層
３１ ｎ型不純物領域
４１ 第１ｐ型不純物領域
４２ 第２ｐ型不純物領域
４３ 第３ｐ型不純物領域
４４ 導電領域
５３ ガードリング
５４ チャネル層
５７ トレンチ
６１ ゲート酸化膜
６３ ゲート電極
６４ ボディ領域
６５ ソース領域
６６ 層間絶縁膜
６７ ソース電極
６８ ドレイン電極
１１０ 半導体基板
１１１、１１２ ｎ−型半導体層
１１３ ｐ＋型不純物領域
１１４ ソース領域
１１５ トレンチ
１１６ ゲート絶縁膜
１１７ ゲート電極
１１８ 層間絶縁膜
１１９ 導電領域
１２０ ソース電極
１２１ チャネル層
１２６ ドレイン電極
Ｗ、Ｗ’ ｐ型ウェル領域
Ｅ、Ｅ’ 素子領域

Claims (9)

1. ｐ型半導体基板と、
   該半導体基板上に設けられた第１のｎ型半導体層と、
   該第１のｎ型半導体層上に設けられた第２のｎ型半導体層と、
   前記第１のｎ型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度ｎ型不純物領域と、
   前記第２のｎ型半導体層から前記第１のｎ型半導体層に達する深さに埋め込まれた高濃度の第１のｐ型不純物領域と、
   前記第１のｐ型不純物領域の上方で前記第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物領域と、
   前記第２のｎ型半導体層表面に設けられ前記第２のｐ型不純物領域と接する第３のｐ型不純物領域と、
   前記第３のｐ型不純物領域表面に設けられた絶縁ゲート型半導体素子領域と、
   前記第２および第３のｐ型不純物領域の外側で前記第２のｎ型半導体層表面から前記第１のｐ型不純物領域に達する深さに設けられた導電領域と、
   前記絶縁ゲート型半導体素子領域に接続する第１および第２の電極と、
   前記導電領域に接続する第３の電極と、
   を具備することを特徴とする絶縁ゲート型半導体装置。
2. 前記第２のｐ型不純物領域および前記第３のｐ型不純物領域は、前記第１のｐ型不純物領域より不純物濃度が低濃度であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記第２のｐ型不純物領域および前記第３のｐ型不純物領域は、同等の不純物濃度を有することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
4. 前記第２のｐ型不純物領域は、前記第１のｐ型不純物領域と接することを特徴とする請求項２または請求項３に記載の絶縁ゲート型半導体装置。
5. ｐ型半導体基板を準備し、表面に高濃度のｎ型不純物注入領域を形成し、前記半導体基板上に第１のｎ型半導体層を形成する工程と、
   該第１のｎ型半導体層表面に高濃度の第１のｐ型不純物注入領域を形成し、前記第１のｎ型半導体層上に第２のｎ型半導体層を形成する工程と、
   該第２のｎ型半導体層表面からのイオン注入により該第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物注入領域を形成する工程と、
   前記第２のｎ型半導体層表面に第３のｐ型不純物注入領域を形成する工程と、
   前記第２のｎ型半導体層表面に第４のｐ型不純物注入領域を形成する工程と、
   熱処理により前記ｎ型不純物注入領域および、前記第１から第４のｐ型不純物注入領域を拡散して、前記第１のｎ型半導体層から前記半導体基板に達する深さに埋め込まれた高濃度ｎ型不純物領域と、前記第２のｎ型半導体層から前記第１のｎ型半導体層に達する深さに埋め込まれた高濃度の第１のｐ型不純物領域と、前記第２のｎ型半導体層内に埋め込まれた第２のｐ型不純物領域と、該第２のｐ型不純物領域上方で該第２のｐ型不純物領域と接する第３のｐ型不純物領域と、前記第２および第３のｐ型不純物領域の外側で前記第２のｎ型半導体層表面から前記第１のｐ型不純物領域に達する導電領域とをそれぞれ形成する工程と、
   前記第３のｐ型不純物領域表面に絶縁ゲート型半導体素子領域を形成する工程と、
   前記絶縁ゲート型半導体素子領域に接続する第１および第２の電極と、前記導電領域に接続する第３の電極とを形成する工程と、
   を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
6. 前記第２のｐ型不純物注入領域は第１の加速エネルギーでイオン注入し、前記第３のｐ型不純物注入領域は第２の加速エネルギーでイオン注入することを特徴とする請求項５に記載の絶縁ゲート型半導体装置の製造方法。
7. 前記第２のｐ型不純物領域および前記第３のｐ型不純物領域は、前記第１のｐ型不純物領域より不純物濃度が低濃度に形成されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
8. 前記第２のｐ型不純物領域および前記第３のｐ型不純物領域は、同等の不純物濃度に形成されることを特徴とする請求項７に記載の絶縁ゲート型半導体装置の製造方法。
9. 前記第２のｐ型不純物領域は、前記第１のｐ型不純物領域と接することを特徴とする請求項６から請求項８のいずれかに記載の絶縁ゲート型半導体装置の製造方法。

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