JP5622793B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置に関するものであって、特に、超接合（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）構造を有する半導体装置およびその製造方法に関するものである。
図１は、従来のＮ型垂直二重拡散金属酸化物半導体電界効果トランジスタ（ｖｅｒｔｉｃａｌ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ， ＶＤＭＯＳＦＥＴ）の断面図である。Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ１０は、半導体基板およびその上に位置するゲート構造を含む。半導体基板内に、Ｎ型エピタキシー（ｅｐｉｔａｘｙ）ドリフト（ｄｒｉｆｔ ｒｅｇｉｏｎ）領域１００およびその上方に位置するＰ型ベース（ｂａｓｅ）領域１０２を有して、Ｐ−Ｎ接面を形成する。さらに、Ｎ型エピタキシードリフト領域１００下方に、ドレイン電極１１４に連接されるドレイン領域１０６を有する。Ｐ型ベース領域１０２内に、ソース電極１１２に連接されるソース領域１０４を有する。ゲート構造は、ゲート誘電層１０８およびその上に位置するゲート電極１１０から構成される。
Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ１０中のＰ−Ｎ接面の耐電圧（ｗｉｔｈｓｔａｎｄ ｖｏｌｔａｇｅ）を増加させるため、Ｎ型エピタキシードリフト領域１００のドープ濃度を減少させる、及び／又は、厚さを増加させる必要がある。しかし、上述の方式でＰ−Ｎ接面の耐電圧を増加させる時、Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ１０のオン抵抗（Ｒｏｎ）も増加させてしまう。即ち、オン抵抗は、Ｎ型エピタキシードリフト領域のドープ濃度と厚さの制限を受ける。
超接合（Ｓｕｐｅｒ−ｊｕｎｃｔｉｏｎ）構造を有する垂直二重拡散金属酸化物半導体電界効果トランジスタは、Ｎ型エピタキシードリフト領域のドープ濃度を増加させて、Ｐ−Ｎ接面の耐電圧を増加させると同時に、オン抵抗の増加を回避することができる。しかし、現行の超接合構造は何回ものエピタキシー成長を施さなければならず、且つ、エピタキシー成長の回数は、Ｐ−Ｎ接面の耐電圧の大きさによって決定されるので、上述の超接合構造の製造は、工程が煩雑で、コストが高いという欠点がある。
よって、超接合構造を有する半導体装置により上述の問題を解決することが必要である。
本発明は、超接合構造を有する半導体装置を提供することを目的とする。
本発明の実施形態は半導体装置を提供し、基板上にスタックされ、且つ、基板と共に第一導電型を有し、内に、少なくとも一つの第一ドーピング領域および隣接する少なくとも一つの第二ドーピング領域を有し、第一ドーピング領域は第二導電型を有し、且つ、第二ドーピング領域は第一導電型を有する複数の第一エピタキシー層と、第一エピタキシー層上に設置され、且つ、第一導電型を有し、内にトレンチを有し、下方の第一ドーピング領域を露出する複数の第二エピタキシー層と、トレンチの一側壁に隣接し、且つ、第二導電型を有し、第二エピタキシー層とドーピング領域のドープ濃度が、第一エピタキシー層のドープ濃度より高い第三ドーピング領域と、第二ドーピング領域上方の第二エピタキシー層上に設置されるゲート構造と、を備える。
本発明の別の実施形態は、半導体装置の製造方法を提供し、基板上に、スタックされた複数の第一エピタキシー層を形成し、且つ、各第一エピタキシー層内に、少なくとも一つの第一ドーピング領域および隣接する少なくとも一つの第二ドーピング領域を形成し、第一エピタキシー層、基板および第二ドーピング領域は第一導電型を有し、且つ、第一ドーピング領域は第二導電型を有するよう形成する工程と、第一エピタキシー層上に、第一導電型を有する複数の第二エピタキシー層を形成する工程と、第二エピタキシー層内に、トレンチを形成して、下方の第一ドーピング領域を露出する工程と、トレンチの側壁上に、第二導電型を有する第三ドーピング領域を形成し、第二エピタキシー層と第一、第二および第三ドーピング領域のドープ濃度は、各第一エピタキシー層のドープ濃度より高くなるよう形成する工程と、第二ドーピング領域上方の第二エピタキシー層上にゲート構造を形成する工程と、を含む。
本発明により、工程が簡潔になり、製造コストが減少し、素子の尺寸が縮小される。
従来のＮ型垂直二重拡散金属酸化物半導体電界効果トランジスタの断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。
以下で、本発明の実施形態による半導体装置およびその製造方法を説明する。しかし、本発明が提供する実施形態は、特定方法による製作と本発明の使用を分かりやすく説明するためのものであり、本発明の範囲を限定するものではない。
図２Ｇは、本発明の実施形態による半導体装置の断面図である。本発明の実施形態による半導体装置２０は、超接合構造を有する垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）を備える。本実施形態では、半導体装置２０は、複数の第一エピタキシー層２０４、複数の第二エピタキシー層２０６および少なくとも一つのゲート構造を備える。第一エピタキシー層２０４は基板２００上にスタックされ、且つ、各第一エピタキシー層２０４および基板２００は第一導電型を有する。図２Ｇに示されるように、基板２００は、アクティブ領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）Ａとアクティブ領域Ａを囲繞する終端（ｔｅｒｍｉｎａｔｉｏｎ）領域（図示しない）を有する。一実施形態では、アクティブ領域Ａは、その上に形成される半導体素子を提供し、終端領域は異なる半導体装置間の絶縁となる。
各第一エピタキシー層２０４内には、複数の第一ドーピング領域２０４ａおよび第一ドーピング領域２０４ａと交互に配列された複数の第二ドーピング領域２０４ｂを有して、各第二ドーピング領域２０４ｂと少なくとも一つの第一ドーピング領域２０４ａを隣接させる、又は、各第一ドーピング領域２０４ａと少なくとも一つの第二ドーピング領域２０４ｂは隣接させる。ここで、図を簡潔にするため、一個の第二ドーピング領域２０４ｂおよびそれと隣接する二個の第一ドーピング領域２０４ａだけを示す。さらに、第一ドーピング領域２０４ａは第一導電型と異なる第二導電型を有し、第二ドーピング領域２０４ｂは第一導電型を有する。
第二エピタキシー層２０６はスタックされた第一エピタキシー層２０４上に設置され、且つ、第一導電型を有する。第二エピタキシー層２０６内に、複数のトレンチ２０６ａを有し、且つ、各トレンチ２０６ａは下方の各第一ドーピング領域２０４ａに対応し、且つ、各トレンチ２０６ａの底部は対応する第一ドーピング領域２０４ａを露出する。さらに、複数の第三ドーピング領域２１２はトレンチ２０６ａに対応し、且つ、各第三ドーピング領域２１２は対応するトレンチ２０６ａの側壁に隣接する。本実施形態では、第三ドーピング領域２１２は対応するトレンチ２０６ａ内に位置し、且つ、エピタキシー層またはポリシリコン層を含む。さらに、第二エピタキシー層２０６と第一ドーピング領域２０４ａ、第二ドーピング領域２０４ｂおよび第三ドーピング領域２１２のドープ濃度は、各第一エピタキシー層２０４のドープ濃度より高い。
本実施形態では、基板２００は、第四ドーピング領域２００ａおよびその上に位置する第五ドーピング領域２００ｂを有し、第四ドーピング領域２００ａと第五ドーピング領域２００ｂの間に界面Ｂを有する。一実施形態では、第四ドーピング領域２００ａは半導体材料から構成され、第五ドーピング領域２００ｂはエピタキシー層から構成される。別の実施形態では、異なるドープ濃度を有する第四ドーピング領域２００ａおよび第五ドーピング領域２００ｂは、同一の半導体材料により構成される基板２００内に形成される。
本実施形態では、第四ドーピング領域２００ａと第五ドーピング領域２００ｂは第一導電型を有し、且つ、第四ドーピング領域２００ａは重ドーピング領域で、第五ドーピング領域２００ｂは軽ドーピング領域である。さらに、第五ドーピング領域２００ｂ内に、複数の第六ドーピング領域２０１ａおよび第六ドーピング領域２０１ａと交互に配列された複数の第七ドーピング領域２０３ａを有し、各第七ドーピング領域２０３ａと少なくとも一つの第六ドーピング領域２０１ａを隣接させる、又は、各第六ドーピング領域２０１ａと少なくとも一つの第七ドーピング領域２０３ａは隣接させる。ここで、図を簡潔にするため、一個の第七ドーピング領域２０３ａおよびそれと隣接する二個の第六ドーピング領域２０１ａだけを示している。
本実施形態では、第六ドーピング領域２０１ａは第一ドーピング領域２０４ａに対応し、且つ、第七ドーピング領域２０３ａは第二ドーピング領域２０４ｂに対応する。さらに、第一エピタキシー層２０４のドープ濃度は第五ドーピング領域２００ｂとほぼ同じで、第二エピタキシー層２０６と第一ドーピング領域２０４ａ、第二ドーピング領域２０４ｂ、第三ドーピング領域２１２、第六ドーピング領域２０１ａ及び第七ドーピング領域２０３ａのドープ濃度は、第五ドーピング領域２００ｂのドープ濃度より高く、且つ、第四ドーピング領域２００ａのドープ濃度より低い。
本実施形態では、第一導電型はＮ型、且つ、第二導電型はＰ型である。しかし、その他の実施形態では、第一導電型がＰ型、且つ、第二導電型がＮ型でもよい。よって、第一導電型を有する第二ドーピング領域２０４ｂおよび第七ドーピング領域２０３ａと第二導電型を有する第一ドーピング領域２０４ａおよび第六ドーピング領域２０１ａは、第五ドーピング領域２００ｂ内および第一エピタキシー層２０４内に、超接合構造を形成する。同様に、第一導電型を有する第二エピタキシー層２０６と第二導電型を有する第三ドーピング領域２１２も超接合構造を形成する。
ゲート構造が第二エピタキシー層２０６上に設置され、且つ、各第一エピタキシー層２０４内の第二ドーピング領域２０４ｂに対応し、ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む。さらに、第二導電型を有するウェル領域２３２は、各第三ドーピング領域２１２の上部に形成されると共に、トレンチ２０６ａ外側の第二エピタキシー層２０６内に延伸する。第一導電型を有するソース領域２３４はゲート構造両側の各ウェル領域２３２内に形成され、ゲート構造および第四ドーピング領域（ドレイン領域となる）２００ａと、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図３Ｃは、本発明の別の実施形態による半導体装置の断面図で、図２Ｇと同じ素子は同じ符号を使用し、また、その説明を援用する。本実施形態では、半導体装置２０は図２Ｇに示される半導体装置２０に似ており、異なるのは、各第三ドーピング領域２１２、例えば、エピタキシー層が、対応するトレンチ２０６ａの側壁と底部に形成されることである。さらに、誘電材料層３１０をトレンチ２０６ａ内に形成され、トレンチ２０６ａを充填する。本実施形態では、誘電材料層３１０は、酸化ケイ素または未ドープのポリシリコンを含む。
さらに、本実施形態では、ウェル領域２３２は、各第三ドーピング領域２１２の上部外側の第二エピタキシー層２０６内に形成される。第一導電型を有するソース領域２３４はゲート構造両側の各ウェル領域２３２内に形成され、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａと、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。第三ドーピング領域２１２は、エピタキシー成長工程により形成される。
図４Ｃは、本発明の別の実施形態による半導体装置の断面図で、図２Ｇと同じ素子は同一の符号で示され、また、その説明を援用する。本実施形態では、半導体装置２０”は図２Ｇに示される半導体装置２０と類似し、異なる点は、各第三ドーピング領域２１２が、各トレンチ２０６Ａの側壁に隣接する第二エピタキシー層２０６内に位置することである。さらに、各トレンチ２０６ａ内に、誘電材料層３１０、および、誘電材料層３１０と第二エピタキシー層２０６の間に位置するドープ層３０８を含む。本実施形態では、誘電材料層３１０は、酸化ケイ素または未ドープのポリシリコンを含む。さらに、第三ドーピング領域２１２は、ドープ層３０８に対し、ドライブイン（ｄｒｉｖｅ ｉｎ）拡散工程を実行することにより形成される。
本実施形態では、ウェル領域２３２は各第三ドーピング領域２１２の上部に形成されると共に、トレンチ２０６ａ外側の第二エピタキシー層２０６内に延伸する。第一導電型を有するソース領域２３４はゲート構造両側の各ウェル領域２３２内に形成され、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａと、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図５Ｃは、本発明のさらに別の実施形態による半導体装置の断面図で、図４Ｃと同じ素子は、同じ符号を使用し、また、その説明を援用する。本実施形態では、半導体装置２０は図４Ｃに示される半導体装置２０”に似ており、異なるのは、各第三ドーピング領域２１２は、トレンチに、気相ドーピング（ｖａｐｏｒ ｐｈａｓｅ ｄｏｐｉｎｇ）またはイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程を施すことにより形成されることである。
図２Ａ〜２Ｇは、本発明の実施形態による半導体装置２０の製造方法の断面図である。図２Ａを参照し、第四ドーピング領域２００ａおよびその上に位置する第五ドーピング領域２００ｂを有する基板２００を提供し、第四ドーピング領域２００ａと第五ドーピング領域２００ｂの間は界面Ｂを有し、且つ、第四ドーピング領域２００ａと第五ドーピング領域２００ｂは第一導電型を有する。基板２００は、アクティブ領域Ａとアクティブ領域Ａを囲繞する終端領域を含む（図示しない）。一実施形態では、第四ドーピング領域２００ａは、ドープされた半導体材料から構成され、第五ドーピング領域２００ｂは、エピタキシー成長により、ドープされた半導体材料（即ち、第四ドーピング領域２００ａ）上に、ドープされたエピタキシー層を形成することにより構成される。別の実施形態では、半導体材料により構成される基板２００に対し、異なるドーピング工程を実行して、異なるドープ濃度を有する第四ドーピング領域２００ａおよび第五ドーピング領域２００ｂを形成し、第四ドーピング領域２００Ａを形成するのに用いられるドーピング工程は、後続の形成トランジスタ構造を形成した後に実行される。本実施形態では、第四ドーピング領域２００ａと第五ドーピング領域２００ｂは第一導電型を有し、且つ、第四ドーピング領域２００ａは重ドーピング領域、第五ドーピング領域２００ｂは軽ドーピング領域である。
続いて、ドーピング工程２０１、例えば、イオン注入工程を実行して、アクティブ領域Ａの第五ドーピング領域２００ｂ内に、第二導電型を有する複数の第六ドーピング領域２０１ａを形成し、第六ドーピング領域２０１ａのドープ濃度は第五ドーピング領域２００ｂのドープ濃度より高く、且つ、第四ドーピング領域２００ａのドープ濃度より低い。
図２Ｂを参照し、ドーピング工程２０３、例えば、イオン注入工程を実行して、アクティブ領域Ａの第五ドーピング領域２００ｂ内に、第一導電型を有する複数の第七ドーピング領域２０３ａを形成し、第七ドーピング領域２０３ａと第六ドーピング領域２０１ａは交互に配列される。ここで、図を簡潔にするため、一個の第七ドーピング領域２０３ａ及びそれと隣接する二個の第六ドーピング領域２０１ａだけを示す。第七ドーピング領域２０３ａのドープ濃度は第五ドーピング領域２００ｂのドープ濃度より高く、且つ、第四ドーピング領域２００ａのドープ濃度より低い。しかし、注意すべきことは、その他の実施形態では、ドーピング工程２０１を実行する前、ドーピング工程２０３を実行してもよいことである。
図２Ｃを参照し、基板２００上に、スタックされた複数の第一エピタキシー層２０４を形成し、且つ、各第一エピタキシー層２０４内に、複数の第一ドーピング領域２０４ａおよび複数の第二ドーピング領域２０４ｂを形成する。本実施形態では、第一エピタキシー層２０４は第一導電型を有し、且つ、第五ドーピング領域２００ｂとほぼ同じドープ濃度を有する。さらに、第一ドーピング領域２０４ａと第二ドーピング領域２０４ｂは交互に配列され、且つ、それぞれ、下方の第六ドーピング領域２０１ａおよび第七ドーピング領域２０３ａに対応する。ここで、図を簡潔にするため、二個の第一ドーピング領域２０４ａと隣接する一個の第二ドーピング領域２０４ｂだけが示される。第一ドーピング領域２０４ａは第二導電型を有し、第二ドーピング領域２０４ｂは第一導電型を有する。さらに、第一ドーピング領域２０４ａおよび第二ドーピング領域２０４ｂの製造は、第六ドーピング領域２０１ａおよび第七ドーピング領域２０３Ａの製作と類似し又は同じであり、第一ドーピング領域２０４ａおよび第二ドーピング領域２０４ｂのドープ濃度を、第五ドーピング領域２００ｂのドープ濃度より高く、且つ、第四ドーピング領域２００ａのドープ濃度より低くする。注意すべきことは、設計需要に基づいて、第一エピタキシー層２０４の数量を調整することができ、二層（図２Ｃに示される）に限定されないことである。
図２Ｄを参照し、エピタキシー成長により、最上層の第一エピタキシー層２０４上に、第一導電型を有する複数の第二エピタキシー層２０６を形成し、そのドープ濃度は、第五ドーピング領域２００ｂのドープ濃度より高く、且つ、第四ドーピング領域２００Ａのドープ濃度より低い。化学気相成長法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ， ＣＶＤ）により、アクティブ領域Ａの第二エピタキシー層２０６上方に、ハードマスク（ｈａｒｄ ｍａｓｋ， ＨＭ）２０８を形成し、続いて、リソグラフィ工程とエッチング工程を実行して、ハードマスク２０２内に、第一ドーピング領域２０４Ａに対応する複数の開口２０８ａを形成する。
図２Ｅを参照し、異方性エッチング工程を実行して、開口２０８ａ下方の第二エピタキシー層２０６内に、複数のトレンチ２０６ａを形成する。本実施形態では、トレンチ２０６ａは、下方の第一ドーピング領域２０４ａを露出する。続いて、ハードマスク２０８の除去後、ＣＶＤまたは熱酸化法により、各トレンチ２０６Ａの側壁と底部に共形的に沿って、絶縁ライナー（ｉｎｓｕｌａｔｉｎｇ ｌｉｎｅｒ）２１０、例えば、酸化ライナー層を形成することができ、第二エピタキシー層２０６内の応力を低下させ、且つ、後続のドーピング工程のプレインプラント酸化層（ｐｒｅ−ｉｍｐｌａｎｔ ｏｘｉｄｅ）として、チャネル効果を減少することができる。
図２Ｆを参照し、絶縁ライナー２１０を除去後、各トレンチ２０６ａの側壁上に、第二導電型を有する第三ドーピング領域２１２を形成することができる。一実施形態では、エピタキシー成長により、第二エピタキシー層２０６上方および各トレンチ２０６ａ内に、第二導電型を有するエピタキシー層を形成する。その後、研磨工程、例えば、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ， ＣＭＰ）により、第二エピタキシー層２０６上方のエピタキシー層を除去する。別の実施形態では、従来の堆積工程、例えば、ＣＶＤにより、第二エピタキシー層２０６上方および各トレンチ２０６ａ内に、第二導電型を有するポリシリコン層を形成する。その後、研磨工程、例えば、ＣＭＰにより、第二エピタキシー層２０６上方のポリシリコン層を除去する。
本実施形態では、第二エピタキシー層２０６と第一ドーピング領域２０４ａ、第二ドーピング領域２０４ｂおよび第三ドーピング領域２１２のドープ濃度は、各第一エピタキシー層２０４のドープ濃度より高い。さらに、第二エピタキシー層２０６と第一ドーピング領域２０４ａ、第二ドーピング領域２０４ｂ、第三ドーピング領域２１２、第六ドーピング領域２０１ａおよび第七ドーピング領域２０３ａのドープ濃度は第五ドーピング領域のドープ濃度２００ｂより高く、且つ、第四ドーピング領域２００ａのドープ濃度より低い。
本実施形態では、第一導電型はＮ型、且つ、第二導電型はＰ型である。しかし、その他の実施形態では、第一導電型がＰ型、且つ、第二導電型がＮ型でもよい。よって、第二導電型を有する第二ドーピング領域２０４ｂおよび第七ドーピング領域２０３ａと第一導電型を有する第一ドーピング領域２０４ａおよび第六ドーピング領域２０１ａは、第五ドーピング領域２００ｂ内および第一エピタキシー層２０４内に、超接合構造を形成する。同様に、第二導電型を有する第二エピタキシー層２０６と第一導電型を有する第三ドーピング領域２１２も、超接合構造を形成する。
図２Ｇを参照し、従来のＭＯＳ工程により、第二エピタキシー層２０６上に、複数のゲート構造を形成し、且つ、各ゲート構造は、第一エピタキシー層２０４内の第二ドーピング領域２０４ｂ上方に位置する。各ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む。さらに、第三ドーピング領域２１２の上部に、第二導電型を有するウェル領域２３２を形成すると共に、第三ドーピング領域２１２外側の第二エピタキシー層２０６内に延伸する。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成し、半導体装置２０の製造工程を完成し、ソース領域２３４、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図３Ａ〜３Ｃは、本発明の別の実施形態による半導体装置の製造方法の断面図で、図２Ａ〜２Ｇと同じ素子は、同じ符号を使用し、また、その説明を援用する。図３Ａを参照し、図２Ａ〜２Ｅの工程を実行して、図２Ｅに示される構造を形成する。続いて、絶縁ライナー２１０の除去後、エピタキシー成長により、各トレンチ２０６ａの側壁と底部に共形的に沿って、第三ドーピング領域２１２、例えば、第二導電型を有するエピタキシー層を形成することができる。
図３Ｂを参照し、各トレンチ２０６ａ内に、誘電材料層３１０を充填する。例えば、化学気相成長（ＣＶＤ）工程により、第二エピタキシー層２０６上および各トレンチ２０６ａ内に、誘電材料層３１０、例えば、酸化ケイ素または未ドープのポリシリコンを形成して、トレンチ２０６ａ内の第三ドーピング領域２１２を誘電材料層３１０と第二エピタキシー層２０６の間に形成する。その後、化学機械研磨（ＣＭＰ）工程により、第二エピタキシー層２０６上の誘電材料層３１０を除去して、トレンチ２０６ａ内の第三ドーピング領域２１２を、誘電材料層３１０と第二エピタキシー層２０６の間に形成する。
図３Ｃを参照し、従来のＭＯＳ工程により、第一エピタキシー層２０４の第二ドーピング領域２０４ｂ上方の第二エピタキシー層２０６上に、ゲート構造を形成し、ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む。さらに、各第三ドーピング領域２１２の上部外側の第二エピタキシー層２０６内に、第二導電型を有するウェル領域２３２を形成することができる。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成し、半導体装置２０の製造工程を完成し、ソース領域２３４、ゲート構造および第五ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図４Ａ〜４Ｃは、本発明の別の実施形態による半導体装置の製造方法の断面図であり、図２Ａ〜２Ｇと同じ素子は同じ符号を使用し、また、その説明を援用する。図４Ａを参照し、図２Ａ〜２Ｅの工程を実行して、図２Ｅに示される構造を形成する。続いて、絶縁ライナー２１０の除去後、各トレンチ２０６Ａの側壁上に、ドープ層３０８、例えば、第二導電型を有し、ドープされたシリカガラスを形成する。その後、ドープ層３０８に対し、ドライブイン拡散を実行し、トレンチ２０６ａ外側の第二エピタキシー層２０６内に、第三ドーピング領域２１２を形成する。
図４Ｂを参照し、各トレンチ２０６ａ内に、誘電材料層３１０を充填する。例えば、化学気相成長（ＣＶＤ）工程により、第二エピタキシー層２０６上および各トレンチ２０６ａ内に、誘電材料層３１０、例えば、酸化ケイ素または未ドープのポリシリコンを形成し、トレンチ２０６ａ内のドープ層３０８を、誘電材料層３１０と第二エピタキシー層２０６の間に形成する。その後、化学機械研磨（ＣＭＰ）工程により、第二エピタキシー層２０６上の誘電材料層３１０を除去する。
図４Ｃを参照し、従来のＭＯＳ工程により、第一エピタキシー層２０４の第二ドーピング領域２０４ｂ上方の第二エピタキシー層２０６上に、ゲート構造を形成し、ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む。さらに、各第三ドーピング領域２１２の上部に、第二導電型を有するウェル領域２３２を形成すると共に、第三ドーピング領域２１２外側の第二エピタキシー層２０６内に延伸する。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成し、半導体装置２０”の製造工程を完成させ、ソース領域２３４、ゲート構造および第五ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図５Ａ〜５Ｃは、本発明の別の実施形態による半導体装置の製造方法の断面図であり、図２Ａ〜２Ｇおよび図４Ａ〜４Ｃと同じ素子は同じ符号を使用し、また、その説明を援用する。図５Ａを参照し、図２Ａ〜２Ｅの工程を実行して、図２Ｅに示される構造を形成する。続いて、絶縁ライナー２１０の除去後、各トレンチ２０６Ａの側壁に対し、ドーピング工程４０８、例えば、気相ドーピングまたはイオン注入を実行して、トレンチ２０６Ａの側壁に隣接する第二エピタキシー層２０６内に、第三ドーピング領域２１２を形成する。
その後、図４Ｂ〜４Ｃに示される工程を実行して、各トレンチ２０６ａ内に、誘電材料層３１０を充填し（図５Ｂに示される）、且つ、第一エピタキシー層２０４の第二ドーピング領域２０４ｂ上方の第二エピタキシー層２０６上に、ゲート構造（ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む）を形成する。さらに、各第三ドーピング領域２１２の上部に、第二導電型を有するウェル領域２３２を形成すると共に、第三ドーピング領域２１２外側の第二エピタキシー層２０６内に延伸する。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成し、図５Ｃで示されるような半導体装置２０の製造を完成する。ソース領域２３４、ゲート構造および第五ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
上述の実施形態によると、第一ドーピング領域２０４ａ、第二ドーピング領域２０４ｂ、第六ドーピング領域２０１ａおよび第七ドーピング領域２０３ａにより構成される超接合構造中のＮ型領域とＰ型領域のドープ濃度を制御することにより、荷電平衡（ｃｈａｒｇｅ ｂａｌａｎｃｅ）に達するので、上述の超接合構造は、軽ドーピング領域（即ち、第一エピタキシー層２０４および第五ドーピング領域２００ｂ）内に形成することができ、垂直二重拡散金属酸化物半導体電界効果トランジスタ中のＰ−Ｎ接面の耐電圧を増加させ、同時に、オン抵抗の増加を回避することができる。
さらに、上述の実施形態によると、第一エピタキシー層２０４上の第二エピタキシー層２０６内に、余分の超接合構造を形成することができるので、よって、第一エピタキシー層２０４の層数を減少させることができ、これにより、工程を簡潔にし、製造コストを減少させる。
また、上述の実施形態によると、第一エピタキシー層２０４内に、超接合構造を有するので、第二エピタキシー層２０６内のトレンチ深度を増加させることなく、Ｐ−Ｎ接面の耐電圧を増加させることができ、深トレンチをエッチングすることにより工程の困難度が増加することがない。
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を脱しない範囲内で各種の変形を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１０…Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ
１００…Ｎ型エピタキシードリフト領域
１０２…Ｐ型ベース領域
１０４…ソース領域
１０６…ドレイン領域
１０８…ゲート電極層
１１０…ゲート電極
１１２…ソース電極
１１４…ドレイン電極
２０〜半導体装置
２００…基板；
２００ａ…第四ドーピング領域
２００ｂ…第五ドーピング領域
２０１、２０３、４０８…ドーピング工程
２０１ａ…第六ドーピング領域
２０３ａ…第七ドーピング領域
２０４…第一エピタキシー層
２０４ａ…第一ドーピング領域
２０４ｂ…第二ドーピング領域
２０６…第二エピタキシー層
２０６ａ…トレンチ
２０８…ハードマスク
２０８ａ…開口
２１０…絶縁ライナー
２１２…第三ドーピング領域
３０８…ドープ層
３１０…誘電材料層
２２８…ゲート誘電層
２３０…ゲート電極
２３２…ウェル領域
２３４…ソース領域
Ａ…アクティブ領域
Ｂ…界面

Claims (16)

  1. 半導体装置であって、
    基板上にスタックされ、且つ、前記基板と共に第一導電型を有している複数の第一エピタキシー層であって、各第一エピタキシー層内に、少なくとも一つの第一ドーピング領域およびこれに隣接する少なくとも一つの第二ドーピング領域を有し、前記第一ドーピング領域は第二導電型を有し、且つ、前記第二ドーピング領域は第一導電型を有する複数の第一エピタキシー層と、
    前記第一エピタキシー層上に設置され、且つ、前記第一導電型を有し、層内にトレンチを有し、下方の前記第一ドーピング領域を露出する複数の第二エピタキシー層と、
    前記トレンチの一側壁に隣接し、且つ、前記第二導電型を有する第三ドーピング領域と、
    前記第二ドーピング領域の上方の前記第二エピタキシー層上に設置されるゲート構造と、
    前記トレンチ内に形成される誘電材料層とを備え、
    前記第二エピタキシー層、前記第一ドーピング領域、前記第二ドーピング領域、及び前記第三ドーピング領域のドープ濃度が、各第一エピタキシー層のドープ濃度より高い
    ことを特徴とする半導体装置。
  2. 前記基板は、
    第四ドーピング領域及びその上に位置する第五ドーピング領域を有し、且つ、前記第五ドーピング領域内に、前記第一ドーピング領域に対応する少なくとも一つの第六ドーピング領域、及び、前記第六ドーピング領域に隣接し、且つ、前記第二ドーピング領域に対応する少なくとも一つの第七ドーピング領域を有し、
    前記第四ドーピング領域、前記第五ドーピング領域および前記第七ドーピング領域は前記第一導電型を有し、前記第六ドーピング領域は前記第二導電型を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第二エピタキシー層と前記第一ドーピング領域、前記第二ドーピング領域、前記第三ドーピング領域、前記第六ドーピング領域及び前記第七ドーピング領域のドープ濃度は、
    前記第五ドーピング領域のドープ濃度より高く、且つ、前記第四ドーピング領域のドープ濃度より低いことを特徴とする請求項２に記載の半導体装置。
  4. 前記第五ドーピング領域はエピタキシー層を含むことを特徴とする請求項２に記載の半導体装置。
  5. 前記第三ドーピング領域はトレンチ内に位置し、且つ、前記第三ドーピング領域は、エピタキシー層またはポリシリコン層を含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記第三ドーピング領域はトレンチ内に位置し、且つ、前記第三ドーピング領域はエピタキシー層を有し、且つ、前記トレンチの側壁と底部上に形成されることを特徴とする請求項１に記載の半導体装置。
  7. 前記第三ドーピング領域は前記第二エピタキシー層内に位置することを特徴とする請求項１に記載の半導体装置。
  8. 前記トレンチ内に設置されるドープ層を含むことを特徴とする請求項７に記載の半導体装置。
  9. 半導体装置の製造方法であって、
    基板上に、スタックされた複数の第一エピタキシー層を形成し、且つ、各第一エピタキシー層内に、少なくとも一つの第一ドーピング領域および隣接する少なくとも一つの第二ドーピング領域を形成し、前記第一エピタキシー層、前記基板および前記第二ドーピング領域は第一導電型を有し、且つ、前記第一ドーピング領域は第二導電型を有する、前記基板を提供する工程と、
    前記第一エピタキシー層上に、前記第一導電型を有する第二エピタキシー層を形成する工程と、
    前記第二エピタキシー層内に、トレンチを形成して、下方の前記第一ドーピング領域を露出する工程と、
    前記トレンチの側壁上に、前記第二導電型を有する第三ドーピング領域を形成し、前記第二エピタキシー層、前記第一ドーピング領域、前記第二ドーピング領域、および前記第三ドーピング領域のドープ濃度を、各第一エピタキシー層のドープ濃度より高くする工程と、
    前記トレンチ内に誘電材料層を充填する工程と、
    前記第二ドーピング領域上方の前記第二エピタキシー層上に、ゲート構造を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記基板は、
    第四ドーピング領域及びその上に位置する第五ドーピング領域を有し、且つ、前記第五ドーピング領域内に、前記第一ドーピング領域に対応する少なくとも一つの第六ドーピング領域、及び、前記第六ドーピング領域に隣接し、且つ、前記第二ドーピング領域に対応する少なくとも一つの第七ドーピング領域を有し、
    前記第四、前記第五および前記第七ドーピング領域は前記第一導電型を有し、
    前記第六ドーピング領域は前記第二導電型を有することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第二エピタキシー層と前記第一ドーピング領域、前記第二ドーピング領域、前記第三ドーピング領域、前記第六ドーピング領域及び前記第七ドーピング領域のドープ濃度は、
    前記第五ドーピング領域のドープ濃度より高く、且つ、前記第四ドーピング領域のドープ濃度より低いことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第五ドーピング領域はエピタキシー層を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記誘電材料層はエピタキシー層またはポリシリコン層である
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
  14. 前記第三ドーピング領域を形成する工程は、前記トレンチの側壁および底部上に、エピタキシー層を形成する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  15. 前記第三ドーピング領域を形成する工程は、
    前記トレンチの前記側壁上に、前記第二導電型を有するドープ層を形成する工程と、
    前記ドープ層に対し、ドライブイン拡散を実行して、前記第二エピタキシー層内に、前記第三ドーピング領域を形成する工程と、
    を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  16. 前記第三ドーピング領域を形成する工程は、前記トレンチの前記側壁に対し、気相ドーピングまたはイオン注入を実行して、前記第二エピタキシー層内に、前記第三ドーピング領域を形成する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
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