TWI487110B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置，特別係有關於一種具有超接面(super junction)結構之半導體裝置及其製造方法。
第1圖係繪示出習知的N型垂直式擴散金氧半場效電晶體(vertical double-diffused MOSFET,VDMOSFET)剖面示意圖。N型垂直式擴散金氧半場效電晶體10包括：一半導體基底及位於其上的一閘極結構。半導體基底內具有一N型磊晶(epitaxy)漂移(drift region)區100及位於其上方的P型基體(base)區102而形成P-N接面。再者，N型磊晶漂移區100下方具有一汲極區106，其連接至一汲極電極114。P型基體區102內具有一源極區104，其連接至一源極電極112。閘極結構由一閘極介電層108及位於其上的閘極電極110所構成。
為了提升N型垂直式擴散金氧半場效電晶體10中P-N接面的耐壓(withstand voltage)，必須降低N型磊晶漂移區100的摻雜濃度及/或提升其厚度。然而，以上述方式來提升P-N接面的耐壓時，同時也會增加N型垂直式擴散金氧半場效電晶體10的導通電阻(Ron)。亦即，導通電阻會受到N型磊晶漂移區的摻雜濃度與厚度的限制。
具有超接面(Super-junction)結構的垂直式擴散金氧半場效電晶體可以提高N型磊晶漂移區的摻質濃度，進而提升P-N接面的耐壓，同時能夠避免導通電阻的增加。在一習知技術中，利用多層磊晶技術(multi-epi technology)來形成超接面結構，上述多層磊晶技術需要進行磊晶成長、P型摻雜製程及高溫擴散製程，並重複進行上述製程。因此，上述多層磊晶技術會有製程繁複、製造成本高以及元件尺寸難以微縮等缺點。
因此，有必要尋求一種具有超接面結構之半導體裝置，其能夠改善或解決上述問題。
本發明一實施例提供一種半導體裝置，包括：一基底，具有一第一摻雜區及位於其上的一第二摻雜區，其中第一及第二摻雜區具有一第一導電類型，且其中第二摻雜區內具有至少一第一溝槽及與其相鄰的至少一第二溝槽；一第一磊晶層，設置於第一溝槽內，且具有一第二導電類型；一第二磊晶層，設置於第二溝槽內，且具有第一導電類型，其中第二磊晶層具有一摻雜濃度大於第二摻雜區的摻雜濃度，且小於第一摻雜區的摻雜濃度；以及一閘極結構，設置於第二溝槽上方。
本發明另一實施例提供一種半導體裝置之製造方法，包括：提供一基底，具有一第一摻雜區及位於其上的一第二摻雜區，其中第一及第二摻雜區具有一第一導電類型；在第二摻雜區內形成至少一第一溝槽；在第一溝槽內填入一第一磊晶層，其中第一磊晶層具有一第二導電類型；在第二摻雜區內形成與第一溝槽相鄰的至少一第二溝槽；在第二溝槽內填入一第二磊晶層，其中第二磊晶層具有第一導電類型，且第二磊晶層具有一摻雜濃度大於第二摻雜區的摻雜濃度，且小於第一摻雜區的摻雜濃度；以及在第二溝槽上方形成一閘極結構。
以下說明本發明實施例之半導體裝置及其製造方法。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
請參照第2G圖，其繪示出根據本發明一實施例之半導體裝置剖面示意圖。本發明實施例的半導體裝置20包括具有超接面結構的垂直式擴散金氧半場效電晶體(VDMOSFET)。半導體裝置20包括一基底200，其具有一第一摻雜區200a及位於其上的一第二摻雜區200b，其中第一摻雜區200a與第二摻雜區200b之間具有一界面201。如第2G圖所示，基底200可包括一主動區(active region)A和圍繞主動區A的一終端(termination)區(未繪示)。在一實施例中，主動區A係提供半導體元件形成於其上，而終端區係做為不同半導體裝置之間的絕緣。在一實施例中，第一摻雜區200a可由一摻雜的半導體材料所構成，而第二摻雜區200b則由摻雜的磊晶層所構成。在另一實施例中，具有不同摻雜濃度的第一摻雜區200a及第二摻雜區200b形成於同一半導體材料所構成的基底200內。在本實施例中，第一摻雜區200a與第二摻雜區200b具有一第一導電類型，且第一摻雜區200a可為一重摻雜區，而第二摻雜區200b可為一輕摻雜區。
第二摻雜區200b內具有複數個第一溝槽204及與第一溝槽204交替排列的複數個第二溝槽212，使每一第二溝槽212與至少一第一溝槽204相鄰，或者每一第一溝槽204與至少一第二溝槽212相鄰。此處，為了簡化圖式，僅繪示出一第二溝槽212及與其相鄰的二個第一溝槽204。在本實施例中，第一溝槽204與第二溝槽212的底部位於第一摻雜區200a與第二摻雜區200b之間的界面201上方。然而，在其他實施例中，第一溝槽204與第二溝槽212也可露出第一摻雜區200a與第二摻雜區200b之間的界面201。
一第一磊晶層208設置於每一第一溝槽204內，且具有一第二導電類型，其中第一磊晶層208具有一摻雜濃度大於第二摻雜區200b的摻雜濃度，且小於第一摻雜區200a的摻雜濃度。一第二磊晶層216設置於每一第二溝槽212內，且具有第一導電類型，其中第二磊晶層216具有一摻雜濃度大於第二摻雜區200b的摻雜濃度，且小於第一摻雜區200a的摻雜濃度。
在本實施例中，第一導電類型為N型，且第二導電類型為P型。然而，在其他實施例中，第一導電類型也可為P型，且第二導電類型為N型。因此，具有第二導電類型的第一磊晶層208與具有第一導電類型的第二磊晶層216係於第二摻雜區200b內形成超接面結構。
一閘極結構設置於每一第二溝槽212上方，其包括一閘極介電層228及位於其上的閘極電極230。再者，具有第二導電類型的一井區232形成於每一第一磊晶層208的上半部，並延伸於第一磊晶層208外側的第二摻雜區200b內。具有第一導電類型的源極區234形成於閘極結構兩側每一井區232內，而與閘極結構及第一摻雜區(作為汲極區)200a構成一垂直式擴散金氧半場效電晶體。
請參照第3E圖，其繪示出根據本發明另一實施例之半導體裝置剖面示意圖，其中相同於第2G圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置20’中的第二磊晶層216更包括一延伸部216a，位於基底200上而覆蓋第二摻雜區200b。特別的是第二磊晶層216的延伸部216a內具有一第三溝槽220對應於每一第一溝槽204而露出第一磊晶層208。再者，第二磊晶層216的延伸部216a內具有一第三摻雜區224a鄰近於每一第三溝槽220的一側壁，其中第三摻雜區224a具有第二導電類型。在本實施例中，第三摻雜區224a的摻雜濃度大於第二摻雜區200b的摻雜濃度，且小於第一摻雜區200a的摻雜濃度。因此，具有第二導電類型的第三摻雜區224a與具有第一導電類型的延伸部216a同樣也形成了超接面結構。
一絕緣襯墊層222及一介電材料層226設置於每一第三溝槽220內。在一實施例中，絕緣襯墊層222可包括氧化矽，而介電材料層226可包括氧化矽或未摻雜的多晶矽。
在本實施例中，閘極結構設置於延伸部216a上，且對應於每一第二溝槽212。再者，井區232形成於每一第三摻雜區224a的上半部，並延伸於第三摻雜區224a外側的延伸部216a內。具有第一導電類型的源極區234形成於閘極結構兩側每一井區232內，而與閘極結構及第一摻雜區(作為汲極區)200a構成一垂直式擴散金氧半場效電晶體。
請參照第4F圖，其繪示出根據本發明又另一實施例之半導體裝置剖面示意圖，其中相同於第2G圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置20”中的第一磊晶層208’及第二磊晶層216’分別填入局部的第一溝槽204及第二溝槽內212。舉例來說，第一磊晶層208’順應性設置於第一溝槽204的側壁及底部，而第二磊晶層216’順應性設置於第二溝槽內212的側壁及底部。再者，介電材料層209及217分別設置於第一溝槽204及第二溝槽內212內，以填滿第一溝槽204及第二溝槽內212。在一實施例中，介電材料層209及217可包括氧化矽或未摻雜的多晶矽。因此，具有第二導電類型的第一磊晶層208’與具有第一導電類型的第二磊晶層216’係於第二摻雜區200b內形成超接面結構。
在本實施例中，井區232形成於每一第一磊晶層208’的上半部，並延伸於第一磊晶層208’外側的第二摻雜區200b內。具有第一導電類型的源極區234形成於閘極結構兩側每一井區232內，而與閘極結構及第一摻雜區(作為汲極區)200a構成一垂直式擴散金氧半場效電晶體。
第2A至2G圖係繪示出根據本發明一實施例之半導體裝置20之製造方法剖面示意圖。請參照第2A圖，提供一基底200，其具有一第一摻雜區200a及位於其上的一第二摻雜區200b，其中第一摻雜區200a與第二摻雜區200b之間具有一界面201。基底200可包括一主動區A和圍繞主動區A的一終端區(未繪示)。在一實施例中，第一摻雜區200a可由一摻雜的半導體材料所構成，而第二摻雜區200b則透過磊晶成長，在摻雜的半導體材料(即，第一摻雜區200a)上形成一摻雜的磊晶層而構成。在另一實施例中，可對由一半導體材料所構成的基底200進行不同的摻雜製程，以在其內形成具有不同摻雜濃度的第一摻雜區200a及第二摻雜區200b，其中用於形成第一摻雜區200a的摻雜製程可於後續形成電晶體結構之後進行。在本實施例中，第一摻雜區200a與第二摻雜區200b具有一第一導電類型，且第一摻雜區200a可為一重摻雜區，而第二摻雜區200b可為一輕摻雜區。
接著，請參照第2A及2B圖，其說明第一溝槽204的形成方式。可透過化學氣相沉積(chemical vapor deposition,CVD)，在基底200上方形成一硬遮罩(hard mask,HM)202，接著進行微影製程及蝕刻製程，以在主動區A的硬遮罩202內形成用以定義第一溝槽204的複數個開口202a。之後，進行一非等向性蝕刻製程，以在開口202a下方的第二摻雜區200b內形成複數個第一溝槽204。在本實施例中，第一溝槽204的底部位於第一摻雜區200a與第二摻雜區200b之間的界面201上方(例如，接近界面201)。然而，在其他實施例中，第一溝槽204與第二溝槽212也可露出第一摻雜區200a與第二摻雜區200b之間的界面201。
在本實施例中，可在移除硬遮罩202之後，透過CVD或熱氧化法，在每一第一溝槽204的側壁和底部順應性形成一絕緣襯墊層(insulating liner)206。在本發明一實施例中，絕緣襯墊層206可為氧化襯墊層，其可降低第二摻雜區200b內的應力。
請參照第2C圖，在移除絕緣襯墊層206之後，可在每一第一溝槽204內填入具有一第二導電類型的一第一磊晶層208。第一磊晶層208具有一摻雜濃度大於第二摻雜區200b的摻雜濃度，且小於第一摻雜區200a的摻雜濃度。舉例來說，可透過磊晶成長，在基底200上方及每一第一溝槽204內形成第一磊晶層208。之後，再透過研磨製程，例如化學機械研磨(chemical mechanical polishing,CMP)，移除基底200上方的第一磊晶層208。在本實施例中，第一導電類型為N型，且第二導電類型為P型。然而，在其他實施例中，第一導電類型也可為P型，且第二導電類型為N型。
接著，請參照第2D及2E圖，其說明第二溝槽212的形成方式。在基底200上方形成一硬遮罩210，其材質及製做可相似或相同於硬遮罩210(繪示於第2A圖)。接著在主動區A的硬遮罩210內形成用以定義第二溝槽212的複數個開口210a。之後，進行一非等向性蝕刻製程，以在開口210a下方的第二摻雜區200b內形成複數個第二溝槽212。第二溝槽212與第一溝槽204交替排列，使每一第二溝槽212與至少一第一溝槽204相鄰，或者每一第一溝槽204與至少一第二溝槽212相鄰。此處，為了簡化圖式，僅繪示出與二個第一溝槽204相鄰的一第二溝槽212，如第2D圖所示。
在本實施例中，可在移除硬遮罩210之後，在每一第二溝槽212的側壁和底部順應性形成一絕緣襯墊層214，以降低第二摻雜區200b內的應力，如第2E圖所示。絕緣襯墊層214的材質及製做可相似或相同於絕緣襯墊層206(繪示於第2B圖)。
請參照第2F圖，在移除絕緣襯墊層214之後，可在每一第二溝槽212內填入具有第一導電類型的一第二磊晶層216。第二磊晶層216具有一摻雜濃度大於第二摻雜區200b的摻雜濃度，且小於第一摻雜區200a的摻雜濃度。第二磊晶層216的製做可相似或相同於第一磊晶層208(繪示於第2C圖)。因此，具有第二導電類型的第一磊晶層208與具有第一導電類型的第二磊晶層216係於第二摻雜區200b內形成超接面結構。
請參照第2G圖，可透過習知MOS製程，在每一第二溝槽212上方形成一閘極結構，其包括一閘極介電層228及位於其上的閘極電極230。再者，可在每一第一磊晶層208的上半部形成具有第二導電類型的一井區232，並延伸於第一磊晶層208外側的第二摻雜區200b內。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20之製做，其中源極區234、閘極結構及第一摻雜區(作為汲極區)200a構成一垂直式擴散金氧半場效電晶體。
第3A至3E圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖，其中相同於第2A至2G圖的部件係使用相同的標號並省略其說明。請參照第3A圖，提供一基底200，其可包括一主動區A和圍繞主動區A的一終端區(未繪示)。再者，基底200具有一第一摻雜區200a及位於其上的一第二摻雜區200b，且第一摻雜區200a與第二摻雜區200b具有第一導電類型。第一摻雜區200a與第二摻雜區200b之間具有一界面201。第二摻雜區200b內具有複數個第一溝槽204及與第一溝槽204交替排列的複數個第二溝槽212，使每一第二溝槽212與至少一第一溝槽204相鄰，或者每一第一溝槽204與至少一第二溝槽212相鄰。此處，為了簡化圖式，僅繪示出一第二溝槽212及與其相鄰的二個第一溝槽204。具有第二導電類型的一第一磊晶層208設置於每一第一溝槽204內。在一實施例中，上述結構可經由進行如第2A至2E圖的製造程序而形成。
接著，可透過磊晶成長，在每一第二溝槽212內填入具有第一導電類型的一第二磊晶層216，且自第二溝槽212內延伸第二磊晶層216於基底200上，以形成覆蓋第二摻雜區200b的一延伸部216a，如第3A圖所示。
接著，請參照第3A及3B圖，其說明第三溝槽220的形成方式。在延伸部216a上方形成一硬遮罩218，其材質及製做可相似或相同於硬遮罩210(繪示於第2A圖)。接著在主動區A的硬遮罩218內形成用以定義第三溝槽220的複數個開口218a。之後，進行一非等向性蝕刻製程，以在開口218a下方的第二磊晶層216(即，延伸部216a)內形成複數個第三溝槽220。第三溝槽220大體上對準於第一溝槽204且露出第一溝槽204內的第一磊晶層208，如第3B圖所示。
請再參照第3B圖，在本實施例中，可在移除硬遮罩218之後，在每一第三溝槽220的側壁和底部順應性形成一絕緣襯墊層222，以降低延伸部216a內的應力，且可做為後續摻雜製程的屏蔽氧化層(pre-implant oxide)，以降低通道效應。絕緣襯墊層222的材質及製做可相似或相同於絕緣襯墊層206(繪示於第2B圖)。
請參照第3C圖，可進行一摻雜製程224，例如離子佈植，以在第二磊晶層216的延伸部216a內形成複數個第三摻雜區224a，其中每一第三摻雜區224a鄰近於每一第三溝槽220的一側壁，且具有第二導電類型。在本實施例中，第三摻雜區224a的摻雜濃度大於第二摻雜區200b的摻雜濃度，且小於第一摻雜區200a的摻雜濃度。因此，具有第二導電類型的第三摻雜區224a與具有第一導電類型的第二磊晶層216的延伸部216a形成超接面結構。
請參照第3D圖，在每一第三溝槽220內填入一介電材料層226。舉例來說，可透過化學氣相沉積(CVD)製程，在第二磊晶層216的延伸部216a上及每一第三溝槽220內形成一介電材料層226，例如氧化矽或未摻雜的多晶矽。之後，再以化學機械研磨(CMP)製程移除第二磊晶層216的延伸部216a上的介電材料層226。
請參照第3E圖，可透過習知MOS製程，在每一第二溝槽212上方第二磊晶層216的延伸部216a上形成一閘極結構，其包括一閘極介電層228及位於其上的閘極電極230。再者，可在每一每一第三摻雜區224a的上半部形成具有第二導電類型的一井區232，並延伸於第三摻雜區224a外側的延伸部216a內。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20’之製做，其中源極區234、閘極結構及第一摻雜區(作為汲極區)200a構成一垂直式擴散金氧半場效電晶體。
第4A至4F圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖，其中相同於第2A至2G圖的部件係使用相同的標號並省略其說明。請參照第4A圖，提供一基底200，其可包括一主動區A和圍繞主動區A的一終端區(未繪示)。再者，基底200具有一第一摻雜區200a及位於其上的一第二摻雜區200b，且第一摻雜區200a與第二摻雜區200b具有第一導電類型。第一摻雜區200a與第二摻雜區200b之間具有一界面201。第二摻雜區200b內具有複數個第一溝槽204。在一實施例中，上述結構可經由進行如第2A至2B圖的製造程序而形成。接著，可透過磊晶成長，在每一第一溝槽204的側壁及底部順應性形成具有第二導電類型的一第一磊晶層208’。
請參照第4B圖，在每一第一溝槽204內填入一介電材料層209。舉例來說，可透過化學氣相沉積(CVD)製程，在基底200上及每一第一溝槽204內形成一介電材料層209，例如氧化矽或未摻雜的多晶矽。之後，再以化學機械研磨(CMP)製程移除基底200上的介電材料層209。
請參照第4C，進行如第2D圖所述的製造程序，在硬遮罩210的開口210a下方的第二摻雜區200b內形成複數個第二溝槽212。第二溝槽212與第一溝槽204交替排列。此處，為了簡化圖式，僅繪示出與二個第一溝槽204相鄰的一第二溝槽212。
請參照第4D圖，進行如第2E圖所述的製造程序，在每一第二溝槽212的側壁和底部順應性形成一絕緣襯墊層214，以降低第二摻雜區200b內的應力。
請參照第4E圖，可透過磊晶成長，在每一第二溝槽212的側壁及底部順應性形成具有第一導電類型的一第二磊晶層216’其製做方式可相似或相同於第一磊晶層208’。之後，在每一第一溝槽204內填入一介電材料層217，其材質及製做方式可相似或相同於介電材料層209。
請參照第4F圖，可透過習知MOS製程，在每一第二溝槽212上方形成一閘極結構，其包括一閘極介電層228及位於其上的閘極電極230。再者，可在每一第一磊晶層208’的上半部外側的第二摻雜區200b內形成具有第二導電類型的一井區232。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20”之製做，其中源極區234、閘極結構及第一摻雜區(作為汲極區)200a構成一垂直式擴散金氧半場效電晶體。
根據上述實施例，由於可藉由控制第一磊晶層208或208’與第二磊晶層216或216’所構成的超接面結構中N型區域和P型區域的摻雜濃度來達到電荷平衡(charge balance)，因此上述超接面結構可形成於輕摻雜區(即，第二摻雜區200b)內，進而提升垂直式擴散金氧半場效電晶體中P-N接面的耐壓，同時能夠避免導通電阻的增加。
再者，根據上述實施例，僅需進行二次的磊晶成長，便可在輕摻雜區內的複數個溝槽內形成交替排列的P-N柱狀的超接面結構，因此可簡化製程、降低製造成本以及縮小元件尺寸。
另外，根據上述實施例，由於可在複數個溝槽上方形成額外的超接面結構，因此無需增加溝槽深度便可進一步提升P-N接面的耐壓，而不會因蝕刻深溝槽而增加製程困難度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 習知
10．．．N型垂直式擴散金氧半場效電晶體
100．．．N型磊晶漂移區
102．．．P型基體區
104．．．源極區
106．．．汲極區
108．．．閘極電極層
110．．．閘極電極
112．．．源極電極
114．．．汲極電極
實施例
20、20’、20”．．．半導體裝置
200．．．基底
200a．．．第一摻雜區
200b．．．第二摻雜區
201．．．界面
202、210、218．．．硬遮罩
202a、210a、218a．．．開口
204．．．第一溝槽
206、214、222．．．絕緣襯墊層
208、208’．．．第一磊晶層
209、217、226．．．介電材料層
212．．．第二溝槽
216、216’．．．第二磊晶層
216a．．．延伸部
220．．．第三溝槽
224．．．摻雜製程
224a．．．第三摻雜區
228．．．閘極介電層
230．．．閘極電極
232．．．井區
234．．．源極區
A．．．主動區
第1圖係繪示出習知的N型垂直式擴散金氧半場效電晶體剖面示意圖。
第2A至2G圖係繪示出根據本發明一實施例之半導體裝置之製造方法剖面示意圖。
第3A至3E圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖。
第4A至4F圖係繪示出根據本發明又另一實施例之半導體裝置之製造方法剖面示意圖。
20．．．半導體裝置
200．．．基底
200a．．．第一摻雜區
200b．．．第二摻雜區
201．．．界面
204．．．第一溝槽
208．．．第一磊晶層
212．．．第二溝槽
216．．．第二磊晶層
228．．．閘極介電層
230．．．閘極電極
232．．．井區
234．．．源極區
A．．．主動區

Claims (18)

  1. 一種半導體裝置，包括：一基底，具有一第一摻雜區及位於其上的一第二摻雜區，其中該第一及該第二摻雜區具有一第一導電類型，且其中該第二摻雜區內具有至少一第一溝槽及與其相鄰的至少一第二溝槽；一第一磊晶層，設置於該第一溝槽內，且具有一第二導電類型；一第二磊晶層，設置於該第二溝槽內，且具有該第一導電類型，其中該第二磊晶層具有一摻雜濃度大於該第二摻雜區的摻雜濃度，且小於該第一摻雜區的摻雜濃度，且其中該第二磊晶層更包括一延伸部，位於該基底上而覆蓋該第二摻雜區，該延伸部具有一第三溝槽而露出該第一磊晶層，且具有一第三摻雜區鄰近於該第三溝槽的一側壁，該第三摻雜區具有該第二導電類型；以及一閘極結構，設置於該第二溝槽上方。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區的摻雜濃度大於該第二摻雜區的摻雜濃度，且小於該第一摻雜區的摻雜濃度。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括一介電材料層，設置於該第三溝槽內。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該介電材料層包括氧化矽或未摻雜的多晶矽。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型，且該第二導電類型為P型。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第二摻雜區由一磊晶層所構成。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該第一溝槽及該第二溝槽露出該第一摻雜區與該第二摻雜區之間的一界面。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該第一磊晶層具有一摻雜濃度大於該第二摻雜區的摻雜濃度，且小於該第一摻雜區的摻雜濃度。
  9. 一種半導體裝置之製造方法，包括：提供一基底，具有一第一摻雜區及位於其上的一第二摻雜區，其中該第一及該第二摻雜區具有一第一導電類型；在該第二摻雜區內形成至少一第一溝槽；在該第一溝槽內填入一第一磊晶層，其中該第一磊晶層具有一第二導電類型；在該第二摻雜區內形成與該第一溝槽相鄰的至少一第二溝槽；在該第二溝槽內填入一第二磊晶層，其中該第二磊晶層具有該第一導電類型，且該第二磊晶層具有一摻雜濃度大於該第二摻雜區的摻雜濃度，且小於該第一摻雜區的摻雜濃度；自該第二溝槽內延伸該第二磊晶層於該基底上而覆蓋該第二摻雜區；在該基底上的該第二磊晶層內形成一第三溝槽而露出該第一磊晶層；在該第二磊晶層內形成一第三摻雜區，其中該第三摻 雜區鄰近於該第三溝槽的一側壁，且具有該第二導電類型；以及在該第二溝槽上方形成一閘極結構。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第三摻雜區的摻雜濃度大於該第二摻雜區的摻雜濃度，且小於該第一摻雜區的摻雜濃度。
  11. 如申請專利範圍第9項所述之半導體裝置之製造方法，更包括在形成該第三摻雜區之前，在該第三溝槽內形成一絕緣襯墊層。
  12. 如申請專利範圍第9項所述之半導體裝置之製造方法，更包括在該第三溝槽內填入一介電材料層。
  13. 如申請專利範圍第12項所述之半導體裝置之製造方法，其中該介電材料層包括氧化矽或未摻雜的多晶矽。
  14. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第一導電類型為N型，且該第二導電類型為P型。
  15. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第二摻雜區由一磊晶層所構成。
  16. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第一溝槽及該第二溝槽露出該第一摻雜區與該第二摻雜區之間的一界面。
  17. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第一磊晶層具有一摻雜濃度大於該第二摻雜區的摻雜濃度，且小於該第一摻雜區的摻雜濃度。
  18. 如申請專利範圍第9項所述之半導體裝置之製造方 法，更包括在填入該第一磊晶層之前，在該第一溝槽內形成一絕緣襯墊層，或在填入該第二磊晶層之前，在該第二溝槽內形成一絕緣襯墊層。
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