CN109273522A - 一种场效应管及其制作方法 - Google Patents
一种场效应管及其制作方法 Download PDFInfo
- Publication number
- CN109273522A CN109273522A CN201811071386.XA CN201811071386A CN109273522A CN 109273522 A CN109273522 A CN 109273522A CN 201811071386 A CN201811071386 A CN 201811071386A CN 109273522 A CN109273522 A CN 109273522A
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- groove
- conduction type
- effect tube
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 74
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 230000026267 regulation of growth Effects 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000001737 promoting effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 317
- 238000000034 method Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000000927 vapour-phase epitaxy Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- -1 phosphonium ion Chemical class 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供一种场效应管及其制作方法，包括：在第一导电类型的衬底上表面生长第一导电类型的第一外延层；在所述第一外延层内形成倒T型的第一沟槽和第二沟槽；在所述第一沟槽中形成第二导电类型的第二外延层，并在所述第一沟槽底部一侧形成第一导电类型的第三外延层，在所述第一沟槽底部另一侧形成第二导电类型的第四外延层；在所述第二沟槽底部形成第二导电类型的第五外延层，在所述第二沟槽内形成并与所述第五外延层上表面连接的第一导电类型的第六外延层；在所述第一外延层上表面形成源极和栅极结构；在所述衬底的下表面形成与所述衬底连接的漏极，从而能够在提升击穿电压的同时还降低导通电阻。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种场效应管及其制作方法。
背景技术
场效应管(例如VDMOS)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。对于功率器件来说，有两个极为重要的参数,一个是导通电阻,另一个是击穿电压，对应用而言希望导通电阻尽可能的小，而击穿电压越高越好。功率器件为了承受高电压，需要采用很厚的低掺杂外延层。通过增加外延层厚度或减小外延层的掺杂浓度，可以提高击穿电压，但这样做的同时却提高了导通电阻，不利于降低器件导通时的功率损耗。由此可见，很难对这两个参数同时进行优化。
发明内容
本发明正是基于上述问题，提出了一种场效应管及其制作方法，能够在提升击穿电压的同时还降低导通电阻。
有鉴于此，本发明实施例一方面提出了一种场效应管，该场效应管包括：
第一导电类型的衬底；
第一导电类型的第一外延层，生长于所述衬底上表面；
倒T形的第一沟槽，形成于所述第一外延层内；
第二导电类型的第二外延层，形成于所述第一沟槽中，以及第一导电类型的第三外延层和第二导电类型的第四外延层，分别形成于所述第一沟槽底部的两侧，所述第三外延层和所述第四外延层分别与所述第二外延层连接；
倒T型的第二沟槽，形成于所述第一外延层内；
第二导电类型的第五外延层，形成于所述第二沟槽底部，以及第一导电类型的第六外延层，形成于所述第二沟槽内并与所述第五外延层上表面连接；
源极和栅极结构，形成于所述第一外延层上表面，所述源极和栅极结构的体区与所述第一沟槽部分重叠连接，且所述源极和栅极结构的体区设置于两个所述第一沟槽之间，所述源极和栅极结构的栅极结构与所述第二沟槽上表面连接；
漏极，形成于所述衬底的下表面并与所述衬底连接。
进一步地，所述第四外延层的掺杂浓度高于所述第二外延层的掺杂浓度，所述第三外延层的掺杂浓度高于所述第一外延层的掺杂浓度，所述第六外延层的掺杂浓度高于所述第三外延层的掺杂浓度。
进一步地，所述第二外延层上表面与所述第一沟槽上表面持平，所述第六外延层上表面与所述第二沟槽上表面持平，其中，所述第二外延层的侧边不超出所述体区的侧边。
进一步地，所述源极和栅极结构的体区分别与所述第二外延层和所述第三外延层连接。
进一步地，所述第一沟槽的数量至少为两个，且两个所述第一沟槽相对于所述源极和栅极结构的体区对称设置，所述第二沟槽设置于两个所述第一沟槽的一侧。
本发明实施例另一方面提供一种场效应管的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底上表面生长第一导电类型的第一外延层；
在所述第一外延层内形成倒T型的第一沟槽；
在所述第一沟槽中形成第二导电类型的第二外延层，并在所述第一沟槽底部一侧形成第一导电类型的第三外延层，在所述第一沟槽底部另一侧形成第二导电类型的第四外延层，将所述第三外延层和所述第四外延层分别与所述第二外延层连接；
在所述第一外延层内形成倒T型的第二沟槽；
在所述第二沟槽底部形成第二导电类型的第五外延层，在所述第二沟槽内形成并与所述第五外延层上表面连接的第一导电类型的第六外延层；
在所述第一外延层上表面形成源极和栅极结构，将所述源极和栅极结构的体区与所述第一沟槽部分重叠连接，并将所述源极和栅极结构的体区设置于两个所述第一沟槽之间，将所述源极和栅极结构的栅极结构与所述第二沟槽上表面连接；
在所述衬底的下表面形成与所述衬底连接的漏极。
进一步地，所述第四外延层的掺杂浓度高于所述第二外延层的掺杂浓度，所述第三外延层的掺杂浓度高于所述第一外延层的掺杂浓度，所述第六外延层的掺杂浓度高于所述第三外延层的掺杂浓度。
进一步地，将所述第二外延层上表面与所述第一沟槽上表面持平，并将所述第六外延层上表面与所述第二沟槽上表面持平，其中，所述第二外延层的侧边不超出所述体区的侧边。
进一步地，将所述源极和栅极结构的体区分别与所述第二外延层和所述第三外延层连接。
进一步地，所述第一沟槽的数量至少为两个，将两个所述第一沟槽相对于所述源极和栅极结构的体区对称设置，并将所述第二沟槽设置于两个所述第一沟槽的一侧。
本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第一导电类型的第一外延层；在所述第一外延层内形成倒T型的第一沟槽；在所述第一沟槽中形成第二导电类型的第二外延层，并在所述第一沟槽底部一侧形成第一导电类型的第三外延层，在所述第一沟槽底部另一侧形成第二导电类型的第四外延层，将所述第三外延层和所述第四外延层分别与所述第二外延层连接；在所述第一外延层内形成倒T型的第二沟槽；在所述第二沟槽底部形成第二导电类型的第五外延层，在所述第二沟槽内形成并与所述第五外延层上表面连接的第一导电类型的第六外延层；在所述第一外延层上表面形成源极和栅极结构，将所述源极和栅极结构的体区与所述第一沟槽部分重叠连接，并将所述源极和栅极结构的体区设置于两个所述第一沟槽之间，将所述源极和栅极结构的栅极结构与所述第二沟槽上表面连接；在所述衬底的下表面形成与所述衬底连接的漏极。本发明能够在提升击穿电压的同时还降低导通电阻。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的一个实施例提供的场效应管的制作方法的流程示意图；
图2是本发明的一个实施例提供的场效应管的结构示意图；
图3至图8是本发明的一个实施例提供的场效应管的制作方法步骤的结构示意图；
图中：1、衬底；2、第一外延层；3、第一沟槽；4、第二外延层；5、第三外延层；6、第四外延层；7、第二沟槽；8、第五外延层；9、第六外延层；10、栅极；11、源极；12、漏极。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图8对本发明实施例提供的一种场效应管及其制作方法进行详细说明。
下面参阅附图，对本发明实施例一种场效应管的制作方法加以详细阐述。
如图1和图2所示，该场效应管的制作方法包括：
步骤S01：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的第一外延层2；
步骤S02：在所述第一外延层2内形成倒T型的第一沟槽3；
步骤S03：在所述第一沟槽3中形成第二导电类型的第二外延层4，并在所述第一沟槽3底部一侧形成第一导电类型的第三外延层5，在所述第一沟槽3底部另一侧形成第二导电类型的第四外延层6，将所述第三外延层5和所述第四外延层6分别与所述第二外延层4连接；
步骤S04：在所述第一外延层2内形成倒T型的第二沟槽7；
步骤S05：在所述第二沟槽7底部形成第二导电类型的第五外延层8，在所述第二沟槽7内形成并与所述第五外延层8上表面连接的第一导电类型的第六外延层9；
步骤S06：在所述第一外延层2上表面形成源极和栅极结构，将所述源极和栅极结构的体区与所述第一沟槽3部分重叠连接，并将所述源极和栅极结构的体区设置于两个所述第一沟槽3之间，将所述源极和栅极结构的栅极10结构与所述第二沟槽7上表面连接；在所述衬底1的下表面形成与所述衬底1连接的漏极12。
本发明在传统场效应管的基础上进行改进提出了一种双T型辅助外延结构高压场效应管，主要针对N型沟道的功率器件。本发明实施例通过在体区底部增加T型的第一沟槽3以及在所述第一沟槽3中形成所述第二外延层4、所述第三外延层5以及所述第二外延层4，在不增加第一外延层2厚度和改变所述第一外延层2浓度的情况下将耗尽区的面积增大，将耗尽区从半圆形的形状变为近似梯形的形状，从而提高了器件的击穿电压。另外，由于耗尽区深度和所述第一外延层2的厚度没有改变，因此，本发明实施例实现了在提高器件的击穿电压的同时使得器件的导通电阻不会增大。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅附图3，执行步骤S01，具体为：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的第一外延层2。在本发明的一些实施例中，所述衬底1例如是单晶硅衬底1，并且掺杂浓度例如为1e15atoms/cm3。其中，在第一导电类型的衬底1上表面生长第一导电类型的第一外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。所述第一外延层2将所述衬底1的上表面覆盖，并设有一定的厚度。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入第一外延层2中，从而改变外延半导体层的导电性。需要说明的是，所述第一外延层2的厚度例如为3～10微米。所述第一外延层2的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。所述第一外延层2以及所述衬底1用于调整所述场效应管的反向击穿电压，不参与形成PN结。优选的，通过调节从所述衬底1至所述第一外延层2的掺杂浓度，可以控制所述场效应管保护芯片的击穿电压，例如位于2-48V或更大的范围内。
请参阅附图4，执行步骤S02，具体为：在所述第一外延层2内形成倒T型的第一沟槽3。首先，通过在所述第一外延层2的上表面制备并覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第一沟槽3的全部上表面的开口。在该掩膜的开口通过在干法刻蚀形成第一沟槽3的第一部分。此时，所述第一沟槽3的第一部分的剖面图型为方形或方形的形状或矩形或近似矩形的形状，然后继续在该掩膜中继续注入溶液进行湿法刻蚀，从而形成剖面形状为倒T型或者近似倒T型的第一沟槽3，所述第一沟槽3上窄下宽。最后，在形成所述第一沟槽3之后再通过在溶剂中溶解或灰化去除光致抗蚀剂层，从而最终形成所述第一沟槽3。在此步骤中所形成的第一沟槽3，用于便于在后续步骤中使用填充物进行填充。
请参阅附图5，执行步骤S03，具体为：在所述第一沟槽3中形成第二导电类型的第二外延层4，并在所述第一沟槽3底部一侧形成第一导电类型的第三外延层5，在所述第一沟槽3底部另一侧形成第二导电类型的第四外延层6，将所述第三外延层5和所述第四外延层6分别与所述第二外延层4连接。在本发明的一些实施例中，由于所述第一沟槽3上窄下宽，因此所述第一沟槽3的底部宽度大于所述第一沟槽3的顶部宽度，第二导电类型的所述第二外延层4可以在所述第一沟槽3中使用外延生长形成，还可以通过填充的方法形成，还可以不限于此。在所述第一沟槽3中，在所述第二外延层4的基础上，分别在所述第一沟槽3的底部两侧分别形成第一导电类型的第三外延层5和第二导电类型的第四外延层6，其中，所述第三外延层5可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述第二外延层4中形成，所述第四外延层6可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述第二外延层4中形成。在本发明的一些实施例中，所述第三外延层5和所述第四外延层6分别与所述第二外延层4连接，且在图5所示的剖面图中，所述第三外延层5位于所述第二外延层4的左侧，所述第四外延层6位于所述第二外延层4的右侧，且所述第三外延层5和所述第四外延层6均不裸露于所述第一外延层2的上表面，与所述第一外延层2的上表面具有一定的距离。在所述第一沟槽3中竖直形成三层相邻的外延层，且所述第二外延层4、所述第三外延层5和所述第四外延层6将所述第一沟槽3填满，便于更好地形成PN结，从而增加耗尽区的面积。
请参阅附图6，执行步骤S04，具体为：在所述第一外延层2内形成倒T型的第二沟槽7。需要说明的是，由于所述第二沟槽7的制造工艺与所述第一沟槽3的制造工艺相同，都可通过干法刻蚀和湿法刻蚀形成，上述步骤中已有详细描述，因此所述第二沟槽7的制造工艺可参考所述第一沟槽3的制造工艺，在此不再赘述。所述第二沟槽7为上窄下宽的结构，所述第二沟槽7的底部宽度大于所述第二沟槽7的顶部宽度。在本发明的一些实施例中，所述第二沟槽7在所述第一外延层2中的深度大于所述第一沟槽3的深度，但不仅限于此，所述第二沟槽7在所述第一外延层2中的深度也可以等于或大致等于所述第一沟槽3的深度，但所述第二沟槽7在所述第一外延层2中的深度不能小于所述第一沟槽3的深度，有利于形成的耗尽区的面积更大。另外，在此步骤中所形成的第一沟槽3，用于便于在后续步骤中使用填充物进行填充。
请参阅附图7，执行步骤S05，具体为：在所述第二沟槽7底部形成第二导电类型的第五外延层8，在所述第二沟槽7内形成并与所述第五外延层8上表面连接的第一导电类型的第六外延层9。在本发明的一些实施例中，由于所述第二沟槽7上窄下宽，第二导电类型的所述第五外延层8可以在所述第二沟槽7中使用外延生长形成，还可以通过填充的方法形成，还可以不限于此。在所述第二沟槽7中，在所述第二外延层4的基础上，分别在所述第一沟槽3的底部形成与所述第五外延层8上表面连接的第一导电类型的第六外延层9，其中，所述第六外延层9可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述第五外延层8中形成。在本发明的一些实施例中，所述第六外延层9的宽度大于所述第五外延层8的宽度，且所述第六外延层9与所述第一外延层2的上表面具有一定的距离。所述第五外延层8和所述第六外延层9用于形成PN结，从而增加耗尽区的面积。
进一步地，所述第四外延层6的掺杂浓度高于所述第二外延层4的掺杂浓度，所述第三外延层5的掺杂浓度高于所述第一外延层2的掺杂浓度，所述第六外延层9的掺杂浓度高于所述第三外延层5的掺杂浓度。在本发明的一些实施例中，由于所述第三外延层5和所述第四外延层6是在所述第二外延层4的基础上形成，所述第二外延层4与所述第三外延层5用于形成PN结，所述第一外延层2与所述第四外延层6用于形成PN结，优选的，所述第四外延层6的掺杂浓度高于所述第二外延层4的掺杂浓度，从而使得耗尽区的面积最大，而且深度均匀。优选的，所述第三外延层5的掺杂浓度高于所述第一外延层2的掺杂浓度用于使得第二外延层4与所述第三外延层5形成的反偏PN结。优选的，所述第五外延层8的掺杂浓度大致等于所述第四外延层6的掺杂浓度，且所述第六外延层9的掺杂浓度高于所述第三外延层5的掺杂浓度，从而保证了所述第二沟槽7形成的倒T型深沟槽左右的耗尽区深度足够并且宽度均匀。
请参阅附图8，执行步骤S06，具体地：在所述第一外延层2上表面形成源极和栅极结构，将所述源极和栅极结构的体区与所述第一沟槽3部分重叠连接，并将所述源极和栅极结构的体区设置于两个所述第一沟槽3之间，将所述源极和栅极结构的栅极10结构与所述第二沟槽7上表面连接；在所述衬底1的下表面形成与所述衬底1连接的漏极12。在本发明的一些实施例中，所述场效应管可以是VDMOS(即垂直双扩散金属-氧化物半导体场效应管)。
在本发明的一些实施例中，在所述第一外延层2上表面形成第一介质层，即栅氧层，并在所述第一介质层的上表面形成于所述第一介质层连接的多晶硅层，所述第一介质层和所述多晶硅层形成所述场效应管的栅极10。在所述第一外延层2上表面形成覆盖所述栅极10的第二介质层，并在所述第二介质层上表面形成源极11，所述源极11还贯穿所述第二介质层并与源区和体区连接，最后在所述衬底1的下表面形成与所述衬底1连接的漏极12，从而形成所述场效应管的源极11结构、栅极10结构以及漏极12结构。
具体地，所述多晶硅层是通过本征多晶硅掺杂磷离子或硼离子形成的，本领域技术人员可以根据器件的结构选择不同的掺杂多晶硅类型，所述多晶硅层中的多晶硅可以是P型多晶硅，也可以是N型多晶硅。在形成掺杂多晶硅层的过程中，掺杂多晶硅层中的中性原子用于阻止掺杂离子凝聚，掺杂离子用于对硅原子具有吸附作用。具体地，所述外延、扩散和/或注入的方法包括沉积工艺。在本发明的一些实施例中，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底11上使用低压力化学气相沉积(简称LPCVD，即Low Pressure Chemical Vapor Deposition)形成所述多晶硅层，形成的所述多晶硅层的纯度高，均匀性好。
具体地，所述第一介质层为所述场效应管中的绝缘栅氧化层，所述绝缘栅氧化层构成了所述场效应管的电介质。所述第一介质层和所述第二介质层的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第一介质层和所述第二介质层。优选的，所述第一介质层和所述第二介质层为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。另外，所述第一介质层和所述第二介质层设有一定的厚度，使得所述第一介质层和所述第二介质层起到隔离电流和绝缘的作用。更具体地，所述第二介质层用于隔离所述场效应管和后续的导电层。
具体地，通过退火工艺，可以在所述第二介质层的上表面形成具有一定厚度的第一金属层，且所述第一金属层覆盖所述第二介质层。所述第一金属层包括覆盖所述第二介质层上表面的第一部分，贯穿所述第二介质层延伸至所述源区和所述体区的第二部分。所述第一金属层形成所述场效应管的源极11，在所述衬底1的下表面形成覆盖所述衬底1下表面的第二金属层，所述第二金属层为所述场效应管的漏极12。在本发明的一些实施例中，所述第一金属层用于将所述场效应管的源极11和栅极10连出来，以利于封装时金属引线将所述源极11和所述栅极10引出。在本发明的一些实施例中，所述第一金属层和所述第二金属层上面还可以覆盖有钝化层，所述钝化层用于保护所述第一金属层和所述第二金属层，以至于保护整个所述场效应管。
在本发明的一些实施例中，所述场效应管的体区与所述源极和栅极结构部分重叠，在一般的场效应管的结构剖面图中，所述场效应管的体区剖面图形状为半圆形，所述重叠连接具体为本发明实施例中体区将第一沟槽3中的所述第二外延层4和所述第三外延层5部分覆盖，并且所述体区与所述第二外延层4和所述第三外延层5连接，从而使得所述第二外延层4和所述第三外延层5与所述体区接触。需要说明的是，由于所述体区的剖面图形状为半圆形，因此，所述第三外延层5被所述体区覆盖的面积最多，从而在露出于所述体区的剖面图面积来看，所述第四外延层6的面积大于所述第二外延层4的面积大于所述第三外延层5的面积。另外，由于所述体区和源区形成了一个对称的结构，因此，对应的，对于一个体区而言，为了达到尽可能的增大耗尽区的面积，需要两个第一沟槽3分别位于所述体区的两侧，从而尽可能的增大与所述体区的接触面积，因此，有必要将所述源极和栅极结构的体区设置于两个所述第一沟槽3之间，应理解，此时，两个第三外延层5位于两个所述第一沟槽3之间的内侧。并且，所述第二沟槽7位于所述栅极10的下侧且与所述栅极10连接，具体地，所述第六外延层9与所述栅极10连接，由于所述场效应管形成的是N沟道，因此，第一导电类型的第六外延层9加强了所述N沟道的掺杂浓度，从而更好地增加了所述场效应管的导通电阻。更优的是，所述第二沟槽7中的所述第五外延层8和所述第六外延层9形成的PN结，还可以增大耗尽区的面积，从而增大了所述场效应管的击穿电压。
进一步地，将所述第二外延层4上表面与所述第一沟槽3上表面持平，并将所述第六外延层9上表面与所述第二沟槽7上表面持平，其中，所述第二外延层4的侧边不超出所述体区的侧边。在本发明的一些实施例中，所述第二外延层4上表面与所述第一沟槽3上表面持平，所述第二外延层4的侧边不超出所述体区的侧边，避免影响形成的N沟道的电阻增大，从而避免增大导通电阻。所述第六外延层9上表面与所述第二沟槽7上表面持平，从而可以使得形成的N沟道的电阻减小，从而可以减小导通电阻。
进一步地，将所述源极和栅极结构的体区分别与所述第二外延层4和所述第三外延层5连接。在本发明的一些实施例中，所述第二外延层4和所述第三外延层5与所述体区连接，从而与源极11连接具有电位，避免所述第二外延层4和所述第三外延层5不连接电位，造成浮空，另外，外延层的电阻率比较大，可能会降低电位差，减小耗尽层面积，所述第二外延层4和所述第三外延层5与所述体区直接连接，从而使得电位差尽可能变大。
进一步地，所述第一沟槽3的数量至少为两个，将两个所述第一沟槽3相对于所述源极和栅极结构的体区对称设置，并将所述第二沟槽7设置于两个所述第一沟槽3的一侧。在本发明的一些实施例中，所述第一沟槽3的的数量至少为两个，从而使得两个所述第一沟槽3以及一个体区形成的结构可以构成所述场效应管的最小原胞。在本发明实施例中的所述场效应管中的原胞是一个对称的结构且该对称的结构中具有四个所述第一沟槽3和两个体区，两个所述第一沟槽3相对于所述体区对称设置。另外，在本发明的另一些实施例中，在本发明实施例中的所述场效应管中包括一个所述第二沟槽7，所述第二沟槽7位于所述场效应管的中部且两个体区相对于所述第二沟槽7对称设置，形成较大面积的耗尽区。
本发明实施例通过在所述场效应管的体区底部形成对称设置的所述第一沟槽3，且两个所述第一沟槽3之间的两侧外延层为第二导电类型的第四外延层6，可以增加所述场效应管的耗尽区宽度，内侧外延层为第一导电类型的第三外延层5，使得所述场效应管的耗尽区深度减小，从而可以尽可能的增加整个耗尽区的面积。此时由于所述场效应管的耗尽区的深度减小，进而降低了所需的外延层的厚度，减小了导通电阻。需要说明的是，倒T型的所述第二沟槽7与所述场效应管的栅极10连接，并且所述第二沟槽7内形成有所述第五外延层8和所述第六外延层9，保证了耗尽区在所述第二沟槽7底部交汇，进一步增加了耗尽区宽度，保证耗尽区域交叠位置的抗击穿能力。
如图2所示，本发明实施例提供一种场效应管，所示场效应管包括：
第一导电类型的衬底1；
第一导电类型的第一外延层2，生长于所述衬底1上表面；
倒T形的第一沟槽3，形成于所述第一外延层2内；
第二导电类型的第二外延层4，形成于所述第一沟槽3中，以及第一导电类型的第三外延层5和第二导电类型的第四外延层6，分别形成于所述第一沟槽3底部的两侧，所述第三外延层5和所述第四外延层6分别与所述第二外延层4连接；
倒T型的第二沟槽7，形成于所述第一外延层2内；
第二导电类型的第五外延层8，形成于所述第二沟槽7底部，以及第一导电类型的第六外延层9，形成于所述第二沟槽7内并与所述第五外延层8上表面连接；
源极和栅极结构，形成于所述第一外延层2上表面，所述源极和栅极结构的体区与所述第一沟槽3部分重叠连接，且所述源极和栅极结构的体区设置于两个所述第一沟槽3之间，所述源极和栅极结构的栅极10结构与所述第二沟槽7上表面连接；
漏极12，形成于所述衬底1的下表面并与所述衬底1连接。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
在本发明的一些实施例中，如图2所示，所述场效应管包括第一导电类型的衬底1和第一导电类型的第一外延层2，所述第一外延层2生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。优选的，所述第一外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述第一外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。
进一步地，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度。在本发明的一些实施例中，在所述衬底1上生长所述第一外延层2的过程中，由于所述第一外延层2在所述衬底1的基础上形成，因此所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度。此时所述第一外延层2的电阻率高于所述衬底1的电阻率，从而可以调节所述场效应管的整体器件电阻率，获得更多的抗浪涌能力。
在本发明的一些实施例中，如图2所示，所述第一沟槽3的最大宽度大于所述第二沟槽7的最大宽度，所述第二沟槽7的深度大于或等于或大致等于所述第一沟槽3的深度，保证了所述场效应管在不增加所述第一外延层2的厚度的情况下形成的耗尽区的面积尽可能增大。
综上所述，所述场效应管整体结构对称且为第一原胞。
需要说明的是，由于所述场效应管整体结构对称且为第一原胞，但所述第一原胞并不是所述场效应管中最小的原胞结构，最小原胞中，所述体区、所述第二沟槽7以及所述第二沟槽7中的第五外延层8和第六外延层9的数量仅有一个，所述源区、所述第一沟槽3以及所述第一沟槽3中的所述第二外延层4、所述第三外延层5、所述第四外延层6的数量均为两个且为对称结构。为方便说明，本发明实施例以所述第一原胞为例，具体描述所述场效应管的结构，但不仅限于此，本领域技术人员可以根据实际情况确定所述场效应管的原胞的具体结构。
以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统场效应管的基础上进行改进提出了一种双T型辅助外延结构高压场效应管，通过在所述场效应管的体区底部两侧增加所述第一沟槽3以及所述第一沟槽3中的所述第二外延层4、所述第三外延层5以及所述第四外延层6，在不增加所述第一外延层2厚度的情况和改变所述第一外延层2浓度的情况下将耗尽区的面积增大，此时，所述场效应管的耗尽区剖面图形状由半圆形变为近似梯形，从而使得提升了器件击穿电压。应理解，与所述场效应管的体区底部接触的所述第一沟槽3外侧两个外延层是第二导电类型的第四外延层6，内侧两个外延层为第一导电类型的第三外延层5。此时的两个所述第三外用农村减少了耗尽区的深度，两个所述第四外延层6增加了耗尽区宽度，就整体而言，改进后的所述场效应管仍增大了耗尽区面积。具体地，由于耗尽区深度减少，进而降低了所需的外延层厚度，还进一步减少了导通电阻。所述场效应管的JFET区增加了倒T型的所述第二沟槽7，所述第二沟槽7上表面与所述场效应管的栅极10接触，所述第二沟槽7内填充有所述第六外延层9，并且所述第二沟槽7底部形成有所述第五外延层8，保证了所述场效应管的耗尽区在所述第一沟槽3和所述第二沟槽7的底部进行交汇，进一步增加了耗尽区宽度，还能够保证所述第一沟槽3形成的耗尽区域和所述第二沟槽7形成的耗尽区域交叠位置的抗击穿能力。如图2所示的虚线区域为所述场效应管的耗尽区。另外，由于所述场效应管的耗尽区深度和所述第一外延层2的厚度没有改变，所述场效应管整体的导通电阻不会增大。本发明实施例中的新型结构既增大了器件的击穿电压，同时降低了器件的导通电阻。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种场效应管，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的第一外延层，生长于所述衬底上表面；
倒T形的第一沟槽，形成于所述第一外延层内；
第二导电类型的第二外延层，形成于所述第一沟槽中，以及第一导电类型的第三外延层和第二导电类型的第四外延层，分别形成于所述第一沟槽底部的两侧，所述第三外延层和所述第四外延层分别与所述第二外延层连接；
倒T型的第二沟槽，形成于所述第一外延层内；
第二导电类型的第五外延层，形成于所述第二沟槽底部，以及第一导电类型的第六外延层，形成于所述第二沟槽内并与所述第五外延层上表面连接；
源极和栅极结构，形成于所述第一外延层上表面，所述源极和栅极结构的体区与所述第一沟槽部分重叠连接，且所述源极和栅极结构的体区设置于两个所述第一沟槽之间，所述源极和栅极结构的栅极结构与所述第二沟槽上表面连接；
漏极，形成于所述衬底的下表面并与所述衬底连接。
2.根据权利要求1所述的场效应管，其特征在于，所述第四外延层的掺杂浓度高于所述第二外延层的掺杂浓度，所述第三外延层的掺杂浓度高于所述第一外延层的掺杂浓度，所述第六外延层的掺杂浓度高于所述第三外延层的掺杂浓度。
3.根据权利要求1所述的场效应管，其特征在于，所述第二外延层上表面与所述第一沟槽上表面持平，所述第六外延层上表面与所述第二沟槽上表面持平，其中，所述第二外延层的侧边不超出所述体区的侧边。
4.根据权利要求3所述的场效应管，其特征在于，所述源极和栅极结构的体区分别与所述第二外延层和所述第三外延层连接。
5.根据权利要求1所述的场效应管，其特征在于，所述第一沟槽的数量至少为两个，且两个所述第一沟槽相对于所述源极和栅极结构的体区对称设置，所述第二沟槽设置于两个所述第一沟槽的一侧。
6.一种场效应管的制作方法，其包括：
提供第一导电类型的衬底；
在所述衬底上表面生长第一导电类型的第一外延层；
在所述第一外延层内形成倒T型的第一沟槽；
在所述第一沟槽中形成第二导电类型的第二外延层，并在所述第一沟槽底部一侧形成第一导电类型的第三外延层，在所述第一沟槽底部另一侧形成第二导电类型的第四外延层，将所述第三外延层和所述第四外延层分别与所述第二外延层连接；
在所述第一外延层内形成倒T型的第二沟槽；
在所述第二沟槽底部形成第二导电类型的第五外延层，在所述第二沟槽内形成并与所述第五外延层上表面连接的第一导电类型的第六外延层；
在所述第一外延层上表面形成源极和栅极结构，将所述源极和栅极结构的体区与所述第一沟槽部分重叠连接，并将所述源极和栅极结构的体区设置于两个所述第一沟槽之间，将所述源极和栅极结构的栅极结构与所述第二沟槽上表面连接；
在所述衬底的下表面形成与所述衬底连接的漏极。
7.根据权利要求6所述的一种场效应管的制作方法，其特征在于，所述第四外延层的掺杂浓度高于所述第二外延层的掺杂浓度，所述第三外延层的掺杂浓度高于所述第一外延层的掺杂浓度，所述第六外延层的掺杂浓度高于所述第三外延层的掺杂浓度。
8.根据权利要求6所述的一种场效应管的制作方法，其特征在于，将所述第二外延层上表面与所述第一沟槽上表面持平，并将所述第六外延层上表面与所述第二沟槽上表面持平，其中，所述第二外延层的侧边不超出所述体区的侧边。
9.根据权利要求8所述的一种场效应管的制作方法，其特征在于，将所述源极和栅极结构的体区分别与所述第二外延层和所述第三外延层连接。
10.根据权利要求6所述的一种场效应管的制作方法，其特征在于，所述第一沟槽的数量至少为两个，将两个所述第一沟槽相对于所述源极和栅极结构的体区对称设置，并将所述第二沟槽设置于两个所述第一沟槽的一侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811071386.XA CN109273522A (zh) | 2018-09-14 | 2018-09-14 | 一种场效应管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811071386.XA CN109273522A (zh) | 2018-09-14 | 2018-09-14 | 一种场效应管及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109273522A true CN109273522A (zh) | 2019-01-25 |
Family
ID=65189444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811071386.XA Withdrawn CN109273522A (zh) | 2018-09-14 | 2018-09-14 | 一种场效应管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109273522A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743952A (en) * | 1983-04-04 | 1988-05-10 | General Electric Company | Insulated-gate semiconductor device with low on-resistance |
| JPH03133180A (ja) * | 1989-10-19 | 1991-06-06 | Matsushita Electron Corp | 半導体装置 |
| EP0600229A1 (en) * | 1992-10-30 | 1994-06-08 | Nippondenso Co., Ltd. | Power semiconductor device with protective means |
| CN101211983A (zh) * | 2006-12-27 | 2008-07-02 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| JP2013140935A (ja) * | 2012-01-05 | 2013-07-18 | Vanguard Internatl Semiconductor Corp | 半導体装置およびその製造方法 |
-
2018
- 2018-09-14 CN CN201811071386.XA patent/CN109273522A/zh not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743952A (en) * | 1983-04-04 | 1988-05-10 | General Electric Company | Insulated-gate semiconductor device with low on-resistance |
| JPH03133180A (ja) * | 1989-10-19 | 1991-06-06 | Matsushita Electron Corp | 半導体装置 |
| EP0600229A1 (en) * | 1992-10-30 | 1994-06-08 | Nippondenso Co., Ltd. | Power semiconductor device with protective means |
| CN101211983A (zh) * | 2006-12-27 | 2008-07-02 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| JP2013140935A (ja) * | 2012-01-05 | 2013-07-18 | Vanguard Internatl Semiconductor Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7410891B2 (en) | Method of manufacturing a superjunction device | |
| CN106571394B (zh) | 功率器件及其制造方法 | |
| KR20160065326A (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| CN110797412A (zh) | Sgt mosfet结构及其工艺制造方法 | |
| JP3998454B2 (ja) | 電力用半導体装置 | |
| CN114420761A (zh) | 一种耐高压碳化硅器件及其制备方法 | |
| CN109037206A (zh) | 一种功率器件保护芯片及其制作方法 | |
| CN111276545A (zh) | 一种新型沟槽碳化硅晶体管器件及其制作方法 | |
| CN103208529B (zh) | 半导体二极管以及用于形成半导体二极管的方法 | |
| CN109119342A (zh) | 一种功率器件及其制备方法 | |
| CN109119479A (zh) | 一种功率器件及其制作方法 | |
| CN109065634B (zh) | 一种电流保护芯片及其制作方法 | |
| CN106935645A (zh) | 具有底部栅极的金氧半场效晶体管功率元件 | |
| CN109309008A (zh) | 一种功率器件及其制作方法 | |
| CN109087942A (zh) | 一种沟槽型三极管及其制作方法 | |
| CN109148304A (zh) | 一种晶体管及其制作方法 | |
| CN109273522A (zh) | 一种场效应管及其制作方法 | |
| CN110112069A (zh) | 一种功率器件及其制作方法 | |
| CN109273529A (zh) | Mos型功率器件及其制备方法 | |
| CN109119482A (zh) | 一种场效应管及其制作方法 | |
| CN108987389B (zh) | 一种电流保护芯片及其制作方法 | |
| CN106409911A (zh) | 具有内场板结构与p型栅结合的耐压漂移区的半导体器件 | |
| CN109192665A (zh) | 一种功率器件及其制备方法 | |
| CN111463282A (zh) | 集成启动管和采样管的低压超结dmos结构及制备方法 | |
| CN109166909A (zh) | 一种功率器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20190125 |
|
| WW01 | Invention patent application withdrawn after publication |