CN101211983A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种半导体器件以及制造方法。所述半导体器件包括：第一导电类型的半导体衬底；在所述半导体衬底上的第一导电类型的外延层；在所述外延层上的第二导电类型的基极区，所述基极区包括互相间隔开预定距离的子区；在所述基极区上的第一导电类型的源极区；在所述基极区的子区之间的第一导电类型的漏极区；穿透所述源极区和所述基极区的沟槽；在所述沟槽内的第一栅极导电层；和所述基极区的暴露部分上的第二栅极导电层。

Description

半导体器件及其制造方法
技术领域
根据本发明的实施方案涉及半导体器件及其制造方法。更具体地，根据本发明的实施方案涉及功率金属氧化物半导体场效应晶体管(功率MOSFET)及其制造方法。
背景技术
通常，功率MOSFET具有大于双极晶体管的输入阻抗。因此功率MOSFET的栅极驱动电路通常包括简单的结构。另外，因为功率MOSFET可以为单极器件，所以在打开/关闭电子器件时，没有由于少数载流子的累积或复合而产生的时间延迟。
功率MOSFET可以用于例如开关型电源、灯镇流器、电机驱动电路等。功率MOSFET器件可包括使用平面扩散技术的漏极扩展MOSFET结构。另一方面，已经对于沟槽栅极MOSFET结构进行了研究，其中可以通过蚀刻半导体衬底形成沟槽并填充栅极导电层。沟槽栅极MOSFET结构可含有每单位面积的增加的单元密度，但是可导致结型场效应晶体管(JFET)在器件之间具有降低的电阻。因此，沟槽栅极MOSFET结构可有助于半导体器件的集成并可降低半导体器件的源-漏极通导电阻(Rds(on))。
另外，沟槽栅极MOSFET可以用作单一器件，这是因为沟槽栅极MOSFET的漏极电连接到半导体衬底的底部。通常难以使沟槽栅极MOSFET与侧向型器件(lateral-type device)集成。同时，在水平方向上形成可以是大功率侧向型器件的漏极扩展MOSFET的沟道。因此，为了使得功率MOSFET具有高压和高电流容量需要大的芯片面积。
发明内容
根据本发明的实施方案提供半导体器件及其制造方法。
根据本发明的实施方案提供包括水平沟道和水平漏极同时保持垂直沟道结构的半导体器件，及其制造方法。
根据本发明的实施方案提供沟槽栅极MOSFET及其制造方法，该沟槽栅极MOSFET可以以小的面积来实施，并可以与其它器件集成。
在一个实施方案中，半导体器件包括垂直于衬底的第一栅极区、与衬底水平的第二栅极区、和连接到衬底的漏极区。
在一个实施方案中，半导体器件包括：第一导电类型的半导体衬底；在半导体衬底上的第一导电类型的外延层；在外延层上的第二导电类型的基极区(base region)，基极区包括互相间隔预定距离的各子区；在基极区上第一导电类型的源极区；基极区的各子区之间的第一导电类型的漏极区；穿透源极区和基极区的沟槽；沟槽内的第一栅极导电层；和基极区暴露部分上的第二栅极导电层。
在另一个实施方案中，所述方法包括：在第一导电类型的半导体衬底上形成第一导电类型的外延层；在外延层上形成第二导电类型的基极区，基极区包括互相间隔开的多个子区；在基极区中形成第一导电类型的源极区，和在基极区的各子区之间形成第一导电类型的重掺杂区；形成通过源极区和基极区的沟槽；和在沟槽内形成第一栅极导电层，和在基极区上形成第二栅极导电层。
一个或多个实施方案的细节记载于附图和以下的说明中。其他特征将从说明书和附图以及权利要求中而显而易见。
附图说明
图1是根据本发明的一个实施方案的半导体器件的俯视图。
图2是根据本发明的一个实施方案的半导体器件的截面图。
图3是根据本发明的另一个实施方案的半导体器件的截面图。
图4是根据本发明的另外一个实施方案的半导体器件的截面图。
图5～10是说明根据本发明的一个实施方案制造半导体器件的方法的截面图。
具体实施方式
现在将详细参考根据本发明的实施方案，其实例在附图中举例说明。在附图中，相同的附图标记用于表示相同的元件。
在以下说明中，应理解层(或膜)被称为在另一层或衬底上、之上或上方的时候，其可以直接地在另一层或衬底上、之上或上方，或可以存在插入的层。另外，应理解，当一个层被称为在另一层下、之下或下方的时候，其可以直接在另一个层下、之下或下方，或可以存在一个或多个插入层。另外，应理解，一个层被称为在两个层之间的时候，其可以是所述两个层之间的仅有的层，或在所述两个层之间可以存在一个或多个插入层。
图1是说明根据本发明一个实施方案的沟槽栅极MOSFET的平面图。参考图1，沟槽栅极MOSFET包括源极线81、漏极线82、和栅极导电层60和61。栅极导电层60可填充沟槽(T)，其将稍后说明，栅极导电层61可以形成在基极区上。栅极导电层60和61可以在其端部彼此连接。以下，将参考沿图1中A-A线的截面图进行说明。
图2是说明根据本发明的一个实施方案的沟槽栅极MOSFET的截面图。参考图2，在衬底50上形成外延层52。在一个实施方案中，衬底50可以是第一导电类型的重掺杂的半导体衬底例如N型衬底，外延层52可以用N-型杂质轻掺杂。另外，可以在外延层52内形成基极区54。在一个实施方案中，基极区54可以是第二导电类型的轻掺杂的基极区，例如P-型基极区。
在外延层52中，可以在预定区域内互相间隔开地形成多个基极区54。基极区54可以形成为各种形状。如图2所示，基极区54可具有半圆形的横截面和半球形或半圆柱形的形状。如下文所述，基极区54也可具有矩形的横截面和矩形柱的形状。可以通过适当地控制基极区54的掺杂浓度来形成基极区54的各种形状。当然，基极区54不局限于上述形状。
通常，当在水平栅极下的基极区的长度等于垂直栅极的侧面长度时，可以同时形成垂直沟道和水平沟道，由此允许最佳地操作半导体器件。最佳地满足以上要求的一个方法是将基极区形成为半球形或半圆柱形的形状。矩形柱形状的基极区可满足以上要求。根据制造装置和环境，这些形状提供适当的适应性能。
再次参考图2，在基极区54内形成源极区56。在一个实施方案中，源极区56可以利用N-型杂质重掺杂。在基极区54之间形成漏极区57。根据本发明，漏极区57可以重掺杂N-型离子。在外延层52中形成具有预定厚度的沟槽T，穿透源极区56和基极区54。
在沟槽T的表面上和第二导电类型的基极区54的暴露表面上，形成栅极绝缘层58a和58b，该栅极绝缘层58a和58b可以由例如氧化物形成。在栅极绝缘层58a上形成填充沟槽T的栅极导电层60，栅极绝缘层58a形成在沟槽T的表面上。在形成在基极区54的暴露表面上的栅极绝缘层58b上形成栅极导电层61。
在栅极导电层60和61上形成层间绝缘层70。可以在层间绝缘层70内形成源极接触(未显示)、栅极接触(未显示)和漏极接触(未显示)。在层间绝缘层70上形成栅极线层(未显示)、源极线层81、和漏极线层82。栅极线层(未显示)可以通过栅极接触(未显示)电连接到栅极导电层60和61。源极线层81通过源极接触(未显示)电连接到源极区56。漏极线层82通过漏极接触(未显示)电连接到漏极区57。
图3是说明根据本发明另一个实施方案的沟槽栅极MOSFET的截面图。参考图3，如下文所述，基极区54a具有矩形的横截面和矩形柱的形状。漏极区57也形成为矩形柱的形状。在图2和3中，相同的附图标记用于表示相同的元件。
图4是说明根据本发明另一个实施方案的沟槽栅极MOSFET的截面图。在图3和4中，相同的附图标记用于表示相同的元件，漏极区57除外。在该实施方案中，漏极区57a连接到衬底50，其可以为第一导电类型的重掺杂的衬底，例如N-型衬底。基极区54可以形成为半球形形状、半圆柱形的形状、或矩形柱的形状。
外延层52可具有低于衬底50或漏极区57a的掺杂浓度，从而作为MOS器件的漏极。这可以增加MOS器件的击穿电压，但是也可增加MOS器件的接通电阻。如图4所示，当漏极区57a延伸到衬底50中时，聚集在相对狭窄区域如漏极区的电流分散到扩展漏极区57a。另外，这意味着可以降低漏极线层82的接通电阻分量(on resistancecomponent)。
如上文所讨论，基极区54形状的目的在于根据半导体器件的电性能/机械性能和制造装置和/或环境来提供适当的适应性。本发明不局限于本发明中公开的基极区54的具体的形状。
在根据本发明实施方案的沟槽栅极MOSFET中，电流具有流过由水平栅极导电层61形成的沟道的分量和流过由垂直栅极导电层60形成的沟道的分量。
可以通过调节源极区56和基极区54的尺寸和掺杂浓度实现二维电流即，垂直/水平电流。通过控制源极区56与基极区54的纵横比，源极线层81可形成欧姆接触，从而提供其中源极区56和基极区54结合在一起的结构。
以下将说明根据本发明的一个实施方案的制造沟槽栅极MOSFET的方法。
参考图5，在衬底50上形成外延层52。在一个实施方案中，衬底50可以重掺杂以具有第一导电类型，例如N-型，外延层52可以轻掺杂N-型杂质。
参考图6，在外延层52中形成基极区54。在一个实施方案中，基极区54可以轻掺杂以具有第二导电类型例如P-型基极。另外，基极区54可含有形成在外延区52中的多个子区域。子区域互相间隔开预定距离。基极区54可以形成为半球形形状、半圆柱形的形状、或矩形柱的形状。然而，基极区54不局限于这些形状。
参考图7，通过掺杂高浓度的第一导电类型离子例如N型离子到基极区54中形成N型区56。另外，通过在基极区54的子区域之间的外延层52中掺杂高浓度的第一导电类型例如N-型离子，形成漏极区57。
参考图8，形成沟槽T以穿透源极区56和基极区54，从而暴露衬底50。然后在衬底50上和沟槽T的侧壁和底部上形成绝缘层58。
参考图9，在形成有绝缘层58的所得结构上形成导电层。在一个实施方案中，导电层可以是杂质掺杂的多晶硅层。然后图案化导电层和绝缘层58以形成填充沟槽T的栅极导电层60和在基极区54上的栅极导电层61。
参考图10，在形成有栅极导电层60和61的所得结构上沉积绝缘层。然后，图案化绝缘层以形成具有栅极接触、源极接触和漏极接触的层间绝缘层70。
在形成有层间绝缘层70的所得结构上沉积导电材料例如金属，并图案化以形成栅极线层(未显示)、源极线层81和漏极线层82。栅极线层通过栅极接触电连接到栅极导电层60。源极线层81通过源极接触电连接到源极区56和基极区54。漏极线层82通过漏极接触电连接到漏极区57。
如上文所讨论，沟槽MOSFET包括垂直沟槽栅极和水平栅极。因此，沟道电流可具有流过由垂直沟槽栅极形成的沟道的分量和流过由水平栅极形成的沟道的分量。因此，沟槽MOSFET的效率高，并且可以降低沟槽MOSFET的接通电阻，从而改善沟槽MOSFET的电特性。根据本发明的半导体器件可以通过水平漏极结构与其他器件集成。
该说明书中，对于“一个实施方案”、“实施方案”、“示例性实施方案”等的任何引用表示关于所述“实施方案”记载的具体特征包含于根据本发明的至少一个实施方案中。这些表述在本说明书中不同地方的出现不必涉及相同的实施方案。另外，关于一个实施方案记载的具体特征，认为本领域技术人员能够将这些特征在其它的实施方案中实现。
尽管已经参考其许多说明性的实施方案说明了实施方案，应该理解本领域技术人员能够作出很多其它的改变和实施方案，这在本发明公开的原理的精神和范围内。更特别地，在所附权利要求的范围内的本发明组合排列的组合部件和/或排列中可能有各种的变化和改变。除组合部件和/或排列中的变化和改变之外，替代的用途对本领域技术人员也是显而易见的。

Claims (17)

1.一种半导体器件，包括：
第一导电类型的半导体衬底；
在所述半导体衬底上的第一导电类型的外延层；
在所述外延层上的第二导电类型的基极区，所述基极区包括互相间隔开预定距离的各子区；
在所述基极区上的所述第一导电类型的源极区；
所述基极区的各子区之间的所述第一导电类型的漏极区；
穿透所述源极区和所述基极区的沟槽；
在所述沟槽内的第一栅极导电层；和
在所述基极区的暴露部分上的第二栅极导电层。
2.权利要求1的半导体器件，其中所述基极区具有半圆形的横截面或矩形的横截面。
3.权利要求1的半导体器件，其中所述漏极区连接到所述半导体衬底。
4.一种制造半导体器件的方法，包括：
在第一导电类型的半导体衬底上形成所述第一导电类型的外延层；
在所述外延层上形成第二导电类型的基极区，所述基极区包括互相间隔开的多个子区；
在所述基极区中形成所述第一导电类型的源极区，和在所述基极区的各子区之间形成所述第一导电类型的重掺杂区域；
形成通过所述源极区和所述基极区的沟槽；和
在所述沟槽内形成第一栅极导电层，和所述基极区上形成第二栅极导电层。
5.权利要求4的方法，其中所述基极区具有半圆形的横截面或矩形的横截面。
6.权利要求4的方法，其中所述漏极区连接到所述半导体衬底。
7.一种半导体器件，包括：
垂直于衬底的第一栅极区；
与所述衬底水平的第二栅极区；和
连接到所述衬底的漏极区。
8.权利要求7的半导体器件，其中所述第一栅极区包含沟槽结构。
9.权利要求7的半导体器件，其中所述第一栅极区和所述第二栅极区形成沟道。
10.权利要求7的半导体器件，还包括从所述第一栅极区延伸到所述第二栅极区的基极区。
11.权利要求7的半导体器件，还包括从所述第一栅极区延伸到所述第二栅极区的轻掺杂的基极区和重掺杂的区域。
12.权利要求7的半导体器件，还包括从所述第一栅极区延伸到所述第二栅极区的基极区，所述基极区具有半球形形状、半圆柱形的形状、或矩形柱的形状。
13.权利要求7的半导体器件，其中所述漏极区连接到所述半导体衬底。
14.权利要求7的半导体器件，其中所述漏极区相对所述半导体衬底是水平的。
15.权利要求7的半导体器件，其中所述第一栅极区通过导体连接到所述第二栅极区。
16.权利要求7的半导体器件，其中所述第一栅极区、所述第二栅极区和所述漏极区形成在所述衬底上的外延层上。
17.权利要求16的半导体器件，其中所述漏极区通过所述外延层连接到所述衬底。
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