JPH11135778A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH11135778A JPH11135778A JP29526397A JP29526397A JPH11135778A JP H11135778 A JPH11135778 A JP H11135778A JP 29526397 A JP29526397 A JP 29526397A JP 29526397 A JP29526397 A JP 29526397A JP H11135778 A JPH11135778 A JP H11135778A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims description 108
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 84
- 230000015556 catabolic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 235000012489 doughnuts Nutrition 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 Ｄ−ＭＯＳＦＥＴのオフ耐圧を維持しなが
ら、より動作抵抗を低減する半導体装置の提供を目的と
する。 【解決手段】 Ｄ−ＭＯＳＦＥＴ１では、Ｐ-型半導体
基盤３上にＮ+型埋め込み層５、さらにその上にＮ-型エ
ピタキシャル層７が形成されている。さらに、Ｎ-型エ
ピタキシャル層７には、Ｎ+型ドレイン領域９、島型の
Ｐ型ボディ１１が形成されている。Ｐ型ボディ１１の中
には、Ｎ+型ソース領域１３ａ、１３ｂが形成されてい
る。Ｐ型ボディ１１上には、ゲート電極１５が形成され
ている。そして、Ｎ+型埋め込み層５とＮ+型ドレイン領
域９との接続をＮ+型埋没ドレイン領域１７を介して行
なう。
ら、より動作抵抗を低減する半導体装置の提供を目的と
する。 【解決手段】 Ｄ−ＭＯＳＦＥＴ１では、Ｐ-型半導体
基盤３上にＮ+型埋め込み層５、さらにその上にＮ-型エ
ピタキシャル層７が形成されている。さらに、Ｎ-型エ
ピタキシャル層７には、Ｎ+型ドレイン領域９、島型の
Ｐ型ボディ１１が形成されている。Ｐ型ボディ１１の中
には、Ｎ+型ソース領域１３ａ、１３ｂが形成されてい
る。Ｐ型ボディ１１上には、ゲート電極１５が形成され
ている。そして、Ｎ+型埋め込み層５とＮ+型ドレイン領
域９との接続をＮ+型埋没ドレイン領域１７を介して行
なう。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関するものであって、特に半導
体装置の動作抵抗の値を小さくする半導体装置および半
導体装置の製造方法に関する。
半導体装置の製造方法に関するものであって、特に半導
体装置の動作抵抗の値を小さくする半導体装置および半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の二重拡散構造を有するＭＯＳＦＥ
Ｔ（以下、Ｄ−ＭＯＳＦＥＴとする）を用いた半導体装
置について以下で説明する。図９は、Ｄ−ＭＯＳＦＥＴ
を用いた半導体装置１００の一般的な構造を示した断面
図である。
Ｔ（以下、Ｄ−ＭＯＳＦＥＴとする）を用いた半導体装
置について以下で説明する。図９は、Ｄ−ＭＯＳＦＥＴ
を用いた半導体装置１００の一般的な構造を示した断面
図である。
【０００３】半導体装置１００は、Ｐ型基盤１１１、Ｎ
+型埋め込み層１１３、Ｎ-型エピタキシャル層１１５、
Ｐ型接合分離層１１７、ゲート酸化膜１１９、ゲートポ
リシリコン１２１、Ｐ型ボディ１２３、Ｎ+型ソース１
２５ｘ、Ｎ+型ドレイン１２５ｙ、層間膜１２７、ソー
ス電極１２９ｘ、およびドレイン電極１２９ｙを有して
いる。
+型埋め込み層１１３、Ｎ-型エピタキシャル層１１５、
Ｐ型接合分離層１１７、ゲート酸化膜１１９、ゲートポ
リシリコン１２１、Ｐ型ボディ１２３、Ｎ+型ソース１
２５ｘ、Ｎ+型ドレイン１２５ｙ、層間膜１２７、ソー
ス電極１２９ｘ、およびドレイン電極１２９ｙを有して
いる。
【０００４】なお、ソース電極１２９ｘの電位はドレイ
ン電極１２９ｙの電位より低いとする。このとき、ゲー
トポリシリコン１２１にある値以上の正の電圧をかける
と、Ｄ−ＭＯＳＦＥＴはオン状態となり矢印ａ９１、矢
印ａ９２、矢印ａ９３、矢印ａ９４方向への電流が生じ
る。
ン電極１２９ｙの電位より低いとする。このとき、ゲー
トポリシリコン１２１にある値以上の正の電圧をかける
と、Ｄ−ＭＯＳＦＥＴはオン状態となり矢印ａ９１、矢
印ａ９２、矢印ａ９３、矢印ａ９４方向への電流が生じ
る。
【０００５】このようなＤ−ＭＯＳＦＥＴを用いた半導
体装置１００は、一般に電気回路内でスイッチとして用
いられる。
体装置１００は、一般に電気回路内でスイッチとして用
いられる。
【０００６】
【発明が解決しようとする課題】前述の半導体装置１０
０には、次のような問題点があった。図１０は、図９に
示す半導体装置１００が有するＤ−ＭＯＳＦＥＴの電流
経路に沿って寄生する抵抗成分を示した図である。
０には、次のような問題点があった。図１０は、図９に
示す半導体装置１００が有するＤ−ＭＯＳＦＥＴの電流
経路に沿って寄生する抵抗成分を示した図である。
【０００７】図１０に示すように、Ｎ+型ソース１２５
ｘ−Ｎ+型ドレイン１２５ｙ間の電流経路には、４種類
の抵抗成分が存在する。Ｎ+型ソース１２５ｘに存在す
る抵抗成分Ｒs、Ｐ型ボディ１２３に存在する抵抗成分
Ｒch、Ｎ-型エピタキシャル層１１５に存在する抵抗成
分ＲepiおよびＮ+型ドレイン１２５ｙに存在する抵抗成
分Ｒdである。
ｘ−Ｎ+型ドレイン１２５ｙ間の電流経路には、４種類
の抵抗成分が存在する。Ｎ+型ソース１２５ｘに存在す
る抵抗成分Ｒs、Ｐ型ボディ１２３に存在する抵抗成分
Ｒch、Ｎ-型エピタキシャル層１１５に存在する抵抗成
分ＲepiおよびＮ+型ドレイン１２５ｙに存在する抵抗成
分Ｒdである。
【０００８】よって、Ｄ−ＭＯＳＦＥＴにおける動作時
の全体の抵抗（以下、動作抵抗とする）Ｒonは、 Ｒon＝Ｒs＋Ｒch＋Ｒepi＋Ｒd となる。このなかで、特に大きな抵抗をもつものが抵抗
成分Ｒepiである。この抵抗成分Ｒepiは動作抵抗Ｒonの
半分以上を占めている。
の全体の抵抗（以下、動作抵抗とする）Ｒonは、 Ｒon＝Ｒs＋Ｒch＋Ｒepi＋Ｒd となる。このなかで、特に大きな抵抗をもつものが抵抗
成分Ｒepiである。この抵抗成分Ｒepiは動作抵抗Ｒonの
半分以上を占めている。
【０００９】前述のように、Ｄ−ＭＯＳＦＥＴを用いた
半導体装置１００はスイッチとして用いられることか
ら、動作抵抗はできるだけ少ない方がよい。なぜなら、
スイッチの動作抵抗が大きくなればなるほど、Ｄ−ＭＯ
ＳＦＥＴのスイッチング動作が鈍くなるからである。し
たがって、抵抗成分Ｒepiの値を下げることが必要であ
る。
半導体装置１００はスイッチとして用いられることか
ら、動作抵抗はできるだけ少ない方がよい。なぜなら、
スイッチの動作抵抗が大きくなればなるほど、Ｄ−ＭＯ
ＳＦＥＴのスイッチング動作が鈍くなるからである。し
たがって、抵抗成分Ｒepiの値を下げることが必要であ
る。
【００１０】この抵抗成分Ｒepiを下げるためには、Ｐ
型ボディ１２３とＮ+型ドレイン１２５ｙとの間の距離
Ｌ（図１０参照）を短くする方法がある。これにより、
両者の間に存在するＮ-型エピタキシャル層１１５が少
なくなり、抵抗成分Ｒepiは小さくなる。
型ボディ１２３とＮ+型ドレイン１２５ｙとの間の距離
Ｌ（図１０参照）を短くする方法がある。これにより、
両者の間に存在するＮ-型エピタキシャル層１１５が少
なくなり、抵抗成分Ｒepiは小さくなる。
【００１１】しかし、Ｄ−ＭＯＳＦＥＴのオフ状態（ゲ
ート−ソース間の電圧差が０の状態）におけるドレイン
−ソース間の耐圧（以下、オフ耐圧とする）との関係か
ら距離Ｌを短くすることは難しい。
ート−ソース間の電圧差が０の状態）におけるドレイン
−ソース間の耐圧（以下、オフ耐圧とする）との関係か
ら距離Ｌを短くすることは難しい。
【００１２】つまり、従来のＤ−ＭＯＳＦＥＴを用いた
半導体装置１００では、半導体装置全体のサイズを大き
くすることなく、オフ耐圧を維持しながら、より動作抵
抗を低減することは難しいという問題があった。
半導体装置１００では、半導体装置全体のサイズを大き
くすることなく、オフ耐圧を維持しながら、より動作抵
抗を低減することは難しいという問題があった。
【００１３】そこで、本発明は、全体のサイズを大きく
することなく、Ｄ−ＭＯＳＦＥＴのオフ耐圧を維持しな
がら、より動作抵抗を低減する半導体装置の提供を目的
とする。
することなく、Ｄ−ＭＯＳＦＥＴのオフ耐圧を維持しな
がら、より動作抵抗を低減する半導体装置の提供を目的
とする。
【００１４】
【課題を解決するための手段】請求項１にかかる半導体
装置は、第１導電型の高濃度不純物含有層、前記第１導
電型の高濃度不純物含有層上に形成される第１導電型の
低濃度不純物含有層、を有する半導体装置であって、前
記半導体装置は、前記第１導電型の低濃度不純物含有層
の中に形成される島型の第２導電型の不純物含有領域、
前記第１導電型の低濃度不純物含有層の中に形成される
第１導電型の第１高濃度不純物含有領域、前記第２導電
型の不純物含有領域の中に形成される第１導電型の第２
高濃度不純物含有領域、前記第２導電型の不純物含有領
域上に形成されるゲート電極、を有する単位半導体部を
前記第１低濃度不純物含有層に複数有し、前記高濃度不
純物含有層と前記各第１高濃度不純物含有領域とが接続
されており、各単位半導体部が有する前記第１高濃度不
純物含有領域同志、前記第２高濃度不純物含有領域同志
および前記ゲート電極同志が接続されており、前記各ゲ
ート電極にかかる電圧によって、前記第１高濃度不純物
含有領域と前記第２高濃度不純物含有領域との間に流れ
る電流を制御する、ことを特徴とする。
装置は、第１導電型の高濃度不純物含有層、前記第１導
電型の高濃度不純物含有層上に形成される第１導電型の
低濃度不純物含有層、を有する半導体装置であって、前
記半導体装置は、前記第１導電型の低濃度不純物含有層
の中に形成される島型の第２導電型の不純物含有領域、
前記第１導電型の低濃度不純物含有層の中に形成される
第１導電型の第１高濃度不純物含有領域、前記第２導電
型の不純物含有領域の中に形成される第１導電型の第２
高濃度不純物含有領域、前記第２導電型の不純物含有領
域上に形成されるゲート電極、を有する単位半導体部を
前記第１低濃度不純物含有層に複数有し、前記高濃度不
純物含有層と前記各第１高濃度不純物含有領域とが接続
されており、各単位半導体部が有する前記第１高濃度不
純物含有領域同志、前記第２高濃度不純物含有領域同志
および前記ゲート電極同志が接続されており、前記各ゲ
ート電極にかかる電圧によって、前記第１高濃度不純物
含有領域と前記第２高濃度不純物含有領域との間に流れ
る電流を制御する、ことを特徴とする。
【００１５】請求項２にかかる半導体装置は、請求項１
にかかる半導体装置において、前記高濃度不純物含有層
および前記第１高濃度不純物含有領域のシート抵抗値
は、前記低濃度不純物含有層のシート抵抗値よりも小さ
い、ことを特徴とする。
にかかる半導体装置において、前記高濃度不純物含有層
および前記第１高濃度不純物含有領域のシート抵抗値
は、前記低濃度不純物含有層のシート抵抗値よりも小さ
い、ことを特徴とする。
【００１６】請求項３にかかる半導体装置の製造方法
は、第１導電型の高濃度不純物含有層の上に第１導電型
の低濃度不純物含有層を形成し、前記低濃度不純物含有
層の所定の場所に、第１導電型の不純物を所定の拡散方
法で拡散させ、前記高濃度不純物含有層と接するように
第１導電型の接続用高濃度不純物含有領域を形成し、前
記低濃度不純物含有層の上部であって、前記接続用高濃
度不純物含有領域に対応した場所に第１導電型の第１高
濃度不純物含有領域を形成し、前記低濃度不純物含有層
の所定の場所に、第２導電型の不純物含有領域を形成
し、前記第２導電型の不純物含有領域に第１導電型の第
２高濃度不純物含有領域を形成する、ことを特徴とす
る。
は、第１導電型の高濃度不純物含有層の上に第１導電型
の低濃度不純物含有層を形成し、前記低濃度不純物含有
層の所定の場所に、第１導電型の不純物を所定の拡散方
法で拡散させ、前記高濃度不純物含有層と接するように
第１導電型の接続用高濃度不純物含有領域を形成し、前
記低濃度不純物含有層の上部であって、前記接続用高濃
度不純物含有領域に対応した場所に第１導電型の第１高
濃度不純物含有領域を形成し、前記低濃度不純物含有層
の所定の場所に、第２導電型の不純物含有領域を形成
し、前記第２導電型の不純物含有領域に第１導電型の第
２高濃度不純物含有領域を形成する、ことを特徴とす
る。
【００１７】
【発明の効果】請求項１にかかる半導体装置では、高濃
度不純物含有層と各第１高濃度不純物含有領域とが接続
されている。これにより、第１高濃度不純物含有領域と
第２高濃度不純物含有領域との間に流れる動作電流は、
第２高濃度不純物含有領域、第２導電型の不純物含有領
域、低濃度不純物含有層および第１高濃度不純物含有領
域を流れる第１経路と、第２高濃度不純物含有領域、第
２導電型の不純物含有領域、低濃度不純物含有層、高濃
度不純物含有層および第１高濃度不純物含有領域を流れ
る第２経路とに分れてながれる。
度不純物含有層と各第１高濃度不純物含有領域とが接続
されている。これにより、第１高濃度不純物含有領域と
第２高濃度不純物含有領域との間に流れる動作電流は、
第２高濃度不純物含有領域、第２導電型の不純物含有領
域、低濃度不純物含有層および第１高濃度不純物含有領
域を流れる第１経路と、第２高濃度不純物含有領域、第
２導電型の不純物含有領域、低濃度不純物含有層、高濃
度不純物含有層および第１高濃度不純物含有領域を流れ
る第２経路とに分れてながれる。
【００１８】したがって、第１経路が有する抵抗よりも
第１経路が有する抵抗と第２経路が有する抵抗とを合わ
せた合成抵抗のほうが小さくなる。つまり、第１高濃度
不純物含有領域と第２高濃度不純物含有領域との間に動
作電流が流れた場合、第１経路のみに操作電流が流れる
場合に比べて、第１経路と第２経路を有する場合の方が
抵抗による損失を小さくすることができる。したがっ
て、より動作抵抗を低減することができる半導体装置を
提供することができる。
第１経路が有する抵抗と第２経路が有する抵抗とを合わ
せた合成抵抗のほうが小さくなる。つまり、第１高濃度
不純物含有領域と第２高濃度不純物含有領域との間に動
作電流が流れた場合、第１経路のみに操作電流が流れる
場合に比べて、第１経路と第２経路を有する場合の方が
抵抗による損失を小さくすることができる。したがっ
て、より動作抵抗を低減することができる半導体装置を
提供することができる。
【００１９】請求項２にかかる半導体装置では、高濃度
不純物含有層および第１高濃度不純物含有領域のシート
抵抗値は、低濃度不純物含有層のシート抵抗値よりも小
さい。これにより、第２経路の抵抗をより小さくするこ
とができる。したがって、より動作抵抗を低減すること
ができる半導体装置を提供することができる。
不純物含有層および第１高濃度不純物含有領域のシート
抵抗値は、低濃度不純物含有層のシート抵抗値よりも小
さい。これにより、第２経路の抵抗をより小さくするこ
とができる。したがって、より動作抵抗を低減すること
ができる半導体装置を提供することができる。
【００２０】請求項３にかかる半導体装置の製造方法
は、第１導電型の高濃度不純物含有層の上に第１導電型
の低濃度不純物含有層を形成し、低濃度不純物含有層の
所定の場所に、第１導電型の不純物を所定の拡散方法で
拡散させ、高濃度不純物含有層と接するように第１導電
型の接続用高濃度不純物含有領域を形成し、低濃度不純
物含有層の上部であって、接続用高濃度不純物含有領域
に対応した場所に第１導電型の第１高濃度不純物含有領
域を形成し、低濃度不純物含有層の所定の場所に、第２
導電型の不純物含有領域を形成し、第２導電型の不純物
含有領域に第１導電型の第２高濃度不純物含有領域を形
成する。
は、第１導電型の高濃度不純物含有層の上に第１導電型
の低濃度不純物含有層を形成し、低濃度不純物含有層の
所定の場所に、第１導電型の不純物を所定の拡散方法で
拡散させ、高濃度不純物含有層と接するように第１導電
型の接続用高濃度不純物含有領域を形成し、低濃度不純
物含有層の上部であって、接続用高濃度不純物含有領域
に対応した場所に第１導電型の第１高濃度不純物含有領
域を形成し、低濃度不純物含有層の所定の場所に、第２
導電型の不純物含有領域を形成し、第２導電型の不純物
含有領域に第１導電型の第２高濃度不純物含有領域を形
成する。
【００２１】これにより、半導体チップ上に第１導電型
の不純物を所定の拡散方法で拡散させる他の半導体装置
を生成する場合、接続用高濃度不純物含有領域を低濃度
不純物含有層に形成することに対して特別な工程を必要
としない。したがって、これまでの半導体装置製造方法
を用いて、動作抵抗を低減することができる半導体装置
を容易に形成することができる。
の不純物を所定の拡散方法で拡散させる他の半導体装置
を生成する場合、接続用高濃度不純物含有領域を低濃度
不純物含有層に形成することに対して特別な工程を必要
としない。したがって、これまでの半導体装置製造方法
を用いて、動作抵抗を低減することができる半導体装置
を容易に形成することができる。
【００２２】
［第１の実施の形態］ １．Ｄ−ＭＯＳＦＥＴの構成 本発明にかかる半導体装置の第１の実施形態について図
１を用いて説明する。図１は、Ｄ−ＭＯＳＦＥＴ１の斜
視断面図である。
１を用いて説明する。図１は、Ｄ−ＭＯＳＦＥＴ１の斜
視断面図である。
【００２３】図１に示すように、Ｄ−ＭＯＳＦＥＴ１に
は、Ｐ-型半導体基盤３上にＮ+型埋め込み層５、さらに
その上にＮ-型エピタキシャル層７が形成されている。
は、Ｐ-型半導体基盤３上にＮ+型埋め込み層５、さらに
その上にＮ-型エピタキシャル層７が形成されている。
【００２４】Ｎ-型エピタキシャル層７には、Ｎ+型ドレ
イン領域９、島型のＰ型ボディ１１が形成されている。
Ｐ型ボディ１１の中には、Ｎ+型ソース領域１３ａ、１
３ｂ（Ｎ+型ソース領域１３はドーナツ状に形成されて
いる）が形成されている。Ｐ型ボディ１１上には、ゲー
ト電極１５が形成されている。
イン領域９、島型のＰ型ボディ１１が形成されている。
Ｐ型ボディ１１の中には、Ｎ+型ソース領域１３ａ、１
３ｂ（Ｎ+型ソース領域１３はドーナツ状に形成されて
いる）が形成されている。Ｐ型ボディ１１上には、ゲー
ト電極１５が形成されている。
【００２５】また、Ｎ+型ドレイン領域９同志、Ｎ+型ソ
ース領域１３同志およびゲート電極１５同志が接続され
ている。Ｄ−ＭＯＳＦＥＴ１では、各ゲート電極１５に
かかる電圧によって、Ｎ+型ドレイン領域９とＮ+型ソー
ス領域１３との間に流れる電流が制御される。
ース領域１３同志およびゲート電極１５同志が接続され
ている。Ｄ−ＭＯＳＦＥＴ１では、各ゲート電極１５に
かかる電圧によって、Ｎ+型ドレイン領域９とＮ+型ソー
ス領域１３との間に流れる電流が制御される。
【００２６】図１における矢印ａ１方向からみたＤ−Ｍ
ＯＳＦＥＴ１の断面図を図２に示す。本実施形態におい
ては、図中の一点鎖線間領域の各々に存在するＮ+型ド
レイン領域９ａ、Ｐ型ボディ１１ａ、Ｎ+型ソース領域
１３ａおよびゲート電極１５（またはＮ+型ドレイン領
域９ｂ、Ｐ型ボディ１１ｂ、Ｎ+型ソース領域１３ｂお
よびゲート電極１５）が単位半導体部を構成している。
ＯＳＦＥＴ１の断面図を図２に示す。本実施形態におい
ては、図中の一点鎖線間領域の各々に存在するＮ+型ド
レイン領域９ａ、Ｐ型ボディ１１ａ、Ｎ+型ソース領域
１３ａおよびゲート電極１５（またはＮ+型ドレイン領
域９ｂ、Ｐ型ボディ１１ｂ、Ｎ+型ソース領域１３ｂお
よびゲート電極１５）が単位半導体部を構成している。
【００２７】なお、図２に示すように、各単位半導体部
は、隣接する単位半導体部と各一点鎖線を対称軸とする
鏡像関係を形成している。このように各半導体部に鏡像
関係を持たせることによって、Ｎ+型ドレイン領域９
ａ、９ｂおよびＰ型ボディ１１ａ、１１ｂを一体として
形成できるので、Ｄ−ＭＯＳＦＥＴ全体としての面積を
小さくすることができる。Ｄ−ＭＯＳＦＥＴ１は、前述
の単位半導体部をＮ-型エピタキシャル層５に複数有し
ている。
は、隣接する単位半導体部と各一点鎖線を対称軸とする
鏡像関係を形成している。このように各半導体部に鏡像
関係を持たせることによって、Ｎ+型ドレイン領域９
ａ、９ｂおよびＰ型ボディ１１ａ、１１ｂを一体として
形成できるので、Ｄ−ＭＯＳＦＥＴ全体としての面積を
小さくすることができる。Ｄ−ＭＯＳＦＥＴ１は、前述
の単位半導体部をＮ-型エピタキシャル層５に複数有し
ている。
【００２８】また、Ｎ+型埋め込み層５とＮ+型ドレイン
領域９とが接続されている。この接続は、Ｎ+型埋没ド
レイン領域１７を介して行なわれる。
領域９とが接続されている。この接続は、Ｎ+型埋没ド
レイン領域１７を介して行なわれる。
【００２９】このような構成を有するＤ−ＭＯＳＦＥＴ
１は、Ｎ+型ドレイン領域９とＮ+型ソース領域１３との
間に流れる動作電流が、Ｎ+型ソース領域１３、Ｐ型ボ
ディ１１、Ｎ-型エピタキシャル層７およびＮ+型ドレイ
ン領域９を流れる第１経路と、Ｎ+型ソース領域１３、
Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型埋め
込み層５、Ｎ+型埋没ドレイン領域１７およびＮ+型ドレ
イン領域９を流れる第２経路とを有することになる。
１は、Ｎ+型ドレイン領域９とＮ+型ソース領域１３との
間に流れる動作電流が、Ｎ+型ソース領域１３、Ｐ型ボ
ディ１１、Ｎ-型エピタキシャル層７およびＮ+型ドレイ
ン領域９を流れる第１経路と、Ｎ+型ソース領域１３、
Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型埋め
込み層５、Ｎ+型埋没ドレイン領域１７およびＮ+型ドレ
イン領域９を流れる第２経路とを有することになる。
【００３０】なお、Ｄ−ＭＯＳＦＥＴ１は、さらに、Ｐ
+型接合分離層２１、ゲート熱酸化膜２３、層間膜、Ｎ+
型ドレイン領域９およびＮ+型ソース領域１３に形成さ
れるアルミ電極を有している。ただし、図１および図２
においては、Ｎ+型ドレイン領域９およびＮ+型ソース領
域１３に形成されるアルミ電極、および層間膜の描写は
省略している。
+型接合分離層２１、ゲート熱酸化膜２３、層間膜、Ｎ+
型ドレイン領域９およびＮ+型ソース領域１３に形成さ
れるアルミ電極を有している。ただし、図１および図２
においては、Ｎ+型ドレイン領域９およびＮ+型ソース領
域１３に形成されるアルミ電極、および層間膜の描写は
省略している。
【００３１】ここで、各請求項における構成要素と実施
形態における構成要素との対応関係を示す。請求項１お
よび請求項２において、第１導電型の高濃度不純物含有
層はＮ+型埋め込み層５に、第１導電型の低濃度不純物
含有層はＮ-型エピタキシャル層７に、第２導電型の不
純物含有領域はＰ型ボディ１１に、第１導電型の第１高
濃度不純物含有領域はＮ+型ドレイン領域９およびＮ+型
埋没ドレイン領域１７に、第１導電型の第２高濃度不純
物含有領域はＮ+型ソース領域１３に、それぞれ対応す
る。
形態における構成要素との対応関係を示す。請求項１お
よび請求項２において、第１導電型の高濃度不純物含有
層はＮ+型埋め込み層５に、第１導電型の低濃度不純物
含有層はＮ-型エピタキシャル層７に、第２導電型の不
純物含有領域はＰ型ボディ１１に、第１導電型の第１高
濃度不純物含有領域はＮ+型ドレイン領域９およびＮ+型
埋没ドレイン領域１７に、第１導電型の第２高濃度不純
物含有領域はＮ+型ソース領域１３に、それぞれ対応す
る。
【００３２】また、請求項３において、第１導電型の高
濃度不純物含有層はＮ+型埋め込み層５に、第１導電型
の低濃度不純物含有層はＮ-型エピタキシャル層７に、
第２導電型の不純物含有領域はＰ型ボディ１１に、第１
導電型の第１高濃度不純物含有領域はＮ+型ドレイン領
域９に、接続用高濃度不純物含有領域はＮ+型埋没ドレ
イン領域１７に、第１導電型の第２高濃度不純物含有領
域はＮ+型ソース領域１３に、それぞれ対応する。
濃度不純物含有層はＮ+型埋め込み層５に、第１導電型
の低濃度不純物含有層はＮ-型エピタキシャル層７に、
第２導電型の不純物含有領域はＰ型ボディ１１に、第１
導電型の第１高濃度不純物含有領域はＮ+型ドレイン領
域９に、接続用高濃度不純物含有領域はＮ+型埋没ドレ
イン領域１７に、第１導電型の第２高濃度不純物含有領
域はＮ+型ソース領域１３に、それぞれ対応する。
【００３３】２．Ｄ−ＭＯＳＦＥＴの製造方法 続いて、図３および図４を用いてＤ−ＭＯＳＦＥＴ１の
製造方法を説明する。
製造方法を説明する。
【００３４】図３Αに示すように、Ｐ-型半導体基盤３
の所定の位置にイオン注入および熱拡散によりＮ+型埋
め込み層５を形成する。このとき形成するＮ+型埋め込
み層５のシート抵抗は可能な限り低い方がよい。
の所定の位置にイオン注入および熱拡散によりＮ+型埋
め込み層５を形成する。このとき形成するＮ+型埋め込
み層５のシート抵抗は可能な限り低い方がよい。
【００３５】ただし、シート抵抗を低くするためにＮ型
不純物を多く注入すると、このＮ+型埋め込み層５の厚
さが厚くなってしまう。これは、オートドーピング現象
によるものである。オートドーピング現象とは、Ｎ+型
埋め込み層５のような高濃度不純物拡散層の上にＮ-型
エピタキシャル層７のような低濃度不純物成長層を形成
する場合に、高濃度不純物拡散層中の不純物が成長層中
に混入する現象である。
不純物を多く注入すると、このＮ+型埋め込み層５の厚
さが厚くなってしまう。これは、オートドーピング現象
によるものである。オートドーピング現象とは、Ｎ+型
埋め込み層５のような高濃度不純物拡散層の上にＮ-型
エピタキシャル層７のような低濃度不純物成長層を形成
する場合に、高濃度不純物拡散層中の不純物が成長層中
に混入する現象である。
【００３６】したがって、最終的に目標とする半導体の
大きさにこのオートドーピングによる影響を考え合わせ
て、シート抵抗の値を決定する必要がある。本実施形態
においては、このシート抵抗の値を、１７Ω／□程度に
設定している。
大きさにこのオートドーピングによる影響を考え合わせ
て、シート抵抗の値を決定する必要がある。本実施形態
においては、このシート抵抗の値を、１７Ω／□程度に
設定している。
【００３７】続いて、図３Ｂに示すように、Ｎ-層をエ
ピタキシャル成長させ、Ｎ-型エピタキシャル層７を形
成する。このとき形成するＮ-型エピタキシャル層７の
厚さは、Ｄ−ＭＯＳＦＥＴ１のオフ耐圧を決定する要因
となる。したがって、自由に厚さを決定することができ
ない。
ピタキシャル成長させ、Ｎ-型エピタキシャル層７を形
成する。このとき形成するＮ-型エピタキシャル層７の
厚さは、Ｄ−ＭＯＳＦＥＴ１のオフ耐圧を決定する要因
となる。したがって、自由に厚さを決定することができ
ない。
【００３８】つまり、オフ耐圧を上げようとすればＮ-
型エピタキシャル層７の厚さを厚くしなければならない
し、オフ耐圧を下げようとすればＮ-型エピタキシャル
層７の厚さを薄くしなければならない。本実施形態にお
いては、Ｎ-型エピタキシャル層７の厚さを１．５μｍ
〜６．０μｍ程度として、予定のオフ耐圧に応じて厚さ
を決定している。
型エピタキシャル層７の厚さを厚くしなければならない
し、オフ耐圧を下げようとすればＮ-型エピタキシャル
層７の厚さを薄くしなければならない。本実施形態にお
いては、Ｎ-型エピタキシャル層７の厚さを１．５μｍ
〜６．０μｍ程度として、予定のオフ耐圧に応じて厚さ
を決定している。
【００３９】Ｎ-型エピタキシャル層７の厚さを１．５
μｍ〜６．０μｍ程度としたのは、本実施形態において
はオフ耐圧を１００Ｖ以下に設定したからである。な
お、このＮ-型エピタキシャル層７のシート抵抗の値
は、数ｋΩ／□程度である。
μｍ〜６．０μｍ程度としたのは、本実施形態において
はオフ耐圧を１００Ｖ以下に設定したからである。な
お、このＮ-型エピタキシャル層７のシート抵抗の値
は、数ｋΩ／□程度である。
【００４０】図３Ｃに示すように、フォトレジストＰ１
を用いて、Ｐ型不純物のドープを行ない、その後Ｐ-型
半導体基盤に十分接するように、押し込み拡散を行な
う。そして、Ｐ+型接合分離層２１を形成する。同様の
方法を用いて、図３Ｄに示すように、Ｎ+型埋没ドレイ
ン領域１７を形成する。
を用いて、Ｐ型不純物のドープを行ない、その後Ｐ-型
半導体基盤に十分接するように、押し込み拡散を行な
う。そして、Ｐ+型接合分離層２１を形成する。同様の
方法を用いて、図３Ｄに示すように、Ｎ+型埋没ドレイ
ン領域１７を形成する。
【００４１】このＮ+型埋没ドレイン領域１７のシート
抵抗も可能な限り低く押さえなければならない。本実施
形態においては、Ｎ+型埋没ドレイン領域１７のシート
抵抗の値を１０Ω／□としている。
抵抗も可能な限り低く押さえなければならない。本実施
形態においては、Ｎ+型埋没ドレイン領域１７のシート
抵抗の値を１０Ω／□としている。
【００４２】続いて、図４Αに示すように、Ｎ-型エピ
タキシャル層の上にゲート熱酸化膜２３を成長させる。
このゲート熱酸化膜２３上に減圧ＣＶＤ法によりポリシ
リコン３３を４００ｎｍ程度堆積させる。このポリシリ
コン３３をフォトリソグラフィー技術によりフォトレジ
ストＰ２でゲートポリシリコンのパターンを形成した
後、フォトレジストの開孔部をエッチングで取除く。
タキシャル層の上にゲート熱酸化膜２３を成長させる。
このゲート熱酸化膜２３上に減圧ＣＶＤ法によりポリシ
リコン３３を４００ｎｍ程度堆積させる。このポリシリ
コン３３をフォトリソグラフィー技術によりフォトレジ
ストＰ２でゲートポリシリコンのパターンを形成した
後、フォトレジストの開孔部をエッチングで取除く。
【００４３】図４Ｂに示すように、ゲートポリシリコン
１５が形成されれば、そのゲートポリシリコン１５をマ
スクの一部として用いて、イオン打ち込み法および押し
込み拡散によってＰ型ボディ１１を形成する。同様の手
法によって、Ｎ+型ソース領域１３ａ、１３ｂおよびＮ+
型ドレイン領域９を形成する。
１５が形成されれば、そのゲートポリシリコン１５をマ
スクの一部として用いて、イオン打ち込み法および押し
込み拡散によってＰ型ボディ１１を形成する。同様の手
法によって、Ｎ+型ソース領域１３ａ、１３ｂおよびＮ+
型ドレイン領域９を形成する。
【００４４】その後、図４Ｃに示すように、全面に熱酸
化膜を形成した後、層間膜３５を形成する。そして、フ
ォトリソグラフィー技術によってソース電極用およびド
レイン電極用の開孔部を形成する。その開孔部にアルミ
ニウム電極であるソース電極３７およびドレイン電極３
９を形成する。これにより、Ｄ−ＭＯＳＦＥＴ１が形成
することができる。
化膜を形成した後、層間膜３５を形成する。そして、フ
ォトリソグラフィー技術によってソース電極用およびド
レイン電極用の開孔部を形成する。その開孔部にアルミ
ニウム電極であるソース電極３７およびドレイン電極３
９を形成する。これにより、Ｄ−ＭＯＳＦＥＴ１が形成
することができる。
【００４５】このように、本実施形態にかかるＤ−ＭＯ
ＳＦＥＴ１を製造する際には、なんら特別な方法を使用
していない。これまでのＤ−ＭＯＳＦＥＴに比べて、Ｎ
+型埋没ドレイン領域１７を設けるための工程が増えて
いるように一見感じられる。しかし、実際は、Ｄ−ＭＯ
ＳＦＥＴだけを半導体チップ上に形成することは少な
く、その他のデバイスが同時に形成される。他のデバイ
スでは、Ｎ-型エピタキシャル層７を形成した後に、Ｎ+
型領域を形成しなければならないことがある。
ＳＦＥＴ１を製造する際には、なんら特別な方法を使用
していない。これまでのＤ−ＭＯＳＦＥＴに比べて、Ｎ
+型埋没ドレイン領域１７を設けるための工程が増えて
いるように一見感じられる。しかし、実際は、Ｄ−ＭＯ
ＳＦＥＴだけを半導体チップ上に形成することは少な
く、その他のデバイスが同時に形成される。他のデバイ
スでは、Ｎ-型エピタキシャル層７を形成した後に、Ｎ+
型領域を形成しなければならないことがある。
【００４６】つまり、半導体チップ全体の製造という観
点からみると、Ｎ+型埋没ドレイン領域１７を設けるた
めの工程というのは特別に追加される工程ではなくな
る。このように、本実施形態にかかるＤ−ＭＯＳＦＥＴ
１は、これまで行なわれてきた半導体チップの製造工程
になんら特別な工程を付け加えることなく製造すること
ができる。
点からみると、Ｎ+型埋没ドレイン領域１７を設けるた
めの工程というのは特別に追加される工程ではなくな
る。このように、本実施形態にかかるＤ−ＭＯＳＦＥＴ
１は、これまで行なわれてきた半導体チップの製造工程
になんら特別な工程を付け加えることなく製造すること
ができる。
【００４７】３．動作電流の経路 本実施形態においては、既に示したように、Ｎ+型埋め
込み層５のシート抵抗の値は１７Ω／□、Ｎ-型エピタ
キシャル層７のシート抵抗の値は数ｋΩ／□、Ｎ+型埋
没ドレイン領域１７のシート抵抗の値は１０Ω／□と設
定している。
込み層５のシート抵抗の値は１７Ω／□、Ｎ-型エピタ
キシャル層７のシート抵抗の値は数ｋΩ／□、Ｎ+型埋
没ドレイン領域１７のシート抵抗の値は１０Ω／□と設
定している。
【００４８】Ｐ型ボディ１１からＮ+型ドレイン領域９
までの距離Ｌ１とＰ型ボディ１１からＮ+型埋め込み層
５までの距離Ｌ２とでは、距離Ｌ２の方が距離Ｌ１より
短くなるように設定している（図２参照）。したがっ
て、距離Ｌ２間の抵抗値は、距離Ｌ１間の抵抗値より小
さい。また、前述のように、Ｎ+型埋め込み層５とＮ+型
埋没ドレイン層１７のシート抵抗の値は、Ｎ-型エピタ
キシャル層７のシート抵抗の値よりも２桁も小さい。
までの距離Ｌ１とＰ型ボディ１１からＮ+型埋め込み層
５までの距離Ｌ２とでは、距離Ｌ２の方が距離Ｌ１より
短くなるように設定している（図２参照）。したがっ
て、距離Ｌ２間の抵抗値は、距離Ｌ１間の抵抗値より小
さい。また、前述のように、Ｎ+型埋め込み層５とＮ+型
埋没ドレイン層１７のシート抵抗の値は、Ｎ-型エピタ
キシャル層７のシート抵抗の値よりも２桁も小さい。
【００４９】このことから、Ｎ+型ソース領域１３ａか
らＮ+型ドレイン領域９へ動作電流は、従来のようにＮ+
型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキ
シャル層７、Ｎ+型ドレイン領域９と流れる経路以外
に、Ｎ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エ
ピタキシャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレ
イン領域１７と流れる経路が存在することになる。前者
の経路を第１経路、後者の経路を第２経路とすると、本
実施形態にかかるＤ−ＭＯＳＦＥＴ１では、動作電流
が、第１経路と第２経路とに分れて流れることになる。
らＮ+型ドレイン領域９へ動作電流は、従来のようにＮ+
型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキ
シャル層７、Ｎ+型ドレイン領域９と流れる経路以外
に、Ｎ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エ
ピタキシャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレ
イン領域１７と流れる経路が存在することになる。前者
の経路を第１経路、後者の経路を第２経路とすると、本
実施形態にかかるＤ−ＭＯＳＦＥＴ１では、動作電流
が、第１経路と第２経路とに分れて流れることになる。
【００５０】次に、各経路に生じる抵抗を図５に示す。
図５において、Ｎ+型ソース領域１３ａにおける抵抗値
をＲs、Ｐ型ボディにおける抵抗値をＲch、Ｎ-型エピタ
キシャル層７における抵抗値をＲepi、Ｒbk、Ｎ+型ドレ
イン領域９における抵抗値をＲd、Ｎ+型埋め込み層５に
おける抵抗値をＲb、Ｎ+型埋没ドレイン領域１７におけ
る抵抗値をＲcとする。
図５において、Ｎ+型ソース領域１３ａにおける抵抗値
をＲs、Ｐ型ボディにおける抵抗値をＲch、Ｎ-型エピタ
キシャル層７における抵抗値をＲepi、Ｒbk、Ｎ+型ドレ
イン領域９における抵抗値をＲd、Ｎ+型埋め込み層５に
おける抵抗値をＲb、Ｎ+型埋没ドレイン領域１７におけ
る抵抗値をＲcとする。
【００５１】本実施形態のにおいては、主に、Ｎ+型ソ
ース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャ
ル層７、Ｎ+型ドレイン領域９とたどる第１経路とＮ+型
ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシ
ャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレイン領域
１７とたどる第２経路とに分れて、動作電流が流れるこ
とになる。
ース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャ
ル層７、Ｎ+型ドレイン領域９とたどる第１経路とＮ+型
ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシ
ャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレイン領域
１７とたどる第２経路とに分れて、動作電流が流れるこ
とになる。
【００５２】ここで、Ｎ+型ソース領域１３ａとＰ型ボ
ディ１１は第１経路および第２経路において共通である
ことを考慮した第１経路と第２経路の抵抗成分の等価回
路を図６示す。この等価回路全体の抵抗成分（＝動作抵
抗）Ｒonは、 Ｒon＝Ｒs＋Ｒch＋（（１/（Ｒbk＋Ｒb＋Ｒc））＋（１
/（Ｒepi＋Ｒd）））-1 となる。
ディ１１は第１経路および第２経路において共通である
ことを考慮した第１経路と第２経路の抵抗成分の等価回
路を図６示す。この等価回路全体の抵抗成分（＝動作抵
抗）Ｒonは、 Ｒon＝Ｒs＋Ｒch＋（（１/（Ｒbk＋Ｒb＋Ｒc））＋（１
/（Ｒepi＋Ｒd）））-1 となる。
【００５３】従来のＤ−ＭＯＳＦＥＴにおける動作抵抗
Ｒonは、 Ｒon＝Ｒs＋Ｒch＋Ｒepi＋Ｒd であることから、両者を比較してみても、本実施形態に
かかるＤ−ＭＯＳＦＥＴ１は動作抵抗を低減できること
がわかる。
Ｒonは、 Ｒon＝Ｒs＋Ｒch＋Ｒepi＋Ｒd であることから、両者を比較してみても、本実施形態に
かかるＤ−ＭＯＳＦＥＴ１は動作抵抗を低減できること
がわかる。
【００５４】実際に、本実施形態にかかるＤ−ＭＯＳＦ
ＥＴ１を使用することによって、これまでのＤ−ＭＯＳ
ＦＥＴと比べて、３割増しの電流値を得ることが可能と
なっている。
ＥＴ１を使用することによって、これまでのＤ−ＭＯＳ
ＦＥＴと比べて、３割増しの電流値を得ることが可能と
なっている。
【００５５】［第２の実施形態］本発明にかかる半導体
装置の第２の実施形態を図７に示す。図７は、Ｄ−ＭＯ
ＳＦＥＴ５１の斜視断面図である。Ｄ−ＭＯＳＦＥＴ５
１は、第１の実施形態であるＤ−ＭＯＳＦＥＴ１と同じ
構成を有している。ただし、Ｐ型ボディ１１の中には、
中実のＮ+型ソース領域５３が一つ形成されている。
装置の第２の実施形態を図７に示す。図７は、Ｄ−ＭＯ
ＳＦＥＴ５１の斜視断面図である。Ｄ−ＭＯＳＦＥＴ５
１は、第１の実施形態であるＤ−ＭＯＳＦＥＴ１と同じ
構成を有している。ただし、Ｐ型ボディ１１の中には、
中実のＮ+型ソース領域５３が一つ形成されている。
【００５６】図８に図７における矢印ａ５１方向からみ
た断面図を示す。本実施形態においても、第１の実施形
態と同様に、一点鎖線間領域の各々に存在するＮ+型ド
レイン領域９ａ、Ｐ型ボディ１１、Ｎ+型ソース領域５
３ａおよびゲート電極１５（またはＮ+型ドレイン領域
９ｂ、Ｐ型ボディ１１、Ｎ+型ソース領域５３ｂおよび
ゲート電極１５）が単位半導体部を構成している。
た断面図を示す。本実施形態においても、第１の実施形
態と同様に、一点鎖線間領域の各々に存在するＮ+型ド
レイン領域９ａ、Ｐ型ボディ１１、Ｎ+型ソース領域５
３ａおよびゲート電極１５（またはＮ+型ドレイン領域
９ｂ、Ｐ型ボディ１１、Ｎ+型ソース領域５３ｂおよび
ゲート電極１５）が単位半導体部を構成している。
【００５７】なお、この断面図に示すように本実施形態
においても、隣り合う単位半導体部間に、鏡像関係が成
立している。
においても、隣り合う単位半導体部間に、鏡像関係が成
立している。
【００５８】［その他の実施形態］前記第１の実施形態
および前記第２の実施形態において、Ｎ型を第１導電
型、Ｐ型を第２導電型としたが、逆であってもよい。つ
まり、Ｐ型を第１の導電型、Ｎ型を第２の導電型として
もよい。
および前記第２の実施形態において、Ｎ型を第１導電
型、Ｐ型を第２導電型としたが、逆であってもよい。つ
まり、Ｐ型を第１の導電型、Ｎ型を第２の導電型として
もよい。
【００５９】前記第１の実施形態および前記第２の実施
形態において、Ｎ+型埋め込み層５、Ｎ-型エピタキシャ
ル層７およびＮ+型埋没ドレイン領域１７のシート抵抗
の値を例示したが、これに限定されない。
形態において、Ｎ+型埋め込み層５、Ｎ-型エピタキシャ
ル層７およびＮ+型埋没ドレイン領域１７のシート抵抗
の値を例示したが、これに限定されない。
【００６０】また、前記第１の実施形態および前記第２
の実施形態において、オフ耐圧を１００Ｖ以下と設定し
たが、これに限定されない。本実施形態にかかるＤ−Ｍ
ＯＳＦＥＴ１は、オフ耐圧の値が低くかつ動作抵抗が小
さいという半導体装置がなかった点からすれば、動作抵
抗が低い範囲で特に有効ではあるが、その範囲に限定さ
れるわけではない。つまり、Ｄ−ＭＯＳＦＥＴ１の最終
的な大きさと使用条件とを考え合わせて、オフ耐圧を設
定すればよい。
の実施形態において、オフ耐圧を１００Ｖ以下と設定し
たが、これに限定されない。本実施形態にかかるＤ−Ｍ
ＯＳＦＥＴ１は、オフ耐圧の値が低くかつ動作抵抗が小
さいという半導体装置がなかった点からすれば、動作抵
抗が低い範囲で特に有効ではあるが、その範囲に限定さ
れるわけではない。つまり、Ｄ−ＭＯＳＦＥＴ１の最終
的な大きさと使用条件とを考え合わせて、オフ耐圧を設
定すればよい。
【００６１】さらに、前記第１の実施形態および前記第
２の実施形態において、第１導電型の第１高濃度不純物
含有領域はＮ+型ドレイン領域９およびＮ+型埋没ドレイ
ン領域１７に対応するとしたが、第１導電型の第１高濃
度不純物含有領域はＮ+型ドレイン領域９に対応すると
してもよい。この場合、Ｎ+型ドレイン領域９は、直接
Ｎ+型埋め込み層５に接する用に形成されることにな
る。つまり、Ｎ+型ドレイン領域９とＮ+型埋め込み層５
との接続は、直接的および間接的を問わず、接続されて
いればよい。
２の実施形態において、第１導電型の第１高濃度不純物
含有領域はＮ+型ドレイン領域９およびＮ+型埋没ドレイ
ン領域１７に対応するとしたが、第１導電型の第１高濃
度不純物含有領域はＮ+型ドレイン領域９に対応すると
してもよい。この場合、Ｎ+型ドレイン領域９は、直接
Ｎ+型埋め込み層５に接する用に形成されることにな
る。つまり、Ｎ+型ドレイン領域９とＮ+型埋め込み層５
との接続は、直接的および間接的を問わず、接続されて
いればよい。
【図１】本発明にかかる半導体装置の第１の実施形態で
あるＤ−ＭＯＳＦＥＴ１の斜視断面図である。
あるＤ−ＭＯＳＦＥＴ１の斜視断面図である。
【図２】図１における矢印ａ１方向から見たＤ−ＭＯＳ
ＦＥＴ１の断面図である。
ＦＥＴ１の断面図である。
【図３】Ｄ−ＭＯＳＦＥＴ１の製造過程を示した図であ
る。
る。
【図４】Ｄ−ＭＯＳＦＥＴ１の製造過程を示した図であ
る。
る。
【図５】Ｄ−ＭＯＳＦＥＴ１に寄生する抵抗成分を示し
た図である。
た図である。
【図６】図５にかかる抵抗成分の等価回路を示した図で
ある。
ある。
【図７】本発明にかかる半導体装置の第２の実施形態で
あるＤ−ＭＯＳＦＥＴ５１の斜視断面図である。
あるＤ−ＭＯＳＦＥＴ５１の斜視断面図である。
【図８】図７における矢印ａ５１方向から見たＤ−ＭＯ
ＳＦＥＴ５１の断面図である。
ＳＦＥＴ５１の断面図である。
【図９】従来のＤ−ＭＯＳＦＥＴ１００を示す図であ
る。
る。
【図１０】従来のＤ−ＭＯＳＦＥＴ１００に寄生する抵
抗成分を示す図である。
抗成分を示す図である。
１・・・・・Ｄ−ＭＯＳＦＥＴ ５・・・・・Ｎ+型埋め込み層 ７・・・・・Ｎ-型エピタキシャル層 ９・・・・・Ｎ+型ドレイン領域 １１・・・・・Ｐ型ボディ １３・・・・・Ｎ+型ソース領域 １５・・・・・ゲート電極 １７・・・・・Ｎ+型埋没ドレイン領域 ５３・・・・・Ｎ+型ソース領域
Claims (3)
- 【請求項１】第１導電型の高濃度不純物含有層、 前記第１導電型の高濃度不純物含有層上に形成される第
１導電型の低濃度不純物含有層、 を有する半導体装置であって、 前記半導体装置は、 前記第１導電型の低濃度不純物含有層の中に形成される
島型の第２導電型の不純物含有領域、 前記第１導電型の低濃度不純物含有層の中に形成される
第１導電型の第１高濃度不純物含有領域、 前記第２導電型の不純物含有領域の中に形成される第１
導電型の第２高濃度不純物含有領域、 前記第２導電型の不純物含有領域上に形成されるゲート
電極、 を有する単位半導体部を前記第１低濃度不純物含有層に
複数有し、 前記高濃度不純物含有層と前記各第１高濃度不純物含有
領域とが接続されており、 各単位半導体部が有する前記第１高濃度不純物含有領域
同志、前記第２高濃度不純物含有領域同志および前記ゲ
ート電極同志が接続されており、 前記各ゲート電極にかかる電圧によって、前記第１高濃
度不純物含有領域と前記第２高濃度不純物含有領域との
間に流れる電流を制御する、 ことを特徴とする半導体装置。 - 【請求項２】請求項１にかかる半導体装置において、 前記高濃度不純物含有層および前記第１高濃度不純物含
有領域のシート抵抗値は、前記低濃度不純物含有層のシ
ート抵抗値よりも小さい、 ことを特徴とする。 - 【請求項３】第１導電型の高濃度不純物含有層の上に第
１導電型の低濃度不純物含有層を形成し、 前記低濃度不純物含有層の所定の場所に、第１導電型の
不純物を所定の拡散方法で拡散させ、前記高濃度不純物
含有層と接するように第１導電型の接続用高濃度不純物
含有領域を形成し、 前記低濃度不純物含有層の上部であって、前記接続用高
濃度不純物含有領域に対応した場所に第１導電型の第１
高濃度不純物含有領域を形成し、 前記低濃度不純物含有層の所定の場所に、第２導電型の
不純物含有領域を形成し、 前記第２導電型の不純物含有領域に第１導電型の第２高
濃度不純物含有領域を形成する、ことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29526397A JPH11135778A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29526397A JPH11135778A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置および半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005125062A Division JP2005252299A (ja) | 2005-04-22 | 2005-04-22 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135778A true JPH11135778A (ja) | 1999-05-21 |
Family
ID=17818335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29526397A Pending JPH11135778A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135778A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108887A (ja) * | 2006-10-25 | 2008-05-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2009117828A (ja) * | 2007-11-05 | 2009-05-28 | Dongbu Hitek Co Ltd | 垂直型及び水平型ゲートを有する半導体素子及び製造方法 |
-
1997
- 1997-10-28 JP JP29526397A patent/JPH11135778A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108887A (ja) * | 2006-10-25 | 2008-05-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2009117828A (ja) * | 2007-11-05 | 2009-05-28 | Dongbu Hitek Co Ltd | 垂直型及び水平型ゲートを有する半導体素子及び製造方法 |
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