JPH02296342A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- JPH02296342A JPH02296342A JP1116802A JP11680289A JPH02296342A JP H02296342 A JPH02296342 A JP H02296342A JP 1116802 A JP1116802 A JP 1116802A JP 11680289 A JP11680289 A JP 11680289A JP H02296342 A JPH02296342 A JP H02296342A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッヂング電源等に用いられるＭＯＳＦＥＴ
の製造方法に関する。
の製造方法に関する。
第２図Ａ〜Ｍは従来のパワーＭＯ３ＦＥＴの製造工程の
概略を示す断面図である。本図はｎチャネルのパワーＭ
Ｏ３ＦＥＴを製造する例であるが、本図に従って従来の
製造工程を説明する。
概略を示す断面図である。本図はｎチャネルのパワーＭ
Ｏ３ＦＥＴを製造する例であるが、本図に従って従来の
製造工程を説明する。
まずｎ型基板１上に熱酸化により初期酸化膜２を形成し
く第２図Ａ）、その後、初期酸化膜２の一部をエツチン
グにより除去し、窓２Ａを形成する（第２図Ｂ）。
く第２図Ａ）、その後、初期酸化膜２の一部をエツチン
グにより除去し、窓２Ａを形成する（第２図Ｂ）。
次にこのエツチングによってできた初期酸化膜２の窓２
Ａよりボロンイオンを打ち込み（第２図Ｃ）、その後、
アニールを実行して、ホロンの拡散を行い、ｐ”ウェル
３を形成する（第２図Ｄ）次に初期酸化膜２をフォト工
程によりゲートパッド部分１周辺耐圧構造部分（図示せ
ず）を除いてエツチングにより除去する（第２図Ｅ）。
Ａよりボロンイオンを打ち込み（第２図Ｃ）、その後、
アニールを実行して、ホロンの拡散を行い、ｐ”ウェル
３を形成する（第２図Ｄ）次に初期酸化膜２をフォト工
程によりゲートパッド部分１周辺耐圧構造部分（図示せ
ず）を除いてエツチングにより除去する（第２図Ｅ）。
次にゲート酸化膜４． ｐｏｌｙ−３ｉ膜５を形成し
た後（第２図Ｆ）、フォト工程によりｐｏｌｙ−３ｉ膜
５ならびにゲート酸化膜４を選択的にエツチングし、ｐ
ｏｌ、ｙＳｉ膜５及びゲート酸化膜４にそれぞれｐ＋ウ
ェル３の露出面よりも広い窓５Ａ及び４Ａを形成する（
第２図Ｇ）。次に窓５Δ及び４Δを通して、ｐ”ウェル
３を形成したイオン打ち込み−より低ドーズ量でボロン
イオンの打ぢ込みを行い（第２図Ｈ）、その後、アニー
ルを実行しボロンの拡散を行いチャネル領域６を形成す
る（第２図Ｉ）。この時、 ｐ＋ウェル３を構成するボ
ロンは更に深く拡散する。
た後（第２図Ｆ）、フォト工程によりｐｏｌｙ−３ｉ膜
５ならびにゲート酸化膜４を選択的にエツチングし、ｐ
ｏｌ、ｙＳｉ膜５及びゲート酸化膜４にそれぞれｐ＋ウ
ェル３の露出面よりも広い窓５Ａ及び４Ａを形成する（
第２図Ｇ）。次に窓５Δ及び４Δを通して、ｐ”ウェル
３を形成したイオン打ち込み−より低ドーズ量でボロン
イオンの打ぢ込みを行い（第２図Ｈ）、その後、アニー
ルを実行しボロンの拡散を行いチャネル領域６を形成す
る（第２図Ｉ）。この時、 ｐ＋ウェル３を構成するボ
ロンは更に深く拡散する。
次にフォト工程によりｐ＋ウェル３露出面の中央部にレ
ジスト７を形成し、このレジスト７をマスクとしてヒ素
イオンを打ち込む（第２図■）。
ジスト７を形成し、このレジスト７をマスクとしてヒ素
イオンを打ち込む（第２図■）。
次に全面に、 ｐｏｌｙ−３ｉ膜５とソース電極とを
電気的に絶縁するためのＰＳＧ（ＩＪンガラス）膜８を
形成した後（第２図Ｋ）、ＰＳＧＳａＯ２ニールと同時
にヒ素１を活性化し ｎ”ソース領域９を形成する（第
２図Ｌ）。更に、その後、フォト工程によりＰＳＧＳａ
Ｏ２択的にエツチングしく第２図Ｌ）、その後ｎ゛ソー
ス領域とｐ＋ウェル３との両方にコンタクトする様にΔ
！−８１からなる電極１０を形成する（第２図Ｍ）。こ
の後、電極１０をソース電極とゲート電極に分離するだ
めのエッチンク゛、パッシベーション膜の形成、裏面電
極の形成等を行うことによって、パワーＭＯ３ＦＥＴを
得ることができる。
電気的に絶縁するためのＰＳＧ（ＩＪンガラス）膜８を
形成した後（第２図Ｋ）、ＰＳＧＳａＯ２ニールと同時
にヒ素１を活性化し ｎ”ソース領域９を形成する（第
２図Ｌ）。更に、その後、フォト工程によりＰＳＧＳａ
Ｏ２択的にエツチングしく第２図Ｌ）、その後ｎ゛ソー
ス領域とｐ＋ウェル３との両方にコンタクトする様にΔ
！−８１からなる電極１０を形成する（第２図Ｍ）。こ
の後、電極１０をソース電極とゲート電極に分離するだ
めのエッチンク゛、パッシベーション膜の形成、裏面電
極の形成等を行うことによって、パワーＭＯ３ＦＥＴを
得ることができる。
次に第３図Ａ及びＢを参照して、 ｐ”ウェル３の役割
につき説明する。
につき説明する。
第３図Ａは、 ｐ＋ウェル３が無い場合を示しており、
まず、この第３図Ａの場合において、ＭＯＳＦＥＴの負
荷にインダクタンスＬを持つものを接続し、ＭＯＳＦＥ
Ｔをターンオフしようとする場合を考える。ＭＯＳＦＥ
Ｔのチャネルを閉じ、電流を減少させようとすると、そ
のときのｄｉ／ｄｔによりＬｄｉ／ｄｔの逆起電力が発
生し、この電圧がＭＯＳＦＥＴのソース・ドレイン間に
印加される。
まず、この第３図Ａの場合において、ＭＯＳＦＥＴの負
荷にインダクタンスＬを持つものを接続し、ＭＯＳＦＥ
Ｔをターンオフしようとする場合を考える。ＭＯＳＦＥ
Ｔのチャネルを閉じ、電流を減少させようとすると、そ
のときのｄｉ／ｄｔによりＬｄｉ／ｄｔの逆起電力が発
生し、この電圧がＭＯＳＦＥＴのソース・ドレイン間に
印加される。
このためＭＯＳＦＥＴのｎ型基板１とチャネル領域６の
間のｐｎ接合が逆バイアスされ空乏層１１が広がり、ｎ
型基板１内のキャリア（電子）はドレイン電極（図示せ
ず）に向け、チャネル領域６内のキャリア（正孔）はソ
ース電極１０に向けてはき比される。 このためｎ＋ソ
ース領域９の直下に正孔の電流が発生ずる。ここで、チ
ャネル領域６の横方向の抵抗Ｒｐの値が大きいと、 こ
の電流により電圧降下が生じ、 ｎ＋ソース領域９の端
部近傍のチャネル領域６の電位が上昇するため ｎ”ソ
ース領域９から電子の注入が開始される。これによりｎ
型基板ｌとチャネル領域６と η１ソース領域９で形成
される寄生のＮＰＮ型トランジスタがオン（ＯＮ）Ｌ、
電流が流れつづけ、最後には素子が破壊するという現象
が発生してしまう。この様な現象を防止するには、Ｒｐ
の抵抗を下げる必要があり、そのためには、チャネル領
域６の抵抗を下げη１ソース領域９の横方向の長さを短
くする必要があるが、チャネル領域６の抵抗を下げると
、ＭＯＳＦＥＴのしきい値電圧が上昇し、低いゲト電圧
では素子をオンすることができなくなるという問題点が
あり、またｎ＋ソース領域９の長さを短くするとソース
電極１０と ｎ＋ソース領域９とのコンタクトが取れな
くなるという問題点がある。
間のｐｎ接合が逆バイアスされ空乏層１１が広がり、ｎ
型基板１内のキャリア（電子）はドレイン電極（図示せ
ず）に向け、チャネル領域６内のキャリア（正孔）はソ
ース電極１０に向けてはき比される。 このためｎ＋ソ
ース領域９の直下に正孔の電流が発生ずる。ここで、チ
ャネル領域６の横方向の抵抗Ｒｐの値が大きいと、 こ
の電流により電圧降下が生じ、 ｎ＋ソース領域９の端
部近傍のチャネル領域６の電位が上昇するため ｎ”ソ
ース領域９から電子の注入が開始される。これによりｎ
型基板ｌとチャネル領域６と η１ソース領域９で形成
される寄生のＮＰＮ型トランジスタがオン（ＯＮ）Ｌ、
電流が流れつづけ、最後には素子が破壊するという現象
が発生してしまう。この様な現象を防止するには、Ｒｐ
の抵抗を下げる必要があり、そのためには、チャネル領
域６の抵抗を下げη１ソース領域９の横方向の長さを短
くする必要があるが、チャネル領域６の抵抗を下げると
、ＭＯＳＦＥＴのしきい値電圧が上昇し、低いゲト電圧
では素子をオンすることができなくなるという問題点が
あり、またｎ＋ソース領域９の長さを短くするとソース
電極１０と ｎ＋ソース領域９とのコンタクトが取れな
くなるという問題点がある。
これに対し第３図１３はｐ”ウェル３がある場合を示し
ており、 この場合ｐ＋は、ウェル３の抵抗はしきい値
電圧と無関係であるため充分低い値とすることができる
。従って、正孔電流によって電圧降下を発生ずる原因と
なる抵抗は実質的に ｐ＋ウェル３の端部と ロ′ソー
ス領域９の端部１２近傍のチャネル領域間の抵抗Ｒｐ′
となり、 ｐ”ウェル３の端部を ｎ＋ソース領域９の
端部Ｉ２に充分近づけることにより充分低い値とするこ
とが可能である。
ており、 この場合ｐ＋は、ウェル３の抵抗はしきい値
電圧と無関係であるため充分低い値とすることができる
。従って、正孔電流によって電圧降下を発生ずる原因と
なる抵抗は実質的に ｐ＋ウェル３の端部と ロ′ソー
ス領域９の端部１２近傍のチャネル領域間の抵抗Ｒｐ′
となり、 ｐ”ウェル３の端部を ｎ＋ソース領域９の
端部Ｉ２に充分近づけることにより充分低い値とするこ
とが可能である。
以上は通常のＭＯＳＦＥＴについて説明したが伝導度変
調型ＭＯ３ＦＥＴにおいては通常でも正孔電流が流れ、
また、寄生ＮＰＮ ）ランジスタではなく寄生ザイリス
タが動作する等の差はあるものの基本的には同様である
。
調型ＭＯ３ＦＥＴにおいては通常でも正孔電流が流れ、
また、寄生ＮＰＮ ）ランジスタではなく寄生ザイリス
タが動作する等の差はあるものの基本的には同様である
。
〔発明が解決しようとする課題〕
以上述べたように、 ｐ＋ウェル３は必要であるが、こ
れを形成するた狛に、第２図従来例では、フォト工程、
酸化膜のエンチング工程、イオン注入の工程、拡散工程
がそれぞれ１回ずつ追加され、この工数の堆加がコスト
を上昇せる原因となっていた。
れを形成するた狛に、第２図従来例では、フォト工程、
酸化膜のエンチング工程、イオン注入の工程、拡散工程
がそれぞれ１回ずつ追加され、この工数の堆加がコスト
を上昇せる原因となっていた。
本発肋は上記の点に鑑みなされたもので、 ｐ゛ウエル
形成ための工程を削減し、パワーＭＯ３ＦＥＴの低コス
ト化を図ろうとするものである。
形成ための工程を削減し、パワーＭＯ３ＦＥＴの低コス
ト化を図ろうとするものである。
本発明によれば、 ｐ゛ウエル形成た必の拡散をｐ型チ
ャネル領域の拡散と同時に行うことにより、」１記の課
題が解決される。
ャネル領域の拡散と同時に行うことにより、」１記の課
題が解決される。
本発明はｐＯＩ ｙ−３ｉゲート電極部の開口部よりチ
ャネル領域形成のためのイオン打ち込みの後、レジスト
マスクにより ｐ“ウェルのためのイオン打ち込みを行
い、チャネル領域形成のための拡散と同時にｐ゛ウエル
拡散を行うため、従来必須とされていた酸化膜エツチン
グ及びその ｐ”ウェル拡散の工程を削減することがで
き、工程数の低減化を図ることが可能となる。
ャネル領域形成のためのイオン打ち込みの後、レジスト
マスクにより ｐ“ウェルのためのイオン打ち込みを行
い、チャネル領域形成のための拡散と同時にｐ゛ウエル
拡散を行うため、従来必須とされていた酸化膜エツチン
グ及びその ｐ”ウェル拡散の工程を削減することがで
き、工程数の低減化を図ることが可能となる。
第１図Δ〜Ｇは本発明の一実施例に係る製造工程の概略
を示す断面図であって、本実施例においても、まず第２
図例と同様、ｎ型基板１上に初期酸化膜２を形成した後
（第１図Ａ）フォト工程によりゲートパッド部分１周辺
耐圧構造部分（図示せず）を除いて、この初期酸化膜２
をエツチングにより除去する（第１図Ｂ）。
を示す断面図であって、本実施例においても、まず第２
図例と同様、ｎ型基板１上に初期酸化膜２を形成した後
（第１図Ａ）フォト工程によりゲートパッド部分１周辺
耐圧構造部分（図示せず）を除いて、この初期酸化膜２
をエツチングにより除去する（第１図Ｂ）。
次にゲート酸化膜４． ｐｏｌｙ−Ｓｉ膜５を形成し
た後（第１図Ｃ）、フォト工程によりｐｏｌｙ−３ｉ膜
５、ゲート酸化膜４を選択的にエツチングし、ρｏ ｉ
ｙ−３ｉ膜５及びゲート酸化膜４にそれぞれ、その後
形成すべき ｐ゛ウエル３露出面よりも広い窓５Ａ及び
４Ａを形成する（第１図Ｄ）。次に窓５Δ及び４Ａを介
してチャネル領域６を形成するための比較的低いドーズ
量のボロンイオンの打ち込みを行い（第１図Ｅ）、続い
てフォト工程によるレジスト１３を形成し、このレジス
ト１３をマスクとして窓５Ａ及び４Ａより狭い領域に高
ドーズ量のボロンイオンの打ち込みを行う（第１図Ｆ）
。
た後（第１図Ｃ）、フォト工程によりｐｏｌｙ−３ｉ膜
５、ゲート酸化膜４を選択的にエツチングし、ρｏ ｉ
ｙ−３ｉ膜５及びゲート酸化膜４にそれぞれ、その後
形成すべき ｐ゛ウエル３露出面よりも広い窓５Ａ及び
４Ａを形成する（第１図Ｄ）。次に窓５Δ及び４Ａを介
してチャネル領域６を形成するための比較的低いドーズ
量のボロンイオンの打ち込みを行い（第１図Ｅ）、続い
てフォト工程によるレジスト１３を形成し、このレジス
ト１３をマスクとして窓５Ａ及び４Ａより狭い領域に高
ドーズ量のボロンイオンの打ち込みを行う（第１図Ｆ）
。
この後２回のイオン打ち込みに対する拡散工程を共通に
行い、 ｐチャネル領域６とｐ“ウェル３とを同時に形
成する。この後、第２図Ｊ以下と同様の工程を行うこと
によって、第２図例と同様のパワーＭＯ３ＦＥＴを得る
ことができる。
行い、 ｐチャネル領域６とｐ“ウェル３とを同時に形
成する。この後、第２図Ｊ以下と同様の工程を行うこと
によって、第２図例と同様のパワーＭＯ３ＦＥＴを得る
ことができる。
以上のように本実施例によれば第２Ｎ８に相当するフォ
ト工程及び酸化膜エツチングと第２図Ｃ及びＤに相当す
る ｐ゛ウエル３イオン打ち込みと拡散工程の代わりに
第１図Ｆにおけるフォト工程及びイオン打ぢ込みの工程
が追加されるだけであるため、結果として、酸化膜エツ
チング（第２図Ｂ）とｐ＋ウェル拡散の工程（第２図Ｃ
及びＤ）が削減される。
ト工程及び酸化膜エツチングと第２図Ｃ及びＤに相当す
る ｐ゛ウエル３イオン打ち込みと拡散工程の代わりに
第１図Ｆにおけるフォト工程及びイオン打ぢ込みの工程
が追加されるだけであるため、結果として、酸化膜エツ
チング（第２図Ｂ）とｐ＋ウェル拡散の工程（第２図Ｃ
及びＤ）が削減される。
なお、本工程ではゲートパス下等にｐ＋ウェルを入れる
ことができないため、空乏層が均一に伸びず耐圧が低下
するなどの問題が懸念されたが、実験により問題がない
ことが確認された。
ことができないため、空乏層が均一に伸びず耐圧が低下
するなどの問題が懸念されたが、実験により問題がない
ことが確認された。
また、上述の実施例において、本発明をパワーＭＯ３Ｆ
ＥＴの製造方法に適用した場合につき述べたが、この代
わりに、伝導度変調型ＭＯＳ Ｆ ＥＴの製造方法にも
適用することができるものである。
ＥＴの製造方法に適用した場合につき述べたが、この代
わりに、伝導度変調型ＭＯＳ Ｆ ＥＴの製造方法にも
適用することができるものである。
本発明によれば第２導電型のウェルを形成するための拡
散と第２導電型のチャネル領域を形成するための拡散と
を同時に行うようにしていることにより、従来工程と比
較して、その工程数を低減することができるので、従来
と同様な特性のパワーＭＯ３ＦＥＴ及び伝導度変調型Ｍ
Ｏ３ＦＥＴを安価に製造することができる。
散と第２導電型のチャネル領域を形成するための拡散と
を同時に行うようにしていることにより、従来工程と比
較して、その工程数を低減することができるので、従来
と同様な特性のパワーＭＯ３ＦＥＴ及び伝導度変調型Ｍ
Ｏ３ＦＥＴを安価に製造することができる。
第１図Ａ−Ｇは本発明によるＭＯＳＦＥＴの製造方法の
一実施例の製造工程の概略を示す断面図、第２図Ａ−Ｍ
は従来のパワーＭＯ３ＦＥＴの製造工程の概略を示す断
面図、第３図Ａ、Ｂｌｔｐ”ウェルが必要な理由を説明
するための断面図である。 １ ｎ型基板、２ 初期酸化膜、３ｐ“ウェル、４ ゲ
ート酸化膜、５ｐＯ１ｙ−８１膜、 ６ｐ型ヂヤネル領
域、７ レジスト、８．、、、、、 Ｐ Ｓ Ｇ膜、９
ｎ”ソース領域、１Ｏ−Ａ（２−Ｓ ｉ電極、１１
空乏層、１２ ｎ＋ソース領域端部、１３ レジスト
。 く の ○ 田 ロー ■ 勝 勝 く ■ ■ Ｌ ○
一実施例の製造工程の概略を示す断面図、第２図Ａ−Ｍ
は従来のパワーＭＯ３ＦＥＴの製造工程の概略を示す断
面図、第３図Ａ、Ｂｌｔｐ”ウェルが必要な理由を説明
するための断面図である。 １ ｎ型基板、２ 初期酸化膜、３ｐ“ウェル、４ ゲ
ート酸化膜、５ｐＯ１ｙ−８１膜、 ６ｐ型ヂヤネル領
域、７ レジスト、８．、、、、、 Ｐ Ｓ Ｇ膜、９
ｎ”ソース領域、１Ｏ−Ａ（２−Ｓ ｉ電極、１１
空乏層、１２ ｎ＋ソース領域端部、１３ レジスト
。 く の ○ 田 ロー ■ 勝 勝 く ■ ■ Ｌ ○
Claims (1)
- 第１導電型の半導体基板の一主面上にゲート酸化膜を介
在させてゲート電極を形成するとともに、前記第１導電
型の半導体基板の一主面側に第２導電型のウェル、第２
導電型のチャネル領域及び第１導電型のソース領域を形
成してなるＭＯＳＦＥＴの製造方法において、前記第２
導電型のウェルの拡散と前記第２導電型のチャネル領域
の拡散とを同時に行うことを特徴とするＭＯＳＦＥＴの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116802A JPH02296342A (ja) | 1989-05-10 | 1989-05-10 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116802A JPH02296342A (ja) | 1989-05-10 | 1989-05-10 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296342A true JPH02296342A (ja) | 1990-12-06 |
Family
ID=14696029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116802A Pending JPH02296342A (ja) | 1989-05-10 | 1989-05-10 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02296342A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171705A (en) * | 1991-11-22 | 1992-12-15 | Supertex, Inc. | Self-aligned structure and process for DMOS transistor |
| WO1994011900A1 (en) * | 1992-02-11 | 1994-05-26 | Ixys Corporation | Single diffusion process for fabricating semiconductor devices |
| KR100344218B1 (ko) * | 1995-09-14 | 2002-11-08 | 페어차일드코리아반도체 주식회사 | 반도체장치의고농도웰제조방법 |
-
1989
- 1989-05-10 JP JP1116802A patent/JPH02296342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171705A (en) * | 1991-11-22 | 1992-12-15 | Supertex, Inc. | Self-aligned structure and process for DMOS transistor |
| WO1994011900A1 (en) * | 1992-02-11 | 1994-05-26 | Ixys Corporation | Single diffusion process for fabricating semiconductor devices |
| KR100344218B1 (ko) * | 1995-09-14 | 2002-11-08 | 페어차일드코리아반도체 주식회사 | 반도체장치의고농도웰제조방법 |
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