JPH10242456A - 横型絶縁ゲートバイポーラトランジスタ - Google Patents
横型絶縁ゲートバイポーラトランジスタInfo
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- JPH10242456A JPH10242456A JP4632297A JP4632297A JPH10242456A JP H10242456 A JPH10242456 A JP H10242456A JP 4632297 A JP4632297 A JP 4632297A JP 4632297 A JP4632297 A JP 4632297A JP H10242456 A JPH10242456 A JP H10242456A
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Abstract
(57)【要約】
【課題】 ラッチアップ耐量を大幅に向上させることが
可能である横型絶縁ゲートバイポーラトランジスタを提
供する。 【解決手段】 横型絶縁ゲートバイポーラトランジスタ
において、ベース領域１０３よりも不純物濃度が高く、
導電型の等しい第１の拡散層１１９をベース領域１０３
の少なくとも一部の下部に連続して形成し、さらに、第
１の拡散層１１９のコレクタ領域１０７側の縁面をベー
ス領域１０３のコレクタ領域１０７側の縁面と実質上一
致させ、又はコレクタ領域１０７側に延ばす。それによ
り、キャリアをベース領域ではなく比抵抗値の小さい第
１の拡散層１１９内を流れるようにする。それにより、
エミッタ領域１０５とベース領域１０３との間に加わる
電位差を低減する。
可能である横型絶縁ゲートバイポーラトランジスタを提
供する。 【解決手段】 横型絶縁ゲートバイポーラトランジスタ
において、ベース領域１０３よりも不純物濃度が高く、
導電型の等しい第１の拡散層１１９をベース領域１０３
の少なくとも一部の下部に連続して形成し、さらに、第
１の拡散層１１９のコレクタ領域１０７側の縁面をベー
ス領域１０３のコレクタ領域１０７側の縁面と実質上一
致させ、又はコレクタ領域１０７側に延ばす。それによ
り、キャリアをベース領域ではなく比抵抗値の小さい第
１の拡散層１１９内を流れるようにする。それにより、
エミッタ領域１０５とベース領域１０３との間に加わる
電位差を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、横型の絶縁ゲート
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor 以下、「ＩＧＢＴ」と記す。）に関し、特に、
ラッチアップ耐量の大きい横型ＩＧＢＴの素子構造に関
する。
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor 以下、「ＩＧＢＴ」と記す。）に関し、特に、
ラッチアップ耐量の大きい横型ＩＧＢＴの素子構造に関
する。
【０００２】
【従来の技術】従来から知られている一般的な横型ＩＧ
ＢＴの素子構造としては、例えば図７に示すようなもの
がある。図７はｎチャネル型の横型ＩＧＢＴの断面構造
を示す図である。なお、ｐチャネル型のＩＧＢＴに関し
ては、以下に述べる導電型をすべて反転することにより
説明される。
ＢＴの素子構造としては、例えば図７に示すようなもの
がある。図７はｎチャネル型の横型ＩＧＢＴの断面構造
を示す図である。なお、ｐチャネル型のＩＧＢＴに関し
ては、以下に述べる導電型をすべて反転することにより
説明される。
【０００３】同図において、ｎ型半導体基板１０１の表
面層にｐ型不純物拡散層であるｐ型ベース領域１０３が
形成され、そのｐ型ベース領域１０３の表面層の一部に
高濃度ｎ型不純物拡散層であるｎ型エミッタ領域１０５
が形成されている。ｐ型ベース領域１０３の形成されて
いないｎ型半導体基板１０１の表面層にｐ型不純物拡散
層であるｐ型コレクタ領域１０７が形成されている。そ
して、ｎ型半導体基板１０１の表面露出部とｎ型エミッ
タ領域１０５とに挟まれたｐ型ベース領域１０３の表面
層のチャネル領域１０９の表面上にゲート絶縁膜１１１
を介してゲート電極１１３が設けられている。ｐ型ベー
ス領域１０３及びｎ型エミッタ領域１０５の表面にはエ
ミッタ電極（図示省略）が共通に接触して設けられ、Ｅ
端子に接続されている。また、ｐ型コレクタ領域１０７
の表面上にはコレクタ電極（図示省略）が設けられ、Ｃ
端子に接続されている。
面層にｐ型不純物拡散層であるｐ型ベース領域１０３が
形成され、そのｐ型ベース領域１０３の表面層の一部に
高濃度ｎ型不純物拡散層であるｎ型エミッタ領域１０５
が形成されている。ｐ型ベース領域１０３の形成されて
いないｎ型半導体基板１０１の表面層にｐ型不純物拡散
層であるｐ型コレクタ領域１０７が形成されている。そ
して、ｎ型半導体基板１０１の表面露出部とｎ型エミッ
タ領域１０５とに挟まれたｐ型ベース領域１０３の表面
層のチャネル領域１０９の表面上にゲート絶縁膜１１１
を介してゲート電極１１３が設けられている。ｐ型ベー
ス領域１０３及びｎ型エミッタ領域１０５の表面にはエ
ミッタ電極（図示省略）が共通に接触して設けられ、Ｅ
端子に接続されている。また、ｐ型コレクタ領域１０７
の表面上にはコレクタ電極（図示省略）が設けられ、Ｃ
端子に接続されている。
【０００４】図８は一般的な横型ＩＧＢＴの部分的な平
面図である。なお、同図にはゲート電極１１３とｐ型コ
レクタ領域１０７のみを示している。ｐ型コレクタ領域
１０７は中央に図中上下方向に長く、上下両端部が丸い
帯状となるように形成され、その周囲を一定の間隔をお
いてゲート電極１１３が環状に取り囲んでいるように形
成されるのが普通である。そして、ｐ型コレクタ領域１
０７、ゲート電極１１３、ｐ型ベース領域１０３及びｎ
型エミッタ領域１０５が互いに並列で、直線状に配置さ
れていることが多い。
面図である。なお、同図にはゲート電極１１３とｐ型コ
レクタ領域１０７のみを示している。ｐ型コレクタ領域
１０７は中央に図中上下方向に長く、上下両端部が丸い
帯状となるように形成され、その周囲を一定の間隔をお
いてゲート電極１１３が環状に取り囲んでいるように形
成されるのが普通である。そして、ｐ型コレクタ領域１
０７、ゲート電極１１３、ｐ型ベース領域１０３及びｎ
型エミッタ領域１０５が互いに並列で、直線状に配置さ
れていることが多い。
【０００５】図９は従来のＩＧＢＴの動作時における電
子とホールの経路を示す図であり、（ａ）が図８の一点
鎖線Ａ０−Ａ´０付近のその平面図であり、（ｂ）がそ
の断面図である。図中実線１１５は多数キャリアである
電子の流れによる電流経路を、実線１１７は少数キャリ
アであるホールの流れによる電流経路をそれぞれ示して
いる。なお、図９（ａ）中、帯状のゲート電極１１３に
平行な破線１０３ａ、及び破線１０５ａは、それぞれｐ
型ベース領域１０３とｎ型エミッタ領域１０５それぞれ
の境界線を示す。各電流経路は線状で示されているが、
実際には線状ではなく面状に形成される。即ち、ゲート
電極１１３の長手方向に垂直な方向であって、ｎ型エミ
ッタ領域１０５からｐ型コレクタ領域１０７に向かう向
きに面状の電子の電流経路が形成され、ゲート電極１１
３の長手方向に垂直な方向であって、ｐ型コレクタ領域
１０７からｎ型エミッタ領域１０５に向かう向きに面状
のホールの電流経路が形成される。このように、電子と
ホールの電流経路は上下で重複しており、キャリヤの進
行の向きは互いに逆となっている。また、図９（ｂ）に
示すように、電子とホールの電流経路は主にデバイス主
表面領域の浅い部分に形成される。
子とホールの経路を示す図であり、（ａ）が図８の一点
鎖線Ａ０−Ａ´０付近のその平面図であり、（ｂ）がそ
の断面図である。図中実線１１５は多数キャリアである
電子の流れによる電流経路を、実線１１７は少数キャリ
アであるホールの流れによる電流経路をそれぞれ示して
いる。なお、図９（ａ）中、帯状のゲート電極１１３に
平行な破線１０３ａ、及び破線１０５ａは、それぞれｐ
型ベース領域１０３とｎ型エミッタ領域１０５それぞれ
の境界線を示す。各電流経路は線状で示されているが、
実際には線状ではなく面状に形成される。即ち、ゲート
電極１１３の長手方向に垂直な方向であって、ｎ型エミ
ッタ領域１０５からｐ型コレクタ領域１０７に向かう向
きに面状の電子の電流経路が形成され、ゲート電極１１
３の長手方向に垂直な方向であって、ｐ型コレクタ領域
１０７からｎ型エミッタ領域１０５に向かう向きに面状
のホールの電流経路が形成される。このように、電子と
ホールの電流経路は上下で重複しており、キャリヤの進
行の向きは互いに逆となっている。また、図９（ｂ）に
示すように、電子とホールの電流経路は主にデバイス主
表面領域の浅い部分に形成される。
【０００６】ゲート電極１１３にエミッタ電極に対して
ある一定以上（しきい値電圧Ｖｔｈ以上）の正の電圧を
印加すると、ゲート電極１１３の直下のチャネル領域１
０９に電子の誘起されたｎ型反転層が形成される。この
ｎ型反転層を通して、ｎ型エミッタ領域１０５内の多数
キャリヤである電子が、実線１１５に示すように、ｐ型
コレクタ領域１０７に注入される。これにより、ｐ型コ
レクタ領域１０７、ｎ型半導体基板１０１、ｐ型ベース
領域１０３から構成されるｐｎｐバイポーラトランジス
タがオンすることになる。一方、ｐ型コレクタ領域１０
７内の少数キャリアであるホールが、実線１１７に示す
ように、ｎ型半導体基板１０１の表面領域を通過しｐ型
ベース領域１０３に注入される。
ある一定以上（しきい値電圧Ｖｔｈ以上）の正の電圧を
印加すると、ゲート電極１１３の直下のチャネル領域１
０９に電子の誘起されたｎ型反転層が形成される。この
ｎ型反転層を通して、ｎ型エミッタ領域１０５内の多数
キャリヤである電子が、実線１１５に示すように、ｐ型
コレクタ領域１０７に注入される。これにより、ｐ型コ
レクタ領域１０７、ｎ型半導体基板１０１、ｐ型ベース
領域１０３から構成されるｐｎｐバイポーラトランジス
タがオンすることになる。一方、ｐ型コレクタ領域１０
７内の少数キャリアであるホールが、実線１１７に示す
ように、ｎ型半導体基板１０１の表面領域を通過しｐ型
ベース領域１０３に注入される。
【０００７】図１０は上述したＩＧＢＴの等価回路の一
例を示す図である。このＩＧＢＴは、ｐｎｐバイポーラ
トランジスタとＭＯＳＦＥＴの複合回路として表すこと
ができる。同図に示すように、ＭＯＳＦＥＴのソース端
子がｐｎｐトランジスタのコレクタ端子に接続され、Ｍ
ＯＳＦＥＴのドレイン端子がｐｎｐトランジスタのベー
ス端子に接続されている。即ち、ＩＧＢＴは、ＭＯＳＦ
ＥＴによってｐｎｐトランジスタのベース電流を操作し
ていると理解することができる。
例を示す図である。このＩＧＢＴは、ｐｎｐバイポーラ
トランジスタとＭＯＳＦＥＴの複合回路として表すこと
ができる。同図に示すように、ＭＯＳＦＥＴのソース端
子がｐｎｐトランジスタのコレクタ端子に接続され、Ｍ
ＯＳＦＥＴのドレイン端子がｐｎｐトランジスタのベー
ス端子に接続されている。即ち、ＩＧＢＴは、ＭＯＳＦ
ＥＴによってｐｎｐトランジスタのベース電流を操作し
ていると理解することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
横型のＩＧＢＴでは、その素子構造のために寄生バイポ
ーラトランジスタが生じ、この寄生バイポーラトランジ
スタによりサイリスタが構成されてしまい、このサイリ
スタが動作することによりラッチアップ現象が発生する
という不具合があった。以下、この不具合について詳細
に説明する。
横型のＩＧＢＴでは、その素子構造のために寄生バイポ
ーラトランジスタが生じ、この寄生バイポーラトランジ
スタによりサイリスタが構成されてしまい、このサイリ
スタが動作することによりラッチアップ現象が発生する
という不具合があった。以下、この不具合について詳細
に説明する。
【０００９】図９（ｂ）から明らかなように、従来のＩ
ＧＢＴでは、ｎ型エミッタ領域１０５、ｐ型ベース領域
１０３及びｎ型半導体基板１０１から構成されるｎｐｎ
バイポーラトランジスタが寄生していることがわかる。
そして、この寄生ｎｐｎバイポーラトランジスタは、上
述したｐｎｐバイポーラトランジスタと組み合わされて
サイリスタ（ｐｎｐｎ構造）を構成する。図１１は、こ
の寄生ｎｐｎバイポーラトランジスタを含めた従来の横
型のＩＧＢＴの等価回路を示す図である。同図中破線で
囲むトランジスタが、寄生ｎｐｎバイポーラトランジス
タに相当する。このｎｐｎ寄生トランジスタのエミッタ
端子は、ＭＯＳＦＥＴのソース端子と接続され、寄生ｎ
ｐｎトランジスタのベース端子はｐｎｐトランジスタの
コレクタ端子と接続されている。また寄生ｎｐｎトラン
ジスタのコレクタ端子はＭＯＳＦＥＴのドレイン端子と
ｐｎｐトランジスタのベース端子との両方に接続されて
いる。
ＧＢＴでは、ｎ型エミッタ領域１０５、ｐ型ベース領域
１０３及びｎ型半導体基板１０１から構成されるｎｐｎ
バイポーラトランジスタが寄生していることがわかる。
そして、この寄生ｎｐｎバイポーラトランジスタは、上
述したｐｎｐバイポーラトランジスタと組み合わされて
サイリスタ（ｐｎｐｎ構造）を構成する。図１１は、こ
の寄生ｎｐｎバイポーラトランジスタを含めた従来の横
型のＩＧＢＴの等価回路を示す図である。同図中破線で
囲むトランジスタが、寄生ｎｐｎバイポーラトランジス
タに相当する。このｎｐｎ寄生トランジスタのエミッタ
端子は、ＭＯＳＦＥＴのソース端子と接続され、寄生ｎ
ｐｎトランジスタのベース端子はｐｎｐトランジスタの
コレクタ端子と接続されている。また寄生ｎｐｎトラン
ジスタのコレクタ端子はＭＯＳＦＥＴのドレイン端子と
ｐｎｐトランジスタのベース端子との両方に接続されて
いる。
【００１０】また、図９（ｂ）に示すように、ｐ型コレ
クタ領域１０７と近接するｐ型ベース領域１０３の表面
領域には電子のチャネルが形成されており、さらにこれ
と隣接してｎ型エミッタ領域１０５が形成されているの
で、ホールはこのチャネルとｎ型エミッタ領域１０５の
下をくぐり抜けてエミッタ電極（図示省略）に達する電
流経路をとる必要がある。一方、ホールが通過するｐ型
ベース領域１０３は、その不純物濃度等に応じた一定の
比抵抗値を有しており、ｐ型ベース領域１０３内をホー
ルが一定距離通過すれば、通過距離に比例した抵抗Ｒが
発生する。この抵抗Ｒとキャリヤ（ホール）の数に依存
する電流値を剰じた電圧降下（Ｖｔ）が上記寄生ｎｐｎ
バイポーラトランジスタのベース・エミッタ端子間にか
かることになる。そして、ｐ型ベース領域１０３内での
ホールの通過距離が長くなる程、抵抗Ｒは増大し、それ
に伴い電圧降下（Ｖｔ）の値も増加することとなる。な
お、ｐ型ベース領域１０３の不純物濃度を大きくしてそ
の比抵抗値を小さくすることで、電圧降下（Ｖｔ）の値
を下げることは可能であるが、ｐ型ベース領域１０３の
不純物濃度の変更は上記しきい値電圧Ｖｔｈの変動を招
き良い方法とは言えない。
クタ領域１０７と近接するｐ型ベース領域１０３の表面
領域には電子のチャネルが形成されており、さらにこれ
と隣接してｎ型エミッタ領域１０５が形成されているの
で、ホールはこのチャネルとｎ型エミッタ領域１０５の
下をくぐり抜けてエミッタ電極（図示省略）に達する電
流経路をとる必要がある。一方、ホールが通過するｐ型
ベース領域１０３は、その不純物濃度等に応じた一定の
比抵抗値を有しており、ｐ型ベース領域１０３内をホー
ルが一定距離通過すれば、通過距離に比例した抵抗Ｒが
発生する。この抵抗Ｒとキャリヤ（ホール）の数に依存
する電流値を剰じた電圧降下（Ｖｔ）が上記寄生ｎｐｎ
バイポーラトランジスタのベース・エミッタ端子間にか
かることになる。そして、ｐ型ベース領域１０３内での
ホールの通過距離が長くなる程、抵抗Ｒは増大し、それ
に伴い電圧降下（Ｖｔ）の値も増加することとなる。な
お、ｐ型ベース領域１０３の不純物濃度を大きくしてそ
の比抵抗値を小さくすることで、電圧降下（Ｖｔ）の値
を下げることは可能であるが、ｐ型ベース領域１０３の
不純物濃度の変更は上記しきい値電圧Ｖｔｈの変動を招
き良い方法とは言えない。
【００１１】従って、この電圧降下（Ｖｔ）が一定電圧
を越えると、上記図１１中破線で囲んだ寄生ｎｐｎトラ
ンジスタがオン状態となり、ｐｎｐトランジスタのベー
ス電流をｎｐｎトランジスタ経由で流してしまう。その
ため、ＭＯＳＦＥＴのゲート電位によらず、ＩＧＢＴに
電流が流れっぱなしの状態、いわゆる「ラッチアップ」
の状態となってしまう。こうなるとＭＯＳＦＥＴを用い
たｐｎｐトランジスタの電流制御は不可能となり、その
結果、素子が破壊されてしまうのである。
を越えると、上記図１１中破線で囲んだ寄生ｎｐｎトラ
ンジスタがオン状態となり、ｐｎｐトランジスタのベー
ス電流をｎｐｎトランジスタ経由で流してしまう。その
ため、ＭＯＳＦＥＴのゲート電位によらず、ＩＧＢＴに
電流が流れっぱなしの状態、いわゆる「ラッチアップ」
の状態となってしまう。こうなるとＭＯＳＦＥＴを用い
たｐｎｐトランジスタの電流制御は不可能となり、その
結果、素子が破壊されてしまうのである。
【００１２】本発明は、上記事情に鑑みて成されたもの
であり、その目的は、ラッチアップ耐量を大幅に向上さ
せることが可能である横型ＩＧＢＴの素子構造を提供す
ることにある。
であり、その目的は、ラッチアップ耐量を大幅に向上さ
せることが可能である横型ＩＧＢＴの素子構造を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、第１の導電型を有する半導体基板
と、該半導体基板の表面層の少なくとも一部に形成さ
れ、第２の導電型を有するコレクタ領域と、該コレクタ
領域が形成されていない前記半導体基板の表面層の少な
くとも一部に形成され、第２の導電型を有するベース領
域と、該ベース領域の表面層の少なくとも一部に形成さ
れ、第１の導電型を有するエミッタ領域と、前記半導体
基板の表面露出部と前記エミッタ領域とに挟まれた前記
ベース領域の少なくとも一部の上部に絶縁膜を介して形
成されたゲート電極と、前記ベース領域及び前記エミッ
タ領域に接触するエミッタ電極と、前記コレクタ領域に
接触するコレクタ電極とを少なくとも具備する横型絶縁
ゲートバイポーラトランジスタにおいて、前記ベース領
域の少なくとも一部の下部に連続して形成され、前記ベ
ース領域よりも不純物濃度の高い第２の導電型を有する
第１の拡散層をさらに有し、該第１の拡散層の前記コレ
クタ領域側の縁面と前記ベース領域の前記コレクタ領域
側の縁面とが実質上一致していることである。
に、本発明の特徴は、第１の導電型を有する半導体基板
と、該半導体基板の表面層の少なくとも一部に形成さ
れ、第２の導電型を有するコレクタ領域と、該コレクタ
領域が形成されていない前記半導体基板の表面層の少な
くとも一部に形成され、第２の導電型を有するベース領
域と、該ベース領域の表面層の少なくとも一部に形成さ
れ、第１の導電型を有するエミッタ領域と、前記半導体
基板の表面露出部と前記エミッタ領域とに挟まれた前記
ベース領域の少なくとも一部の上部に絶縁膜を介して形
成されたゲート電極と、前記ベース領域及び前記エミッ
タ領域に接触するエミッタ電極と、前記コレクタ領域に
接触するコレクタ電極とを少なくとも具備する横型絶縁
ゲートバイポーラトランジスタにおいて、前記ベース領
域の少なくとも一部の下部に連続して形成され、前記ベ
ース領域よりも不純物濃度の高い第２の導電型を有する
第１の拡散層をさらに有し、該第１の拡散層の前記コレ
クタ領域側の縁面と前記ベース領域の前記コレクタ領域
側の縁面とが実質上一致していることである。
【００１４】上記構成によれば、ベース領域の直下に連
続して形成され、ベース領域と電気的に接続された高不
純物濃度の第１の拡散層を配置しているので、ベース領
域を流れていたキャリアが比抵抗値の小さい第１の拡散
層内を流れることになる。それにより、エミッタ領域の
直下で発生する電圧降下（Ｖｔ）が第１の拡散層内を流
れる分だけ低減する、即ちエミッタ領域−ベース領域の
間にかかる電位差が小さくなる。従って、従来問題とな
っていた寄生バイポーラトランジスタの動作を抑制する
ことができ、ラッチアップ耐量が向上することになる。
続して形成され、ベース領域と電気的に接続された高不
純物濃度の第１の拡散層を配置しているので、ベース領
域を流れていたキャリアが比抵抗値の小さい第１の拡散
層内を流れることになる。それにより、エミッタ領域の
直下で発生する電圧降下（Ｖｔ）が第１の拡散層内を流
れる分だけ低減する、即ちエミッタ領域−ベース領域の
間にかかる電位差が小さくなる。従って、従来問題とな
っていた寄生バイポーラトランジスタの動作を抑制する
ことができ、ラッチアップ耐量が向上することになる。
【００１５】なお、上記第１の拡散層と同様の効果を得
ることができる他の構造としては、第１の導電型を有す
る半導体基板と、該半導体基板の表面層の少なくとも一
部に形成され、第２の導電型を有するコレクタ領域と、
該コレクタ領域が形成されていない前記半導体基板の表
面層の少なくとも一部に形成され、第２の導電型を有す
るベース領域と、該ベース領域の表面層の少なくとも一
部に形成され、第１の導電型を有するエミッタ領域と、
前記半導体基板の表面露出部と前記エミッタ領域とに挟
まれた前記ベース領域の少なくとも一部の上部に絶縁膜
を介して形成されたゲート電極と、前記ベース領域及び
前記エミッタ領域に接触するエミッタ電極と、前記コレ
クタ領域に接触するコレクタ電極とを少なくとも具備す
る横型絶縁ゲートバイポーラトランジスタにおいて、前
記ベース領域の少なくとも一部の下部に一定距離だけ離
して形成され、前記ベース領域よりも不純物濃度の高い
第２の導電型を有する第１の高不純物濃度拡散層と、該
第１の高不純物濃度拡散層と前記ベース領域の両方に接
触して形成され、前記ベース領域よりも不純物濃度の高
い第２の高不純物濃度拡散層とをさらに有し、前記第１
の高不純物濃度拡散層の前記コレクタ領域側の縁面と前
記ベース領域の前記コレクタ領域側の縁面とが実質上一
致していることである。
ることができる他の構造としては、第１の導電型を有す
る半導体基板と、該半導体基板の表面層の少なくとも一
部に形成され、第２の導電型を有するコレクタ領域と、
該コレクタ領域が形成されていない前記半導体基板の表
面層の少なくとも一部に形成され、第２の導電型を有す
るベース領域と、該ベース領域の表面層の少なくとも一
部に形成され、第１の導電型を有するエミッタ領域と、
前記半導体基板の表面露出部と前記エミッタ領域とに挟
まれた前記ベース領域の少なくとも一部の上部に絶縁膜
を介して形成されたゲート電極と、前記ベース領域及び
前記エミッタ領域に接触するエミッタ電極と、前記コレ
クタ領域に接触するコレクタ電極とを少なくとも具備す
る横型絶縁ゲートバイポーラトランジスタにおいて、前
記ベース領域の少なくとも一部の下部に一定距離だけ離
して形成され、前記ベース領域よりも不純物濃度の高い
第２の導電型を有する第１の高不純物濃度拡散層と、該
第１の高不純物濃度拡散層と前記ベース領域の両方に接
触して形成され、前記ベース領域よりも不純物濃度の高
い第２の高不純物濃度拡散層とをさらに有し、前記第１
の高不純物濃度拡散層の前記コレクタ領域側の縁面と前
記ベース領域の前記コレクタ領域側の縁面とが実質上一
致していることである。
【００１６】また、キャリアが効率良く前記第１の拡散
層及び前記第１の高不純物濃度拡散層に注入される点か
ら、該第１の拡散層及び該第１の高不純物濃度拡散層の
前記コレクタ領域側の縁面が前記ベース領域の前記コレ
クタ領域側の縁面よりも前記コレクタ領域側に延びてい
ることが望ましい。
層及び前記第１の高不純物濃度拡散層に注入される点か
ら、該第１の拡散層及び該第１の高不純物濃度拡散層の
前記コレクタ領域側の縁面が前記ベース領域の前記コレ
クタ領域側の縁面よりも前記コレクタ領域側に延びてい
ることが望ましい。
【００１７】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【００１８】第１の実施の形態 図１は本発明の第１の実施の形態に係る横型ＩＧＢＴの
断面構造を示す図である。同図に示す実施の形態は、本
発明をｎチャネル型の横型ＩＧＢＴに適用したものであ
る。ｎチャネル型の横型ＩＧＢＴに適用する場合には以
下の導電型を反転することにより説明できる。なお、従
来例と同一部分には同一符号が付してある。同図に示す
ように、この横型ＩＧＢＴは、図７に示した従来の横型
ＩＧＢＴのｐ型ベース領域１０３の直下に、該ｐ型ベー
ス領域１０３よりも十分に不純物濃度が大きい、つまり
比抵抗値が小さいｐ+ 型不純物拡散層１１９を電気的に
接続して設けた構成となっている。このような構成であ
る本実施の形態に係る横型ＩＧＢＴでは、ｎ型エミッタ
領域１０５内の多数キャリヤである電子は、従来例と同
様、実線１１５に示すように、ゲート電極１１３の直下
のチャネル領域１０９に形成されるｎ型反転層を通して
ｐ型コレクタ領域１０７に注入される。即ち従来例と同
じである。ところが、ｐ型コレクタ領域１０７内の少数
キャリアであるホールは、従来例とは異なり、実線１１
７に示すように、ｎ型半導体基板１０１、ｐ+ 型不純物
拡散層１１９を通過してｐ型ベース領域１０３に注入さ
れる。このように、ホールがｎ型半導体基板１０１から
直接ｐ型ベース領域１０３に注入されず、比抵抗値の小
さいｐ+ 型不純物拡散層１１９を通過してｐ型ベース領
域１０３に注入されるのは、一般にキャリアは最も抵抗
負荷の少ない電流経路を選択するのが自然だからであ
る。従って、従来と比べてホールが比抵抗値の大きいｐ
型ベース領域１０３を通過する距離が大幅に短縮され、
該通過距離に比例する抵抗Ｒは低減される。それによ
り、電圧降下（Ｖｔ）の値の上昇は抑制され、ｐ型ベー
ス領域１０３−ｎ型エミッタ領域１０５間に印加される
電位差は小さくなる。従って、寄生ｎｐｎバイポーラト
ランジスタがオンすることはなくなる。即ち、ラッチア
ップ耐量が向上することになる。
断面構造を示す図である。同図に示す実施の形態は、本
発明をｎチャネル型の横型ＩＧＢＴに適用したものであ
る。ｎチャネル型の横型ＩＧＢＴに適用する場合には以
下の導電型を反転することにより説明できる。なお、従
来例と同一部分には同一符号が付してある。同図に示す
ように、この横型ＩＧＢＴは、図７に示した従来の横型
ＩＧＢＴのｐ型ベース領域１０３の直下に、該ｐ型ベー
ス領域１０３よりも十分に不純物濃度が大きい、つまり
比抵抗値が小さいｐ+ 型不純物拡散層１１９を電気的に
接続して設けた構成となっている。このような構成であ
る本実施の形態に係る横型ＩＧＢＴでは、ｎ型エミッタ
領域１０５内の多数キャリヤである電子は、従来例と同
様、実線１１５に示すように、ゲート電極１１３の直下
のチャネル領域１０９に形成されるｎ型反転層を通して
ｐ型コレクタ領域１０７に注入される。即ち従来例と同
じである。ところが、ｐ型コレクタ領域１０７内の少数
キャリアであるホールは、従来例とは異なり、実線１１
７に示すように、ｎ型半導体基板１０１、ｐ+ 型不純物
拡散層１１９を通過してｐ型ベース領域１０３に注入さ
れる。このように、ホールがｎ型半導体基板１０１から
直接ｐ型ベース領域１０３に注入されず、比抵抗値の小
さいｐ+ 型不純物拡散層１１９を通過してｐ型ベース領
域１０３に注入されるのは、一般にキャリアは最も抵抗
負荷の少ない電流経路を選択するのが自然だからであ
る。従って、従来と比べてホールが比抵抗値の大きいｐ
型ベース領域１０３を通過する距離が大幅に短縮され、
該通過距離に比例する抵抗Ｒは低減される。それによ
り、電圧降下（Ｖｔ）の値の上昇は抑制され、ｐ型ベー
ス領域１０３−ｎ型エミッタ領域１０５間に印加される
電位差は小さくなる。従って、寄生ｎｐｎバイポーラト
ランジスタがオンすることはなくなる。即ち、ラッチア
ップ耐量が向上することになる。
【００１９】なお、ｐ+ 型不純物拡散層１１９は次に述
べる条件を満足する必要がある。
べる条件を満足する必要がある。
【００２０】第１に、ホールがｐ+ 型不純物拡散層１１
９を通過してｐ型ベース領域１０３に効率良く注入され
るよう、ｐ型ベース領域１０３のｐ型コレクタ領域１０
７側の縁面とｐ+ 型不純物拡散層１１９のｐ型コレクタ
領域１０７側の縁面とが少なくとも一致していなければ
ならない。より望ましくはｐ+ 型不純物拡散層１１９の
ｐ型コレクタ領域１０７側の縁面がｐ型ベース領域１０
３のｐ型コレクタ領域１０７側の縁面よりもｐ型コレク
タ領域１０７側に延びていることである。
９を通過してｐ型ベース領域１０３に効率良く注入され
るよう、ｐ型ベース領域１０３のｐ型コレクタ領域１０
７側の縁面とｐ+ 型不純物拡散層１１９のｐ型コレクタ
領域１０７側の縁面とが少なくとも一致していなければ
ならない。より望ましくはｐ+ 型不純物拡散層１１９の
ｐ型コレクタ領域１０７側の縁面がｐ型ベース領域１０
３のｐ型コレクタ領域１０７側の縁面よりもｐ型コレク
タ領域１０７側に延びていることである。
【００２１】第２に、ｐ+ 型不純物拡散層１１９の不純
物濃度はできるだけ大きい方が望ましく、少なくとも上
記電圧降下（Ｖｔ）の値が上記寄生ｎｐｎバイポーラト
ランジスタがオンする電圧値を越えないように設定され
ることが必要である。
物濃度はできるだけ大きい方が望ましく、少なくとも上
記電圧降下（Ｖｔ）の値が上記寄生ｎｐｎバイポーラト
ランジスタがオンする電圧値を越えないように設定され
ることが必要である。
【００２２】第３に、上述したように、ｐ型ベース領域
１０３とｐ+ 型不純物拡散層１１９とが電気的に接続さ
れるよう、ｐ+ 型不純物拡散層１１９はｐ型ベース領域
１０３の直下に連続して形成される必要がある。
１０３とｐ+ 型不純物拡散層１１９とが電気的に接続さ
れるよう、ｐ+ 型不純物拡散層１１９はｐ型ベース領域
１０３の直下に連続して形成される必要がある。
【００２３】図１の構造は、例えば図２〜図４に示すよ
うな製造方法で製造することができる。まず、図２
（ａ）に示すように、ｎ型半導体基板１０１上にレジス
ト膜を塗布した後、パターニングしてｐ+ 型不純物拡散
層１１９形成部予定領域を除去したレジスタパターン１
２１ａを形成する。ここで、最終的に形成されるｐ型ベ
ース領域１０３及び及びｐ+ 型不純物拡散層１１９のｐ
型コレクタ領域１０７側の縁面が上述した条件を満足す
るようにレジスト膜をパターニングしなければならな
い。なお、ｐ+ 型不純物拡散層１１９の縁面のほうがｐ
型ベース領域１０３の縁面よりもｐ型コレクタ領域１０
７側に少しでも延びていればよいので、このレジストパ
ターン１２１ａの位置合わせは非常に容易である。そし
て、このレジスタパターン１２１ａをマスクとしてイオ
ン注入を行う。ここで、このイオン注入はｐ+ 型不純物
拡散層１１９を形成するための不純物導入を行うもので
ある。イオン注入エネルギ（つまり、打ち込み深さ）、
ドーズ量は上記条件を満たすように設定される。ｐ型不
純物としては例えばｐ型ベース領域１０３と同様ボロン
（Ｂ）を用いることができる。イオン注入終了後、レジ
ストパターン１２１ａは除去される。
うな製造方法で製造することができる。まず、図２
（ａ）に示すように、ｎ型半導体基板１０１上にレジス
ト膜を塗布した後、パターニングしてｐ+ 型不純物拡散
層１１９形成部予定領域を除去したレジスタパターン１
２１ａを形成する。ここで、最終的に形成されるｐ型ベ
ース領域１０３及び及びｐ+ 型不純物拡散層１１９のｐ
型コレクタ領域１０７側の縁面が上述した条件を満足す
るようにレジスト膜をパターニングしなければならな
い。なお、ｐ+ 型不純物拡散層１１９の縁面のほうがｐ
型ベース領域１０３の縁面よりもｐ型コレクタ領域１０
７側に少しでも延びていればよいので、このレジストパ
ターン１２１ａの位置合わせは非常に容易である。そし
て、このレジスタパターン１２１ａをマスクとしてイオ
ン注入を行う。ここで、このイオン注入はｐ+ 型不純物
拡散層１１９を形成するための不純物導入を行うもので
ある。イオン注入エネルギ（つまり、打ち込み深さ）、
ドーズ量は上記条件を満たすように設定される。ｐ型不
純物としては例えばｐ型ベース領域１０３と同様ボロン
（Ｂ）を用いることができる。イオン注入終了後、レジ
ストパターン１２１ａは除去される。
【００２４】そして、図２（ｂ）に示すように、ｐ+ 型
不純物拡散層１１９が所望の拡散深さとなるよう、アニ
ールを行う。なお、このアニールはｐ+ 型不純物拡散層
１１９形成のためのものであるが、必ずしもここで行う
必要はなく、その後に行われるアニールで代用すること
も可能である。
不純物拡散層１１９が所望の拡散深さとなるよう、アニ
ールを行う。なお、このアニールはｐ+ 型不純物拡散層
１１９形成のためのものであるが、必ずしもここで行う
必要はなく、その後に行われるアニールで代用すること
も可能である。
【００２５】次に、図示はしないが、通常は、ｎ型半導
体基板１０１の表面を熱酸化することによりフィールド
酸化膜を形成する。
体基板１０１の表面を熱酸化することによりフィールド
酸化膜を形成する。
【００２６】次に、図３（ｃ）に示すように、ｎ型半導
体基板１０１表面を熱酸化することにより、膜厚約１０
〜５０ｎｍのゲート酸化膜１１１を形成する。ゲート酸
化膜１１１としては、通常ＳｉＯ2 膜を用いるが、これ
以外の絶縁膜を用いてもよい。さらに、ゲート酸化膜１
１１上に減圧ＣＶＤ法を用いて膜厚約５００ｎｍのリン
（Ｐ）をドーピングした多結晶Ｓｉ膜１１３ａを形成す
る。
体基板１０１表面を熱酸化することにより、膜厚約１０
〜５０ｎｍのゲート酸化膜１１１を形成する。ゲート酸
化膜１１１としては、通常ＳｉＯ2 膜を用いるが、これ
以外の絶縁膜を用いてもよい。さらに、ゲート酸化膜１
１１上に減圧ＣＶＤ法を用いて膜厚約５００ｎｍのリン
（Ｐ）をドーピングした多結晶Ｓｉ膜１１３ａを形成す
る。
【００２７】次に、図３（ｄ）に示すように、多結晶Ｓ
ｉ膜１１３ａを通常のフォトリソグラフィ工程を用いて
パターニングし、ゲート電極１１３を形成する。さらに
ゲート電極１１３が形成された基板表面上にレジスト膜
を形成し、これをパターニングし、レジストパターン１
２１ｂを得る。そして、ゲート電極１１３とレジストパ
ターン１２１ｂをマスクとして、イオン注入法によりｐ
型不純物イオンであるボロン（Ｂ）を基板表面に注入す
る。この時用いるイオン注入条件は、例えばイオン注入
エネルギを４０〜５０ｋｅＶ、ドーズ量を１０13〜１０
14／ｃｍ2 とする。この後約１１００℃で５時間〜１０
時間、基板のアニールを行い、約２〜３μｍの拡散深さ
を有するｐ型ベース領域１０３とｐ型コレクタ領域１０
７を同時に形成する。ゲート電極１１３を注入マスクと
して用いるため、ｐ型ベース領域１０３の内側境界線の
形状は、ゲート電極１１３の外側境界線の形状に依存し
たものとなる。この後、基板上に残ったレジストパター
ン１２１ｂはエッチング除去する。
ｉ膜１１３ａを通常のフォトリソグラフィ工程を用いて
パターニングし、ゲート電極１１３を形成する。さらに
ゲート電極１１３が形成された基板表面上にレジスト膜
を形成し、これをパターニングし、レジストパターン１
２１ｂを得る。そして、ゲート電極１１３とレジストパ
ターン１２１ｂをマスクとして、イオン注入法によりｐ
型不純物イオンであるボロン（Ｂ）を基板表面に注入す
る。この時用いるイオン注入条件は、例えばイオン注入
エネルギを４０〜５０ｋｅＶ、ドーズ量を１０13〜１０
14／ｃｍ2 とする。この後約１１００℃で５時間〜１０
時間、基板のアニールを行い、約２〜３μｍの拡散深さ
を有するｐ型ベース領域１０３とｐ型コレクタ領域１０
７を同時に形成する。ゲート電極１１３を注入マスクと
して用いるため、ｐ型ベース領域１０３の内側境界線の
形状は、ゲート電極１１３の外側境界線の形状に依存し
たものとなる。この後、基板上に残ったレジストパター
ン１２１ｂはエッチング除去する。
【００２８】次に、図４（ｅ）に示すように、再度レジ
ストパターン１２１ｃを基板表面上に形成する。このレ
ジストパターン１２１ｃとゲート電極１１３をマスクと
して、イオン注入法により、ｐ型不純物である砒素（Ａ
ｓ）イオンを基板表面領域に注入する。イオン注入条件
としては、例えばイオン注入エネルギを３０〜４０ｋｅ
Ｖ、ドーズ量を約１０15／ｃｍ2 とすればよい。この後
約９００℃〜１０００℃で約１０〜２０分基板のアニー
ルを行い、約０．２〜０．３μｍの拡散深さを有するｎ
型エミッタ領域１０５を形成する。不要となったレジス
トは、この後除去する。
ストパターン１２１ｃを基板表面上に形成する。このレ
ジストパターン１２１ｃとゲート電極１１３をマスクと
して、イオン注入法により、ｐ型不純物である砒素（Ａ
ｓ）イオンを基板表面領域に注入する。イオン注入条件
としては、例えばイオン注入エネルギを３０〜４０ｋｅ
Ｖ、ドーズ量を約１０15／ｃｍ2 とすればよい。この後
約９００℃〜１０００℃で約１０〜２０分基板のアニー
ルを行い、約０．２〜０．３μｍの拡散深さを有するｎ
型エミッタ領域１０５を形成する。不要となったレジス
トは、この後除去する。
【００２９】次に、図４（ｆ）に示すように、ＣＶＤ法
を用いて、基板表面上に膜厚約１．５μｍ〜３μｍの層
間絶縁膜１２３を形成する。層間絶縁膜１２３として
は、ＳｉＯ2 膜、フォスフォシリケートガラス（ＢＰＳ
Ｇ）膜、またはその積層膜等でもよい。同図に示すよう
に、ｐ型コレクタ領域１１１、ｐ型ベース領域１０３及
びｎ型エミッタ領域１０５上の層間絶縁膜１２３にそれ
ぞれコンタクトホールを開口する。その後、スパッタリ
ング法を用いて、基板表面上に膜厚約１〜４μｍのアル
ミニウム（Ａｌ）膜を形成し、これらのコンタクトホー
ルを埋める。フォトリソグラフィ工程を用いて、このＡ
ｌ膜をパターニングし、ｐ型コレクタ領域１１１上に接
続されるコレクタ電極１２５、及びｐ型ベース領域１０
３とｎ型エミッタ領域１０５に接続されるエミッタ電極
１２７を形成する。
を用いて、基板表面上に膜厚約１．５μｍ〜３μｍの層
間絶縁膜１２３を形成する。層間絶縁膜１２３として
は、ＳｉＯ2 膜、フォスフォシリケートガラス（ＢＰＳ
Ｇ）膜、またはその積層膜等でもよい。同図に示すよう
に、ｐ型コレクタ領域１１１、ｐ型ベース領域１０３及
びｎ型エミッタ領域１０５上の層間絶縁膜１２３にそれ
ぞれコンタクトホールを開口する。その後、スパッタリ
ング法を用いて、基板表面上に膜厚約１〜４μｍのアル
ミニウム（Ａｌ）膜を形成し、これらのコンタクトホー
ルを埋める。フォトリソグラフィ工程を用いて、このＡ
ｌ膜をパターニングし、ｐ型コレクタ領域１１１上に接
続されるコレクタ電極１２５、及びｐ型ベース領域１０
３とｎ型エミッタ領域１０５に接続されるエミッタ電極
１２７を形成する。
【００３０】この後、通常のＩＧＢＴを作製する場合と
同様に、パッシベーション膜を基板表面上に形成し、必
要に応じて、基板をチップごとに切断する。
同様に、パッシベーション膜を基板表面上に形成し、必
要に応じて、基板をチップごとに切断する。
【００３１】ここで、ｐ+ 型不純物拡散層１１９の形成
にあたっては、図２（ａ）、図２（ｂ）、図３（ｃ）に
示した工程の代わりに、次のような工程によって形成し
ても良い。
にあたっては、図２（ａ）、図２（ｂ）、図３（ｃ）に
示した工程の代わりに、次のような工程によって形成し
ても良い。
【００３２】ゲート電極１１３、その表面にレジスト膜
を形成した後、ｐ+ 型不純物拡散層１１９の形成予定領
域のみレジスト膜を除去し、Ｂイオンを注入する。注入
の必要最小条件は、ｐ型ベース領域１０３の形成用のイ
オン注入と比較し、エネルギー及びドーズ量を共に高く
することである。
を形成した後、ｐ+ 型不純物拡散層１１９の形成予定領
域のみレジスト膜を除去し、Ｂイオンを注入する。注入
の必要最小条件は、ｐ型ベース領域１０３の形成用のイ
オン注入と比較し、エネルギー及びドーズ量を共に高く
することである。
【００３３】この後、ｐ型コレクタ領域１０７の形成予
定領域のレジスト膜を除去すると、後は上述したものと
同様の工程を行うことができる。
定領域のレジスト膜を除去すると、後は上述したものと
同様の工程を行うことができる。
【００３４】この製造工程によれば、レジスト膜を形成
する工程を１つ減らすことができ、かつｐ+ 型不純物拡
散層１１９、ｐ型ベース領域１０３を同じマスクで形成
するため、マスク合わせのずれがない利点を有する。
する工程を１つ減らすことができ、かつｐ+ 型不純物拡
散層１１９、ｐ型ベース領域１０３を同じマスクで形成
するため、マスク合わせのずれがない利点を有する。
【００３５】なお、上記実施の形態で示した半導体基板
は、ＳＯＩ基板やエピタキシャル成長した基板も用いる
ことができる。
は、ＳＯＩ基板やエピタキシャル成長した基板も用いる
ことができる。
【００３６】第２の実施の形態 図５は本発明の第２の実施の形態に係る横型ＩＧＢＴの
断面構造を示す図である。同図に示す実施の形態は、本
発明をｎチャネル型の横型ＩＧＢＴに適用したものであ
る。ｎチャネル型の横型ＩＧＢＴに適用する場合には以
下の導電型を反転することにより説明できる。なお、従
来例と同一部分には同一符号が付してある。同図に示す
ように、この横型ＩＧＢＴは、図１に示したｐ+ 型不純
物拡散層１１９を埋め込みｐ+ 型不純物拡散層１３１及
びｐ型不純物拡散層１３３で置き換えた構成となってい
る。このような構成である本実施の形態に係る横型ＩＧ
ＢＴにおいても、上述した第１の実施の形態と同様、ラ
ッチアップ耐量を向上させることが可能である。すなわ
ち、ｐ型コレクタ領域１０７内の少数キャリアであるホ
ールは、実線１１７に示すように、ｎ型半導体基板１０
１、埋め込みｐ+ 型不純物拡散層１３１及びｐ型不純物
拡散層１３３を通過してｐ型ベース領域１０３に注入さ
れる。従って、第１の実施の形態と同様、従来と比べて
ホールが比抵抗値の大きいｐ型ベース領域１０３を通過
する距離が大幅に短縮され、該通過距離に比例する抵抗
Ｒは低減される。そして、電圧降下（Ｖｔ）の値の上昇
は抑制され、寄生ｎｐｎバイポーラトランジスタがオン
することはなくなる。
断面構造を示す図である。同図に示す実施の形態は、本
発明をｎチャネル型の横型ＩＧＢＴに適用したものであ
る。ｎチャネル型の横型ＩＧＢＴに適用する場合には以
下の導電型を反転することにより説明できる。なお、従
来例と同一部分には同一符号が付してある。同図に示す
ように、この横型ＩＧＢＴは、図１に示したｐ+ 型不純
物拡散層１１９を埋め込みｐ+ 型不純物拡散層１３１及
びｐ型不純物拡散層１３３で置き換えた構成となってい
る。このような構成である本実施の形態に係る横型ＩＧ
ＢＴにおいても、上述した第１の実施の形態と同様、ラ
ッチアップ耐量を向上させることが可能である。すなわ
ち、ｐ型コレクタ領域１０７内の少数キャリアであるホ
ールは、実線１１７に示すように、ｎ型半導体基板１０
１、埋め込みｐ+ 型不純物拡散層１３１及びｐ型不純物
拡散層１３３を通過してｐ型ベース領域１０３に注入さ
れる。従って、第１の実施の形態と同様、従来と比べて
ホールが比抵抗値の大きいｐ型ベース領域１０３を通過
する距離が大幅に短縮され、該通過距離に比例する抵抗
Ｒは低減される。そして、電圧降下（Ｖｔ）の値の上昇
は抑制され、寄生ｎｐｎバイポーラトランジスタがオン
することはなくなる。
【００３７】なお、埋め込みｐ+ 型不純物拡散層１３１
及びｐ型不純物拡散層１３３は次に述べる条件を満足す
る必要がある。第１に、ホールが埋め込みｐ+ 型不純物
拡散層１３１（及びｐ型不純物拡散層１３３）を通過し
てｐ型ベース領域１０３に効率良く注入されるよう、ｐ
型ベース領域１０３のｐ型コレクタ領域１０７側の縁面
と埋め込みｐ+ 型不純物拡散層１３１のｐ型コレクタ領
域１０７側の縁面とが少なくとも一致していなければな
らない。より望ましくは埋め込みｐ+ 型不純物拡散層１
３１のｐ型コレクタ領域１０７側の縁面がｐ型ベース領
域１０３のｐ型コレクタ領域１０７側の縁面よりもｐ型
コレクタ領域１０７側に延びていることである。
及びｐ型不純物拡散層１３３は次に述べる条件を満足す
る必要がある。第１に、ホールが埋め込みｐ+ 型不純物
拡散層１３１（及びｐ型不純物拡散層１３３）を通過し
てｐ型ベース領域１０３に効率良く注入されるよう、ｐ
型ベース領域１０３のｐ型コレクタ領域１０７側の縁面
と埋め込みｐ+ 型不純物拡散層１３１のｐ型コレクタ領
域１０７側の縁面とが少なくとも一致していなければな
らない。より望ましくは埋め込みｐ+ 型不純物拡散層１
３１のｐ型コレクタ領域１０７側の縁面がｐ型ベース領
域１０３のｐ型コレクタ領域１０７側の縁面よりもｐ型
コレクタ領域１０７側に延びていることである。
【００３８】第２に、埋め込みｐ+ 型不純物拡散層１３
１及びｐ型不純物拡散層１３３の不純物濃度はできるだ
け大きい方が望ましいが、少なくとも上記電圧降下（Ｖ
ｔ）の値が上記寄生ｎｐｎバイポーラトランジスタがオ
ンする電圧値を越えないように設定されることが必要で
ある。
１及びｐ型不純物拡散層１３３の不純物濃度はできるだ
け大きい方が望ましいが、少なくとも上記電圧降下（Ｖ
ｔ）の値が上記寄生ｎｐｎバイポーラトランジスタがオ
ンする電圧値を越えないように設定されることが必要で
ある。
【００３９】第３に、ｐ型ベース領域１０３と埋め込み
ｐ+ 型不純物拡散層１３１とが電気的に接続されるよ
う、ｐ型不純物拡散層１３３はｐ型ベース領域１０３及
び埋め込みｐ+ 型不純物拡散層１３１の両方に連続して
形成される必要がある。
ｐ+ 型不純物拡散層１３１とが電気的に接続されるよ
う、ｐ型不純物拡散層１３３はｐ型ベース領域１０３及
び埋め込みｐ+ 型不純物拡散層１３１の両方に連続して
形成される必要がある。
【００４０】図５の構造は、次のような製造方法で製造
することが可能である。まず、図６（ａ）に示すよう
に、ｎ型半導体基板１０１上に埋め込みｐ+ 型不純物拡
散層１３１を形成する。形成方法としては、ｎ型半導体
基板１０１上通常のフォトリソグラフィ技術を用いてレ
ジストパターンを作成し、それをマスクとしてイオン注
入を行い、その後アニールする方法が挙げられる。その
他として、ｎ型半導体基板１０１をウェット酸化雰囲気
中で酸化し、その酸化膜に埋め込みｐ+ 型不純物拡散層
１３１形成部予定領域に窓を開け、その窓を通して高濃
度ｐ型拡散を行う方法も考えられる。
することが可能である。まず、図６（ａ）に示すよう
に、ｎ型半導体基板１０１上に埋め込みｐ+ 型不純物拡
散層１３１を形成する。形成方法としては、ｎ型半導体
基板１０１上通常のフォトリソグラフィ技術を用いてレ
ジストパターンを作成し、それをマスクとしてイオン注
入を行い、その後アニールする方法が挙げられる。その
他として、ｎ型半導体基板１０１をウェット酸化雰囲気
中で酸化し、その酸化膜に埋め込みｐ+ 型不純物拡散層
１３１形成部予定領域に窓を開け、その窓を通して高濃
度ｐ型拡散を行う方法も考えられる。
【００４１】次に、図６（ｂ）に示すように、ｎ型層１
３５をエピタキシャル成長する。
３５をエピタキシャル成長する。
【００４２】その後は、第１の実施の形態同様に行えば
よい。なお、以降の工程は、第１の実施の形態における
ｐ+ 型不純物拡散層１１９をｐ型不純物拡散層１３３に
置き換えて進めればよい。
よい。なお、以降の工程は、第１の実施の形態における
ｐ+ 型不純物拡散層１１９をｐ型不純物拡散層１３３に
置き換えて進めればよい。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
ベース領域の直下に高不純物濃度の拡散層を形成してい
るので、寄生バイポーラトランジスタの動作を抑制し、
それにより、横型絶縁ゲートバイポーラトランジスタの
ラッチアップ耐量を向上させることができる。従って、
本発明によれば、高信頼性の横型絶縁ゲートバイポーラ
トランジスタを提供することが可能となる。
ベース領域の直下に高不純物濃度の拡散層を形成してい
るので、寄生バイポーラトランジスタの動作を抑制し、
それにより、横型絶縁ゲートバイポーラトランジスタの
ラッチアップ耐量を向上させることができる。従って、
本発明によれば、高信頼性の横型絶縁ゲートバイポーラ
トランジスタを提供することが可能となる。
【図１】本発明の第１の実施の形態に係る横型ＩＧＢＴ
の断面構造を示す図である。
の断面構造を示す図である。
【図２】本発明の第１の実施の形態に係る横型ＩＧＢＴ
の製造工程を説明するための図である（その１）。
の製造工程を説明するための図である（その１）。
【図３】本発明の第１の実施の形態に係る横型ＩＧＢＴ
の製造工程を説明するための図である（その２）。
の製造工程を説明するための図である（その２）。
【図４】本発明の第１の実施の形態に係る横型ＩＧＢＴ
の製造工程を説明するための図である（その３）。
の製造工程を説明するための図である（その３）。
【図５】本発明の第２の実施の形態に係る横型ＩＧＢＴ
の断面構造を示す図である。
の断面構造を示す図である。
【図６】本発明の第２の実施の形態に係る横型ＩＧＢＴ
の製造工程を説明するための図である。
の製造工程を説明するための図である。
【図７】従来のＩＧＢＴの断面構造を示す図である。
【図８】一般的なＩＧＢＴの部分的な平面図である。
【図９】従来のＩＧＢＴの動作時における電子とホール
の経路を示す図である。
の経路を示す図である。
【図１０】従来のＩＧＢＴの等価回路の一例を示す図で
ある。
ある。
【図１１】従来のＩＧＢＴの等価回路の他の例を示す図
である。
である。
１０１ ｎ型半導体基板 １０３ ｐ型ベース領域 １０５ ｎ型エミッタ領域 １０７ ｐ型コレクタ領域 １０９ チャネル領域 １１１ ゲート絶縁膜（ゲート酸化膜） １１３、１１３ａ ゲート電極 １１５ 電子の電流経路 １１７ ホールの電流経路 １１９ ｐ+ 型不純物拡散層 １２１ａ、１２１ｂ、１２１ｃ レジストパターン １２３ 層間絶縁膜 １２５ コレクタ電極 １２７ エミッタ電極 １２９ エピタキシャルｎ型層 １３１ 埋め込みｐ+ 型不純物拡散層 １３３ ｐ型不純物拡散層
Claims (4)
- 【請求項１】 第１の導電型を有する半導体基板と、 該半導体基板の表面層の少なくとも一部に形成され、第
２の導電型を有するコレクタ領域と、 該コレクタ領域が形成されていない前記半導体基板の表
面層の少なくとも一部に形成され、第２の導電型を有す
るベース領域と、 該ベース領域の表面層の少なくとも一部に形成され、第
１の導電型を有するエミッタ領域と、 前記半導体基板の表面露出部と前記エミッタ領域とに挟
まれた前記ベース領域の少なくとも一部の上部に絶縁膜
を介して形成されたゲート電極と、 前記ベース領域及び前記エミッタ領域に接触するエミッ
タ電極と、 前記コレクタ領域に接触するコレクタ電極とを少なくと
も具備する横型絶縁ゲートバイポーラトランジスタにお
いて、 前記ベース領域の少なくとも一部の下部に連続して形成
され、前記ベース領域よりも不純物濃度の高い第２の導
電型を有する第１の拡散層をさらに有し、 該第１の拡散層の前記コレクタ領域側の縁面と前記ベー
ス領域の前記コレクタ領域側の縁面とが実質上一致して
いることを特徴とする横型絶縁ゲートバイポーラトラン
ジスタ。 - 【請求項２】 第１の導電型を有する半導体基板と、 該半導体基板の表面層の少なくとも一部に形成され、第
２の導電型を有するコレクタ領域と、 該コレクタ領域が形成されていない前記半導体基板の表
面層の少なくとも一部に形成され、第２の導電型を有す
るベース領域と、 該ベース領域の表面層の少なくとも一部に形成され、第
１の導電型を有するエミッタ領域と、 前記半導体基板の表面露出部と前記エミッタ領域とに挟
まれた前記ベース領域の少なくとも一部の上部に絶縁膜
を介して形成されたゲート電極と、 前記ベース領域及び前記エミッタ領域に接触するエミッ
タ電極と、 前記コレクタ領域に接触するコレクタ電極とを少なくと
も具備する横型絶縁ゲートバイポーラトランジスタにお
いて、 前記ベース領域の少なくとも一部の下部に連続して形成
され、前記ベース領域よりも不純物濃度の高い第２の導
電型を有する第１の拡散層をさらに有し、 該第１の拡散層の前記コレクタ領域側の縁面が前記ベー
ス領域の前記コレクタ領域側の縁面よりも前記コレクタ
領域側に延びていることを特徴とする横型絶縁ゲートバ
イポーラトランジスタ。 - 【請求項３】 第１の導電型を有する半導体基板と、 該半導体基板の表面層の少なくとも一部に形成され、第
２の導電型を有するコレクタ領域と、 該コレクタ領域が形成されていない前記半導体基板の表
面層の少なくとも一部に形成され、第２の導電型を有す
るベース領域と、 該ベース領域の表面層の少なくとも一部に形成され、第
１の導電型を有するエミッタ領域と、 前記半導体基板の表面露出部と前記エミッタ領域とに挟
まれた前記ベース領域の少なくとも一部の上部に絶縁膜
を介して形成されたゲート電極と、 前記ベース領域及び前記エミッタ領域に接触するエミッ
タ電極と、 前記コレクタ領域に接触するコレクタ電極とを少なくと
も具備する横型絶縁ゲートバイポーラトランジスタにお
いて、 前記ベース領域の少なくとも一部の下部に一定距離だけ
離して形成され、前記ベース領域よりも不純物濃度の高
い第２の導電型を有する第１の高不純物濃度拡散層と、 該第１の高不純物濃度拡散層と前記ベース領域の両方に
接触して形成され、前記ベース領域よりも不純物濃度の
高い第２の導電型を有する第２の高不純物濃度拡散層と
をさらに有し、 前記第１の高不純物濃度拡散層の前記コレクタ領域側の
縁面と前記ベース領域の前記コレクタ領域側の縁面とが
実質上一致していることを特徴とする横型絶縁ゲートバ
イポーラトランジスタ。 - 【請求項４】 第１の導電型を有する半導体基板と、 該半導体基板の表面層の少なくとも一部に形成され、第
２の導電型を有するコレクタ領域と、 該コレクタ領域が形成されていない前記半導体基板の表
面層の少なくとも一部に形成され、第２の導電型を有す
るベース領域と、 該ベース領域の表面層の少なくとも一部に形成され、第
１の導電型を有するエミッタ領域と、 前記半導体基板の表面露出部と前記エミッタ領域とに挟
まれた前記ベース領域の少なくとも一部の上部に絶縁膜
を介して形成されたゲート電極と、 前記ベース領域及び前記エミッタ領域に接触するエミッ
タ電極と、 前記コレクタ領域に接触するコレクタ電極とを少なくと
も具備する横型絶縁ゲートバイポーラトランジスタにお
いて、 前記ベース領域の少なくとも一部の下部に一定距離だけ
離して形成され、前記ベース領域よりも不純物濃度の高
い第２の導電型を有する高不純物濃度拡散層と、 該第
１の高不純物濃度拡散層と前記ベース領域の両方に接触
して形成され、前記ベース領域よりも不純物濃度の高い
第２の導電型を有する第２の高不純物濃度拡散層とをさ
らに有し、 前記第１の高不純物濃度拡散層の前記コレクタ領域側の
縁面が前記ベース領域の前記コレクタ領域側の縁面より
も前記コレクタ領域側に延びていることを特徴とする横
型絶縁ゲートバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4632297A JPH10242456A (ja) | 1997-02-28 | 1997-02-28 | 横型絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4632297A JPH10242456A (ja) | 1997-02-28 | 1997-02-28 | 横型絶縁ゲートバイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242456A true JPH10242456A (ja) | 1998-09-11 |
Family
ID=12743934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4632297A Pending JPH10242456A (ja) | 1997-02-28 | 1997-02-28 | 横型絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242456A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005596A (ja) * | 2003-06-13 | 2005-01-06 | Victor Co Of Japan Ltd | パワー用スイッチング素子 |
| JP2007194575A (ja) * | 2005-12-21 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008199029A (ja) * | 2007-02-14 | 2008-08-28 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7719086B2 (en) | 2006-12-11 | 2010-05-18 | Panasonic Corporation | Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof |
-
1997
- 1997-02-28 JP JP4632297A patent/JPH10242456A/ja active Pending
Cited By (8)
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| US7719086B2 (en) | 2006-12-11 | 2010-05-18 | Panasonic Corporation | Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof |
| US7944022B2 (en) | 2006-12-11 | 2011-05-17 | Panasonic Corporation | Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof |
| US8093131B2 (en) | 2006-12-11 | 2012-01-10 | Panasonic Corporation | Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof |
| US8304858B2 (en) | 2006-12-11 | 2012-11-06 | Panasonic Corporation | Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof |
| JP2008199029A (ja) * | 2007-02-14 | 2008-08-28 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
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