JPH10229191A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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- JPH10229191A JPH10229191A JP9032265A JP3226597A JPH10229191A JP H10229191 A JPH10229191 A JP H10229191A JP 9032265 A JP9032265 A JP 9032265A JP 3226597 A JP3226597 A JP 3226597A JP H10229191 A JPH10229191 A JP H10229191A
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- 230000005669 field effect Effects 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 65
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000002344 surface layer Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- -1 boron ions Chemical class 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 230000012447 hatching Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 セル終端部近傍のセル領域における正孔の集
中を考慮することによりラッチアップ現象耐量の向上を
図る。 【解決手段】 Ｐ型基板１上に形成されたＮ- 型エピタ
キシャル層２の表層部に形成された比較的高濃度のディ
ープＰウェル３における終端部に、幅広な高濃度のＰ+
型領域２０を形成する。このＰ+ 型領域２０によってセ
ル終端部における正孔の流れを引き抜き、セル終端部近
傍におけるセル領域における正孔流量の増加を抑制す
る。
中を考慮することによりラッチアップ現象耐量の向上を
図る。 【解決手段】 Ｐ型基板１上に形成されたＮ- 型エピタ
キシャル層２の表層部に形成された比較的高濃度のディ
ープＰウェル３における終端部に、幅広な高濃度のＰ+
型領域２０を形成する。このＰ+ 型領域２０によってセ
ル終端部における正孔の流れを引き抜き、セル終端部近
傍におけるセル領域における正孔流量の増加を抑制す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧、大電流の
パワースイッチングそしとして用いる絶縁ゲート型電界
効果トランジスタ及びその製造方法に関し、自動車用点
火装置やモータ駆動用インバータに用いて好適である。
パワースイッチングそしとして用いる絶縁ゲート型電界
効果トランジスタ及びその製造方法に関し、自動車用点
火装置やモータ駆動用インバータに用いて好適である。
【０００２】
【従来の技術】高耐圧と低オン抵抗の両立を可能にする
ものとして絶縁ゲート型電界効果型トランジスタ（以
下、ＩＧＢＴという）がある。このＩＧＢＴはパワーＭ
ＯＳＦＥＴと類似の構造を成しているがドレイン領域に
ソース層とは逆の導電型層を設けている。
ものとして絶縁ゲート型電界効果型トランジスタ（以
下、ＩＧＢＴという）がある。このＩＧＢＴはパワーＭ
ＯＳＦＥＴと類似の構造を成しているがドレイン領域に
ソース層とは逆の導電型層を設けている。
【０００３】このＩＧＢＴの主要部における上面模式図
を図１９（ａ）に示し、図１９（ａ）におけるＩＧＢＴ
のＤ−Ｄ矢視断面図を図１９（ｂ）に示す。図１９
（ａ）、（ｂ）に基づきＩＧＢＴの構造について説明す
る。ＩＧＢＴの基板には、Ｐ+ 型基板１の表面にＮ- 型
エピタキシャル層２を成長させたものが用いられてい
る。そして、Ｎ- 型エピタキシャル層２表層部には、比
較的濃度が高いディープＰ+ 型拡散層（以下、ディープ
Ｐウェルという）３と、このディープＰウェルより濃度
が薄いＰ型拡散層（以下、チャネルＰウェルという）４
が形成されている。
を図１９（ａ）に示し、図１９（ａ）におけるＩＧＢＴ
のＤ−Ｄ矢視断面図を図１９（ｂ）に示す。図１９
（ａ）、（ｂ）に基づきＩＧＢＴの構造について説明す
る。ＩＧＢＴの基板には、Ｐ+ 型基板１の表面にＮ- 型
エピタキシャル層２を成長させたものが用いられてい
る。そして、Ｎ- 型エピタキシャル層２表層部には、比
較的濃度が高いディープＰ+ 型拡散層（以下、ディープ
Ｐウェルという）３と、このディープＰウェルより濃度
が薄いＰ型拡散層（以下、チャネルＰウェルという）４
が形成されている。
【０００４】また、これらディープＰウェル３及びチャ
ネルＰウェルの表層部にはＮ+ 型拡散層からなるエミッ
タ領域５が形成されている。そして、シリコン基板の表
面におけるチャネルＰウェル４上には、ゲート酸化膜６
ａを介してゲート電極７が備えられている。このゲート
電極７を図１９（ａ）において斜線で示す。さらにゲー
ト電極７は層間絶縁膜６ｂで覆われており、ゲート酸化
膜６ａ及び層間絶縁膜６ｂにはコンタクトホール（図１
９（ａ）における点線部分）が形成されており、このコ
ンタクトホールを通じてエミッタ電極８がパターニング
形成されている。そして、Ｐ+ 型基板裏面にコレクタ電
極９が形成されている。
ネルＰウェルの表層部にはＮ+ 型拡散層からなるエミッ
タ領域５が形成されている。そして、シリコン基板の表
面におけるチャネルＰウェル４上には、ゲート酸化膜６
ａを介してゲート電極７が備えられている。このゲート
電極７を図１９（ａ）において斜線で示す。さらにゲー
ト電極７は層間絶縁膜６ｂで覆われており、ゲート酸化
膜６ａ及び層間絶縁膜６ｂにはコンタクトホール（図１
９（ａ）における点線部分）が形成されており、このコ
ンタクトホールを通じてエミッタ電極８がパターニング
形成されている。そして、Ｐ+ 型基板裏面にコレクタ電
極９が形成されている。
【０００５】このように構成されたＩＧＢＴにおける実
動作時における作動模式図を図２０に示す。図２０に基
づきＩＧＢＴの作動について説明する。ゲート電極７に
一定のしきい値電圧を印加すると、ゲート電極７下のチ
ャネルＰウェル４の表面が反転して電子のチャネルを形
成する。そして、このチャネルの表面を通ってＮ- 型エ
ピタキシャル層２に電子が流入する。
動作時における作動模式図を図２０に示す。図２０に基
づきＩＧＢＴの作動について説明する。ゲート電極７に
一定のしきい値電圧を印加すると、ゲート電極７下のチ
ャネルＰウェル４の表面が反転して電子のチャネルを形
成する。そして、このチャネルの表面を通ってＮ- 型エ
ピタキシャル層２に電子が流入する。
【０００６】流入した電子はＮ- 型エピタキシャル層２
の電位を下げてＰ+ 型基板１及びＮ - 型エピタキシャル
層２におけるＰＮ接合を順バイアスする。この結果Ｐ+
型基板１からＮ- 型エピタキシャル層２に少数キャリア
である正孔が流入する。この正孔の流れによりＮ- 型エ
ピタキシャル層２は導電率変調を受け、その抵抗率を大
幅に減少させる。これにより、コレクタ電極９からエミ
ッタ電極８へ大きな正孔電流が流れる。
の電位を下げてＰ+ 型基板１及びＮ - 型エピタキシャル
層２におけるＰＮ接合を順バイアスする。この結果Ｐ+
型基板１からＮ- 型エピタキシャル層２に少数キャリア
である正孔が流入する。この正孔の流れによりＮ- 型エ
ピタキシャル層２は導電率変調を受け、その抵抗率を大
幅に減少させる。これにより、コレクタ電極９からエミ
ッタ電極８へ大きな正孔電流が流れる。
【０００７】
【発明が解決しようとする課題】ところで、チャネルＰ
ウェル４の横方向抵抗（図２０の抵抗記号の部分）が大
きいため、チャネルＰウェル４における電圧降下は大き
い。このチャネルＰウェル４の内部抵抗を考慮するとＩ
ＧＢＴは図２１の回路模式図にて表される。すなわち、
図２１に示されるＦＥＴはゲート電極７、チャネルＰウ
ェル４、エミッタ領域５及びＮ- 型エピタキシャル層２
から構成され、ＰＮＰ型トランジスタはＰ + 型基板１、
Ｎ- 型エピタキシャル層２、チャネルＰウェル４及びデ
ィープＰウェル３から構成され、ＮＰＮ型トランジスタ
（以下、寄生トランジスタという）はエミッタ領域５、
チャネルＰウェル４、Ｎ- 型エピタキシャル層２から構
成されている。そして、抵抗ＲはチャネルＰウェル４の
内部抵抗を示す。
ウェル４の横方向抵抗（図２０の抵抗記号の部分）が大
きいため、チャネルＰウェル４における電圧降下は大き
い。このチャネルＰウェル４の内部抵抗を考慮するとＩ
ＧＢＴは図２１の回路模式図にて表される。すなわち、
図２１に示されるＦＥＴはゲート電極７、チャネルＰウ
ェル４、エミッタ領域５及びＮ- 型エピタキシャル層２
から構成され、ＰＮＰ型トランジスタはＰ + 型基板１、
Ｎ- 型エピタキシャル層２、チャネルＰウェル４及びデ
ィープＰウェル３から構成され、ＮＰＮ型トランジスタ
（以下、寄生トランジスタという）はエミッタ領域５、
チャネルＰウェル４、Ｎ- 型エピタキシャル層２から構
成されている。そして、抵抗ＲはチャネルＰウェル４の
内部抵抗を示す。
【０００８】図２１に示されるように、抵抗Ｒに流れる
正孔電流の量が大きくなると、抵抗Ｒにおける電圧降下
が大きくなる。そして、この電圧降下がエミッタ領域５
及びチャネルＰウェル４によるＰＮ接合を順バイアスし
うる大きさに達すると、寄生トランジスタがオンしてし
まう。これにより、ＩＧＢＴが連続導通状態になるとい
う、いわゆるラッチアップ現象が発生してしまう。
正孔電流の量が大きくなると、抵抗Ｒにおける電圧降下
が大きくなる。そして、この電圧降下がエミッタ領域５
及びチャネルＰウェル４によるＰＮ接合を順バイアスし
うる大きさに達すると、寄生トランジスタがオンしてし
まう。これにより、ＩＧＢＴが連続導通状態になるとい
う、いわゆるラッチアップ現象が発生してしまう。
【０００９】ここで、ウェハ上面におけるＩＧＢＴの正
孔の流れの状態を図２２に示す。ＩＧＢＴの動作では、
Ｐ+ 型基板１からＮ- 型エピタキシャル層２に注入され
た大部分の正孔はＮ- 型エピタキシャル層２を上方向に
流れ、上部に位置するチャネルＰウェル４を通ってエミ
ッタ電極８に達するが、チャネル領域を介して電流が流
れる部分であるセル領域の外周部でＮ- 型エピタキシャ
ル層２に注入された正孔は、その上部にセル領域が形成
されていないため、最寄りのセル領域に向かって流れエ
ミッタ電極８に達する。このようにセル領域終端部のセ
ルには外周部からの正孔の流れが集中する結果、セル領
域の内部のセルを流れる正孔電流密度に比べ高くなる。
孔の流れの状態を図２２に示す。ＩＧＢＴの動作では、
Ｐ+ 型基板１からＮ- 型エピタキシャル層２に注入され
た大部分の正孔はＮ- 型エピタキシャル層２を上方向に
流れ、上部に位置するチャネルＰウェル４を通ってエミ
ッタ電極８に達するが、チャネル領域を介して電流が流
れる部分であるセル領域の外周部でＮ- 型エピタキシャ
ル層２に注入された正孔は、その上部にセル領域が形成
されていないため、最寄りのセル領域に向かって流れエ
ミッタ電極８に達する。このようにセル領域終端部のセ
ルには外周部からの正孔の流れが集中する結果、セル領
域の内部のセルを流れる正孔電流密度に比べ高くなる。
【００１０】そして、このセル終端部における正孔の流
れによって、セル領域のうちのセル終端部近傍において
は、正孔の流れる量が多くなる。このため、セル終端部
近傍のセル領域におけるチャネルＰウェル４の横方向抵
抗にかかる電圧、すなわち電圧降下が大きくなり、上述
した様なラッチアップ現象が生じ易くなるという問題が
ある。
れによって、セル領域のうちのセル終端部近傍において
は、正孔の流れる量が多くなる。このため、セル終端部
近傍のセル領域におけるチャネルＰウェル４の横方向抵
抗にかかる電圧、すなわち電圧降下が大きくなり、上述
した様なラッチアップ現象が生じ易くなるという問題が
ある。
【００１１】本発明は、上記問題に鑑みたもので、セル
終端部近傍のセル領域における正孔の集中を考慮するこ
とによりラッチアップ現象耐量の向上を図ることを目的
とする。
終端部近傍のセル領域における正孔の集中を考慮するこ
とによりラッチアップ現象耐量の向上を図ることを目的
とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、セル領域外に高濃度の第２の領域
（２０）を形成して、この第２の領域（２０）をセル領
域内において形成された略長方形状の第１の領域（３）
よりも幅広にしていることを特徴とする。
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、セル領域外に高濃度の第２の領域
（２０）を形成して、この第２の領域（２０）をセル領
域内において形成された略長方形状の第１の領域（３）
よりも幅広にしていることを特徴とする。
【００１３】セル領域外に高濃度、つまり低抵抗の第２
の領域（２０）を形成することにより、この第２の領域
（２０）側にセル終端部における正孔の流れが引き抜か
れる。このため、セル終端部からセル領域へ正孔が回り
込まず、第２の領域（２０）を介して正孔が流れる。こ
れにより、セル終端部近傍におけるセル領域において、
セル終端部から流れてきた正孔による正孔流量の増加が
生じない。従って、セル終端部近傍のセル領域における
電圧降下の増大が防止でき、ラッチアップ耐量の向上を
図ることができる。
の領域（２０）を形成することにより、この第２の領域
（２０）側にセル終端部における正孔の流れが引き抜か
れる。このため、セル終端部からセル領域へ正孔が回り
込まず、第２の領域（２０）を介して正孔が流れる。こ
れにより、セル終端部近傍におけるセル領域において、
セル終端部から流れてきた正孔による正孔流量の増加が
生じない。従って、セル終端部近傍のセル領域における
電圧降下の増大が防止でき、ラッチアップ耐量の向上を
図ることができる。
【００１４】請求項４に記載の発明においては、第２の
領域（２０）は、隣接するセル領域に形成されている第
２の領域と接続形成されていることを特徴とする。この
ように、隣接する第２の領域（２０）を接続することに
より、セル領域の外部側から流れてくる正孔をこの第２
の領域（２０）で略完全に引き抜くことができる。これ
により、よりラッチアップ耐量の向上を図ることができ
る。
領域（２０）は、隣接するセル領域に形成されている第
２の領域と接続形成されていることを特徴とする。この
ように、隣接する第２の領域（２０）を接続することに
より、セル領域の外部側から流れてくる正孔をこの第２
の領域（２０）で略完全に引き抜くことができる。これ
により、よりラッチアップ耐量の向上を図ることができ
る。
【００１５】請求項５又は６に記載の発明においては、
セル領域内においては平面的に見て略長方形形状となる
第１の領域（３）と、セル領域外においては第１の領域
（３）よりも幅広となる第２の領域（２０）とを有する
高濃度の半導体層（３、２０）を形成することを特徴と
する。このように、第１の領域（３）よりも幅広となる
第２の領域（２０）を形成することにより、この第２の
領域（２０）においてセル終端部における正孔電流を引
き抜くことができ、請求項１と同様の効果が得られる。
セル領域内においては平面的に見て略長方形形状となる
第１の領域（３）と、セル領域外においては第１の領域
（３）よりも幅広となる第２の領域（２０）とを有する
高濃度の半導体層（３、２０）を形成することを特徴と
する。このように、第１の領域（３）よりも幅広となる
第２の領域（２０）を形成することにより、この第２の
領域（２０）においてセル終端部における正孔電流を引
き抜くことができ、請求項１と同様の効果が得られる。
【００１６】なお、第２の領域（２０）の濃度は第１の
領域（３）の濃度に限定されるものではなく、第１の領
域（３）と第２の領域（２０）を同等の濃度にしてもよ
く、また第２の領域（２０）を第１の領域（３）よりも
濃くしてもよい。請求項６に記載の発明においては、第
１の領域（３）及び第２の領域（２０）の形成予定領域
に開口部を有するマスクを用いることにより第１の領域
（３）と第２の領域（２０）とを共に形成することを特
徴とする。
領域（３）の濃度に限定されるものではなく、第１の領
域（３）と第２の領域（２０）を同等の濃度にしてもよ
く、また第２の領域（２０）を第１の領域（３）よりも
濃くしてもよい。請求項６に記載の発明においては、第
１の領域（３）及び第２の領域（２０）の形成予定領域
に開口部を有するマスクを用いることにより第１の領域
（３）と第２の領域（２０）とを共に形成することを特
徴とする。
【００１７】このように、第１の領域（３）と第２の領
域（２０）を１つのマスクによって同時に形成すること
により、第２の領域（２０）のみを形成するために必要
とする工程を排除することができ、工程数を削減するこ
とができる。
域（２０）を１つのマスクによって同時に形成すること
により、第２の領域（２０）のみを形成するために必要
とする工程を排除することができ、工程数を削減するこ
とができる。
【００１８】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）ＩＧＢＴは、並列して設けられた複数
個の基本セルにより構成されている。この基本セルの模
式図を図１に示す。また、図２（ａ）〜（ｃ）はそれぞ
れ図１におけるＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。
以下、図１、図２に基づきＩＧＢＴの構成について説明
する。
について説明する。 （第１実施形態）ＩＧＢＴは、並列して設けられた複数
個の基本セルにより構成されている。この基本セルの模
式図を図１に示す。また、図２（ａ）〜（ｃ）はそれぞ
れ図１におけるＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。
以下、図１、図２に基づきＩＧＢＴの構成について説明
する。
【００１９】ＩＧＢＴの基板には、Ｐ型基板１及びこの
Ｐ型基板１表面に成長させたＮ- 型エピタキシャル層２
を備えたものが用いられている。そして、Ｎ- 型エピタ
キシャル層２表層部には、長方形状をした比較的濃度が
高いディープＰウェル３が形成され、さらにこのディー
プＰウェル３の表層部にこのディープＰウェル３をより
低抵抗化するための高濃度Ｐ+ 型領域１０が形成されて
いる。また、ディープＰウェル３より濃度が薄く幅広な
チャネルＰウェル４がディープＰウェル３を覆うように
形成されている。
Ｐ型基板１表面に成長させたＮ- 型エピタキシャル層２
を備えたものが用いられている。そして、Ｎ- 型エピタ
キシャル層２表層部には、長方形状をした比較的濃度が
高いディープＰウェル３が形成され、さらにこのディー
プＰウェル３の表層部にこのディープＰウェル３をより
低抵抗化するための高濃度Ｐ+ 型領域１０が形成されて
いる。また、ディープＰウェル３より濃度が薄く幅広な
チャネルＰウェル４がディープＰウェル３を覆うように
形成されている。
【００２０】そして、セル終端部においては、ラッチア
ップ耐量を向上させるためのＰ+ 型領域２０が、ディー
プＰウェル３の長手方向端部（セル終端部）に接続され
た状態で、またチャネルＰウェル４よりも高濃度（低抵
抗）かつ幅広に形成されている。具体的には、Ｐ+ 型領
域２０はセル終端部から所定の角度を以て広がり、略ホ
ームベース形状にて形成されている。なお、図１におい
てＰ+ 型領域２０はディープＰウェル３と分割された状
態で示しているが、これはこれらの役割を明確にするた
めのものであり、本実施形態においては実際にはこれら
は同一高濃度Ｐ + 型層で形成されている。
ップ耐量を向上させるためのＰ+ 型領域２０が、ディー
プＰウェル３の長手方向端部（セル終端部）に接続され
た状態で、またチャネルＰウェル４よりも高濃度（低抵
抗）かつ幅広に形成されている。具体的には、Ｐ+ 型領
域２０はセル終端部から所定の角度を以て広がり、略ホ
ームベース形状にて形成されている。なお、図１におい
てＰ+ 型領域２０はディープＰウェル３と分割された状
態で示しているが、これはこれらの役割を明確にするた
めのものであり、本実施形態においては実際にはこれら
は同一高濃度Ｐ + 型層で形成されている。
【００２１】また、これらディープＰウェル３及びチャ
ネルＰウェル４の表層部にはＮ+ 型拡散層からなるエミ
ッタ領域５が形成されている。そして、基板の表面にお
けるチャネルＰウェル４上には、ゲート酸化膜６ａを介
してゲート電極７が備えられており、さらにこのゲート
電極７を層間絶縁膜６ｂで覆っている。なお、図１にお
いてゲート電極７を斜線で表す。また、層間絶縁膜６ｂ
にはコンタクトホールが形成されており、このコンタク
トホールを接触窓としてディープＰウェル３等と接する
様にエミッタ電極８がパターニング形成されている。ま
た、Ｐ型基板１裏面にコレクタ電極９が形成されてい
る。
ネルＰウェル４の表層部にはＮ+ 型拡散層からなるエミ
ッタ領域５が形成されている。そして、基板の表面にお
けるチャネルＰウェル４上には、ゲート酸化膜６ａを介
してゲート電極７が備えられており、さらにこのゲート
電極７を層間絶縁膜６ｂで覆っている。なお、図１にお
いてゲート電極７を斜線で表す。また、層間絶縁膜６ｂ
にはコンタクトホールが形成されており、このコンタク
トホールを接触窓としてディープＰウェル３等と接する
様にエミッタ電極８がパターニング形成されている。ま
た、Ｐ型基板１裏面にコレクタ電極９が形成されてい
る。
【００２２】このように構成されたＩＧＢＴにおいて、
ゲート電極７に対して所定の電圧を印加すると、上記し
たようにコレクタ電極９からエミッタ電極８へ正孔（電
流）が流れる。このとき、セル領域に発生した正孔の流
れによってセルの終端部においても正孔が引き込まれ、
セル終端部における正孔の流れが発生する。
ゲート電極７に対して所定の電圧を印加すると、上記し
たようにコレクタ電極９からエミッタ電極８へ正孔（電
流）が流れる。このとき、セル領域に発生した正孔の流
れによってセルの終端部においても正孔が引き込まれ、
セル終端部における正孔の流れが発生する。
【００２３】しかしながら、セル終端部に低抵抗かつ幅
広のＰ+ 型領域２０が形成されているため、セル終端部
における正孔の流れは概ねこのＰ+ 型領域２０に引き抜
かれる。この正孔の流れを図３に示す。つまり、セル終
端部におけるＰ+ 型領域２０（図３の斜線部分）が低抵
抗であるため、正孔が低抵抗のセル終端部から高抵抗の
セル領域に回りこまず、図３に示すようにＰ+ 型領域２
０に引き抜かれるようにしてエミッタ電極８に達する。
広のＰ+ 型領域２０が形成されているため、セル終端部
における正孔の流れは概ねこのＰ+ 型領域２０に引き抜
かれる。この正孔の流れを図３に示す。つまり、セル終
端部におけるＰ+ 型領域２０（図３の斜線部分）が低抵
抗であるため、正孔が低抵抗のセル終端部から高抵抗の
セル領域に回りこまず、図３に示すようにＰ+ 型領域２
０に引き抜かれるようにしてエミッタ電極８に達する。
【００２４】従って、セル終端部近傍のセル領域におい
て、セル終端部から流れてきた正孔による正孔流量の増
加が生じない。このため、セル終端部近傍のセル領域に
おいても電圧降下が大きくならず、すなわちラッチアッ
プ耐量の向上が図れる。このように、セル終端部に低抵
抗かつ幅広のＰ+ 型領域２０を形成することにより、セ
ル終端部近傍のセル領域での電圧降下を抑制し、ラッチ
アップ耐量を向上させることができる。
て、セル終端部から流れてきた正孔による正孔流量の増
加が生じない。このため、セル終端部近傍のセル領域に
おいても電圧降下が大きくならず、すなわちラッチアッ
プ耐量の向上が図れる。このように、セル終端部に低抵
抗かつ幅広のＰ+ 型領域２０を形成することにより、セ
ル終端部近傍のセル領域での電圧降下を抑制し、ラッチ
アップ耐量を向上させることができる。
【００２５】次に、このように構成されたＩＧＢＴの製
造工程を図４〜図１０に模式的に示す。なお、図４〜図
１０において（ａ）はＩＧＢＴの上面模式図を示し、
（ｂ）は（ａ）におけるＸ−Ｘ矢視断面図を示す。ま
た、これらの図における上面模式図（ａ）についてのハ
ッチングは、それぞれ（ｂ）に示すハッチングに対応し
ている。以下、図４〜図１０に基づきＩＧＢＴの製造工
程手順を説明する。
造工程を図４〜図１０に模式的に示す。なお、図４〜図
１０において（ａ）はＩＧＢＴの上面模式図を示し、
（ｂ）は（ａ）におけるＸ−Ｘ矢視断面図を示す。ま
た、これらの図における上面模式図（ａ）についてのハ
ッチングは、それぞれ（ｂ）に示すハッチングに対応し
ている。以下、図４〜図１０に基づきＩＧＢＴの製造工
程手順を説明する。
【００２６】〔図４に示す工程〕まず、Ｐ型基板１上に
Ｎ- 型エピタキシャル層２を成長させる。そして、これ
を基板として用いる。次に、フォトリソグラフィにより
Ｎ- 型エピタキシャル層２の上面にディープＰウェル３
及びＰ+ 型領域２０形成予定領域に開口パターンを有す
るフォトレジストを成膜し、このフォトレジストをマス
クとしてボロンイオンを注入してディープＰウェル３及
びＰ+ 型領域２０を選択的に形成する。
Ｎ- 型エピタキシャル層２を成長させる。そして、これ
を基板として用いる。次に、フォトリソグラフィにより
Ｎ- 型エピタキシャル層２の上面にディープＰウェル３
及びＰ+ 型領域２０形成予定領域に開口パターンを有す
るフォトレジストを成膜し、このフォトレジストをマス
クとしてボロンイオンを注入してディープＰウェル３及
びＰ+ 型領域２０を選択的に形成する。
【００２７】このとき、Ｐ+ 型領域２０はディープＰウ
ェル３の終端部と接続させて、さらにＰ+ 型領域２０が
後工程にて形成するチャネルＰウェル４よりも高濃度
（低抵抗）かつ幅広になるように形成する。なお、この
ようにディープＰウェル３と共にＰ+ 型領域２０を形成
することにより、このＰ+ 型領域２０を形成するために
のみ必要とする工程を排除できる。
ェル３の終端部と接続させて、さらにＰ+ 型領域２０が
後工程にて形成するチャネルＰウェル４よりも高濃度
（低抵抗）かつ幅広になるように形成する。なお、この
ようにディープＰウェル３と共にＰ+ 型領域２０を形成
することにより、このＰ+ 型領域２０を形成するために
のみ必要とする工程を排除できる。
【００２８】〔図５に示す工程〕次に、Ｎ- 型エピタキ
シャル層２の表面を酸化してゲート酸化膜６ａを形成す
る。そして、このゲート酸化膜上に高濃度にドーピング
されたポリシリコンを堆積し、長方形状の空洞パターン
を有するゲート電極７を形成する。このとき、図５に示
すように、ゲート電極７の下にＰ+ 型領域２０が覆われ
る。なお、ウェハ上面からみたときにおけるゲート電極
７を斜線にて表す。
シャル層２の表面を酸化してゲート酸化膜６ａを形成す
る。そして、このゲート酸化膜上に高濃度にドーピング
されたポリシリコンを堆積し、長方形状の空洞パターン
を有するゲート電極７を形成する。このとき、図５に示
すように、ゲート電極７の下にＰ+ 型領域２０が覆われ
る。なお、ウェハ上面からみたときにおけるゲート電極
７を斜線にて表す。
【００２９】〔図６に示す工程〕この後、このゲート電
極７をマスクにしてボロンイオンを注入し、これを拡散
させてチャネルＰウェル４を形成する。これにより、図
４（ｃ）の平面模式図に示されるようにゲート電極７と
チャネルＰウェル４が形成される。
極７をマスクにしてボロンイオンを注入し、これを拡散
させてチャネルＰウェル４を形成する。これにより、図
４（ｃ）の平面模式図に示されるようにゲート電極７と
チャネルＰウェル４が形成される。
【００３０】〔図７に示す工程〕そして、フォトリソグ
ラフィにより高濃度Ｐ+ 型領域１０形成予定領域に開口
パターンを有するフォトレジストを成膜し、このフォト
レジストをマスクにしてボロンイオンを注入する。そし
て、このボロンイオンを拡散させてディープＰウェル３
の低抵抗化のための高濃度Ｐ+ 型領域１０を形成する。
ラフィにより高濃度Ｐ+ 型領域１０形成予定領域に開口
パターンを有するフォトレジストを成膜し、このフォト
レジストをマスクにしてボロンイオンを注入する。そし
て、このボロンイオンを拡散させてディープＰウェル３
の低抵抗化のための高濃度Ｐ+ 型領域１０を形成する。
【００３１】〔図８に示す工程〕次いで、フォトリソグ
ラフィによりエミッタ領域５形成予定領域に開口パター
ンを有するをフォトレジストを成膜して、このフォトレ
ジストをマスクにしてリンイオンを注入する。そして、
このリンイオンを拡散させてＮ+ 型拡散層からなるエミ
ッタ領域５を形成する。
ラフィによりエミッタ領域５形成予定領域に開口パター
ンを有するをフォトレジストを成膜して、このフォトレ
ジストをマスクにしてリンイオンを注入する。そして、
このリンイオンを拡散させてＮ+ 型拡散層からなるエミ
ッタ領域５を形成する。
【００３２】〔図９に示す工程〕続いて、ウェハ全面に
層間絶縁膜６ｂを形成したのちに、エミッタ領域５及び
チャネルＰウェル４とオーミック接触を形成するための
コンタクトホールをこの層間絶縁膜６ｂと先に形成され
たゲート酸化膜６ａに選択的に形成する。 〔図１０に示す工程〕その後、スパッタ法により数ミク
ロンの金属膜を堆積させてエミッタ電極８を形成する。
そして、Ｐ型基板１の裏面に金属膜を蒸着してコレクタ
電極９を形成する。これにより、ＩＧＢＴが完成する。
層間絶縁膜６ｂを形成したのちに、エミッタ領域５及び
チャネルＰウェル４とオーミック接触を形成するための
コンタクトホールをこの層間絶縁膜６ｂと先に形成され
たゲート酸化膜６ａに選択的に形成する。 〔図１０に示す工程〕その後、スパッタ法により数ミク
ロンの金属膜を堆積させてエミッタ電極８を形成する。
そして、Ｐ型基板１の裏面に金属膜を蒸着してコレクタ
電極９を形成する。これにより、ＩＧＢＴが完成する。
【００３３】なお、上述したように、Ｐ+ 型領域２０を
ディープＰウェル３と共に形成したが、Ｐ+ 型領域２０
をディープＰウェル３とは別に形成してもよい。また、
本実施形態においては、Ｐ+ 型領域２０を略ホームベー
ス形状としたが、チャネルＰウェル４よりも幅広な形状
であれば同様の効果が得られる。例えば、略円形状にし
てもよく長方形形状にしてもよい。但し、Ｐ+ 型領域２
０をエミッタ領域５を横切るような構成とする場合にお
いては、この横切る領域における電圧降下が大きくなる
場合が考えられる。このため、エミッタ領域５を横切る
部分が少なめになる構成としてＰ+ 型領域２０を形成す
るのが好ましい。
ディープＰウェル３と共に形成したが、Ｐ+ 型領域２０
をディープＰウェル３とは別に形成してもよい。また、
本実施形態においては、Ｐ+ 型領域２０を略ホームベー
ス形状としたが、チャネルＰウェル４よりも幅広な形状
であれば同様の効果が得られる。例えば、略円形状にし
てもよく長方形形状にしてもよい。但し、Ｐ+ 型領域２
０をエミッタ領域５を横切るような構成とする場合にお
いては、この横切る領域における電圧降下が大きくなる
場合が考えられる。このため、エミッタ領域５を横切る
部分が少なめになる構成としてＰ+ 型領域２０を形成す
るのが好ましい。
【００３４】（第２実施形態）本実施形態におけるＩＧ
ＢＴの模式図を図１１に示す。なお、ＩＧＢＴの基本構
成については概ね第１実施形態と同様であるため、第１
実施形態と異なる部分についてのみ説明する。すなわ
ち、各基本セルに形成されたディープＰウェル３の終端
部に、チャネルＰウェル４よりも高濃度かつ幅広のＰ+
型領域２０を形成している点においては第１実施形態と
同様であるが、このＰ+ 型領域２０について隣り合う各
基本セル間で互いに連結させている点で第１実施形態と
異なる。
ＢＴの模式図を図１１に示す。なお、ＩＧＢＴの基本構
成については概ね第１実施形態と同様であるため、第１
実施形態と異なる部分についてのみ説明する。すなわ
ち、各基本セルに形成されたディープＰウェル３の終端
部に、チャネルＰウェル４よりも高濃度かつ幅広のＰ+
型領域２０を形成している点においては第１実施形態と
同様であるが、このＰ+ 型領域２０について隣り合う各
基本セル間で互いに連結させている点で第１実施形態と
異なる。
【００３５】つまり、本実施形態においては各基本セル
間におけるＰ+ 型領域２０を連結させることによって、
セル領域側とその外部側とを完全に分離している。これ
により、セル領域の外部側における正孔の流れを略完全
にＰ+ 型領域２０に引き抜くことができ、より完全にセ
ル終端部における正孔がセル終端部近傍のセル領域に流
れていくことを防ぐことができる。これにより、セル終
端部における正孔流量を少なくすることができ、ラッチ
アップ耐量の向上を図ることができる。
間におけるＰ+ 型領域２０を連結させることによって、
セル領域側とその外部側とを完全に分離している。これ
により、セル領域の外部側における正孔の流れを略完全
にＰ+ 型領域２０に引き抜くことができ、より完全にセ
ル終端部における正孔がセル終端部近傍のセル領域に流
れていくことを防ぐことができる。これにより、セル終
端部における正孔流量を少なくすることができ、ラッチ
アップ耐量の向上を図ることができる。
【００３６】なお、本実施形態における製造工程手順は
第１実施形態と同様であるが、Ｐ+型領域２０の形状が
異なるため、図４に示す工程において用いるマスクの形
成を図１１に示したＰ+ 型領域２０に合わせたものにす
る必要がある。 （第３実施形態）本実施形態におけるＩＧＢＴの製造工
程を図１２〜図１８に模式的に示す。本実施形態におけ
るＩＧＢＴの製造工程において第１実施形態と主に異な
る点は、第１実施形態においてはゲート電極７を形成す
る以前にラッチアップ耐量を向上させるためのＰ+ 型領
域２０を形成しているが、本実施形態においてはゲート
電極７形成後にＰ+ 型領域２０を形成することである。
第１実施形態と同様であるが、Ｐ+型領域２０の形状が
異なるため、図４に示す工程において用いるマスクの形
成を図１１に示したＰ+ 型領域２０に合わせたものにす
る必要がある。 （第３実施形態）本実施形態におけるＩＧＢＴの製造工
程を図１２〜図１８に模式的に示す。本実施形態におけ
るＩＧＢＴの製造工程において第１実施形態と主に異な
る点は、第１実施形態においてはゲート電極７を形成す
る以前にラッチアップ耐量を向上させるためのＰ+ 型領
域２０を形成しているが、本実施形態においてはゲート
電極７形成後にＰ+ 型領域２０を形成することである。
【００３７】なお、図１２〜図１８において（ａ）はＩ
ＧＢＴの上面模式図を示し、（ｂ）は（ａ）におけるＹ
−Ｙ矢視断面図を示す。また、これらの図における上面
模式図（ａ）についてのハッチングは、それぞれ（ｂ）
に示すハッチングに対応している。以下、図１２〜図１
８に基づきＩＧＢＴの製造工程手順を説明する。 〔図１２に示す工程〕まず、Ｐ型基板１上にＮ- 型エピ
タキシャル層２を成長させた基板を用いて、この基板に
おけるＮ- 型エピタキシャル層２の上面にディープＰウ
ェル３形成予定領域に開口パターンを有するフォトレジ
ストを成膜する。そして、このフォトレジストをマスク
としてボロンイオンを注入し、ディープＰウェル３を選
択的に形成する。
ＧＢＴの上面模式図を示し、（ｂ）は（ａ）におけるＹ
−Ｙ矢視断面図を示す。また、これらの図における上面
模式図（ａ）についてのハッチングは、それぞれ（ｂ）
に示すハッチングに対応している。以下、図１２〜図１
８に基づきＩＧＢＴの製造工程手順を説明する。 〔図１２に示す工程〕まず、Ｐ型基板１上にＮ- 型エピ
タキシャル層２を成長させた基板を用いて、この基板に
おけるＮ- 型エピタキシャル層２の上面にディープＰウ
ェル３形成予定領域に開口パターンを有するフォトレジ
ストを成膜する。そして、このフォトレジストをマスク
としてボロンイオンを注入し、ディープＰウェル３を選
択的に形成する。
【００３８】〔図１３に示す工程〕次に、Ｎ- 型エピタ
キシャル層２の表面を酸化してゲート酸化膜６ａを形成
する。そして、このゲート酸化膜６ａ上に高濃度にドー
ピングされたポリシリコンを堆積し、略Ｈ型形状（長方
形形状の長手方向端部を幅広にした形状）の空洞パター
ンを有するゲート電極７を形成する。
キシャル層２の表面を酸化してゲート酸化膜６ａを形成
する。そして、このゲート酸化膜６ａ上に高濃度にドー
ピングされたポリシリコンを堆積し、略Ｈ型形状（長方
形形状の長手方向端部を幅広にした形状）の空洞パター
ンを有するゲート電極７を形成する。
【００３９】〔図１４に示す工程〕この後、このゲート
電極７をマスクにしてボロンイオンを注入し、これを拡
散させてチャネルＰウェル４及び周辺領域３０を形成す
る。なお、この周辺領域３０は、ゲート電極７の形状を
後工程においてＰ+ 型領域２０を形成できる形状を採用
しているために形成されるものであり、この周辺領域３
０はチャネルＰウェル４の役割とは何ら関係ない。
電極７をマスクにしてボロンイオンを注入し、これを拡
散させてチャネルＰウェル４及び周辺領域３０を形成す
る。なお、この周辺領域３０は、ゲート電極７の形状を
後工程においてＰ+ 型領域２０を形成できる形状を採用
しているために形成されるものであり、この周辺領域３
０はチャネルＰウェル４の役割とは何ら関係ない。
【００４０】〔図１５に示す工程〕そして、フォトリソ
グラフィによりＰ+ 型領域２０形成予定領域及びディー
プＰウェル３の一部に開口パターンを有するフォトレジ
ストを成膜して、このフォトレジストをマスクにしてボ
ロンイオンを注入する。そして、このボロンイオンを拡
散させて高濃度のＰ+ 型領域２０を形成するとともに、
ディープＰウェル３の一部を高濃度にして高濃度Ｐ+ 型
領域１０を形成する。なお、Ｐ+ 型領域２０は高濃度Ｐ
+ 型領域１０と連続しており、ＩＧＢＴの実動作時にお
いては、Ｐ+型領域２０から吸引された正孔のは主にこ
の高濃度Ｐ+ 型領域１０を介してエミッタ電極８へ流れ
る。
グラフィによりＰ+ 型領域２０形成予定領域及びディー
プＰウェル３の一部に開口パターンを有するフォトレジ
ストを成膜して、このフォトレジストをマスクにしてボ
ロンイオンを注入する。そして、このボロンイオンを拡
散させて高濃度のＰ+ 型領域２０を形成するとともに、
ディープＰウェル３の一部を高濃度にして高濃度Ｐ+ 型
領域１０を形成する。なお、Ｐ+ 型領域２０は高濃度Ｐ
+ 型領域１０と連続しており、ＩＧＢＴの実動作時にお
いては、Ｐ+型領域２０から吸引された正孔のは主にこ
の高濃度Ｐ+ 型領域１０を介してエミッタ電極８へ流れ
る。
【００４１】〔図１６に示す工程〕次いで、フォトリソ
グラフィによりエミッタ領域５形成予定領域に開口パタ
ーンを有するをフォトレジストを成膜して、このフォト
レジストをマスクにしてリンイオンを注入する。そし
て、このリンイオンを拡散させてＮ+ 型拡散層からなる
エミッタ領域５を形成する。
グラフィによりエミッタ領域５形成予定領域に開口パタ
ーンを有するをフォトレジストを成膜して、このフォト
レジストをマスクにしてリンイオンを注入する。そし
て、このリンイオンを拡散させてＮ+ 型拡散層からなる
エミッタ領域５を形成する。
【００４２】〔図１７に示す工程〕続いて、ウェハ全面
に層間絶縁膜６ｂを形成したのちに、エミッタ領域５、
チャネルＰウェル４及びＰ+ 型領域４０とオーミック接
触を形成するためのコンタクトホールをこの層間絶縁膜
６ｂに選択的に形成する。なお、ゲート電極７形成後に
Ｐ+ 型領域２０を形成しているため、Ｐ+ 型領域２０上
にはゲート電極７が形成されていない。このため、Ｐ+
型領域２０上の層間絶縁膜６ｂを除去して、Ｐ+ 型領域
２０においてもオーミック接触が行われるようにする。
に層間絶縁膜６ｂを形成したのちに、エミッタ領域５、
チャネルＰウェル４及びＰ+ 型領域４０とオーミック接
触を形成するためのコンタクトホールをこの層間絶縁膜
６ｂに選択的に形成する。なお、ゲート電極７形成後に
Ｐ+ 型領域２０を形成しているため、Ｐ+ 型領域２０上
にはゲート電極７が形成されていない。このため、Ｐ+
型領域２０上の層間絶縁膜６ｂを除去して、Ｐ+ 型領域
２０においてもオーミック接触が行われるようにする。
【００４３】〔図１８に示す工程〕その後、スパッタ法
により数ミクロンの金属膜を堆積させてエミッタ電極８
を形成する。そして、Ｐ型基板１の裏面に金属膜を蒸着
してコレクタ電極９を形成する。これにより、ＩＧＢＴ
が完成する。このように、ディープＰウェル３とは別々
にＰ+ 型領域２０を形成することもできる。そして、デ
ィープＰウェル３と別工程にてＰ+ 型領域２０を形成し
ているため、ディープＰウェル３の濃度に依存すること
なく、Ｐ+ 型領域２０の濃度をより高濃度のものにする
ことができる。
により数ミクロンの金属膜を堆積させてエミッタ電極８
を形成する。そして、Ｐ型基板１の裏面に金属膜を蒸着
してコレクタ電極９を形成する。これにより、ＩＧＢＴ
が完成する。このように、ディープＰウェル３とは別々
にＰ+ 型領域２０を形成することもできる。そして、デ
ィープＰウェル３と別工程にてＰ+ 型領域２０を形成し
ているため、ディープＰウェル３の濃度に依存すること
なく、Ｐ+ 型領域２０の濃度をより高濃度のものにする
ことができる。
【００４４】これにより、Ｐ+ 型領域の濃度をより高濃
度にすることができ、このＰ+ 型領域での正孔の引き抜
きをより容易にすることができる。 （他の実施形態）なお、上記実施形態においては本発明
をＩＧＢＴに適用したものを示したが、ＩＧＢＴに代え
てＤＭＯＳトランジスタに適用することもできる。例え
ば、素子のブレークダウン時において、セル終端部での
電流密度の増加を抑制し、寄生動作の発生を抑制するこ
とができる。
度にすることができ、このＰ+ 型領域での正孔の引き抜
きをより容易にすることができる。 （他の実施形態）なお、上記実施形態においては本発明
をＩＧＢＴに適用したものを示したが、ＩＧＢＴに代え
てＤＭＯＳトランジスタに適用することもできる。例え
ば、素子のブレークダウン時において、セル終端部での
電流密度の増加を抑制し、寄生動作の発生を抑制するこ
とができる。
【図１】第１実施形態におけるＩＧＢＴの上面模式図で
ある。
ある。
【図２】（ａ）は、図１におけるＡ−Ａ矢視断面図、
（ｂ）は図１におけるＢ−Ｂ矢視断面図、（ｃ）は図１
におけるＣ−Ｃ矢視断面図である。
（ｂ）は図１におけるＢ−Ｂ矢視断面図、（ｃ）は図１
におけるＣ−Ｃ矢視断面図である。
【図３】ＩＧＢＴにおける正孔の流れを示す模式図であ
る。
る。
【図４】図１におけるＩＧＢＴの製造工程を示す図であ
る。
る。
【図５】図４に続くＩＧＢＴの製造工程を示す図であ
る。
る。
【図６】図５に続くＩＧＢＴの製造工程を示す図であ
る。
る。
【図７】図６に続くＩＧＢＴの製造工程を示す図であ
る。
る。
【図８】図７に続くＩＧＢＴの製造工程を示す図であ
る。
る。
【図９】図８に続くＩＧＢＴの製造工程を示す図であ
る。
る。
【図１０】図９に続くＩＧＢＴの製造工程を示す図であ
る。
る。
【図１１】第２実施形態におけるＩＧＢＴの上面模式図
である。
である。
【図１２】図１１におけるＩＧＢＴの製造工程を示す図
である。
である。
【図１３】図１２に続くＩＧＢＴの製造工程を示す図で
ある。
ある。
【図１４】図１３に続くＩＧＢＴの製造工程を示す図で
ある。
ある。
【図１５】図１４に続くＩＧＢＴの製造工程を示す図で
ある。
ある。
【図１６】図１５に続くＩＧＢＴの製造工程を示す図で
ある。
ある。
【図１７】図１６に続くＩＧＢＴの製造工程を示す図で
ある。
ある。
【図１８】図１７に続くＩＧＢＴの製造工程を示す図で
ある。
ある。
【図１９】従来におけるＩＧＢＴの模式図であって、
（ａ）はＩＧＢＴの上面模式図、（ｂ）は（ａ）のＤ−
Ｄ矢視断面図である。
（ａ）はＩＧＢＴの上面模式図、（ｂ）は（ａ）のＤ−
Ｄ矢視断面図である。
【図２０】図１９に示すＩＧＢＴの作動を示す説明図で
ある。
ある。
【図２１】図１９に示すＩＧＢＴの回路模式図である。
【図２２】図１９に示すＩＧＢＴの正孔の流れを示す説
明図である。
明図である。
１…Ｐ型基板、２…Ｎ- 型エピタキシャル層、３…ディ
ープＰウェル、４…チャネルＰウェル、５…エミッタ領
域、６ａ…ゲート酸化膜、６ｂ…層間絶縁膜、７…ゲー
ト電極、８…エミッタ電極、９…コレクタ電極、１０…
高濃度Ｐ+ 型領域、２０…Ｐ+ 型領域。
ープＰウェル、４…チャネルＰウェル、５…エミッタ領
域、６ａ…ゲート酸化膜、６ｂ…層間絶縁膜、７…ゲー
ト電極、８…エミッタ電極、９…コレクタ電極、１０…
高濃度Ｐ+ 型領域、２０…Ｐ+ 型領域。
Claims (6)
- 【請求項１】 第１導電型の第１半導体層（１）と、 前記第１半導体層（１）上に形成された第２導電型の第
２半導体層（２）と、 前記第２半導体層（２）内の表層部に形成されるととも
に、前記第２半導体層（２）表面に接合部が終端するよ
うに部分的に形成された第１導電型の第３半導体層
（４）と、 前記第３半導体層（４）の中央部に形成されるととも
に、この第３半導体層（４）よりも高濃度に形成された
第１導電型の第４半導体層（３、２０）と、 前記第３半導体層（４）内の表層部に形成されるととも
に、前記第３半導体層（４）表面に接合部が終端するよ
うに部分的に形成された第２導電型の第５半導体層
（５）と、 前記第２半導体層（２）と第５半導体層（５）間におけ
る前記第３半導体層（４）をチャネル領域として、少な
くともこのチャネル領域上に絶縁膜（６ａ）を介して形
成されたゲート電極（７）と、 前記第５半導体層（５）及び前記第４半導体層（３、２
０）に接触部を有するエミッタ電極（８）と、 前記第１半導体層（１）を介してコレクタ電流を供給す
るコレクタ電極（９）とを備え、 前記ゲート電極（７）への電圧印加により前記チャネル
領域を介して前記エミッタ電極（８）、コレクタ電極
（９）間に電流が流れるセル領域が形成されてなる絶縁
ゲート型電界効果トランジスタであって、 前記第４半導体層（３、２０）は、前記セル領域内にお
いて平面的に見て略長方形形状の第１の領域（３）と、
前記セル領域外において前記第１の領域（３）よりも幅
広な第２の領域（２０）とを有していることを特徴とす
る絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 前記第２の領域（２０）は、前記ゲート
電極（７）の下層部にまで延在して形成されていること
を特徴とする請求項１に記載の絶縁ゲート型電界効果ト
ランジスタ。 - 【請求項３】 前記第２の領域（２０）は前記第１の領
域（３）から所定角度を以て広がるように形成されてい
ることを特徴とする請求項１又は２に記載の絶縁ゲート
型電界効果トランジスタ。 - 【請求項４】 前記第２の領域（２０）は、隣接するセ
ル領域に形成されている第２の領域と接続形成されてい
ることを特徴とする請求項１乃至３のいずれか１つに記
載の絶縁ゲート型電界効果トランジスタ。 - 【請求項５】 第１導電型の半導体基板（１）表面に形
成された第２導電型層（２）の表層部に高濃度の第１導
電型の半導体層（３、２０）を形成する工程と、 前記第２導電型層（２）の表層部に前記半導体層（３、
２０）よりも幅広な第１導電型ウェル層（４）を形成す
る工程と、 前記ウェル層（４）の表面に、その接合部が終端するよ
うに第２導電型領域（５）を形成する工程と、 前記第２導電型層（２）と前記第２導電型領域（５）間
における前記ウェル層（４）の表層部をチャネル領域と
して、少なくともこのチャネル領域上にゲート絶縁膜
（６ａ）を介してゲート電極（７）を形成する工程と、 前記第２導電型領域（５）及び前記半導体層（３、２
０）に接触部を有するエミッタ電極（８）を形成する工
程と、 前記半導体基板（１）を介してコレクタ電流を供給する
コレクタ電極（９）を形成する工程とを備え、 前記ゲート電極（７）への電圧印加により前記チャネル
領域を介して前記エミッタ電極（８）、コレクタ電極
（９）間に電流が流れるセル領域を形成してなる絶縁ゲ
ート型電界効果トランジスタの製造方法において、 前記半導体層（３、２０）を、前記セル領域内において
は平面的に見て略長方形形状な第１の領域（３）として
形成し、前記セル領域外においては前記第１の領域
（３）よりも幅広な第２の領域（２０）として形成する
ことを特徴とする絶縁ゲート型電界効果トランジスタの
製造方法。 - 【請求項６】 前記半導体層（３、２０）を形成する工
程は、前記第１の領域（３）及び前記第２の領域（２
０）の形成予定領域に開口部を有するマスクを用いるこ
とにより前記第１の領域（３）と前記第２の領域（２
０）とを共に形成することを特徴とする請求項５に記載
の絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03226597A JP3692684B2 (ja) | 1997-02-17 | 1997-02-17 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| US08/993,405 US6281546B1 (en) | 1997-02-17 | 1997-12-18 | Insulated gate field effect transistor and manufacturing method of the same |
| DE69840011T DE69840011D1 (de) | 1997-02-17 | 1998-02-06 | e und Verfahren zu dessen Herstellung |
| EP98102097A EP0859415B1 (en) | 1997-02-17 | 1998-02-06 | Insulated gate field effect transistor and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03226597A JP3692684B2 (ja) | 1997-02-17 | 1997-02-17 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229191A true JPH10229191A (ja) | 1998-08-25 |
| JP3692684B2 JP3692684B2 (ja) | 2005-09-07 |
Family
ID=12354185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03226597A Expired - Fee Related JP3692684B2 (ja) | 1997-02-17 | 1997-02-17 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6281546B1 (ja) |
| EP (1) | EP0859415B1 (ja) |
| JP (1) | JP3692684B2 (ja) |
| DE (1) | DE69840011D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579652B2 (en) | 2003-07-11 | 2009-08-25 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having a high withstand voltage |
| WO2012060248A1 (ja) * | 2010-11-01 | 2012-05-10 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9921068D0 (en) * | 1999-09-08 | 1999-11-10 | Univ Montfort | Bipolar mosfet device |
| CN100468626C (zh) * | 2001-08-30 | 2009-03-11 | 夏普株式会社 | 半导体器件的制造方法 |
| TWI291734B (en) * | 2002-01-17 | 2007-12-21 | Macronix Int Co Ltd | MOSFET with low junction capacitance |
| JP5586546B2 (ja) * | 2011-03-23 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672407A (en) | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| US4809045A (en) | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| US4801986A (en) | 1987-04-03 | 1989-01-31 | General Electric Company | Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method |
| EP0661755A1 (en) | 1993-12-28 | 1995-07-05 | AT&T Corp. | High voltage semiconductor device having improved electrical ruggedness and reduced cell pitch |
-
1997
- 1997-02-17 JP JP03226597A patent/JP3692684B2/ja not_active Expired - Fee Related
- 1997-12-18 US US08/993,405 patent/US6281546B1/en not_active Expired - Lifetime
-
1998
- 1998-02-06 DE DE69840011T patent/DE69840011D1/de not_active Expired - Lifetime
- 1998-02-06 EP EP98102097A patent/EP0859415B1/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579652B2 (en) | 2003-07-11 | 2009-08-25 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having a high withstand voltage |
| WO2012060248A1 (ja) * | 2010-11-01 | 2012-05-10 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2012099601A (ja) * | 2010-11-01 | 2012-05-24 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US9006745B2 (en) | 2010-11-01 | 2015-04-14 | Sumitomo Electric Industries, Ltd. | Semiconductor device and fabrication method thereof |
| US9443960B2 (en) | 2010-11-01 | 2016-09-13 | Sumitomo Electric Industries, Ltd. | Semiconductor device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0859415A3 (en) | 1999-03-31 |
| JP3692684B2 (ja) | 2005-09-07 |
| EP0859415B1 (en) | 2008-09-17 |
| DE69840011D1 (de) | 2008-10-30 |
| US6281546B1 (en) | 2001-08-28 |
| EP0859415A2 (en) | 1998-08-19 |
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