JPH0283982A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電界効果型トランジスタ（ＭＯＳＦＥＴ）に
係り、特に寄生バイポーラ効果を抑制したＭＯＳＦＥＴ
に係る。

（従来の技術） ＭＯＳＦＥＴは、従来より種々の型式のものが知られて
いる。しかし、その多くは、寄生バイポーラを含み、誤
作動する可能性を何している。例えば、ｐ型導電性の基
板を有する伝導度変調型のＭＯＳＦＥＴ、謂ゆるＩＧＢ
Ｔは、ｐ型導電性の基板とこれに接合するｎＱドレイン
領域とによる伝導度変調を利用するため、高耐圧であり
ながら、オン抵抗が低いと云う優れた特性を備えている
が、その反面、寄生バイポーラとして寄生サイリスクを
含み、このためラッチアップし易いという欠点を何して
いる。

」二連の如き欠点に鑑み、ソース領域をｎ型導電体に代
えてワイドギャップ半導体（狭禁制帯半導体）或いはシ
ョットキー金属により構成することが従来より考えられ
ており、これは、例えば、特開昭６１−８０８７５号公
報に示されている。このＭＯＳＦＥＴは第１１図に示さ
れている。

第１１図に於て、１はｐ″型のアノード領域を、２はｎ
型のドレイン領域を、３はｐ型のチャネル領域を、４は
ワイドギャップ半導体或いはショットキー金属により構
成されたソース領域を、５はゲート酸化膜を、６はゲー
ト電極を、７はソース電極を、８はドレイン電極を各々
示している。このＭＯＳＦＥＴに於ては、ソース領域４
とチャネル領域３とトルイン領域２とによる寄生ｎｐｎ
トランジスタの直流電流増幅率が小さくなり、ラッチア
ップし難くなるという利点が得られる。

（発明が解決しようとする課題） しかし、上述の如きＭＯＳＦＥＴに於ては、ゲート酸化
膜５は、チャネル領域３等を構成するＳｉ基板とこれと
は熱膨張率が異なる祠料により構成されているソース領
域４の部分とを横切って延在しているため、該両者の熱
膨張率差に起因して生じるストレスを受け、図にて符号
Ａ或いはＢにて示されている部分に小製を生じ易い。こ
のため製造歩留りが悪いという欠点がある。また、この
ＭＯＳＦＥＴに於ては、ソース領域４より見れば、これ
がゲート酸化膜５の下方にまで回り込んだ形態をなして
おり、この形態のソース領域４を形成する製造方法に適
当なものがないという不具合がある。

（発明の目的） 本発明は、上述の如き問題及び不具合に鑑み、寄生バイ
ポーラ効果を抑制するという所期の目的を達成した上で
、ゲート酸化膜にストレスを与えることがなく、しかも
生産性に優れたＭＯＳによる電界効果型トランジスタを
提供することを目的としている。

（課題を解決するための手段） ｌｘ述の如き目的を達成するために、本発明による電界
効果型トランジスタは、ドレイン領域を（Ｗ成する第一
の導電型の半導体基板と、前記半導体基板の表面より入
り込んで設けられたゲート電極と、前記ゲート電極の表
面を被覆する絶縁酸化膜と、前記半導体基板の前記表面
より前記ゲート電極の側部及び底部を取囲んで延在する
第二の導電型のチャネル領域と、前記チャネル領域にシ
ョットキー接合或いはオーミック接合する金属或いはシ
リサイド製のソース電極とを有していることを特徴とし
ている。

（実施例） 以下に添付の図を参照して本発明を実施例について詳細
に説明する。

第１図乃至第５図は本発明によるＭＯＳによる電界効果
型１〜ランジスタの一つの実施例を示している。これら
の図に於て、１０は主としてｎＱのドルイン領域を構成
するＳｉ製の半導体基板（ドレイン領域）を、１２は半
導体基板１０の図にて下面、即ち底面に接合するｐ＋型
のアノード領域を、１４はアノード領域１２に接合して
設けられたドレイン電極を、１６はゲート酸化膜（絶縁
膜）１８により被覆されたゲート電極を、２０はｐ＋型
のチャネル領域を、２２はこれ自体がソース領域をなす
ソース電極を各々示しており、ソース電極２２は金属或
いはシリサイドにより構成されている。

ゲート電極１６は半導体基板１０の図にて上面（主面）
より入り込んで設けられており、その外表面をゲート酸
化膜１８により被覆されている。

チャネル領域２０は、ゲート電極１６の側方及び底部を
取囲んで延在しており、ゲート電極１６の符−シ・１６
ａにて示されている角部にドレイン電圧が集中すること
を防止している。

ソース電極２２は、チャネル領域２０とショットキー接
合し、これ自身ソース領域として作動するようになって
いる。

チャネル領域２０の一部にはソース電極２２と良好な電
気接続、即ちオーミック接合を取るために高濃度のｐ＋
領域２４が形成されている。

なお、ゲート酸化膜１８は後述するように、ポリシリコ
ン酸化膜と基板１０を酸化したゲート酸化膜１８′とか
ら構成されている。

」二連の（を成に於て、ゲート電極１６と前記ショット
キー接合間のゲート酸化膜１８′は界面準位の発生を抑
制するために半導体基板１０を熱酸化して得られた酸化
膜であることが好ましく、これは後述の製造工程から得
られる。

尚、第３図乃至第５Ｎに於て、２６はゲート用配線電極
を、２８はフィールド酸化膜を各々示している。

第６−１図はゲート電極Ｖｇｓがしきい値電圧Ｖｔｈ以
下で、ドレイン電圧Ｖｄｓが容態」二の時、即ちオフ状
態時における空乏層Ｄｅの様子を示しており、また第６
−２図は第６−１図に於てＣ−Ｃにより示されている如
きゲート電極１６に沿うチャネル領域２０とドレイン領
域１０とのポテンシャルを示している。ドレイン電圧Ｖ
ｄｓはチャネル領域２０と半導体基板１０とのｐｎ接合
にかかり、これによってドレイン−ゲート間の電界が弱
められ、高耐圧化が図られる。

特に、電界集中に弱いゲートエツジ１６ａは、本発明に
よる電界効果型トランジスタに於ては、チャネル領域２
０により完全に覆われているため、これに高いドレイン
電圧Ｖｄｓが印加されることがない。このことは半導体
デバイスの高耐圧化、ゲート酸化膜１８−の薄化による
低オン抵抗化、高ｇｍ化のために有利である。

第７−１図はゲート電圧Ｖｇｓがしきい値電圧ＶＬｈ以
上になった時の状態、即ちオン状態を示しており、また
第７−２図はその時のチャネル領域とドレイン領域の間
のポテンシャルを示している。

ゲート電圧Ｖｇｓがしきい値電圧ｖｔｈ以」−になると
、チャネル領域２０のうちゲート酸化膜１８″を介して
ゲート電極１６に沿って延在する部分が反転し、これが
反転層Ｉｎをなし、電子がソース電極２２よりその反転
層Ｉｎを通過してドレイン領域１０へと流れ出すように
なる。更にこの時にはアノード領域１２よりホールがド
レイン領域１０へ注入されるようになる。ドレイン領域
１０にｔｔ人されたホールはドレイン領域１０内にて伝
導度変調を生じ、該半導体デバイスのオン抵抗を減少せ
しめるようになる。

このホールはドレイン領域１０内にてこのドレイン領域
１０に於ける電子と再結合して一部は消滅するが、残り
はチャネル領域２０に達し、ホール電流としてソース電
極２２へ流れ込むようになる。しかし、本発明による半
導体デバイスに於ては、ソース電極２２とチャネル領域
２０との間にはショットキー接合或いはオーミック接合
しか存在しないので、ここに寄生ｎｐｎ）ランジスタは
存在しない。従って、ラッチアップ現象は生じない。

本発明による半導体デバイスに於て、ソース電極２２と
チャネル領域２０とがショットキー接合している場合の
等価回路は第８−１図に示されており、前記両者がオー
ミック接合している場合の等価回路は第８−２図に示さ
れている。

いずれに於ても本発明による半導体デバイスに於ては、
」二連の如き伝導度変調効果を有効に利用することがで
きるので、オン抵抗が極めて低いものになる。

次に第９図（ａ）〜（１０を用いて第１図に示されてい
る如き本発明によるＭＯＳＦＥＴの製造手順の一例につ
いて説明する。尚、ここではドレイン電圧が４００Ｖ程
度のＩＧＢＴの製造方法について説明する。

（ａ）図に示されている如く、先ず電気抵抗値が０．５
Ωｃｍ程度のｐ＋基板（アノード領域１２）上にｎ型エ
ピタキシャル結晶層（電気抵抗値２０Ωｃｍ、厚さ５０
μｍ）を成長させ、これに周囲のガードリンク用のｐ＋
拡散層（２４）を厚さ１０μｍ程度に形成し、更にデバ
イス形成予定部の酸化＋ｉ、を除去した後に、薄い、例
えば厚さが２００人程度のＳｉｏ２膜（２８）を成長さ
せる。尚、ｎ型エピタキシャル結晶層は半導体基板（１
０）となり、その多くはドレイン領域をなす。

次に（ｂ）図に示されている如く、上述のＳｉＯ２膜の
上にＳｉ３Ｎ４を堆積し、溝掘り用のエツチングパター
ンを作る。

次に（Ｃ）図に示されている如く、リアクティブイオン
エツチングによりエピタキシャル結合層（１０）に垂直
な溝Ｈを形成する。この溝の深さは３μｍ程度であって
よい。

次に（ｄ）図に示されている如く、その溝の内面を酸化
してゲート酸化膜（１８−）を成長される。

このゲート酸化膜の厚さは５００人程度であってよい。

次に（ｅ）図に示されている如く、ｎＱにドープした多
結晶ＳＬをＬＰＣＤ法により４μｍ程度に成長させ、こ
の後に再びリアクティブイオンエツチング法により前記
溝部とその周辺の配線だけを残して前記多結晶Ｓｉをエ
ツチング除去する。前記溝の周辺にはＳｉ３Ｎ４膜が存
在しているため、このＳｉ３Ｎ４膜が露出すると、自動
的にエツチングか止まる。前記溝部の周辺の多結晶Ｓｉ
はゲート用配線電極との電気接続のために必要であるか
らフォトレジストによりエツチングされないように被葭
されている。これにより図示されている如く溝部に多結
晶Ｓｉによるゲート電極（１６）か形成される。

次に（１’）図に示されている如く、ゲート電極（１６
）を構成する多結晶Ｓｉの表面を熱酸化する。この酸化
はソース電極（２２）との電気絶縁を充分に取る目的の
他に、次の工程に於けるエツチングによって失われない
ように少し厚めに形成されることが好ましい。この厚さ
は１μｍ程度であってよい。Ｓｉ３Ｎ４膜の下は酸化さ
れないので（ａ）図に於ける工程にて作られた５ｉ０２
の酸化膜（厚さ２００人）が維持される。

次に（ｇ）図に示されている如く、Ｓｉ３Ｎ４膜を除去
し、更にその下の酸化膜ＳｉＯ□も除去する。

次に（ｈ）図に示されている如く、酸化膜の除去により
露出したゲート電極（１６）の周りの５ｉ（１０）表面
を選択エツチングによってエッチバックし、溝に形成し
たゲート酸化膜（１８−）を外部に充分露呈させる。

次に（ｊ）図に示されている如く、エピタキシャル結晶
層（１０）の表面にボロンをイオン注入してチャネル領
域（２０）を形成する。このチャネル領域（２０）の表
面濃度はしきい値電圧に応じて適宜選択されればよく、
又その拡散深さは丁度ゲート電極（１６）の底部側の角
部が囲繞されるように設定されればよ（、これは例えば
２．５μｍ程度であってよい。

次に（Ｊ）図に示されている如く、チャネル領域（２０
）の一部にオーミック接合をとるために比較的浅いｐ＋
拡散領域（２４）を形成する。このｐ＋拡散領域（２４
）の厚さは１μｍ程度であってよい。

最後に（ｋ）図に示されている如く、ゲート電極（１６
）Ｊ二の酸化膜（１８）にコンタクト用の孔（３０）を
明け、またチャネル領域（２０）上に直接ソース領域と
なる金属を蒸着し、ソース電極（２２）を形成する。こ
のソース電極（２２）の形成に際しては、ソース電極を
構成する金属が可及的にＳｉへ拡散しないように注意す
べきである。

ソース電極（２２）をなす金属はチャネル領域（２０）
に対しショットキー接合或いはオーミック接合のいずれ
かの接合でもよいが、この接合の遷移領域、即ち金属の
拡散厚さができるだけ薄くなるようにすることが重要で
ある。即ち、ソース電極（２２）を構成する金属によっ
ては、ＡＩの如く、ドーパントとして作用するものがあ
り、前記遷移領域が厚くなると、しきい値電圧が上昇す
ることになり、ドレイン−ソース間電圧にオフセット電
圧が生じる原因になるからである。

」二連の如き製造方法に於て、ソース電極となる金属は
金属に代えてシリサイドであって良いことは充分に理解
されよう。そして、」二連の製造方法からして、本発明
による半導体デバイスは製造され易く、しかも側部のゲ
ート酸化膜が感知レバーになることがないため、これが
ストレスに対し強いことは容易に理解されよう。

第１０図は本発明による電界効果型トランジスタの他の
実施例を示している。尚、第１０図に於て、第１図に対
応する部分は第１図に付した符号と同一の符号により示
されている。この実施例に於て、上述の実施例と異って
いるところは、ｐ゛アノード領域１２に代えてこの部分
がｎ＋基板３２により構成されている。

この実施例に於ても、ソース電極２２は金属或いはシリ
サイドにより（１４成されていて、これはドレイン領域
２０に対しショットキー接合或いはオーミック接合して
いるので、寄生バイポーラトランジスタが存在しない。

従って、従来のＭＯＳＦＥＴに比して、ｄｖ／ｄｔ耐量
の低下やアバランシェ耐量（サージ耐量）の低下が回避
されるようになる。

（発明の効果） 上述の如く、本発明によるＭＯＳの電界効果型ｌ・ラン
ジスタに於ては、ゲート電極が半導体基板に埋込まれた
如き形態にて設けられ、このゲート電極の周囲からその
底部のゲートエツジ部分を回り込むようにしてチャネル
領域が形成され、そしてゲート電極の側部に金属或いは
シリサイド製のソース電極か配設されているため、寄生
バイポーラトランジスタが存在しなくなり、ドレイン−
ゲート間耐圧が向−１ニし、ラッチアップし難くなり、
又ｄＶ／ｄＬ耐計及びアバランシェ耐量が改善されるよ
うになる。又この本発明による電界効果型トランジスタ
は、その構造からして極めて精度よく、しかも容易に製
造され、そのうえゲート酸化膜にストレスか作用するこ
とがなく、製造歩留り性にも優れている。

【図面の簡単な説明】

第１図は本発明による電界効果型トランジスタの一つの
実施例を示す縦断面図、第２図は第１図の符号Ｘにより
囲まれた領域を拡大して示す縦断面図、第３図は本発明
による電界効果型トランジスタの平面図、第４図は第３
図の線ＩＶ−ＴＶに沿う断面図、第５図は第３図の線■
−■に沿う断面図、第６−１図は本発明による電界効果
型トランジスタのオフ状態を示す断面図、第６−２図は
その時のポテンシャルを示すエネルギバンド図、第７〜
１図は本発明による電界効ＵＪ！：型トランジスタのオ
ン状態時について示す断面図、第７−２図はその時のポ
テンシャルについて示すエネルギバンド図、第８−１図
及び第８−２図は各々本発明による電界効果型トランジ
スタの等価回路図、第９図（ａ）〜（ｋ）は本発明によ
る電界効果型トランジスタの製造手順の一例について示
す工程図、第１０図は本発明による電界効果型トランジ
スタの他の一つの実施例について示す断面図、第１１図
は従来より知られている電界効果型トランジスタの一例
について示す断面図である。 １０・・・チャネル領域（半導体基板）１２・・・ｐ＋
アノード領域 １６・・・ゲート電極 １８・・・ゲート酸化膜 ２０・・・チャネル領域 ２２・・ソース電極 ３２・・・ｎ“基板 特許出願人　　日産自動車株式会社

Claims (1)

【特許請求の範囲】
1. １、ドレイン領域を構成する第一の導電型の半導体基板
   と、前記半導体基板の表面より入り込んで設けられたゲ
   ート電極と、前記ゲート電極の表面を被覆する絶縁酸化
   膜と、前記半導体基板の前記表面より前記ゲート電極の
   側部及び底部を取囲んで延在する第二の導電型のチャネ
   ル領域と、前記チャネル領域にショットキー接合或いは
   オーミック接合する金属或いはシリサイド製のソース電
   極とを有する電界効果型トランジスタ。