JPH07105496B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH07105496B2 JPH07105496B2 JP1111106A JP11110689A JPH07105496B2 JP H07105496 B2 JPH07105496 B2 JP H07105496B2 JP 1111106 A JP1111106 A JP 1111106A JP 11110689 A JP11110689 A JP 11110689A JP H07105496 B2 JPH07105496 B2 JP H07105496B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は絶縁ゲート型バイポーラトランジスタ（以下
IGBTという）に関し、特にラッチアップ耐量および短絡
耐量の向上に関する。
IGBTという）に関し、特にラッチアップ耐量および短絡
耐量の向上に関する。
第10A図は従来のIGBTの構造を示す平面図、第10B図は第
10A図のＡ−Ａ′線に沿った構造を示す断面図である。
これらの図に示すように、Ｐ型半導体基板１上にN+型バ
ッファ層２が形成され、さらにその上にN-型半導体層３
が形成される。N-型半導体層３上には、２重拡散によ
り、複数のストライプ状のＰ型ウェル領域４が選択的に
形成される。Ｐ型ウェル領域４上には、各々２つずつの
ストライプ状のN+型エミッタ領域５が選択的に形成され
る。N-型半導体層３の表面とN+型エミッタ領域５の表面
との間にあるＰ型ウェル領域４の表面近傍の領域６はチ
ャネル領域として規定される。このチャネル領域６上に
はゲート絶縁膜７が設けられ、その上にゲート電極８が
形成される。ゲート電極８を覆うように絶縁膜９が設け
られ、その上にＰ型ウェル領域４とN+型エミッタ領域５
の両方に電気的に接続するようにエミッタ電極10が形成
される。Ｐ型半導体基板１の裏面にはコレクタ電極11が
形成される。なお、第10A図の平面図は、絶縁膜９とエ
ミッタ電極10の形成前の状態を示している。
10A図のＡ−Ａ′線に沿った構造を示す断面図である。
これらの図に示すように、Ｐ型半導体基板１上にN+型バ
ッファ層２が形成され、さらにその上にN-型半導体層３
が形成される。N-型半導体層３上には、２重拡散によ
り、複数のストライプ状のＰ型ウェル領域４が選択的に
形成される。Ｐ型ウェル領域４上には、各々２つずつの
ストライプ状のN+型エミッタ領域５が選択的に形成され
る。N-型半導体層３の表面とN+型エミッタ領域５の表面
との間にあるＰ型ウェル領域４の表面近傍の領域６はチ
ャネル領域として規定される。このチャネル領域６上に
はゲート絶縁膜７が設けられ、その上にゲート電極８が
形成される。ゲート電極８を覆うように絶縁膜９が設け
られ、その上にＰ型ウェル領域４とN+型エミッタ領域５
の両方に電気的に接続するようにエミッタ電極10が形成
される。Ｐ型半導体基板１の裏面にはコレクタ電極11が
形成される。なお、第10A図の平面図は、絶縁膜９とエ
ミッタ電極10の形成前の状態を示している。
第11図は上記IGBTの１つのセルの等価回路を示す回路図
である。ＮチャネルMOSFET12はチャネル領域６の近傍に
形成されている。また、PNPトランジスタ13はＰ型半導
体基板1,N-型半導体層3,P型ウェル領域４より成り、NPN
トランジスタ14はN-型半導体層3,P型ウェル領域4,N+型
エミッタ領域５より成る。
である。ＮチャネルMOSFET12はチャネル領域６の近傍に
形成されている。また、PNPトランジスタ13はＰ型半導
体基板1,N-型半導体層3,P型ウェル領域４より成り、NPN
トランジスタ14はN-型半導体層3,P型ウェル領域4,N+型
エミッタ領域５より成る。
コレクタ電極11にプラス電位、エミッタ電極10にマイナ
ス電位を印加した状態で、ゲート電極８にプラス電位を
印加することにより、チャネル領域６に形成された反転
層を通じて、電子がN+型エミッタ領域５よりN-型半導体
層３へと流れる。第11図におけるIeはこの様にして流れ
る電子電流を示す。一方、Ｐ型半導体基板１からは少数
キャリアである正孔がN-型半導体層３に注入され、その
一部は上記電子と再結合して消滅し、残りは正孔電流Ih
としてＰ型ウェル領域４を流れる。この様にIGBTは、基
本的にバイポーラ的な動作をし、N-型半導体層３では、
電導度変調の効果により電導度が増大することにより、
従来のパワーMOSFETに比べて低いオン電圧、大きい電流
容量を実現できる利点がある。
ス電位を印加した状態で、ゲート電極８にプラス電位を
印加することにより、チャネル領域６に形成された反転
層を通じて、電子がN+型エミッタ領域５よりN-型半導体
層３へと流れる。第11図におけるIeはこの様にして流れ
る電子電流を示す。一方、Ｐ型半導体基板１からは少数
キャリアである正孔がN-型半導体層３に注入され、その
一部は上記電子と再結合して消滅し、残りは正孔電流Ih
としてＰ型ウェル領域４を流れる。この様にIGBTは、基
本的にバイポーラ的な動作をし、N-型半導体層３では、
電導度変調の効果により電導度が増大することにより、
従来のパワーMOSFETに比べて低いオン電圧、大きい電流
容量を実現できる利点がある。
一方、第11図の等価回路より明らかなように、IGBTセル
にはPNPトランジスタ13,NPNトランジスタ14より成る寄
生のPNPNサイリスタ構造が存在する。両トランジスタ1
3,14が動作状態となり、かつそれぞれの電流増幅率α1,
α２の和が１になったとき寄生サイリスタが導通して、
ラッチアップが起こる。構造上、PNPトランジスタ13の
ベースとなるN-型半導体層３の厚みはキャリア拡散長に
比べ非常に厚いので、α１は比較的小さな値となる。ま
た、NPNトランジスタ14はエミッタ・ベース間が短絡さ
れ、オン状態になりにくい構造となっている。このた
め、通常の動作状態においてはラッチアップは発生せ
ず、IGBTセルはｎチャネルMOSFET12とPNPトランジスタ1
3の複合素子として動作する。この場合にはPNPトランジ
スタ13のベース電流がｎチャネルMOSFET12によって制御
されることになるので、ゲート電極８に加える制御信号
によってコレクタ電極11から流入する主電流ICを制御す
ることが可能となる。なお、エミッタ電極10に流れる電
流をIEとすると、 IC＝IE＝Ie＋Ih …（１） の関係が成り立つ。
にはPNPトランジスタ13,NPNトランジスタ14より成る寄
生のPNPNサイリスタ構造が存在する。両トランジスタ1
3,14が動作状態となり、かつそれぞれの電流増幅率α1,
α２の和が１になったとき寄生サイリスタが導通して、
ラッチアップが起こる。構造上、PNPトランジスタ13の
ベースとなるN-型半導体層３の厚みはキャリア拡散長に
比べ非常に厚いので、α１は比較的小さな値となる。ま
た、NPNトランジスタ14はエミッタ・ベース間が短絡さ
れ、オン状態になりにくい構造となっている。このた
め、通常の動作状態においてはラッチアップは発生せ
ず、IGBTセルはｎチャネルMOSFET12とPNPトランジスタ1
3の複合素子として動作する。この場合にはPNPトランジ
スタ13のベース電流がｎチャネルMOSFET12によって制御
されることになるので、ゲート電極８に加える制御信号
によってコレクタ電極11から流入する主電流ICを制御す
ることが可能となる。なお、エミッタ電極10に流れる電
流をIEとすると、 IC＝IE＝Ie＋Ih …（１） の関係が成り立つ。
ところが、IGBTの主電流ICが例えば負荷短絡等の何らか
の外的原因により増加すると、電子電流Ieおよび正孔電
流Ihが増加する。このとき、正孔電流Ihがある値を越え
ると、Ｐ型ウェル領域４における抵抗RBでその電圧降下
によりNPNトランジスタ14が導通し、その電流増幅率α
２の増大によりα１＋α２＝１が満たされて寄生サイリ
スタが導通する。こうして、IGBTはラッチアップ状態と
なる。この状態では最早、ゲート電極８に印加する制御
信号によってIGBTの主電流ICを制御することができず、
過大な主電流ICが無制限に流れることになる。また、ラ
ッチアップに至らなくても、大きな主電流ICが流れ続け
ることによってIGBTが熱破壊される。したがって、IGBT
では、ラッチアップ耐量，短絡耐量を向上させることが
大きな課題であった。
の外的原因により増加すると、電子電流Ieおよび正孔電
流Ihが増加する。このとき、正孔電流Ihがある値を越え
ると、Ｐ型ウェル領域４における抵抗RBでその電圧降下
によりNPNトランジスタ14が導通し、その電流増幅率α
２の増大によりα１＋α２＝１が満たされて寄生サイリ
スタが導通する。こうして、IGBTはラッチアップ状態と
なる。この状態では最早、ゲート電極８に印加する制御
信号によってIGBTの主電流ICを制御することができず、
過大な主電流ICが無制限に流れることになる。また、ラ
ッチアップに至らなくても、大きな主電流ICが流れ続け
ることによってIGBTが熱破壊される。したがって、IGBT
では、ラッチアップ耐量，短絡耐量を向上させることが
大きな課題であった。
この発明はこのような課題を解決するためになされたも
ので、簡単な構造にして高いラッチアップ耐量および高
い短絡耐量を有するIGBTを得ることを目的とする。
ので、簡単な構造にして高いラッチアップ耐量および高
い短絡耐量を有するIGBTを得ることを目的とする。
この発明に係るIGBTは、第１および第２の主面を有する
第１の導電型の第１の半導体層と、この第１の半導体層
の第１の主面上に形成された第２の導電型の第２の半導
体層と、この第２の半導体層上に選択的に形成された第
１の導電型の第１の半導体領域と、この第１の半導体領
域上に選択的に形成された第２の導電型の第２の半導体
領域とを備え、第２の半導体層の表面と第２の半導体領
域の表面との間にある第１の半導体領域の表面近傍の領
域はチャネル領域として規定され、このチャネル領域上
に形成された絶縁膜と、この絶縁膜上に形成され、実効
チャネル幅を実質的に減少すべく凹部でチャネル領域を
覆わず凸部でチャネル領域を覆うことによりチャネル領
域の全体に対しその一部のみに相当する予め定められた
割合でチャネル領域を覆う凹凸状の端部を有するゲート
電極と、第２の半導体領域上に形成された第１の電極
と、第１の半導体層の第２の主面上に形成された第２の
電極とをさらに備えて構成されている。
第１の導電型の第１の半導体層と、この第１の半導体層
の第１の主面上に形成された第２の導電型の第２の半導
体層と、この第２の半導体層上に選択的に形成された第
１の導電型の第１の半導体領域と、この第１の半導体領
域上に選択的に形成された第２の導電型の第２の半導体
領域とを備え、第２の半導体層の表面と第２の半導体領
域の表面との間にある第１の半導体領域の表面近傍の領
域はチャネル領域として規定され、このチャネル領域上
に形成された絶縁膜と、この絶縁膜上に形成され、実効
チャネル幅を実質的に減少すべく凹部でチャネル領域を
覆わず凸部でチャネル領域を覆うことによりチャネル領
域の全体に対しその一部のみに相当する予め定められた
割合でチャネル領域を覆う凹凸状の端部を有するゲート
電極と、第２の半導体領域上に形成された第１の電極
と、第１の半導体層の第２の主面上に形成された第２の
電極とをさらに備えて構成されている。
また、チャネル領域の予め定められた割合を覆う凹凸状
の端部を有するゲート電極に代えて、チャネル領域上の
少なくとも一部において段差を有するゲート電極を用い
てもよい。
の端部を有するゲート電極に代えて、チャネル領域上の
少なくとも一部において段差を有するゲート電極を用い
てもよい。
さらに、チャネル領域の予め定められた割合を覆う凹凸
状の端部を有するゲート電極に代えて、チャネル領域の
一部のみを覆うゲート電極を用いてもよい。
状の端部を有するゲート電極に代えて、チャネル領域の
一部のみを覆うゲート電極を用いてもよい。
この発明におけるゲート電極は、実効チャネル幅を実質
的に減少すべく凹部チャネル領域を覆わず凸部でチャネ
ル領域を覆うことによりチャネル領域の全体に対しその
一部のみに相当する予め定められた割合でチャネル領域
を覆う凹凸状の端部を有しているので、その割合に応じ
てチャネル抵抗が決定される。この割合を小さくし、チ
ャネル抵抗を増大させることにより、負荷短絡時などに
過剰に流れる電流を抑制できる。
的に減少すべく凹部チャネル領域を覆わず凸部でチャネ
ル領域を覆うことによりチャネル領域の全体に対しその
一部のみに相当する予め定められた割合でチャネル領域
を覆う凹凸状の端部を有しているので、その割合に応じ
てチャネル抵抗が決定される。この割合を小さくし、チ
ャネル抵抗を増大させることにより、負荷短絡時などに
過剰に流れる電流を抑制できる。
またチャネル領域上でゲート電極を段差構造にした場合
や、チャネル領域の一部のみにゲート電極を設ける場合
にもチャネル抵抗は増大し、上記と同様に負荷短絡時な
どに過剰に流れる電流を抑制できる。
や、チャネル領域の一部のみにゲート電極を設ける場合
にもチャネル抵抗は増大し、上記と同様に負荷短絡時な
どに過剰に流れる電流を抑制できる。
第1A図はこの発明によるIGBTの一実施例の構造を示す平
面図、第1B図は第1A図のＢ−Ｂ′線に沿った構造を示す
断面図である。これらの図に示すように、Ｐ型半導体基
板１上にN+型バッファ層２が形成され、さらにその上に
N-型半導体層３が形成される。N+型バッファ層２は、Ｐ
型半導体基板１からN-型半導体層３へのホールの注入効
率を制御するためのものである。N-型半導体層３上に
は、２重拡散により、複数のストライプ状のＰ型ウェル
領域４が選択的に形成される。Ｐ型ウェル領域４上に
は、各々２つずつのストライプ状のN+型エミッタ領域５
が選択的に形成される。N-型半導体層３の表面とN+型エ
ミッタ領域５の表面との間にあるＰ型ウェル領域４の表
面近傍の領域６はチャネル領域として規定される。この
チャネル領域６上にはゲート絶縁膜７が設けられ、その
上にゲート電極８が形成される。
面図、第1B図は第1A図のＢ−Ｂ′線に沿った構造を示す
断面図である。これらの図に示すように、Ｐ型半導体基
板１上にN+型バッファ層２が形成され、さらにその上に
N-型半導体層３が形成される。N+型バッファ層２は、Ｐ
型半導体基板１からN-型半導体層３へのホールの注入効
率を制御するためのものである。N-型半導体層３上に
は、２重拡散により、複数のストライプ状のＰ型ウェル
領域４が選択的に形成される。Ｐ型ウェル領域４上に
は、各々２つずつのストライプ状のN+型エミッタ領域５
が選択的に形成される。N-型半導体層３の表面とN+型エ
ミッタ領域５の表面との間にあるＰ型ウェル領域４の表
面近傍の領域６はチャネル領域として規定される。この
チャネル領域６上にはゲート絶縁膜７が設けられ、その
上にゲート電極８が形成される。
このゲート電極８は、従来のIGBTと異なり、凹部でチャ
ネル領域６を覆わず凸部でチャネル領域６を覆うことに
よりチャネル領域６の全体に対しその一部のみに相当す
る予め定められた割合でチャネル領域６を覆う凹凸状の
端部を有している。ゲート電極８を覆うように絶縁膜９
が設けられ、その上にＰ型ウェル領域４とN+型エミッタ
領域５の両方に電気的に接続するようにエミッタ電極10
が形成される。Ｐ型半導体基板１の裏面にはコレクタ電
極11が形成される。なお、第1A図の平面図は、絶縁膜９
とエミッタ電極10の形成前の状態を示している。
ネル領域６を覆わず凸部でチャネル領域６を覆うことに
よりチャネル領域６の全体に対しその一部のみに相当す
る予め定められた割合でチャネル領域６を覆う凹凸状の
端部を有している。ゲート電極８を覆うように絶縁膜９
が設けられ、その上にＰ型ウェル領域４とN+型エミッタ
領域５の両方に電気的に接続するようにエミッタ電極10
が形成される。Ｐ型半導体基板１の裏面にはコレクタ電
極11が形成される。なお、第1A図の平面図は、絶縁膜９
とエミッタ電極10の形成前の状態を示している。
次に第2A図〜第2F図を参照して、上記IGBTの製造方法に
ついて説明する。まず、第2A図に示すように、Ｐ型半導
体基板１の一方主面上に、N+型バッファ層2,N-型半導体
層３を順次エピタキシャル成長させる。この基板を塩酸
および硝酸系の薬品で処理して、重金属などの汚染物質
を取り除く。さらに、前処理として、水洗ならびに希弗
酸による酸化膜の除去を行う。次に基板を熱酸化炉に入
れ、N-半導体層３上に約7000〜10,000ÅのSiO2膜21を形
成する。そして、希弗酸による選択的エッチングでこの
SiO2膜21を選択的に除去し、窓22を開ける。この窓22を
通じてボロンなどのＰ型不純物23を選択的にイオン注入
し、これを拡散することにより、Ｐ型拡散領域24を形成
する。
ついて説明する。まず、第2A図に示すように、Ｐ型半導
体基板１の一方主面上に、N+型バッファ層2,N-型半導体
層３を順次エピタキシャル成長させる。この基板を塩酸
および硝酸系の薬品で処理して、重金属などの汚染物質
を取り除く。さらに、前処理として、水洗ならびに希弗
酸による酸化膜の除去を行う。次に基板を熱酸化炉に入
れ、N-半導体層３上に約7000〜10,000ÅのSiO2膜21を形
成する。そして、希弗酸による選択的エッチングでこの
SiO2膜21を選択的に除去し、窓22を開ける。この窓22を
通じてボロンなどのＰ型不純物23を選択的にイオン注入
し、これを拡散することにより、Ｐ型拡散領域24を形成
する。
続いて、第2B図に示すように、SiO2膜21を除去し、代り
にSiO2より成るゲート絶縁膜７を熱酸化により形成す
る。このゲート絶縁膜７の厚みは閾値電圧を決定する重
要な因子であるので、高精度に制御される必要がある。
一般にこの厚みは1000〜1500Å程度である。ゲート絶縁
膜７上に、CVDにより、ポリシリコンより成るゲート電
極８を3000〜5000Åの厚みに形成する。
にSiO2より成るゲート絶縁膜７を熱酸化により形成す
る。このゲート絶縁膜７の厚みは閾値電圧を決定する重
要な因子であるので、高精度に制御される必要がある。
一般にこの厚みは1000〜1500Å程度である。ゲート絶縁
膜７上に、CVDにより、ポリシリコンより成るゲート電
極８を3000〜5000Åの厚みに形成する。
次に、第2C図に示すように、選択的プラズマエッチング
により、ゲート電極８を選択的に除去し、ゲート電極８
に窓24を開ける。この窓24を通じてボロンなどのＰ型不
純物25を選択的にイオン注入し、これを拡散することに
より、Ｐ型領域を表面近傍に次に、第2D図に示すよう
に、窓24内のゲート絶縁膜７を希弗酸による選択的エッ
チングで選択的に除去し、代りにレジストマスク26を一
部に形成する。そして、リンなどのＮ型不純物を付着
し、これを拡散することにより、N+型ソース領域５を形
成する。このとき同時に、ゲート電極８にもN+拡散を施
し、ゲート電極（ポリシリコン）の配線抵抗を低下させ
る。
により、ゲート電極８を選択的に除去し、ゲート電極８
に窓24を開ける。この窓24を通じてボロンなどのＰ型不
純物25を選択的にイオン注入し、これを拡散することに
より、Ｐ型領域を表面近傍に次に、第2D図に示すよう
に、窓24内のゲート絶縁膜７を希弗酸による選択的エッ
チングで選択的に除去し、代りにレジストマスク26を一
部に形成する。そして、リンなどのＮ型不純物を付着
し、これを拡散することにより、N+型ソース領域５を形
成する。このとき同時に、ゲート電極８にもN+拡散を施
し、ゲート電極（ポリシリコン）の配線抵抗を低下させ
る。
続いて、第2E図に示すように、レジストマスク26を除去
する。そして、選択的プラズマエッチングにより、ゲー
ト電極８の端部を選択的に除去し、該端部を第1A図の平
面図に示すように凹凸状にする。これにより、ゲート電
極８はチャネル領域６のうちの予め定められた割合のみ
を覆うことになる。
する。そして、選択的プラズマエッチングにより、ゲー
ト電極８の端部を選択的に除去し、該端部を第1A図の平
面図に示すように凹凸状にする。これにより、ゲート電
極８はチャネル領域６のうちの予め定められた割合のみ
を覆うことになる。
次に、CVDにより全面にSiO2膜を形成し、これを希弗酸
による選択的エッチングで選択的に除去してコンタクト
ホール27を開けることにより、第2F図に示すように絶縁
膜９を形成する。この絶縁膜９はパッシベーション膜と
も言われ、絶縁の他に、汚染物質の侵入を防止する重要
な働きを行う。その厚みは約1.5μｍである。そして、
絶縁膜９上に、コンタクトホール27を通じてＰ型ウェル
領域４とN+型エミッタ領域５の両方に電気的に接続する
金属（Al−Si）のエミッタ電極10を形成し、Ｐ型半導体
基板１の他方主面（裏面）に同じく金属のコレクタ電極
11を形成することにより、第1B図に示すIGBTが完成す
る。
による選択的エッチングで選択的に除去してコンタクト
ホール27を開けることにより、第2F図に示すように絶縁
膜９を形成する。この絶縁膜９はパッシベーション膜と
も言われ、絶縁の他に、汚染物質の侵入を防止する重要
な働きを行う。その厚みは約1.5μｍである。そして、
絶縁膜９上に、コンタクトホール27を通じてＰ型ウェル
領域４とN+型エミッタ領域５の両方に電気的に接続する
金属（Al−Si）のエミッタ電極10を形成し、Ｐ型半導体
基板１の他方主面（裏面）に同じく金属のコレクタ電極
11を形成することにより、第1B図に示すIGBTが完成す
る。
動作において、コレクタ電極11にプラス電位、エミッタ
電極10にマイナス電位を印加した状態で、ゲート電極８
にプラス電位を印加することにより、チャネル領域６に
反転層が形成されてIGBTはオンし、コレクタ電極11から
エミッタ電極10に電流が流れる。ゲート電極８の電位を
ゼロあるいはマイナスにすることによりチャネル領域６
の反転層は消滅し、IGBTはオフする。
電極10にマイナス電位を印加した状態で、ゲート電極８
にプラス電位を印加することにより、チャネル領域６に
反転層が形成されてIGBTはオンし、コレクタ電極11から
エミッタ電極10に電流が流れる。ゲート電極８の電位を
ゼロあるいはマイナスにすることによりチャネル領域６
の反転層は消滅し、IGBTはオフする。
チャネル抵抗Rchは次式で表わされる。
ここで、Ｌは実効チャネル長、Ｗは実効チャネル幅、C
oxは単位面積あたりのゲート絶縁膜７の容量、μはチャ
ネルの電子移動度、VGはゲート印加電圧、Vthは閾値電
圧である。
oxは単位面積あたりのゲート絶縁膜７の容量、μはチャ
ネルの電子移動度、VGはゲート印加電圧、Vthは閾値電
圧である。
この実施例では、ゲート電極８の端部を凹凸状にし、凹
部でチャネル領域６を覆わず凸部でチャネル領域６を覆
うことによりチャネル領域６の全体に対しその一部のみ
に相当する予め定められた割合でチャネル領域６をゲー
ト電極８が覆うようにしている。前記予め定められた割
合を1/Nとすると、実効チャネル幅ＷはW/Nに減少する。
このため、チャネル抵抗RchはNRchに増大する。この結
果、負荷短絡時などに流れるコレクタ電流が抑制され、
ラッチアップ耐量および短絡耐量が向上する。
部でチャネル領域６を覆わず凸部でチャネル領域６を覆
うことによりチャネル領域６の全体に対しその一部のみ
に相当する予め定められた割合でチャネル領域６をゲー
ト電極８が覆うようにしている。前記予め定められた割
合を1/Nとすると、実効チャネル幅ＷはW/Nに減少する。
このため、チャネル抵抗RchはNRchに増大する。この結
果、負荷短絡時などに流れるコレクタ電流が抑制され、
ラッチアップ耐量および短絡耐量が向上する。
言い換えれば、チャネル領域６上においてゲート電極８
が設けられていない領域（バイパス領域）が所定割合で
存在するため、IGBTのオン時、反転層の減少によりN+型
エミッタ領域５からN-型半導体層３への電子の注入量が
減少する。これに応じてＰ型半導体基板１からN-型半導
体層３への正孔の注入量も抑制される。この様にして、
コレクタ電極11,エミッタ電極10間に流れる電流が抑制
され、負荷短絡時にも過電流が流れにくくなる。
が設けられていない領域（バイパス領域）が所定割合で
存在するため、IGBTのオン時、反転層の減少によりN+型
エミッタ領域５からN-型半導体層３への電子の注入量が
減少する。これに応じてＰ型半導体基板１からN-型半導
体層３への正孔の注入量も抑制される。この様にして、
コレクタ電極11,エミッタ電極10間に流れる電流が抑制
され、負荷短絡時にも過電流が流れにくくなる。
ラッチアップ耐量，短絡耐量はＰ型半導体基板1,N-型半
導体層3,P型ウェル領域４より成るPNPトランジスタの電
流増幅率α１に大きく影響され、このα１はN+型エミッ
タ領域５からの電子の注入量とＰ型半導体基板１からの
ホールの注入量とのバランスに大きく依存して非常に制
御しにくいため、従来、ラッチアップ耐量や短絡耐量だ
けを独立に制御することは困難であった。本実施例によ
れば、ゲート電極８のバイパス比率を変化させることに
より、容易にラッチアップ耐量，短絡耐量だけを独立に
制御できる。
導体層3,P型ウェル領域４より成るPNPトランジスタの電
流増幅率α１に大きく影響され、このα１はN+型エミッ
タ領域５からの電子の注入量とＰ型半導体基板１からの
ホールの注入量とのバランスに大きく依存して非常に制
御しにくいため、従来、ラッチアップ耐量や短絡耐量だ
けを独立に制御することは困難であった。本実施例によ
れば、ゲート電極８のバイパス比率を変化させることに
より、容易にラッチアップ耐量，短絡耐量だけを独立に
制御できる。
第３図はIGBTの短絡試験回路を示す図である。被試験IG
BT31のコレクタ，エミッタ間には、電源32により充電さ
れたコンデンサ33の電圧が直接印加される。そして、抵
抗34を介してIGBT31のゲートに第４図（Ｂ）に示す10μ
ｓ幅のパルスを印加し、電流センサ35によりIGBT31に流
れるコレクタ電流を測定する。第４図（Ａ）はゲート電
極８を除き同一構造を有する従来のIGBTと本実施例のIG
BTに対する測定結果を示すグラフである。本実施例のIG
BTにおけるゲート電極８のバイパス比率（凹部の割合）
は20％とした。コレクタ電流は従来のIGBTのピーク値
（300A/cm2程度）を１として規格化して示してある。従
来のIGBTでは、過大なコレクタ電流が流れ、ラッチアッ
プこそ起こらなかったが、約4.5μｓで熱破壊してしま
った。これに対し本実施例のIGBTでは、コレクタ電流が
有効に抑制され、10μｓ経過しても熱破壊することはな
かった。ラッチアップはコレクタ電流のピーク近傍で発
生するが、第４図（Ａ）より明らかなように本実施例に
よれば、このピーク値も減少するため、ラッチアップの
発生も有効に防止される。ゲート電極８のバイパス比率
を大きくすることにより、従来のIGBTでは負荷短絡時に
定格電流の９倍程度のコレクタ電流が流れていたのを、
２〜４倍程度にまで減少させることが可能である。
BT31のコレクタ，エミッタ間には、電源32により充電さ
れたコンデンサ33の電圧が直接印加される。そして、抵
抗34を介してIGBT31のゲートに第４図（Ｂ）に示す10μ
ｓ幅のパルスを印加し、電流センサ35によりIGBT31に流
れるコレクタ電流を測定する。第４図（Ａ）はゲート電
極８を除き同一構造を有する従来のIGBTと本実施例のIG
BTに対する測定結果を示すグラフである。本実施例のIG
BTにおけるゲート電極８のバイパス比率（凹部の割合）
は20％とした。コレクタ電流は従来のIGBTのピーク値
（300A/cm2程度）を１として規格化して示してある。従
来のIGBTでは、過大なコレクタ電流が流れ、ラッチアッ
プこそ起こらなかったが、約4.5μｓで熱破壊してしま
った。これに対し本実施例のIGBTでは、コレクタ電流が
有効に抑制され、10μｓ経過しても熱破壊することはな
かった。ラッチアップはコレクタ電流のピーク近傍で発
生するが、第４図（Ａ）より明らかなように本実施例に
よれば、このピーク値も減少するため、ラッチアップの
発生も有効に防止される。ゲート電極８のバイパス比率
を大きくすることにより、従来のIGBTでは負荷短絡時に
定格電流の９倍程度のコレクタ電流が流れていたのを、
２〜４倍程度にまで減少させることが可能である。
本発明によるゲート電極８の端部の凹凸（バイパス）構
造は、上述したストライプ状のIGBTセルに限らず、四角
形状IGBTセルや六角形状IGBTセルなど、他のあらゆるIG
BTセル形状に適用できる。第5A図は四角形状IGBTセルに
ゲート電極８の凹凸構造を適用した場合の一実施例を示
す平面図、第5B図は第5A図のＣ−Ｃ′線に沿った断面図
である。また第6A図は六角形状IGBTセルにゲート電極８
の凹凸構造を適用した場合の一実施例を示す平面図、第
6B図は第6A図のＤ−Ｄ′線に沿った断面図である。これ
らの実施例においても上述の実施例と同様の効果を奏す
る。
造は、上述したストライプ状のIGBTセルに限らず、四角
形状IGBTセルや六角形状IGBTセルなど、他のあらゆるIG
BTセル形状に適用できる。第5A図は四角形状IGBTセルに
ゲート電極８の凹凸構造を適用した場合の一実施例を示
す平面図、第5B図は第5A図のＣ−Ｃ′線に沿った断面図
である。また第6A図は六角形状IGBTセルにゲート電極８
の凹凸構造を適用した場合の一実施例を示す平面図、第
6B図は第6A図のＤ−Ｄ′線に沿った断面図である。これ
らの実施例においても上述の実施例と同様の効果を奏す
る。
第7A図〜第7C図はチャネル抵抗Rchを増大させるための
ゲート電極８の構造の他の実施例を示す部分断面図であ
る。第7A図の実施例では、チャネル領域６上においてゲ
ート電極８を段差構造にし、ゲート絶縁膜７とゲート電
極８との間に空隙41を設けている。第7B図の実施例で
は、チャネル領域６上においてゲート電極８を段差構造
にし、チャネル領域６上のゲート絶縁膜７の膜厚を厚く
している。第7C図の実施例では、チャネル領域６上の一
部にのみゲート電極８を設けている。この場合、距離Ｘ
に応じてチャネル抵抗Rchが変化する。以上の構造はゲ
ート電極８の端部の全体に形成されていてもよいし、一
部にのみ形成されてもよい。またストライプ形状，四角
形状，六角形状など、どの様なIGBTセル形状にも適用で
きる。
ゲート電極８の構造の他の実施例を示す部分断面図であ
る。第7A図の実施例では、チャネル領域６上においてゲ
ート電極８を段差構造にし、ゲート絶縁膜７とゲート電
極８との間に空隙41を設けている。第7B図の実施例で
は、チャネル領域６上においてゲート電極８を段差構造
にし、チャネル領域６上のゲート絶縁膜７の膜厚を厚く
している。第7C図の実施例では、チャネル領域６上の一
部にのみゲート電極８を設けている。この場合、距離Ｘ
に応じてチャネル抵抗Rchが変化する。以上の構造はゲ
ート電極８の端部の全体に形成されていてもよいし、一
部にのみ形成されてもよい。またストライプ形状，四角
形状，六角形状など、どの様なIGBTセル形状にも適用で
きる。
第８図および第９図はエミッタバイパス構造のIGBTにこ
の発明を適用した実施例を示す平面図である。エミッタ
バイパス構造では、図示のようにN+エミッタ領域５は一
部削除され、間欠的に設けられる。これにより第11図の
NPNトランジスタ14が動作しにくくなり、ラッチアップ
耐量が向上する。しかしN+エミッタ領域５の一部削除に
伴い、電流容量が減少する。そこで第８図の実施例では
ゲート電極８の端部を45゜の傾斜を有するテーパ状の凹
凸構造、第９図の実施例ではN+エミッタ領域５の３辺を
とり囲む凹凸構造にすることにより、N+エミッタ領域５
につながる反転層を広げて、電流を流れ易くしている。
すなわち、これらの実施例では、ゲート電極８端部の凹
凸構造により、先の実施例と反対にチャネル抵抗Rchは
低下する。しかしラッチアップ耐量はエミッタバイパス
構造により確保されているので不都合はない。なお、第
８図の実施例における45゜の領域はN+エミッタ領域５か
らの電流の広がりを考慮したものである。このように、
ゲートバイパス構造とエミッタバイパス構造を適当に組
合わせることにより、IGBTの所望の特性，用途に合った
設計が容易に実現できる。
の発明を適用した実施例を示す平面図である。エミッタ
バイパス構造では、図示のようにN+エミッタ領域５は一
部削除され、間欠的に設けられる。これにより第11図の
NPNトランジスタ14が動作しにくくなり、ラッチアップ
耐量が向上する。しかしN+エミッタ領域５の一部削除に
伴い、電流容量が減少する。そこで第８図の実施例では
ゲート電極８の端部を45゜の傾斜を有するテーパ状の凹
凸構造、第９図の実施例ではN+エミッタ領域５の３辺を
とり囲む凹凸構造にすることにより、N+エミッタ領域５
につながる反転層を広げて、電流を流れ易くしている。
すなわち、これらの実施例では、ゲート電極８端部の凹
凸構造により、先の実施例と反対にチャネル抵抗Rchは
低下する。しかしラッチアップ耐量はエミッタバイパス
構造により確保されているので不都合はない。なお、第
８図の実施例における45゜の領域はN+エミッタ領域５か
らの電流の広がりを考慮したものである。このように、
ゲートバイパス構造とエミッタバイパス構造を適当に組
合わせることにより、IGBTの所望の特性，用途に合った
設計が容易に実現できる。
〔発明の効果〕 本発明は以上説明したように構成されているので、次の
ような効果を奏する。
ような効果を奏する。
請求項１のIGBTでは、ゲート電極の端部は実効チャネル
幅を実質的に減少すべく凹部でチャネル領域を覆わず凸
部でチャネル領域を覆うことによりチャネル領域の全体
に対しその一部のみに相当する予め定められた割合でチ
ャネル領域を覆う凹凸状に形成されるので、その割合に
応じてチャネル抵抗が決定される。例えば、この割合を
小さくし、チャネル抵抗を増大させることにより、負荷
短絡時などに過剰に流れる電流を抑制でき、その結果ラ
ッチアップ耐量，短絡耐量が向上する。
幅を実質的に減少すべく凹部でチャネル領域を覆わず凸
部でチャネル領域を覆うことによりチャネル領域の全体
に対しその一部のみに相当する予め定められた割合でチ
ャネル領域を覆う凹凸状に形成されるので、その割合に
応じてチャネル抵抗が決定される。例えば、この割合を
小さくし、チャネル抵抗を増大させることにより、負荷
短絡時などに過剰に流れる電流を抑制でき、その結果ラ
ッチアップ耐量，短絡耐量が向上する。
また請求項２のIGBTでは、チャネル領域上でゲート電極
を段差構造にしているので、その段差に応じてチャネル
抵抗が増大し、請求項１のIGBTと同様の効果を奏する。
を段差構造にしているので、その段差に応じてチャネル
抵抗が増大し、請求項１のIGBTと同様の効果を奏する。
さらに請求項３のIGBTでは、チャネル領域上の一部にの
みゲート電極を設けているので、その設ける割合に応じ
てチャネル抵抗が増大し、請求項１のIGBTと同様の効果
を奏する。
みゲート電極を設けているので、その設ける割合に応じ
てチャネル抵抗が増大し、請求項１のIGBTと同様の効果
を奏する。
第1A図はこの発明によるIGBTの一実施例を示す平面図、
第1B図は第1A図のＢ−Ｂ′線に沿った断面図、第2A図〜
第2F図はこの発明によるIGBTの製造方法の一例を示す断
面図、第３図はIGBTの短絡試験回路を示す回路図、第４
図は短絡試験結果の一例を示す図、第5A図は四角形状IG
BTセルにこの発明を適用した実施例を示す平面図、第5B
図は第5A図のＣ−Ｃ′線に沿った断面図、第6A図は六角
形状IGBTセルにこの発明を適用した実施例を示す平面
図、第6B図は第6A図のＤ−Ｄ′線に沿った断面図、第7A
図〜第7C図はこの発明の他の実施例を示す部分断面図、
第８図および第９図はエミッタバイパス構造のIGBTにこ
の発明を適用した実施例を示す平面図、第10A図は従来
のIGBTを示す平面図、第10B図は第10A図のＡ−Ａ′線に
沿った断面図、第11図はIGBTセルの等価回路を示す回路
図である。 図において、１はＰ型半導体基板、２はN+型バッファ
層、３はN-型半導体層、４はＰ型ウェル領域、５はN+型
エミッタ領域、６はチャネル領域、７はゲート絶縁膜、
８はゲート電極、９は絶縁膜、10はエミッタ電極、11は
コレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
第1B図は第1A図のＢ−Ｂ′線に沿った断面図、第2A図〜
第2F図はこの発明によるIGBTの製造方法の一例を示す断
面図、第３図はIGBTの短絡試験回路を示す回路図、第４
図は短絡試験結果の一例を示す図、第5A図は四角形状IG
BTセルにこの発明を適用した実施例を示す平面図、第5B
図は第5A図のＣ−Ｃ′線に沿った断面図、第6A図は六角
形状IGBTセルにこの発明を適用した実施例を示す平面
図、第6B図は第6A図のＤ−Ｄ′線に沿った断面図、第7A
図〜第7C図はこの発明の他の実施例を示す部分断面図、
第８図および第９図はエミッタバイパス構造のIGBTにこ
の発明を適用した実施例を示す平面図、第10A図は従来
のIGBTを示す平面図、第10B図は第10A図のＡ−Ａ′線に
沿った断面図、第11図はIGBTセルの等価回路を示す回路
図である。 図において、１はＰ型半導体基板、２はN+型バッファ
層、３はN-型半導体層、４はＰ型ウェル領域、５はN+型
エミッタ領域、６はチャネル領域、７はゲート絶縁膜、
８はゲート電極、９は絶縁膜、10はエミッタ電極、11は
コレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】第１および第２の主面を有する第１の導電
型の第１の半導体層と、 前記第１の半導体層の第１の主面上に形成された第２の
導電型の第２の半導体層と、 前記第２の半導体層上に選択的に形成された第１の導電
型の第１の半導体領域と、 前記第１の半導体領域上に選択的に形成された第２の導
電型の第２の半導体領域とを備え、 前記第２の半導体層の表面と前記第２の半導体領域の表
面との間にある前記第１の半導体領域の表面近傍の領域
はチャネル領域として規定され、 前記チャネル領域上に形成された絶縁膜と、 前記絶縁膜上に形成され、実効チャネル幅を実質的に減
少すべく凹部で前記チャネル領域を覆わず凸部で前記チ
ャネル領域を覆うことにより前記チャネル領域の全体に
対しその一部のみに相当する予め定められた割合で前記
チャネル領域を覆う凹凸状の端部を有するゲート電極
と、 前記第２の半導体領域上に形成された第１の電極と、 前記第１の半導体層の第２の主面上に形成された第２の
電極とをさらに備える絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項２】第１および第２の主面を有する第１の導電
型の第１の半導体層と、 前記第１の半導体層の第１の主面上に形成された第２の
導電型の第２の半導体層と、 前記第２の半導体層上に選択的に形成された第１の導電
型の第１の半導体領域と、 前記第１の半導体領域上に選択的に形成された第２の導
電型の第２の半導体領域とを備え、 前記第２の半導体層の表面と前記第２の半導体領域の表
面との間にある前記第１の半導体領域の表面近傍の領域
はチャネル領域として規定され、 前記チャネル領域上に形成された絶縁膜と、 前記絶縁膜上に形成され、チャネル抵抗を増大すべく前
記チャネル領域上の少なくとも一部において他の部分よ
りも前記チャネル領域から遠ざかる段差を有するゲート
電極と、 前記第２の半導体領域上に形成された第１の電極と、 前記第１の半導体層の第２の主面上に形成された第２の
電極とをさらに備える絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項３】第１および第２の主面を有する第１の導電
型の第１の半導体層と、 前記第１の半導体層の第１の主面上に形成された第２の
導電型の第２の半導体層と、 前記第２の半導体層上に選択的に形成された第１の導電
型の第１の半導体領域と、 前記第１の半導体領域上に選択的に形成された第２の導
電型の第２の半導体領域とを備え、 前記第２の半導体層の表面と前記第２の半導体領域の表
面との間にある前記第１の半導体領域の表面近傍の領域
はチャネル領域として規定され、 前記チャネル領域上に形成された絶縁膜と、 前記絶縁膜上に形成され、前記チャネル領域の一部のみ
を覆うゲート電極と、 前記第２の半導体領域上に形成された第１の電極と、 前記第１の半導体層の第２の主面上に形成された第２の
電極とをさらに備える絶縁ゲート型バイポーラトランジ
スタ。
Priority Applications (3)
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Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8874317B2 (en) | 2009-07-27 | 2014-10-28 | Magna Electronics Inc. | Parking assist system |
| US8890955B2 (en) | 2010-02-10 | 2014-11-18 | Magna Mirrors Of America, Inc. | Adaptable wireless vehicle vision system based on wireless communication error |
| US8896700B2 (en) | 2004-09-14 | 2014-11-25 | Magna Electronics Inc. | Rear vision system for a vehicle |
| US8908040B2 (en) | 2007-10-04 | 2014-12-09 | Magna Electronics Inc. | Imaging system for vehicle |
| US8917169B2 (en) | 1993-02-26 | 2014-12-23 | Magna Electronics Inc. | Vehicular vision system |
| US8977008B2 (en) | 2004-09-30 | 2015-03-10 | Donnelly Corporation | Driver assistance system for vehicle |
| US8993951B2 (en) | 1996-03-25 | 2015-03-31 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US9008369B2 (en) | 2004-04-15 | 2015-04-14 | Magna Electronics Inc. | Vision system for vehicle |
| US9014904B2 (en) | 2004-12-23 | 2015-04-21 | Magna Electronics Inc. | Driver assistance system for vehicle |
| US9018577B2 (en) | 2007-08-17 | 2015-04-28 | Magna Electronics Inc. | Vehicular imaging system with camera misalignment correction and capturing image data at different resolution levels dependent on distance to object in field of view |
| US9085261B2 (en) | 2011-01-26 | 2015-07-21 | Magna Electronics Inc. | Rear vision system with trailer angle detection |
| US9117123B2 (en) | 2010-07-05 | 2015-08-25 | Magna Electronics Inc. | Vehicular rear view camera display system with lifecheck function |
| US9131120B2 (en) | 1996-05-22 | 2015-09-08 | Magna Electronics Inc. | Multi-camera vision system for a vehicle |
| US9126525B2 (en) | 2009-02-27 | 2015-09-08 | Magna Electronics Inc. | Alert system for vehicle |
| US9146898B2 (en) | 2011-10-27 | 2015-09-29 | Magna Electronics Inc. | Driver assist system with algorithm switching |
| US9171217B2 (en) | 2002-05-03 | 2015-10-27 | Magna Electronics Inc. | Vision system for vehicle |
| US9191574B2 (en) | 2001-07-31 | 2015-11-17 | Magna Electronics Inc. | Vehicular vision system |
| US9205776B2 (en) | 2013-05-21 | 2015-12-08 | Magna Electronics Inc. | Vehicle vision system using kinematic model of vehicle motion |
| US9245448B2 (en) | 2001-07-31 | 2016-01-26 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US9264672B2 (en) | 2010-12-22 | 2016-02-16 | Magna Mirrors Of America, Inc. | Vision display system for vehicle |
| US9357208B2 (en) | 2011-04-25 | 2016-05-31 | Magna Electronics Inc. | Method and system for dynamically calibrating vehicular cameras |
| US9436880B2 (en) | 1999-08-12 | 2016-09-06 | Magna Electronics Inc. | Vehicle vision system |
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| US9491450B2 (en) | 2011-08-01 | 2016-11-08 | Magna Electronic Inc. | Vehicle camera alignment system |
| US9495876B2 (en) | 2009-07-27 | 2016-11-15 | Magna Electronics Inc. | Vehicular camera with on-board microcontroller |
| US9509957B2 (en) | 2008-07-24 | 2016-11-29 | Magna Electronics Inc. | Vehicle imaging system |
| US9508014B2 (en) | 2013-05-06 | 2016-11-29 | Magna Electronics Inc. | Vehicular multi-camera vision system |
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| US9563951B2 (en) | 2013-05-21 | 2017-02-07 | Magna Electronics Inc. | Vehicle vision system with targetless camera calibration |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| US5654562A (en) * | 1995-03-03 | 1997-08-05 | Motorola, Inc. | Latch resistant insulated gate semiconductor device |
| US5844277A (en) * | 1996-02-20 | 1998-12-01 | Magepower Semiconductor Corp. | Power MOSFETs and cell topology |
| EP0817274B1 (en) * | 1996-07-05 | 2004-02-11 | STMicroelectronics S.r.l. | Asymmetric MOS technology power device |
| DE19654113A1 (de) * | 1996-12-23 | 1998-06-25 | Asea Brown Boveri | Verfahren zum Herstellen eines MOS-gesteuerten Leistungshalbleiterbauelements |
| KR100486347B1 (ko) * | 1997-08-20 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 절연게이트양극성트랜지스터 |
| KR100251529B1 (ko) * | 1997-10-22 | 2000-04-15 | 김덕중 | 절연게이트 구조의 바이폴라 트랜지스터(igbt) 및 그 제조방법 |
| KR100455363B1 (ko) * | 1997-10-22 | 2005-06-07 | 페어차일드코리아반도체 주식회사 | 절연게이트 구조의 바이폴라 트랜지스터(igbt) 및 그 제조방법 |
| DE19828669C2 (de) * | 1998-06-26 | 2003-08-21 | Infineon Technologies Ag | Lateraler IGBT in SOI-Bauweise und Verfahren zur Herstellung |
| TWI220852B (en) * | 2003-05-20 | 2004-09-01 | Au Optronics Corp | An organic light emitting diode structure |
| CN100426548C (zh) * | 2003-06-18 | 2008-10-15 | 友达光电股份有限公司 | 有机发光二极管结构 |
| JP2006339516A (ja) * | 2005-06-03 | 2006-12-14 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US9224861B2 (en) * | 2013-05-09 | 2015-12-29 | Freescale Semiconductor, Inc. | Semiconductor device with notched gate |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| JPS5548972A (en) * | 1979-10-08 | 1980-04-08 | Hitachi Ltd | Insulation gate type electric field effective transistor |
| DE3012185A1 (de) * | 1980-03-28 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor |
| JPS57112027A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| FR2531572A1 (fr) * | 1982-08-09 | 1984-02-10 | Radiotechnique Compelec | Dispositif mos a structure plane multicellulaire |
| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| JPH0783112B2 (ja) * | 1985-01-17 | 1995-09-06 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPS6247163A (ja) * | 1985-08-27 | 1987-02-28 | Matsushita Electric Works Ltd | 絶縁ゲ−ト型電界効果トランジスタ |
| JPH0752770B2 (ja) * | 1985-09-30 | 1995-06-05 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| JPS62163372A (ja) * | 1986-01-14 | 1987-07-20 | Toshiba Corp | 電界効果型半導体装置 |
| US4717940A (en) * | 1986-03-11 | 1988-01-05 | Kabushiki Kaisha Toshiba | MIS controlled gate turn-off thyristor |
| US4712126A (en) * | 1986-03-17 | 1987-12-08 | Rca Corporation | Low resistance tunnel |
| JPH0656890B2 (ja) * | 1986-09-24 | 1994-07-27 | 富士電機株式会社 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
| US4794432A (en) * | 1987-01-27 | 1988-12-27 | General Electric Company | Mosfet structure with substrate coupled source |
| JP2722453B2 (ja) * | 1987-06-08 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-04-28 JP JP1111106A patent/JPH07105496B2/ja not_active Expired - Lifetime
- 1989-08-22 US US07/396,680 patent/US5321295A/en not_active Expired - Fee Related
-
1990
- 1990-04-27 DE DE4013643A patent/DE4013643C2/de not_active Expired - Fee Related
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8917169B2 (en) | 1993-02-26 | 2014-12-23 | Magna Electronics Inc. | Vehicular vision system |
| US8993951B2 (en) | 1996-03-25 | 2015-03-31 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US9131120B2 (en) | 1996-05-22 | 2015-09-08 | Magna Electronics Inc. | Multi-camera vision system for a vehicle |
| US9436880B2 (en) | 1999-08-12 | 2016-09-06 | Magna Electronics Inc. | Vehicle vision system |
| US9376060B2 (en) | 2001-07-31 | 2016-06-28 | Magna Electronics Inc. | Driver assist system for vehicle |
| US9245448B2 (en) | 2001-07-31 | 2016-01-26 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US9191574B2 (en) | 2001-07-31 | 2015-11-17 | Magna Electronics Inc. | Vehicular vision system |
| US9463744B2 (en) | 2001-07-31 | 2016-10-11 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US9555803B2 (en) | 2002-05-03 | 2017-01-31 | Magna Electronics Inc. | Driver assistance system for vehicle |
| US9171217B2 (en) | 2002-05-03 | 2015-10-27 | Magna Electronics Inc. | Vision system for vehicle |
| US9183749B2 (en) | 2002-08-21 | 2015-11-10 | Magna Electronics Inc. | Rear vision system for a vehicle |
| US9440586B2 (en) | 2002-08-21 | 2016-09-13 | Magna Electronics Inc. | Multi-camera vision system for a vehicle |
| US11847836B2 (en) | 2004-04-15 | 2023-12-19 | Magna Electronics Inc. | Vehicular control system with road curvature determination |
| US9428192B2 (en) | 2004-04-15 | 2016-08-30 | Magna Electronics Inc. | Vision system for vehicle |
| US9008369B2 (en) | 2004-04-15 | 2015-04-14 | Magna Electronics Inc. | Vision system for vehicle |
| US9191634B2 (en) | 2004-04-15 | 2015-11-17 | Magna Electronics Inc. | Vision system for vehicle |
| US8976247B1 (en) | 2004-09-14 | 2015-03-10 | Magna Electronics Inc. | Rear vision system for a vehicle |
| US8896700B2 (en) | 2004-09-14 | 2014-11-25 | Magna Electronics Inc. | Rear vision system for a vehicle |
| US8977008B2 (en) | 2004-09-30 | 2015-03-10 | Donnelly Corporation | Driver assistance system for vehicle |
| US9014904B2 (en) | 2004-12-23 | 2015-04-21 | Magna Electronics Inc. | Driver assistance system for vehicle |
| US9193303B2 (en) | 2004-12-23 | 2015-11-24 | Magna Electronics Inc. | Driver assistance system for vehicle |
| US9018577B2 (en) | 2007-08-17 | 2015-04-28 | Magna Electronics Inc. | Vehicular imaging system with camera misalignment correction and capturing image data at different resolution levels dependent on distance to object in field of view |
| US8908040B2 (en) | 2007-10-04 | 2014-12-09 | Magna Electronics Inc. | Imaging system for vehicle |
| US9509957B2 (en) | 2008-07-24 | 2016-11-29 | Magna Electronics Inc. | Vehicle imaging system |
| US9126525B2 (en) | 2009-02-27 | 2015-09-08 | Magna Electronics Inc. | Alert system for vehicle |
| US8874317B2 (en) | 2009-07-27 | 2014-10-28 | Magna Electronics Inc. | Parking assist system |
| US9495876B2 (en) | 2009-07-27 | 2016-11-15 | Magna Electronics Inc. | Vehicular camera with on-board microcontroller |
| US9457717B2 (en) | 2009-07-27 | 2016-10-04 | Magna Electronics Inc. | Parking assist system |
| US8890955B2 (en) | 2010-02-10 | 2014-11-18 | Magna Mirrors Of America, Inc. | Adaptable wireless vehicle vision system based on wireless communication error |
| US9117123B2 (en) | 2010-07-05 | 2015-08-25 | Magna Electronics Inc. | Vehicular rear view camera display system with lifecheck function |
| US9264672B2 (en) | 2010-12-22 | 2016-02-16 | Magna Mirrors Of America, Inc. | Vision display system for vehicle |
| US9085261B2 (en) | 2011-01-26 | 2015-07-21 | Magna Electronics Inc. | Rear vision system with trailer angle detection |
| US9357208B2 (en) | 2011-04-25 | 2016-05-31 | Magna Electronics Inc. | Method and system for dynamically calibrating vehicular cameras |
| US9491450B2 (en) | 2011-08-01 | 2016-11-08 | Magna Electronic Inc. | Vehicle camera alignment system |
| US9146898B2 (en) | 2011-10-27 | 2015-09-29 | Magna Electronics Inc. | Driver assist system with algorithm switching |
| US9446713B2 (en) | 2012-09-26 | 2016-09-20 | Magna Electronics Inc. | Trailer angle detection system |
| US9558409B2 (en) | 2012-09-26 | 2017-01-31 | Magna Electronics Inc. | Vehicle vision system with trailer angle detection |
| US9508014B2 (en) | 2013-05-06 | 2016-11-29 | Magna Electronics Inc. | Vehicular multi-camera vision system |
| US9563951B2 (en) | 2013-05-21 | 2017-02-07 | Magna Electronics Inc. | Vehicle vision system with targetless camera calibration |
| US9205776B2 (en) | 2013-05-21 | 2015-12-08 | Magna Electronics Inc. | Vehicle vision system using kinematic model of vehicle motion |
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| Publication number | Publication date |
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