DE4013643C2 - Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung - Google Patents

Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung

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Description

Die Erfindung betrifft einen Bipolartransistor mit isolierter Steuerelektrode, der folgendes aufweist:
eine erste Halbleiterschicht von einem ersten Leitfähigkeits­ typ mit ersten und zweiten Hauptflächen;
eine zweite Halbleiterschicht von einem zweiten Leitfähig­ keitstyp, die auf der ersten Hauptfläche der ersten Halblei­ terschicht ausgebildet ist;
einen ersten Halbleiterbereich vom ersten Leitfähigkeitstyp, der auf der zweiten Halbleiterschicht selektiv ausgebildet ist;
einen zweiten Halbleiterbereich vom zweiten Leitfähigkeits­ typ, der auf dem ersten Halbleiterbereich selektiv ausgebil­ det ist;
wobei der erste Halbleiterbereich einen Kanalbereich in der. Nähe der Oberfläche des ersten Halbleiterbereiches zwischen den Oberflächen der zweiten Halbleiterschicht und des zweiten Halbleiterbereiches aufweist;
eine Isolierschicht, die auf dem Kanalbereich ausgebildet ist;
eine Gateelektrode, die auf der Isolierschicht ausgebildet ist;
eine erste Elektrode, die auf dem zweiten Halbleiterbereich ausgebildet ist; und
eine zweite Elektrode, die auf der zweiten Hauptfläche der ersten Halbleiterschicht ausgebildet ist.
Die Erfindung betrifft weiterhin ein Verfahren zur Herstel­ lung eines Bipolartransistors mit isolierter Steuerelektrode, umfassend die folgenden Schritte:
Herstellen einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp mit ersten und zweiten Hauptflächen;
Ausbilden einer zweiten Halbleiterschicht von einem zweiten Leitfähigkeitstyp auf der ersten Hauptfläche der ersten Halb­ leiterschicht;
selektives Ausbilden eines ersten Halbleiterbereiches vom er­ sten Leitfähigkeitstyp auf der zweiten Halbleiterschicht;
selektives Ausbilden eines zweiten Halbleiterbereiches vom zweiten Leitfähigkeitstyp auf dem ersten Halbleiterbereich;
Ausbilden eines Kanalbereiches in dem ersten Halbleiterbe­ reich in der Nähe einer Oberfläche des ersten Halbleiterbe­ reiches zwischen den Oberflächen der zweiten Halbleiter­ schicht und des zweiten Halbleiterbereiches;
Ausbilden einer Isolierschicht auf dem Kanalbereich;
Herstellen einer Gateelektrode auf der Isolierschicht;
Herstellen einer ersten Elektrode auf dem zweiten Halbleiter­ bereich; und
Herstellen einer zweiten Elektrode auf der zweiten Hauptflä­ che der ersten Halbleiterschicht.
Ein derartiger Bipolartransistor ist aus der Veröffentlichung IEE PROCEEDINGS, Vol. 132, Pt. 1, Nr. 6, Dezember 1985, Sei­ ten 261 bis 263 sowie der Veröffentlichung IEEE ELECTRON DE- VICE LETTERS, Vol. EDL-6, Nr. 8, August 1985 Seiten 419 bis 421 bekannt. In diesen Druckschriften wird das Problem von parasitären Effekten bei Vielschichtstrukturen behandelt, wo­ bei verschiedene Geometrien zur Anwendung kommen, um Störef­ fekte zu vermeiden. In der ersten Veröffentlichung wird zu diesem Zweck angegeben, daß ein tiefer p⁺-Bereich verwendet wird, in welchem dann n⁺-Bereiche eingebettet sind, wobei eine Durchgreifstruktur (punch-through structure) verwendet wird. Die Pufferschicht einer derartigen Durchgreifstruktur hat dabei drei Funktionen, denn (a) sie verringert die Dicke der n-Epitaxialschicht, (b) sie sorgt für eine wirksame Un­ terbrechung des Stromes beim Abschalten, und (c) sie dient zur Unterdrückung des Blockiereffektes bzw. Latch-up-Effek­ tes.
In der zweiten Veröffentlichung sind ebenfalls Geometrieüber­ legungen angegeben, um Störeffekte bei solchen Vielschicht­ strukturen zu vermeiden. Dabei wird insbesondere der Blockier­ effekt bei verschiedenen Geometrien untersucht, die sich bei quadratischen Zellen, kreisförmigen Zellen, streifenför­ migen Zellen und Zellen mit mehrfachen Oberflächenkurzschlüs­ sen (MSS-Zellgeometrien) ergeben, wobei dort verschiedene Konfigurationen in Fig. 2 der zweiten Veröffentlichung darge­ stellt sind. Um höhere Stromdichten vor dem Eintreten des Blockiereffektes zu erreichen, werden dort Bipolartransisto­ ren mit isolierter Steuerelektrode bevorzugt, die eine strei­ fenförmige oder MSS-Zellgeometrie haben.
Die Probleme und nachteiligen Effekte, die bei herkömmlichen Bauformen von Bipolartransistoren auftreten, werden nachste­ hend im einzelnen unter Bezugnahme auf die Fig. 1A, 1B und 2 erläutert. Fig. 1A zeigt in der Draufsicht den Aufbau eines herkömmlichen IGBT, und Fig. 1B zeigt eine Schnittansicht längs der Linie A-A′ in Fig. 1A. Wie in den Fig. 1A und 1B dargestellt, ist eine N⁺-Typ Pufferschicht 2 auf einem P-Typ Halbleitersubstrat 1 ausgebildet, und eine N⁻-Typ Halbleiter­ schicht 3 ist auf der N⁺-Typ Pufferschicht 2 ausgebildet. Eine Vielzahl von streifenförmigen P-Typ Muldenbereichen 4 ist selektiv in der N⁻-Typ Halbleiterschicht 3 durch zweifa­ che Diffusion ausgebildet.
Auf jedem P-Typ Muldenbereich 4 sind selektiv zwei streifen­ förmige N⁺-Typ Emitterbereiche 5 ausgebildet. In der Nähe von Teilen der Oberfläche jedes P-Typ Muldenbereiches 4 sind zwi­ schen den Oberflächen des N⁻-Typ Halbleiterbereiches 3 und je­ des N⁺-Typ Emitterbereiches 5 Kanalbereiche 6 ausgebildet. Gateisolierschichten 7 sind auf den Kanalbereichen 6 vorgese­ hen, und darauf sind wiederum Gateelektroden 8 ausgebildet.
Es sind Isolierschichten 9 vorgesehen, welche die Gateelek­ troden 8 überdecken, und darauf ist eine Emitterelektrode 10 ausgebildet, welche sowohl mit den P-Typ Muldenbereichen 4 als auch den N⁺-Typ Emitterbereichen 5 elektrisch in Verbin­ dung steht. Eine Kollektorelektrode 11 ist auf der unteren oder rückseitigen Oberfläche des P-Typ Halbleitersubstrats 1 ausgebildet. Die Draufsicht gemäß Fig. 1A zeigt einen Zustand vor der Herstellung der Isolierschichten 9 und der Emitter­ elektrode 10.
Fig. 2 zeigt ein Ersatzschaltbild einer Zelle des IGBT. Ein N-Kanal MOSFET 12 ist in der Nähe der Kanalbereiche 6 ausge­ bildet. Ein PNP-Transistor 13 wird von dem P-Typ Halbleiter­ substrat 1, der N⁻-Typ Halbleiterschicht 3 und dem P-Typ Mul­ denbereich 4 gebildet, während ein NPN-Transistor 14 von der N⁻-Typ Halbleiterschicht 3, dem P-Typ Muldenbereich 4 und dem N⁺-Typ Emitterbereich 5 gebildet wird.
Elektronen fließen von den N⁺-Typ Emitterbereichen 5 zu der N⁻-Typ Halbleiterschicht 3 durch Inversionsschichten, die in den Kanalbereichen 6 gebildet werden, indem man ein positives Potential an die Gateelektroden 8 anlegt, während man ein po­ sitives Potential an die Kollektorelektrode 11 und ein nega­ tives Potential an die Emitterelektrode 10 anlegt. Ein auf diese Weise fließender Elektronenstrom ist in Fig. 2 mit Ie bezeichnet.
Löcher als Minoritätsträger werden von dem P-Typ Halbleiter­ substrat 1 in die N⁻-Typ Halbleiterschicht 3 injiziert. Ein Teil der Löcher verschwindet durch Rekombination mit den er­ wähnten Elektronen, und der restliche Strom in den P-Typ Mul­ denbereichen 4 ist ein Löcherstrom Ih. Auf diese Weise arbei­ tet der IGBT im wesentlichen als Bipolartransistor und hat somit, verglichen mit einem herkömmlichen Leistungs-MOSFET, den Vorteil, daß eine geringere Spannung im EIN-Zustand und eine größere Stromkapazität realisiert werden können, und zwar deswegen, weil die Leitfähigkeit der N⁻-Typ Halbleiterschicht 3 erhöht werden kann durch eine Leitfähigkeitsmodulation.
Andererseits hat die IGBT-Zelle, wie sich aus dem Ersatzschalt­ bild in Fig. 2 ergibt, die Struktur eines parasitären PNPN- Thyristors, der aus dem PNP-Transistor 13 und dem NPN-Transi­ stor 14 gebildet wird. Wenn beide Transistoren 13 und 14 akti­ viert sind und die Summe der Stromverstärkungsfaktoren α1 und α2 der Transistoren 13 und 14 gleich 1 wird, so ist der para­ sitäre Thyristor leitend, und es tritt ein Blockiereffekt (Latch-up) auf.
Im Hinblick auf seine Struktur ist die Dicke der N⁻-Typ Halb­ leiterschicht 3, die als Basis des PNP-Transistors 13 dient, sehr groß verglichen mit einer Trägerdiffusionslänge, und so­ mit hat α1 einen relativ kleinen Wert. Außerdem kann der NPN- Transistor 14 nicht leicht durchgeschaltet werden, da seine Basis und sein Emitter kurzgeschlossen sind.
Somit tritt der Blockiereffekt bei Normalbetrieb nicht auf, und die IGBT-Zelle arbeitet als zusammengesetzte Anordnung, bestehend aus dem N-Kanal MOSFET 12 und dem PNP-Transistor 13. Da in einem solchen Falle der Basisstrom des PNP-Transistors durch den N-Kanal MOSFET 12 gesteuert wird, wird es möglich, daß der Hauptstrom IC, der von der Kollektorelektrode 11 aus fließt, gesteuert wird durch ein Steuersignal, das an die Gateelektrode 8 angelegt wird. Wenn mit IE ein Strom bezeich­ net wird, der durch die Emitterelektrode 10 fließt, so gilt die nachstehende Beziehung:
IC = IE = Ie + Ih (1).
Wenn jedoch der Hauptstrom IC zunimmt, verursacht durch irgend­ eine äußere Ursache, beispielsweise einen Kurzschluß der Last, so steigen der Elektronenstrom Ie und der Löcherstrom Ih an. Wenn dann der Löcherstrom Ih einen bestimmten Wert überschrei­ tet, wird der NPN-Transistor 14 leitend wegen des Spannungsab­ falles am Widerstand RB in den P-Typ Muldenbereichen 4, und sein Stromverstärkungsfaktor α2 wird vergrößert. Dies führt da­ zu, daß die Beziehung
α1 + α2 = 1
erfüllt ist, so daß der parasitäre Thyristor leitend wird. So­ mit wird der IGBT blockiert.
In einem solchen Zustand kann der Hauptstrom IC in dem IGBT kaum durch das Steuersignal gesteuert werden, das an die Gate­ elektroden 8 angelegt wird, und somit fließt ein übermäßig hoher Hauptstrom IC ohne Begrenzung.
Selbst wenn der IGBT nicht blockiert wird, kann der IGBT zer­ stört werden durch einen thermischen Durchbruch, da ein großer Hauptstrom IC kontinuierlich fließt. Im Hinblick auf einen herkömmlichen IGBT ist es somit wünschenswert, seine Blockier- Durchbruchspannung sowie seine Kurzschluß-Durchbruchspannung zu erhöhen.
Aufgabe der Erfindung ist es daher, einen IGBT mit einfachem Aufbau, der eine hohe Blockier-Durchbruchspannung und eine hohe Kurzschluß-Durchbruchspannung aufweist, sowie ein Verfah­ ren zu seiner Herstellung anzugeben.
Die erfindungsgemäße Lösung besteht gemäß einer ersten Aus­ führungsform darin, einen Bipolartransistor der eingangs ge­ nannten Art so auszubilden, daß ein Endbereich der Gateelek­ trode Aussparungen hat, so daß die Gateelektrode nur einen Teil des Kanalbereichs in einem vorgegebenen Verhältnis über­ deckt.
Bei einer speziellen Ausführungsform des erfindungsgemäßen Bipolartransistors ist vorgesehen, daß die ersten und zweiten Halbleiterbereiche streifenförmige Konfigurationen haben.
Bei einer anderen speziellen Ausführungsform des erfindungs­ gemäßen Transistors ist vorgesehen, daß die ersten und zwei­ ten Halbleiterbereiche polygonale Konfigurationen haben, wo­ bei diese polygonalen Konfigurationen Rechtecke oder Sechsecke aufweisen können.
In Weiterbildung des erfindungsgemäßen Transistors ist vorge­ sehen, daß der zweite Halbleiterbereich eine Vielzahl von Halbleiterbereichen in einer Bypass-Struktur aufweist, wobei die Vielzahl von Halbleiterbereichen intermittierend bzw. in Abständen angeordnet ist.
In Weiterbildung einer derartigen Ausführungsform ist vorge­ sehen, daß die Aussparungen des Endbereiches der Gateelek­ trode zwischen der Vielzahl von Halbleiterbereichen ausgebil­ det sind, wobei sich die Aussparungen unter einem vorgegebe­ nen Winkel verjüngen können, wobei ein bevorzugter Winkel 45° beträgt.
Bei einer anderen speziellen Ausführungsform des erfindungs­ gemäßen Transistors ist vorgesehen, daß die Aussparungen des Endbereiches der Gateelektrode entsprechend der Vielzahl von Halbleiterbereichen ausgebildet sind, wobei die Aussparungen einen Teil der Seiten der Vielzahl von Halbleiterbereichen umschließen können.
Die erfindungsgemäße Lösung besteht gemäß einer zweiten Aus­ führungsform darin, einen Bipolartransistor der eingangs ge­ nannten Art so auszubilden, daß ein Endbereich der Gateelek­ trode zumindest auf einem Teil des Kanalbereiches eine stu­ fenförmige Struktur aufweist.
Bei einer speziellen Ausführungsform dieses Transistors ist vorgesehen, daß entweder ein Spalt zwischen der Isolier­ schicht und der Gateelektrode entsprechend der stufenförmigen Struktur gebildet ist oder aber die Isolierschicht entspre­ chend der stufenförmigen Struktur der Gateelektrode dick aus­ gebildet ist.
Die erfindungsgemäße Lösung besteht gemäß einer dritten Aus­ führungsform darin, einen Bipolartransistor der eingangs ge­ nannten Art so auszubilden, daß die Gateelektrode auf der Isolierschicht nur einen Teil des Kanalbereiches bedeckt.
Wenn bei dem erfindungsgemäßen Bipolartransistor ein Endbe­ reich der Gateelektrode Aussparungen hat, so daß die Gate­ elektrode nur einen Teil des Kanalbereiches in einem vorgege­ benen Verhältnis überdeckt, so wird der Kanalwiderstand in Abhängigkeit von dem vorgegebenen Verhältnis bestimmt. Dieses Verhältnis kann klein gemacht werden, um den Kanalwiderstand zu erhöhen, so daß ein übermäßig hoher Stromfluß zum Zeit­ punkt des Kurzschlusses einer Last unterdrückt werden kann.
Wenn gemäß den anderen Ausführungsformen des erfindungsgemä­ ßen Bipolartransistors ein Endbereich der Gateelektrode zu­ mindest auf einem Teil des Kanalbereiches eine stufenförmige Struktur aufweist oder die Gateelektrode auf der Isolier­ schicht nur einen Teil des Kanalbereiches überdeckt, so kann der Kanalwiderstand ebenfalls erhöht werden, so daß ein über­ mäßig hoher Stromfluß beim Kurzschluß einer Last in ähnlicher Weise unterdrückt werden kann.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungs­ beispielen und unter Bezugnahme auf die beiliegenden Zeichnun­ gen näher erläutert. Die Zeichnungen zeigen in
Fig. 1A eine Draufsicht eines herkömmlichen IGBT;
Fig. 1B eine Schnittansicht längs der Linie A-A′ in Fig. 1A;
Fig. 2 ein Ersatzschaltbild einer IGBT-Zelle;
Fig. 3A eine Draufsicht zur Erläuterung einer ersten Ausfüh­ rungsform des erfindungsgemäßen IGBT;
Fig. 3B eine Schnittansicht längs der Linie B-B′ in Fig. 3A;
Fig. 4A bis 4F Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung des erfindungsgemäßen IGBT;
Fig. 5 ein Schaltbild zur Erläuterung einer Kurzschluß-Test­ schaltung für den IGBT;
Fig. 6 ein Diagramm zur Erläuterung der Resultate, die bei dem Kurzschlußtest erhalten werden;
Fig. 7A eine Draufsicht zur Erläuterung einer Anwendung der Erfindung auf eine rechteckige IGBT-Zelle;
Fig. 7B eine Schnittansicht längs der Linie C-C′ in Fig. 7A;
Fig. 8A eine Draufsicht zur Erläuterung einer Anwendung der Erfindung auf eine sechseckige IGBT-Zelle;
Fig. 8B eine Schnittansicht längs der Linie D-D′ in Fig. 8A;
Fig. 9A bis 9C Teilschnittansichten zur Erläuterung einer anderen Aus­ führungsform gemäß der Erfindung; und in
Fig. 10 und 11 Draufsichten zur Erläuterung von Anwendungsfällen der Erfindung auf einen IGBT mit einer Emitter-Bypassstruk­ tur.
Im folgenden soll zunächst auf die Fig. 3A und 3B Bezug genom­ men werden, die eine erste Ausführungsform gemäß der Erfindung zeigen. Wie aus den Fig. 3A und 3B ersichtlich, ist eine N⁺- Typ Pufferschicht 2 auf einem P-Typ Halbleitersubstrat 1 aus­ gebildet, auf der wiederum eine N⁻-Typ Halbleiterschicht 3 ausgebildet ist. Die N⁺-Typ Pufferschicht 2 dient zur Steuerung des Löcherinjektionsvermögens von dem P-Typ Halbleitersubstrat 1 in die N⁻-Typ Halbleiterschicht 3. Eine Vielzahl von strei­ fenförmigen P-Typ Muldenbereichen 4 sind selektiv auf der N⁻-Typ Halbleiterschicht 3 durch zweifache Diffusion ausgebil­ det.
Auf jedem P-Typ Muldenbereich 4 sind zwei streifenförmige N⁺-Typ Emitterbereiche 5 selektiv ausgebildet. In der Nähe von Teilen der Oberfläche jedes P-Typ Muldenbereiches 4 sind zwi­ schen den Oberflächen der N⁻-Typ Halbleiterschicht 3 und jedem N⁺-Typ Emitterbereich 5 Kanalbereiche 6 ausgebildet. Auf den Kanalbereichen 6 sind Gateisolierschichten 7 vorgesehen, auf denen wiederum Gateelektroden 8 ausgebildet sind.
Im Gegensatz zu einem herkömmlichen IGBT sind die Endbereiche der Gateelektroden 8 nicht geradlinig ausgebildet, sondern haben Aussparungen, so daß jede Gateelektrode 8 einen Teil des jeweiligen Kanalbereiches 6 in einem vorgegebenen Verhältnis überdeckt. Über den Gateelektroden 8 sind Isolierschichten 9 vorgesehen, und darauf ist eine Emitterelektrode 10 ausgebil­ det, um sowohl mit den P-Typ Muldenbereichen 4 als auch den N⁺-Typ Emitterbereichen 5 einen elektrischen Kontakt her zu­ stellen. Eine Kollektorelektrode 11 ist auf der rückseitigen Oberfläche des P-Typ Halbleitersubstrats 1 ausgebildet. Die Draufsicht in Fig. 3A zeigt einen Zustand vor der Herstellung der Isolierschichten 9 und der Emitterelektrode 10.
Nachstehend wird ein Verfahren zur Herstellung eines derarti­ gen IGBT unter Bezugnahme auf die Fig. 4A bis 4F näher erläu­ tert. Wie aus Fig. 4A ersichtlich, werden die N⁺-Typ Puffer­ schicht 2 und anschließend die N⁻-Typ Halbleiterschicht 3 auf der oberen Hauptfläche des P-Typ Halbleitersubstrats 1 durch epitaxiales Aufwachsen ausgebildet. Dieses so erhaltene Sub­ strat wird einer chemischen Behandlung unter Verwendung von Chemikalien unterzogen, die Salzsäure und Salpetersäure um­ fassen, um Verunreinigungen, wie beispielsweise Schwermetalle, zu entfernen. Weiterhin wird zur Vorbehandlung ein Spülvorgang und ein Entfernen einer Oxidschicht durch chemische Behandlung mit verdünnter Flußsäure durchgeführt.
Anschließend wird das Substrat einer thermischen Oxidation in einem Ofen unterworfen, so daß eine SiO₂-Schicht 21 mit einer Dicke von ungefähr 700 bis 1000 nm auf der N⁻-Typ Halbleiter­ schicht 3 gebildet wird. Diese SiO₂-Schicht 21 wird selektiv entfernt durch Ätzen mit verdünnter Flußsäure, um Fenster 22 zu bilden. Dann werden P-Typ Verunreinigungen 23, wie bei­ spielsweise Bor, durch Ionenimplantation durch die Fenster 22 selektiv injiziert und dann eindiffundiert, um P-Typ Diffu­ sionsbereiche 24 zu bilden.
Wie aus Fig. 4B ersichtlich, wird die SiO₂-Schicht 21 entfernt; statt dessen wird die Gateisolierschicht 7 aus SiO₂ durch ther­ mische Oxidation gebildet. Die Dicke der Gateisolierschicht 7 muß mit hoher Genauigkeit gesteuert werden, da sie einen wich­ tigen Faktor zur Bestimmung einer Schwellenspannung darstellt. Üblicherweise liegt ihre Dicke im Bereich von etwa 100 bis 150 nm. Die Gateelektrode 8 aus Polysilizium mit einer Dicke von 300 bis 500 nm wird mit einem CVD Verfahren auf der Gate­ isolierschicht 7 hergestellt.
Dann wird, wie aus Fig. 4C ersichtlich, die Gateelektrode 8 durch selektives Plasmaätzen selektiv entfernt, um darin Fen­ ster 24a zu bilden. P-Typ Verunreinigungen 25, wie beispiels­ weise Bor, werden durch die Fenster 24a durch Ionenimplanta­ tion selektiv injiziert und dann eindiffundiert, um die P-Typ Muldenbereiche 4 zu bilden.
Wie aus Fig. 4D ersichtlich, wird die Gateisolierschicht 7 durch selektives Ätzen mit verdünnter Flußsäure durch die Fen­ ster 24a selektiv entfernt; statt dessen werden teilweise Re­ sistmasken 26 hergestellt. Weiterhin werden N-Typ Verunreini­ gungen, beispielsweise aus Phosphor, aufgebracht und eindif­ fundiert, um die N⁺-Typ Sourcebereiche 5 zu bilden. Gleichzei­ tig wird eine N⁺-Diffusion in den Gateelektroden 8 durchge­ führt, um den Gatewiderstand zu reduzieren.
Wie aus Fig. 4E ersichtlich, werden die Resistmasken 26 dann entfernt. Die Kanten der Gateelektroden 8 werden durch selek­ tives Plasmaätzen selektiv entfernt, um die Aussparungen zu bilden, die in der Draufsicht gemäß Fig. 3A dargestellt sind. Auf diese Weise bedecken die Gateelektroden 8 nur einen Teil der Kanalbereiche 6 mit einem vorgegebenen Verhältnis.
Über der gesamten Oberfläche wird mit einem Aufdampfverfahren eine SiO₂-Schicht gebildet und dann durch selektives Ätzen mit verdünnter Flußsäure selektiv entfernt, um Kontaktlöcher 27 herzustellen. Infolgedessen werden die Isolierschichten 9 ge­ bildet, die in Fig. 4F dargestellt sind. Die Isolierschichten 9 bilden eine Passivierungsschicht und dienen zur Isolierung sowie dazu, das Eindringen von Verunreinigungen zu verhindern. Die Isolierschichten 9 haben eine Dicke von 1,5 µm.
Die Emitterelektrode 10, die aus Metall, beispielsweise aus Al-Si besteht, wird auf den Isolierschichten 9 ausgebildet, um sowohl mit den P-Typ Muldenbereichen 4 als auch den N⁺-Typ Emitterbereichen 5 durch die Kontaktlöcher 27 hindurch einen elektrischen Kontakt herzustellen. In ähnlicher Weise wird die Kollektorelektrode 11 aus Metall auf der unteren Hauptflä­ che, der rückseitigen Oberfläche des P-Typ Halbleitersubstrats 1 ausgebildet. Somit wird der IGBT gemäß Fig. 3B realisiert.
Wenn im Betrieb ein positives Potential an die Gateelektroden 8 angelegt wird, während ein positives Potential an die Kol­ lektorelektrode 11 und ein negatives Potential an die Emitter­ elektrode 10 angelegt wird, so werden Inversionsschichten in den Kanalbereichen 6 gebildet, und der IGBT wird eingeschaltet bzw. durchgeschaltet, so daß ein Hauptstrom von der Kollektor­ elektrode 11 zur Emitterelektrode 10 fließt. Die Inversions­ schichten in den Kanalbereichen 6 verschwinden, wenn das Po­ tential an der Gateelektrode 8 negativ ist oder den Wert Null hat, so daß der IGBT abgeschaltet wird.
Der Kanalwiderstand Rch ist gegeben durch die nachstehende Beziehung:
Rch = L/Cox · µ · (VG - Vth) · W (2),
wobei folgende Bezeichnungen verwendet sind:
L = effektive Kanallänge
W = effektive Kanalbreite
Cox = Kapazität der Gateisolierschicht 7 pro Flächeneinheit
µ = Elektroden-Beweglichkeit im Kanal
VG = am Gate angelegte Spannung und
Vth = Schwellenspannung.
Bei dieser Ausführungsform haben die Endbereiche der Gateelek­ troden 8 Aussparungen, um nur einen Teil der Kanalbereiche 6 in einem vorgegebenen Verhältnis zu überdecken. Wenn das vor­ gegebene Verhältnis 1/N ist, so nimmt die effektive Kanalbrei­ te W auf den Wert W/N ab. Dies bewirkt, daß der Kanalwider­ stand Rch auf den Wert NRch ansteigt. Infolgedessen wird die Stromstärke des Kollektorstromes zum Zeitpunkt des Kurzschlus­ ses einer Last oder dergleichen verringert, so daß die Blockier- Durchbruchspannung und die Kurzschluß-Durchbruchspannung erhöht werden. Mit anderen Worten, da es Bereiche gibt, die nicht von den Gateelektroden 8 auf den Kanalbereichen 6 in einem vorgegebenen Verhältnis bedeckt sind, also Bypass-Berei­ che bilden, wird die Menge an Elektronen, die von den N⁺-Typ Emitterbereichen 5 in die N⁻-Typ Halbleiterschicht 3 injiziert werden, reduziert durch die Verringerung der Inversionsschicht, wenn der IGBT durchgeschaltet wird.
Dementsprechend wird auch die Menge an Löchern, die von dem P-Typ Halbleitersubstrat 1 in die N⁻-Typ Halbleiterschicht 3 injiziert werden, verringert. Auf diese Weise wird der Strom, der zwischen der Kollektorelektrode 11 und der Emitterelektro­ de 10 fließt, verringert, so daß nicht ohne weiteres ein übermäßig großer Strom fließt, auch wenn ein Kurzschluß in der Last auftritt.
Der Stromverstärkungsfaktor α1 des PNP-Transistors, der von dem P-Typ Halbleitersubstrat 1, der N⁻-Typ Halbleiterschicht 3 und den P-Typ Muldenbereichen 4 gebildet wird, hat einen vernachlässigbaren Effekt auf die Blockier- und Kurzschluß- Durchbruchspannungen. Dieser Stromverstärkungsfaktor α1 kann nicht leicht gesteuert werden, da er in hohem Maße von dem Ausgleich zwischen der Menge an Elektronen, injiziert von den N⁺-Typ Emitterbereichen 5, und der Menge an Löchern abhängt, die von dem P-Typ Halbleitersubstrat 1 injiziert werden.
Bei herkömmlichen Bauformen war es somit schwierig, die Blockier- und Kurzschluß-Durchbruchspannungen unabhängig vonein­ ander zu steuern. Gemäß der Erfindung läßt sich jedoch das Bypass-Verhältnis auf den Gateelektroden 8 variieren, so daß die Blockier- und Kurzschluß-Durchbruchspannungen jeweils al­ lein und unabhängig voneinander gesteuert werden können.
Fig. 5 zeigt eine schematische Darstellung einer Kurzschluß- Testschaltung für einen IGBT. Die Spannung eines Kondensators 33, der von einer Stromquelle 32 geladen wird, wird direkt an den Kollektor und den Emitter eines zu testenden IGBT 31 ange­ legt. Ein Impuls mit einer Breite von 10 µs gemäß Fig. 6 (B) wird über einen Widerstand 34 an das Gate des IGBT 31 angelegt, und dann wird der in dem IGBT fließende Kollektorstrom mit einem Stromsensor 35 gemessen.
Fig. 6 (A) zeigt im Diagramm den Zusammenhang von Meßresulta­ ten bei einem IGBT gemäß der Erfindung und einem herkömmlichen IGBT mit gleichem Aufbau, ausgenommen der Struktur der Gate­ elektrode 8. Das Bypass-Verhältnis, also das Verhältnis der Aussparungen bezogen auf die Gateelektroden 8 betrug beim er­ findungsgemäßen IGBT 20%. Der Kollektorstrom wird normiert, indem man den Maximalwert eines herkömmlichen IGBT (ungefähr 300 A/cm²) auf den Wert 1 setzt.
Beim herkömmlichen IGBT erfolgte ein Durchbruch nach etwa 4,5 µs aufgrund eines thermischen Durchbruchs, verursacht durch einen übermäßig starken Stromfluß, obwohl kein Blockier­ effekt eintrat. Im Gegensatz dazu erfolgte bei dem erfindungs­ gemäßen IGBT auch nach 10 µs noch kein Durchbruch, da der Kol­ lektorstrom in effektiver Weise gesteuert wurde. Das Blockie­ ren (Latch-up) erfolgt in der Nähe des Maximums des Kollektor­ stromes.
Gemäß der Erfindung ist jedoch dieser Maximalwert geringer, und somit kann der Blockiereffekt in wirksamer Weise vermieden werden, wie sich aus Fig. 6 (A) entnehmen läßt. Beim herkömm­ lichen IGBT fließt zum Zeitpunkt eines Last-Kurzschlusses ein Kollektorstrom, der den 9-fachen Wert des Nennstromes hat. Wenn jedoch bei der erfindungsgemäßen Bauform das Bypass-Ver­ hältnis der Gateelektroden 8 groß gemacht wird, kann der Kol­ lektorstrom auf einen Wert reduziert werden, der nur das 2-fa­ che bis 4-fache des Nennstromes ausmacht.
Die Aussparungs-Struktur oder Bypass-Struktur der Endbereiche der Gateelektroden 8 gemäß der Erfindung kann auch Anwendung finden bei jeder anderen IGBT-Zelle, beispielsweise einer rechteckigen oder quadratischen IGBT-Zelle oder einer sechs­ eckigen IGBT-Zelle, und zwar in gleicher Weise wie bei der oben beschriebenen streifenförmigen IGBT-Zelle.
Fig. 7A zeigt eine Draufsicht zur Erläuterung der Anwendung der Aussparungs-Struktur der Gateelektroden 8 auf eine recht­ eckige IGBT-Zelle, während Fig. 7B eine Schnittansicht längs der Linie C-C′ in Fig. 7A zeigt. Fig. 8A zeigt in der Drauf­ sicht die Anwendung der Aussparungs-Struktur der Gateelektro­ den 8 auf eine sechseckige IGBT-Zelle, während Fig. 8B eine Schnittansicht längs der Linie D-D′ in Fig. 8A zeigt. Bei diesen speziellen Anwendungsfällen können die gleichen Wirkun­ gen erzielt werden wie bei der oben beschriebenen Ausführungs­ form.
Die Fig. 9A bis 9C zeigen Teilschnittansichten zur Erläute­ rung einer anderen Ausführungsform der Struktur einer Gate­ elektrode 8, die zur Erhöhung des Kanalwiderstandes Rch ver­ wendet wird. Bei der Ausführungsform gemäß Fig. 9A hat die Gateelektrode 8 eine stufenförmige Struktur auf dem Kanalbe­ reich 6, und es wird ein Spalt 41 zwischen der Gateisolier­ schicht 7 und der Gateelektrode 8 entsprechend der stufenför­ migen Struktur gebildet.
Bei der Ausführungsform gemäß Fig. 9B hat die Gateelektrode 8 eine stufenförmige Struktur auf dem Kanalbereich 6, und die Dicke der Gateisolierschicht 7 auf dem Kanalbereich 6 ist so ausgelegt, daß sie entsprechend der stufenförmigen Struktur der Gateelektrode 8 dick ausgebildet ist. Bei der Ausführungs­ form gemäß Fig. 9C hat die Gateelektrode 8 keine Aussparungen und ist nur auf einem Teil eines Kanalbereiches 6 vorgesehen.
In diesem Falle wird der Kanalwiderstand Rch variiert in Ab­ hängigkeit von einer Strecke X. Die Gateelektrode 8 kann ir­ gendeine der oben beschriebenen Strukturen in sämtlichen End­ bereichen oder nur in einem Teil davon aufweisen. Ferner kön­ nen diese Strukturen Anwendung finden auf jede Art von IGBT- Zellen, beispielsweise eine streifenförmige IGBT-Zelle, eine rechteckige IGBT-Zelle oder eine sechseckige IGBT-Zelle.
Die Fig. 10 und 11 zeigen Draufsichten zur Erläuterung von Ausführungsformen, bei denen die Erfindung Anwendung finden kann bei einem IGBT mit einer Emitter-Bypass-Struktur. Bei die­ ser Emitter-Bypass-Struktur sind die N⁺-Typ Emitterbereiche 5 teilweise beseitigt und die Emitterbereiche 5 intermittierend angeordnet, wie sich aus den Zeichnungen entnehmen läßt. Damit wird bewirkt, daß der NPN-Transistor 14 gemäß Fig. 2 nicht leicht arbeiten kann, so daß die Blockier-Durchbruchspannung weiter gesteigert wird.
Wegen der teilweisen Beseitigung der N⁺-Typ Emitterbereiche 5 wird jedoch die Stromkapazität reduziert. Bei der Ausführungs­ form gemäß Fig. 10 verjüngen sich die Endbereiche der Gateelek­ troden 8 mit einem Neigungswinkel von etwa 45°. Bei der Aus­ führungsform gemäß Fig. 11 haben die Gateelektroden 8 an ihren Endbereichen Aussparungen, welche die N⁺-Typ Emitterbereiche 5 umschließen und drei Seiten der N⁺-Typ Emitterbereiche 5 über­ lappen.
Diese Struktur ermöglicht es, daß die Inversionsschicht sich zusammenhängend an den N⁺-Typ Emitterbereichen 5 erstreckt, so daß der Strom nicht ohne weiteres fließen kann. Bei dieser Ausführungsform wird der Kanalwiderstand Rch nicht vergrößert, sondern aufgrund der Aussparungs-Struktur der Endbereiche der Gateelektroden 8, abweichend von der oben beschriebenen Aus­ führungsform, verringert.
Es treten jedoch keine Unzulänglichkeiten auf, da die Blockier- Durchbruchspannung durch die Emitter-Bypass-Struktur gewährlei­ stet bleibt. Der Neigungswinkel von 45° bei der Ausführungsform gemäß Fig. 10 ist so konzipiert, daß er eine Ausbreitung des Stromes ermöglicht, der von den N⁺-Typ Emitterbereichen 5 aus fließt. Somit kann ein IGBT leicht konzipiert werden, der für gewünschte Eigenschaften und die entsprechende Verwendung des IGBT geeignet ist, indem man die Gate-Bypass-Struktur mit der Emitter-Bypass-Struktur kombiniert.

Claims (20)

1. Bipolartransistor mit isolierter Steuerelektrode, umfassend
  • - eine erste Halbleiterschicht (1) von einem ersten Leit­ fähigkeitstyp mit ersten und zweiten Hauptflächen;
  • - eine zweite Halbleiterschicht (2, 3) von einem zweiten Leitfähigkeitstyp, die auf der ersten Hauptfläche der ersten Halbleiterschicht (1) ausgebildet ist;
  • - einen ersten Halbleiterbereich (4) vom ersten Leitfä­ higkeitstyp, der auf der zweiten Halbleiterschicht (3) selektiv ausgebildet ist;
  • - einen zweiten Halbleiterbereich (5) vom zweiten Leitfä­ higkeitstyp, der auf dem ersten Halbleiterbereich (4) selektiv ausgebildet ist;
  • - wobei der erste Halbleiterbereich (4) einen Kanalbe­ reich (6) in der Nähe der Oberfläche des ersten Halb­ leiterbereiches (4) zwischen den Oberflächen der zwei­ ten Halbleiterschicht (3) und des zweiten Halbleiterbe­ reiches (5) aufweist;
  • - eine Isolierschicht (7), die auf dem Kanalbereich (6) ausgebildet ist;
  • - eine Gateelektrode (8), die auf der Isolierschicht (7) ausgebildet ist;
  • - eine erste Elektrode (10), die auf dem zweiten Halblei­ terbereich (5) ausgebildet ist; und
  • - eine zweite Elektrode (11), die auf der zweiten Haupt­ fläche der ersten Halbleiterschicht (1) ausgebildet ist,
dadurch gekennzeichnet,
daß ein Endbereich der Gateelektrode (8) Aussparungen hat, so daß die Gateelektrode (8) nur einen Teil des Ka­ nalbereichs (6) in einem vorgegebenen Verhältnis über­ deckt.
2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Halbleiterbereiche (4, 5) streifenförmige Konfigurationen haben (Fig. 3A).
3. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Halbleiterbereiche (4, 5) po­ lygonale Konfigurationen haben (Fig. 7A und 8A).
4. Transistor nach Anspruch 3, dadurch gekennzeichnet, daß die polygonalen Konfigurationen der ersten und zwei­ ten Halbleiterbereiche (4, 5) Rechtecke aufweisen (Fig. 7A).
5. Transistor nach Anspruch 3, dadurch gekennzeichnet, daß die polygonalen Konfigurationen der ersten und zwei­ ten Halbleiterbereiche (4, 5) Sechsecke aufweisen (Fig. 8A).
6. Transistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der zweite Halbleiterbereich (5) eine Vielzahl von Halbleiterbereichen (5) in einer Bypass-Struktur auf­ weist, wobei die Vielzahl von Halbleiterbereichen (5) in­ termittierend bzw. in Abständen angeordnet ist.
7. Transistor nach Anspruch 6, dadurch gekennzeichnet, daß die Aussparungen des Endbereichs der Gateelektrode (8) zwischen der Vielzahl von Halbleiterbereichen (5) ausgebildet sind (Fig. 10).
8. Transistor nach Anspruch 7, dadurch gekennzeichnet, daß die Aussparungen sich unter einem vorgegebenen Winkel verjüngen.
9. Transistor nach Anspruch 8, dadurch gekennzeichnet, daß der Winkel 45° beträgt.
10. Transistor nach Anspruch 6, dadurch gekennzeichnet, daß die Aussparungen des Endbereiches der Gateelektrode (8) entsprechend der Vielzahl von Halbleiterbereichen (5) ausgebildet sind (Fig. 11).
11. Transistor nach Anspruch 10, dadurch gekennzeichnet, daß die Aussparungen einen Teil der Seiten der Vielzahl von Halbleiterbereichen (5) umschließen.
12. Bipolartransistor mit isolierter Steuerelektrode, umfassend
  • - eine erste Halbleiterschicht (1) von einem ersten Leit­ fähigkeitstyp mit ersten und zweiten Hauptflächen;
  • - eine zweite Halbleiterschicht (2, 3) von einem zweiten Leitfähigkeitstyp, die auf der ersten Hauptfläche der ersten Halbleiterschicht (1) ausgebildet ist;
  • - einen ersten Halbleiterbereich (4) vom ersten Leitfä­ higkeitstyp, der auf der zweiten Halbleiterschicht (3) selektiv ausgebildet ist;
  • - einen zweiten Halbleiterbereich (5) vom zweiten Leitfä­ higkeitstyp, der auf dem ersten Halbleiterbereich (4) selektiv ausgebildet ist;
  • - wobei der erste Halbleiterbereich (4) einen Kanalbe­ reich (6) in der Nähe der Oberfläche des ersten Halb­ leiterbereiches (4) zwischen den Oberflächen der zwei­ ten Halbleiterschicht (3) und des zweiten Halbleiterbe­ reiches (5) aufweist;
  • - eine Isolierschicht (7), die auf dem Kanalbereich (6) ausgebildet ist;
  • - eine Gateelektrode (8), die auf der Isolierschicht (7) ausgebildet ist;
  • - eine erste Elektrode (10), die auf dem zweiten Halblei­ terbereich (5) ausgebildet ist; und
  • - eine zweite Elektrode (11), die auf der zweiten Haupt­ fläche der ersten Halbleiterschicht (1) ausgebildet ist,
dadurch gekennzeichnet,
daß ein Endbereich der Gateelektrode (8) zumindest auf einem Teil des Kanalbereiches (6) eine stufenförmige Struktur aufweist.
13. Transistor nach Anspruch 12, dadurch gekennzeichnet, daß ein Spalt (41) zwischen der Isolierschicht (7) und der Gateelektrode (8) entsprechend der stufenförmigen Struktur gebildet ist (Fig. 9A).
14. Transistor nach Anspruch 12, dadurch gekennzeichnet, daß die Isolierschicht (7) entsprechend der stufenförmi­ gen Struktur der Gateelektrode (8) dick ausgebildet ist (Fig. 9B).
15. Bipolartransistor mit isolierter Steuerelektrode, umfassend
  • - eine erste Halbleiterschicht (1) von einem ersten Leit­ fähigkeitstyp mit ersten und zweiten Hauptflächen;
  • - eine zweite Halbleiterschicht (2, 3) von einem zweiten Leitfähigkeitstyp, die auf der ersten Hauptfläche der ersten Halbleiterschicht (1) ausgebildet ist;
  • - einen ersten Halbleiterbereich (4) vom ersten Leitfä­ higkeitstyp, der auf der zweiten Halbleiterschicht (3) selektiv ausgebildet ist;
  • - einen zweiten Halbleiterbereich (5) vom zweiten Leitfä­ higkeitstyp, der auf dem ersten Halbleiterbereich (4) selektiv ausgebildet ist;
  • - wobei der erste Halbleiterbereich (4) einen Kanalbe­ reich (6) in der Nähe der Oberfläche des ersten Halb­ leiterbereiches (4) zwischen den Oberflächen der zwei­ ten Halbleiterschicht (3) und des zweiten Halbleiterbe­ reiches (5) aufweist;
  • - eine Isolierschicht (7), die auf dem Kanalbereich (6) ausgebildet ist;
  • - eine Gateelektrode (8), die auf der Isolierschicht (7) ausgebildet ist;
  • - eine erste Elektrode (10), die auf dem zweiten Halblei­ terbereich (5) ausgebildet ist; und
  • - eine zweite Elektrode (11), die auf der zweiten Haupt­ fläche der ersten Halbleiterschicht (1) ausgebildet ist,
dadurch gekennzeichnet,
daß die Gateelektrode (8) auf der Isolierschicht (7) nur einen Teil des Kanalbereiches (6) bedeckt.
16. Verfahren zur Herstellung eines Bipolartransistors mit isolierter Steuerelektrode, umfassend die folgenden Schritte:
  • - Herstellen einer ersten Halbleiterschicht (1) von einem ersten Leitfähigkeitstyp mit ersten und zweiten Haupt­ flächen;
  • - Ausbilden einer zweiten Halbleiterschicht (2, 3) von einem zweiten Leitfähigkeitstyp auf der ersten Haupt­ fläche der ersten Halbleiterschicht (1);
  • - selektives Ausbilden eines ersten Halbleiterbereiches (4) vom ersten Leitfähigkeitstyp auf der zweiten Halb­ leiterschicht (3);
  • - selektives Ausbilden eines zweiten Halbleiterbereiches (5) vom zweiten Leitfähigkeitstyp auf dem ersten Halb­ leiterbereich (4);
  • - Ausbilden eines Kanalbereiches (6) in dem ersten Halb­ leiterbereich (4) in der Nähe einer Oberfläche des er­ sten Halbleiterbereiches (4) zwischen den Oberflächen der zweiten Halbleiterschicht (3) und des zweiten Halb­ leiterbereiches (5);
  • - Ausbilden einer Isolierschicht (7) auf dem Kanalbereich (6);
  • - Herstellen einer Gateelektrode (8) auf der Isolier­ schicht (7);
  • - Herstellen einer ersten Elektrode (10) auf dem zweiten Halbleiterbereich (5); und
  • - Herstellen einer zweiten Elektrode (11) auf der zweiten Hauptfläche der ersten Halbleiterschicht (1),
dadurch gekennzeichnet,
daß die Gateelektrode (8) auf der Isolierschicht (7) so ausgebildet wird, daß ein Endbereich der Gateelektrode (8) mit Aussparungen versehen wird und die Gateelektrode (8) nur einen Teil des Kanalbereiches (6) in einem vorge­ gebenen Verhältnis bedeckt.
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