DE4003681C2 - Verfahren zur Herstellung von inselförmigen Halbleiteranordnungen - Google Patents

Description

Die Erfindung betrifft Verfahren zur Herstellung von insel­ förmigen Halbleiteranordnungen, bei denen erste und zweite Halbleiterelemente in ersten bzw. zweiten Halbleiterelement- Herstellungsbereichen, die voneinander elektrisch isoliert sind, in demselben Substrat gebildet werden, umfassend die folgenden Schritte:

• - Herstellen eines Halbleitersubstrats mit einer ersten und einer zweiten Hauptfläche;
• - Ausbilden einer Vielzahl von Nuten in der ersten Hauptflä­ che des Halbleitersubstrats, wobei zwischen jeweils zwei benachbarten Nuten ein erster oder ein zweiter Halbleiter­ element-Herstellungsbereich gebildet werden soll;
• - Herstellen von ersten dotierten Halbleiterbereichen in den freiliegenden Oberflächenbereichen der ersten Hauptfläche und der Nuten, wobei die ersten dotierten Halbleiterberei­ che in den ersten und zweiten Halbleiterelement-Herstel­ lungsbereichen unterschiedliche räumliche Ausdehnungen auf­ weisen;
• - Herstellen einer dielektrischen Schicht auf den ersten do­ tierten Halbleiterbereichen;
• - Herstellen einer tragenden Halbleiterschicht auf der di­ elektrischen Schicht;
• - teilweises Entfernen des Halbleitersubstrats von der zwei­ ten Hauptfläche aus bis zu einer vorgegebenen Schichtdicke, so daß nebeneinander liegende erste und zweite Halbleiter­ element-Herstellungsbereiche gebildet werden, wobei die üb­ riggebliebenen Teile des Halbleitersubstrats jeweils in den ersten dotierten Halbleiterbereich und den zweiten Halblei­ terbereich unterteilt sind und wobei die Halbleiterelement- Herstellungsbereiche durch die dielektrische Schicht von­ einander getrennt sind; und
• - Herstellen von aktiven Bereichen der jeweiligen Halbleiter­ elemente in den zweiten Halbleiterbereichen.

Ein Verfahren der eingangs genannten Art ist aus der US-PS 4 692 784 bekannt. Dort geht es um das Problem, in demselben Halbleitersubstrat Transistoren vom gleichen Typ herzustel­ len, die sich lediglich hinsichtlich ihrer Durchbruchspannung unterscheiden sollen. Zu diesem Zweck wird ein entsprechendes Halbleitersubstrat mit einer Oxidschicht als Maske überzogen, wobei durch die freigelassene Öffnung ein Dotierstoff in das Substrat eindiffundiert wird, der sich nur in einem lokal be­ grenzten Bereich auswirken kann.

Anschließend wird die als Maske dienende Oxidschicht ent­ fernt, und die Halbleiteranordnung wird selektiv geätzt, um Nuten zu bilden, zwischen denen sich inselförmige Bereiche zur weiteren Ausbildung von Halbleiterelementen befinden. Einer dieser inselförmigen Bereiche hat in seinem oberen Be­ reich eine durch Einbringen des Dotierstoffes gebildete erste Dotierungsschicht. Danach wird ein weiterer Dotierstoff mit einem entsprechend gewählten Diffusionskoeffizienten eindif­ fundiert, so daß auf der gesamten Oberfläche der Halbleiter­ anordnung eine zweite Diffusionsschicht gebildet wird.

Diese zweite Diffusionsschicht hat überall eine gleichmäßige Dicke, mit Ausnahme des einen inselförmigen Bereiches, der bereits in seinem oberen Bereich die erste Diffusionsschicht aufweist. Dieser inselförmige Bereich mit trapezförmigem Querschnitt hat an seiner Oberseite eine besonders dick aus­ gebildete Schicht, gebildet von den beiden Diffusionsschrit­ ten und bestehend aus den Dotierstoffen der beiden Diffu­ sionsschichten, während die schrägen Seitenflächen von der zweiten Diffusionsschicht gebildet sind und die gleiche ge­ ringe Dicke haben wie die zweite Diffusionsschicht. Darüber wird dann eine Isolierschicht aus Siliziumoxid gebildet, auf der wiederum polykristallines Silizium aufgebaut wird, wel­ ches dann die Trägerschicht der fertigen Halbleiteranordnung bildet.

Bei dem Verfahren gemäß der US-PS 4 692 784 ergibt sich somit eine Halbleiteranordnung, die im fertigen Zustand in der Fig. 2 dieser Druckschrift dargestellt ist. Dabei sind die wannenförmigen Bereiche der einzelnen Halbleiterelemente in einheitlicher Weise von einer Isolierschicht einheitlicher Dicke umgeben. In den einzelnen Wannenbereichen ist der Wan­ nenboden parallel zu den beiden Hauptflächen der Halbleiter­ anordnung unterschiedlich dick ausgebildet, während die schräg verlaufenden Seitenwände der Diffusionsschicht gleiche Dicke haben. Die auf diese Weise hergestellten Halbleiterele­ mente sind nur für bestimmte Zwecke geeignet, insbesondere für den Fall vorgesehen, daß Halbleiterelemente der gleichen Art gebildet werden, die sich nur durch ihre unterschiedliche Durchbruchspannung unterscheiden.

Die EP 0 139 587 A2 betrifft die Herstellung von integrierten Schaltungen, bei denen nebeneinander komplementäre Transisto­ ren gebildet werden, die einerseits vom NPN-Typ und anderer­ seits vom PNP-Typ sind. Die bei herkömmlichen photolithogra­ phischen Prozessen auftretenden Schwierigkeiten sollen dort in der Weise ausgeräumt werden, daß ein Substrat in mehreren Schritten selektiv dotiert wird, wobei auf die so geschaffe­ nen Bereiche unterschiedlich ausgebildete Isolierschichten aufgebracht werden, die für einen späteren Ätzvorgang vorge­ sehen sind.

Bei dem Verfahren gemäß der EP 0 139 587 A2 werden nicht nur die horizontal verlaufenden Oberflächen dotiert, sondern auch die Schrägflächen von Nuten, die in das Halbleitersubstrat eingeätzt worden sind. Die Dotierung der Halbleiteranordnung erfolgt dort in der Weise, daß für die verschiedenen Halblei­ terelemente gleichmäßig dicke Diffusionsschichten hergestellt werden. Die eine Dotierungsschicht im Bereich eines ersten Halbleiterelementes wird allerdings wieder völlig entfernt, so daß diese Dotierungsschicht im Bereich des fertigen ersten Halbleiterelementes später nicht mehr vorhanden und elek­ trisch nicht wirksam ist. Dadurch haben die beiden fertigen Halbleiterelemente bei der Halbleiteranordnung, die mit dem Verfahren gemäß der EP 0 139 587 A2 hergestellt werden, einen völlig anderen Schichtenaufbau, was der Herstellung von kom­ plementären Transistoren entspricht.

Bei der Herstellung von unterschiedlichen Halbleiterelemen­ ten, beispielsweise bei Feldeffekttransistoren einerseits und Bipolartransistoren andererseits, tritt aber die Schwierigkeit auf, daß bei diesen unterschiedliche Anforderungen hinsicht­ lich der Durchbruchspannung und des inneren Widerstandes der Halbleiterelemente im eingeschalteten Zustand gestellt wer­ den. In der Praxis ist es daher wichtig, bei der Herstellung von Halbleiteranordnungen erste und zweite Halbleiterelemente hinsichtlich ihrer Schichtdicken und Schichtbreiten optimal und individuell einstellen zu können.

Fig. 1 zeigt im Schnitt eine herkömmliche Halbleiteranordnung mit zusammengesetztem Aufbau von Halbleiterelementen in ge­ trennter Anordnung, wobei eine Vielzahl von Halbleiterelemen­ ten jeweils voneinander getrennt sind. Eine in Fig. 1 darge­ stellte Halbleiteranordnung umfaßt einen Feldeffekttransistor 10A mit isolierter Steuerelektrode sowie einen Verbindungs- Bipolartransistor 10B, die im oberen Bereich eines Silizium­ substrats vom n⁻-Typ ausgebildet sind. Die beiden Tran­ sistoren 10A und 10B sind durch Isolierschichten 2 vonein­ ander isoliert und getrennt. Es sind n⁺-Typ Schichten 3 mit vorgegebener Dicke auf den Isolierschichten 2 aus­ gebildet, während n⁻-Typ Schichten 4 auf den jeweiligen n⁺-Typ Schichten 3 ausgebildet sind.

In einem ein Bauelement bildenden Bereich, nachstehend als In­ sel bezeichnet, in welchem der Feldeffekttransistor 10A aus­ gebildet ist, ist ein p-Typ Muldenbereich 5 im oberen Bereich der n⁻-Typ Schicht 4 ausgebildet. Ferner sind n⁺-Typ Source­ bereiche 6 selektiv in dem Oberflächenbereich des p-Typ Mul­ denbereiches 5 ausgebildet.

Auf der oberen Oberfläche des p-Typ Muldenbereiches 5 sind zwischen den Oberflächen der n⁻-Typ Schicht 4 und den jewei­ ligen n⁺-Typ Sourcebereichen 6 Polysiliziumgates 8 ausgebil­ det, wobei dazwischen eine Gateoxidschicht 7 ausgebildet ist. Drainelektroden 9 sind auf der Oberfläche der n⁺-Typ Schicht 3 ausgebildet. Eine Sourceelektrode 11 ist auf Teilen der Oberflächen der n⁺-Typ Sourcebereiche 6 und der Oberfläche des p-Typ Muldenbereiches 5 zwischen den n⁺-Typ Sourceberei­ chen 6 ausgebildet. Gateelektroden 12 sind auf den Polysili­ ziumgates 8 ausgebildet. Die Elektroden 9, 11 und 12 sind durch Passivierungsschichten 18 voneinander isoliert.

In einer anderen Insel, die mit dem Bipolartransistor 10B versehen ist, ist ein p-Typ Basisbereich 13 in einem oberen Bereich der n⁻-Typ Schicht 4 ausgebildet. Ein n⁺-Typ Emitter­ bereich 14 ist auf einem Teil der Oberfläche des p-Typ Basis­ bereiches 13 ausgebildet. Eine Emitterelektrode 15 ist auf dem n⁺-Typ Emitterbereich 14 vorgesehen. Eine Basiselektrode 16 ist auf dem p-Typ Basisbereich 13 ausgebildet. Eine Kol­ lektorelektrode 17 ist auf der n⁺-Typ Schicht 3 ausgebildet. Diese Elektroden 15, 16 und 17 sind durch Passivierungsschich­ ten 18 voneinander isoliert.

Die Fig. 2A bis 2F zeigen Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung der Inseln in der Halblei­ teranordnung gemäß Fig. 1. Die Schritte dieses Herstellungs­ verfahrens werden nachstehend unter Bezugnahme auf die Fig. 2A bis 2F näher erläutert.

Zunächst wird eine Oxidschicht 22 als Resistschicht auf der Oberfläche eines n⁻-Typ Substrats 21 in Form eines Einkri­ stalls ausgebildet und mit einem Muster gemäß Fig. 2A verse­ hen. Das n⁻-Typ Substrat 21 wird anisotrop geätzt, um V-förmige Nuten oder Aussparungen 23 zu bilden, indem man die mit Muster versehene Resistschicht 22 als Maske verwendet, wie es Fig. 2B zeigt. Der Abstand l zwischen den Nuten 23 definiert die Breite jeder Insel.

Nach dem Entfernen der Oxidschicht 22 werden n-Typ Dotierstoffe in die Oberflächen des n⁻-Typ Substrats 21 sowie der Nuten 23 eindiffundiert, um eine n⁺-Typ Schicht 3 gemäß Fig. 2C zu bilden. Diese n⁺-Typ Schicht 3 wird mit einer Flußsäure­ chemikalie in einer Vorbehandlung behandelt, beispielsweise wird eine Phosphorglasschicht oder dergleichen von der Oberflä­ che der n⁺-Typ Schicht 3 entfernt, und dann wird eine Isolier­ schicht 2, beispielsweise eine Schicht durch thermische Oxida­ tion, auf der n⁺-Typ Schicht 3 ausgebildet, wie es Fig. 2D zeigt.

Eine n⁻-Typ Polysiliziumschicht 24 wird auf der Isolierschicht 2 durch epitaxiales Aufwachsen aufgebracht, wie es Fig. 2E zeigt. Dann wird die untere oder rückseitige Oberfläche des n⁻-Typ Substrats 21 poliert, um die Isolierschicht 2 sowie die n⁺-Typ Schicht 3 auf der rückseitigen Oberfläche des n⁻-Typ Substrats 21 freizulegen.

Das Umdrehen des n⁻-Typ Substrats 21 ergibt eine Vielzahl von Inseln 25, wie es Fig. 2F zeigt. Die n⁻-Typ Polysiliziumschicht 24 entspricht dabei dem n⁻-Typ Polysiliziumsubstrat 1 in Fig. 1. Die übrigen Teile des n⁻-Typ Substrats 21 entsprechen den n⁻-Typ Schichten 4 in Fig. 1. Die Inseln 25 sind voneinander durch die jeweilige Isolierschicht 2 isoliert. Der Feldeffekt­ transistor 10A und der Bipolartransistor 10B gemäß Fig. 1 wer­ den in den so erhaltenen Inseln 25 ausgebildet.

Wenn die Sourceelektrode 11 des Feldeffekttransistors 10A auf ein vorgegebenes Potential gelegt und eine vorgegebene Span­ nung an die Gateelektrode 12 angelegt wird, so wird ein Kanal­ bereich 5a - der in der Oberfläche des p-Typ Muldenbereiches 5 unter dem jeweiligen Polysiliziumgate 8 ausgebildet ist - in einen n-Typ umgekehrt und bildet einen Kanal. Infolgedessen wird der Feldeffekttransistor 10A leitend, so daß der Drain­ strom über die Drainelektroden 9 und die Sourceelektrode 11 fließt.

Der Widerstand im EIN-Zustand ist im wesentlichen die Summe aus dem Widerstand des Kanalbereiches 5a und dem Widerstand der n⁻-Typ Schicht 4. Der Widerstand der n⁻-Typ Schicht 4 wird im Verhältnis zur Breite der n⁻-Typ Schicht 4, also dem Abstand von der n⁺-Typ Schicht 3 zum p-Typ Muldenbereich 5, erhöht, wenn der spezifische Widerstand über die gesamte n⁺-Typ Schicht 4 der gleiche ist. Dementsprechend muß die Dicke der n⁻-Typ Schicht 4 verringert werden, um den Wert des Wi­ derstandes im EIN-Zustand zu verringern.

Andererseits, je dicker die n⁻-Typ Schicht 4 ist, desto brei­ ter kann sich eine Verarmungsschicht ausbreiten, wenn der spe­ zifische Widerstand über die gesamte n⁻-Typ Schicht 4 der gleiche ist. Je dicker somit die Breite der n⁻-Typ Schicht 4 ist, desto höher wird die Durchbruchspannung des Feldeffekt­ transistors 10A. Dementsprechend muß die Dicke der n⁻-Typ Schicht 4 vergrößert werden, um die Durchbruchspannung des Feldeffekttransistors 10A zu erhöhen.

Es ist somit festzustellen, daß die Dicke der n⁻-Typ Schicht 4 des Feldeffekttransistors 10A optimal gewählt werden muß, da sie den Feldeffekttransistor 10A im Hinblick auf seine elek­ trischen Eigenschaften beeinflußt, beispielsweise hinsichtlich des Widerstandes im EIN-Zustand, der Durchbruchspannung usw. Hinsichtlich des Bipolartransistors 10B muß die Dicke der n⁻-Typ Schicht 4 optimal sein, um die Kollektor-Emitter-Sätti­ gungsspannung so weit wie möglich zu reduzieren und eine aus­ reichende Durchbruchspannung zu erhalten, ähnlich wie beim Feldeffekttransistor 10A.

Es ist daher erwünscht, daß die Dicke der n⁻-Typ Schicht 4 vom Feldeffekttransistor 10A einerseits und vom Bipolartransistor 10B andererseits individuell bestimmt oder optimiert wird, um jeden Transistor mit den gewünschten elektrischen Eigenschaf­ ten zu realisieren.

Bei der oben beschriebenen Halbleiteranordnung mit zusammenge­ setztem Aufbau von Elementen in getrennter Anordnung haben je­ doch die Bereiche für die Bauelementherstellung, also die In­ seln 25, genau die gleiche Konfiguration. Mit anderen Worten, die Werte der Dicke der n⁺-Typ Schicht 3 sind in beiden Tran­ sistoren 10A und 10B gleich.

Ferner ist es nicht wünschenswert, die Tiefe des p-Typ Mulden­ bereiches im Feldeffekttransistor 10A in unnötiger Weise zu vergrößern, und zwar wegen ihres Einflusses auf die Kanallänge, und die Tiefe des p-Typ Basisbereiches 13 im Bipolartransistor 10B kann nicht übermäßig tief gemacht werden, und zwar wegen ihres Einflusses auf den Gleichstromverstärkungsfaktor.

Somit wird die Dicke der n⁻-Typ Schicht 4 bestimmt in Abhän­ gigkeit von einem Transistor mit einer höheren Durchbruchspan­ nung von den beiden Transistoren 10A und 10B; infolgedessen wird die Dicke der n⁻-Typ Schicht 4 des anderen Transistors mit der geringeren Durchbruchspannung in nachteiliger Weise übermäßig dick.

Der Erfindung liegt die Aufgabe zugrunde, Verfahren zur Her­ stellung von inselförmigen Halbleiteranordnungen der eingangs genannten Art anzugeben, mit denen sich unterschiedliche Halb­ leiterelemente vom gleichen Leitfähigkeitstyp hinsichtlich ihrer elektrischen Eigenschaften optimieren lassen, ohne daß die gleichzeitige Herstellung von solchen ersten und zweiten Halbleiterelementen beeinträchtigt wird.

Gemäß einer ersten Ausführungsform der Erfindung ist das Ver­ fahren dadurch gekennzeichnet, daß das Herstellen der ersten dotierten Halbleiterbereiche folgende Schritte umfaßt:

• - Nach der Ausbildung der Vielzahl von Nuten wird ein Teilbe­ reich der freien Oberfläche der ersten Hauptfläche und der Nuten mit einer Maskierungsschicht abgedeckt und in den freien Oberflächenbereich der ersten Hauptfläche und der Nu­ ten ein erster Dotierstoff mit einem ersten Diffusionskoef­ fizienten eingebracht,
• - anschließend wird die Maskierungsschicht entfernt und in die gesamte freie Oberfläche der ersten Hauptfläche und der Nu­ ten ein zweiter Dotierstoff mit einem zweiten Diffusionsko­ effizienten eingebracht,
• - danach wird die Anordnung einer thermischen Behandlung aus­ gesetzt, um durch Diffusion erste dotierte Halbleiterberei­ che zu bilden, die in den ersten und zweiten Halbleiterele­ ment-Herstellungsbereichen unterschiedliche Dicken haben, so daß die zweiten Halbleiterbereiche unterschiedliche räumli­ che Ausdehnungen aufweisen,
• - daraufhin wird auf den ersten dotierten Halbleiterbereichen die dielektrische Schicht gebildet.

Gemäß einer zweiten Ausführungsform der Erfindung ist das Ver­ fahren dadurch gekennzeichnet, daß das Herstellen der ersten dotierten Halbleiterbereiche folgende Schritte umfaßt:

• - Nach der Ausbildung der Vielzahl von Nuten wird ein Teilbe­ reich der freien Oberfläche der ersten Hauptfläche und der Nuten mit einer Maskierungsschicht abgedeckt und in den freien Oberflächenbereich der ersten Hauptfläche und der Nu­ ten ein erster Dotierstoff eingebracht und in das Halblei­ tersubstrat eindiffundiert, um eine erste dotierte Zone zu bilden, die ein Teilbereich des ersten dotierten Halbleiter­ bereiches ist,
• - anschließend wird die Maskierungsschicht entfernt und in die gesamte freie Oberfläche der ersten Hauptfläche und der Nu­ ten der gleiche Dotierstoff eingebracht,
• - danach wird die Anordnung einer thermischen Behandlung aus­ gesetzt, um durch Diffusion erste dotierte Halbleiterberei­ che zu bilden, die in den ersten und zweiten Halbleiterele­ ment-Herstellungsbereichen unterschiedliche Dicken haben, so daß die zweiten Halbleiterbereiche unterschiedliche räumli­ che Ausdehnungen aufweisen,
• - daraufhin wird auf den ersten dotierten Halbleiterbereichen die dielektrische Schicht gebildet.

In Weiterbildung der erfindungsgemäßen Verfahren ist vorgese­ hen, daß der Schritt der Trennung der ersten und zweiten Halb­ leiterelement-Herstellungsbereiche den Schritt des Polierens des Halbleitersubstrates von der zweiten Hauptfläche aus um­ faßt, um das Halbleitersubstrat mit der vorgegebenen Dicke zu entfernen.

Bei einer speziellen Ausführungsform des erfindungsgemäßen Verfahrens ist vorgesehen, daß in den ersten Halbleiterele­ ment-Herstellungsbereichen Feldeffekttransistoren und in den zweiten Halbleiterelement-Herstellungsbereichen Bipolartran­ sistoren ausgebildet werden.

Mit den erfindungsgemäßen Verfahren wird in vorteilhafter Weise erreicht, daß auch dann, wenn die ersten und zweiten Halbleiterelement-Herstellungsbereiche die gleiche Tiefe ha­ ben, die Werte der Dicke der ersten dotierten Halbleiterberei­ che voneinander verschieden gewählt werden können, derart, daß auch die Werte der Dicke der zweiten Halbleiterbereiche, die auf diesen ersten dotierten Halbleiterbereichen gebildet wer­ den, voneinander verschieden sind, um die gewünschten elektri­ schen Eigenschaften innerhalb der jeweiligen Bereiche einzu­ stellen.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in

Fig. 1 eine Schnittansicht zur Erläuterung einer herkömmli­ chen Halbleiteranordnung mit zusammengesetztem Auf­ bau von Elementen in getrennter Anordnung;

Fig. 2A bis 2F Schnittansichten zur Erläuterung der Schritte zur Herstellung der Halbleiteranordnung Fig. 1;

Fig. 3 eine Schnittansicht zur Erläuterung einer Ausführungs­ form einer Halbleiteranordnung, hergestellt mit einem erfin­ dungsgemäßen Verfahren;

Fig. 4A bis 4I Schnittansichten zur Erläuterung der Schritte zur Herstellung der Halbleiteranordnung gemäß Fig. 3;

Fig. 5A bis 5D Schnittansichten zur Erläuterung der Schritte zur Herstellung eines Feldeffekttransistors und eines Bipolartransistors; und in

Fig. 6A und 6B Schnittansichten zur Erläuterung von einem abgewan­ delten Verfahren zur Herstellung der Halbleiteran­ ordnung gemäß Fig. 3.

Wie aus Fig. 3 ersichtlich, sind die jeweiligen Breiten der n⁻-Typ Schichten 4a und 4b und die jeweiligen Dicken der n⁺-Typ Schichten 3a und 3b voneinander verschieden beim Feld­ effekttransistor 10A einerseits und beim Bipolartransistor 10B andererseits.

Das bedeutet, die Breite der n⁻-Typ Schicht 4b ist breiter als die der n⁻-Typ Schicht 4a, und die Dicke der n⁺-Typ Schicht 3a ist dicker als die n⁺-Typ Schicht 3b. Die n⁻-Typ Schichten 4a und 4b haben jeweils eine optimale Dicke, um eine gewünsch­ te elektrische Charakteristik für den Feldeffekttransistor 10A und den Bipolartransistor 10B zu erreichen. Im übrigen ist der Aufbau bei dieser Ausführungsform der gleiche wie bei der her­ kömmlichen Anordnung gemäß Fig. 1, so daß eine erneute Be­ schreibung an dieser Stelle entbehrlich erscheint.

Die Fig. 4A bis 4I zeigen Schnittansichten zur Erläuterung eines Verfahrens zur Bildung der Inseln der Halbleiteranord­ nung gemäß Fig. 3. Die einzelnen Schritte dieses Verfahrens werden nachstehend unter Bezugnahme auf Fig. 4A bis 4I näher erläutert.

Zunächst wird eine Oxidschicht 22 auf der Oberfläche eines Einkristall-Substrats 21 vom n⁻-Typ ausgebildet und mit einem Muster gemäß Fig. 4A versehen. Wie aus Fig. 4B ersichtlich, wird das n⁻-Typ Substrat 21 anisotrop geätzt, um V-förmige Aussparungen oder Nuten 23 zu bilden, indem man die mit Muster versehene Oxidschicht 22 als Maske verwendet. Der Abstand l zwischen benachbarten Nuten 23 definiert die Breite der jewei­ ligen Inseln.

Nach dem Entfernen der Oxidschicht 22 wird eine Oxidschicht 26 über der gesamten Oberfläche des n⁻-Typ Substrats 21 ausge­ bildet, und zwar durch eine thermische Oxidationsbehandlung, und dann mit einem solchen Muster versehen, daß die Grenz­ schicht der Oxidschicht 26 in der Nut 23a ausgebildet wird, wie es Fig. 4C zeigt. Dann werden n-Typ Dotierstoffe 27a, beispielsweise in Form von Phosphor, der einen relativ großen Diffusionskoeffizienten hat, auf das n⁻-Typ Substrat 21 auf­ gebracht. Die n-Typ Dotierstoffe 27a werden nur auf einem Teil der Anordnung, ausgenommen den Bereich der Oxidschicht 26, aufgebracht, wie es in Fig. 4D deutlich dargestellt ist.

Nach dem Entfernen der Oxidschicht 26 werden n-Typ Dotierstoffe, beispielsweise in Form von Antimon, das einen rela­ tiv kleinen Diffusionskoeffizienten hat, auf dem gesamten n⁻-Typ Substrat 21 aufgebracht, wie es Fig. 4E zeigt. Bei die­ sem Schritt wird eine sehr kleine Menge von Dotierstoffen 27b in einem Bereich aufgebracht, in welchem die Dotierstoffe 27a aufgebracht worden sind, oder es werden im wesent­ lichen keine Dotierstoffe 27b in diesem Bereich aufge­ bracht.

Dann wird das n⁻-Typ Substrat 21 mit Wärme behandelt, so daß n⁺-Typ Schichten 3a und 3b gebildet werden, und zwar durch Diffusion der Dotierstoffe 27a und 27b. Die Diffusion der Dotierstoffe 27a ergibt die n⁺-Typ Schicht 3a, und die Diffusion der Dotierstoffe 27b ergibt die n⁺-Typ Schicht 3b. Wie in Fig. 4F dargestellt, ist die n⁺-Typ Schicht 3a dicker als die n⁺-Typ Schicht 3b, und zwar wegen der Differen­ zen zwischen den beiden Diffusionskoeffizienten.

Auf den n⁺-Typ Schichten 3a und 3b wird eine Oxidschicht 2 aus­ gebildet, beispielsweise durch thermische Oxidation oder der­ gleichen, wie es in Fig. 4G angedeutet ist. Eine n⁻-Typ Poly­ siliziumschicht 24 wird auf der eine Isolierschicht bildenden Oxidschicht 2 durch epitaxiales Aufwachsen ausgebildet, wie es Fig. 4H zeigt.

Dann wird die untere oder rückseitige Oberfläche des n⁻-Typ Substrats 21 poliert, um die n⁺-Schichten 3a und 3b auf der rückseitigen Oberfläche des n⁻-Typ Substrats 21 freizulegen. Beim Umdrehen des n⁻-Typ Substrats 21 ergibt sich eine Viel­ zahl von Inseln 25 auf der Schicht 24, wie es Fig. 4I zeigt. Die n⁻-Typ Polysiliziumschicht 24 entspricht dabei dem n⁻-Typ Schicht Polysiliziumsubstrat 1 in Fig. 1 und 3.

Die übrigen Teile des n⁻-Typ Substrats 21 entsprechen den n⁻-Typ Schichten 4 bzw. 4a, 4b in Fig. 1 bzw. Fig. 3. Die In­ seln 25 sind durch die Isolierschicht 2 voneinander isoliert. Die n⁺-Typ Schicht 3a der Insel 25a ist dicker als die n⁺-Typ Schicht 3b der Insel 25b. Dementsprechend ist die n⁻-Typ Schicht 4a der Insel 25a dünner als die n⁻-Typ Schicht 4b der Insel 25b.

Der Feldeffekttransistor 10A und der Bipolartransistor 10B ge­ mäß Fig. 3 werden in den jeweiligen, so erhaltenen Inseln 25a und 25b mit den nachstehend beschriebenen Schritten herge­ stellt. Die Fig. 5A bis 5D zeigen Schnittansichten zur Erläu­ terung eines Verfahrens zur Herstellung des Feldeffekttransi­ stors 10A bzw. des Bipolartransistors 10B. Die Schritte dieses Herstellungsverfahrens werden nachstehend unter Bezugnahme auf Fig. 5A bis 5D näher erläutert.

Zunächst wird das n⁻-Typ Polysiliziumsubstrat 1 mit Flußsäure­ chemikalien behandelt. Danach wird durch thermische Oxidation oder dergleichen eine Oxidschicht 31 auf der Oberfläche des n⁻-Typ Polysiliziumsubstrats 1 ausgebildet. Die Oxidschicht 31 wird durch Fotolithografie zur Bildung von Fenstern 31a selek­ tiv mit einem Muster versehen.

Anschließend werden Dotierstoffe durch die Fenster 31a der Oxidschicht 31 hindurch eindiffundiert, so daß ein p-Typ Muldenbereich 5 im oberen Bereich der n⁻-Typ Schicht 4a der Insel 25a sowie ein p-Typ Basisbereich 13 im oberen Bereich der n⁻-Typ Schicht 4b der Insel 25b ausgebildet werden, wie es Fig. 5A zeigt.

Dann wird die Oxidschicht 31 von der Insel 25a entfernt, und durch thermische Oxidation oder dergleichen wird eine dünne Oxidschicht 32 auf der Oberfläche des n⁻-Typ Substrats 21 aus­ gebildet. Eine Polysiliziumschicht 33 wird auf der Oxidschicht 32 ausgebildet. Die Oxidschicht 32 auf der Insel 25b wird da­ durch etwas dicker als auf der Insel 25a, da sie mit der Oxid­ schicht 31 vereinigt wird.

Dann werden Fenster 33a durch selektives Ätzen der Polysili­ ziumschicht 33 und der Oxidschicht 32 hergestellt. Weiterhin werden gemäß Fig. 5B n-Typ Dotierstoffe durch die Fenster 33a der Polysiliziumschicht 33 hindurch eindiffundiert, so daß n⁺-Typ Sourcebereiche 6 sowie ein n⁺-Typ Emitterbereich 14 im oberen Bereich des p-Typ Muldenbereiches 5 bzw. des p-Typ Ba­ sisbereiches 13 ausgebildet werden.

Danach wird die Polysiliziumschicht 33 selektiv geätzt, um Polysiliziumgates 8 auf der Insel 25a zu bilden, wie es Fig. 5C zeigt. Dann wird eine Oxidschicht über der gesamten Ober­ fläche des durch epitaxiales Aufwachsen gebildeten n⁻-Typ Sub­ strats 1 ausgebildet. Passivierungsschichten 18 werden auf den jeweiligen Inseln 25a und 25b durch selektives Ätzen dieser Oxidschicht gebildet, wie es Fig. 5D zeigt.

Weiterhin wird eine leitende Schicht auf dem n⁻-Typ Substrat 1 einschließlich der Passivierungsschichten 18 ausgebildet. Durch selektives Ätzen dieser leitenden Schicht werden - wie in Fig. 3 dargestellt - die Drainelektroden 9, die Sourceelektrode 11 und die Gateelektroden 12 auf der Insel 25a sowie die Emitterelek­ trode 15, die Basiselektrode 16 und die Kollektorelektrode 17 auf der Insel 25b ausgebildet. Auf diese Weise werden der Feld­ effekttransistor 10A auf der Insel 25a und der Bipolartransi­ stor 10B auf der Insel 25b hergestellt.

Indem man bei der oben beschriebenen Ausführungsform die Dicken der n⁺-Typ Schichten 3a, 3b in den Inseln 25a und 25b un­ terschiedlich dick macht, können die Dicken der n⁻-Typ Schich­ ten 4a und 4b auf ihnen verschieden ausgebildet werden. Somit können die Drainbreite, also die Breite der n⁻-Typ Schicht 4a, des Feldeffekttransistors 10A und die Kollektorbreite, also die Breite der n⁻-Typ Schicht 4b, des Bipolartransistors 10B unterschiedliche Werte haben.

Indem man somit die jeweiligen Breiten der n⁻-Typ Schichten 4a und 4b unabhängig optimiert, können sowohl der Feldeffekt­ transistor 10A als auch der Bipolartransistor 10B jeweils die ge­ wünschten elektrischen Eigenschaften erhalten.

Es kann auch ein p-Typ Substrat anstelle des n⁻-Typ Substrats 21 verwendet werden. In diesem Falle werden p⁺-Typ Schichten mit unterschiedlicher Dicke voneinander ausgebildet, und zwar anstelle der n⁺-Typ Schichten 3a und 3b, und es werden Halb­ leiterelemente auf den jeweiligen Inseln 25 ausgebildet, deren Polarität umgekehrt zu der der oben beschriebenen Ausführungs­ form ist.

Außerdem ist es möglich, daß nach dem Aufbringen der Dotierstoffe 27b, die einen relativ kleinen Diffusionskoeffizien­ ten haben, die Dotierstoffe 27a aufgebracht werden, die einen relativ großen Diffusionskoeffizienten besitzen. Die Oxidschicht 26 muß jedoch ein solches Muster haben, daß die Oxidschicht 26 auf dem linken Bereich des n⁻-Typ Substrats 21 in Fig. 4C bleibt, um die Inseln 25a und 25b in der gleichen Anordnung wie bei der oben beschriebenen Ausführungsform zu bilden.

Ferner können die n⁺-Typ Schichten 3 mit unterschiedlichen Dicken voneinander mit nur einer Art von Dotierstoffen gestellt werden, und zwar mit den Schritten, die in Fig. 6A und 6B dargestellt sind, welche nachstehend erläutert werden.

Nach dem Schritt gemäß Fig. 4D wird der Schritt gemäß Fig. 6A durchgeführt. Bei diesem Schritt werden Dotierstoffe 27a eindiffundiert, um eine n⁺-Typ Schicht 3a′ zu bilden, welche ein Teil einer n⁺-Typ Schicht 3a ist, und eine Oxidschicht 26 wird entfernt. Dann werden Dotierstoffe 27a von derselben Art wie auf der gesamten Oberfläche des n⁻-Typ Substrats 21 aufgebracht, wie es Fig. 6B zeigt. Nach diesem Schritt wird der Schritt gemäß Fig. 4F durchgeführt.

Das bedeutet, die Dotierstoffe 27a werden eindiffundiert zur Bildung der n⁺-Typ Schichten 3a und 3b, die in ihrer Dicke verschieden sind, da die effektive Diffusionszeit zwischen diesen n⁺-Typ Schichten 3a und 3b verschieden ist. Danach er­ folgt die Behandlung gemäß den Schritten, die in den Fig. 4G bis 4I dargestellt und vorstehend erläutert sind.

Claims (8)

1. Verfahren zur Herstellung von inselförmigen Halbleiter­ anordnungen, bei denen erste und zweite Halbleiterele­ mente (10A, 10B) in ersten bzw. zweiten Halbleiterele­ ment-Herstellungsbereichen (25a, 25b), die voneinander elektrisch isoliert sind, in demselben Substrat gebildet werden, umfassend die folgenden Schritte:

• - Herstellen eines Halbleitersubstrats (21) mit einer ersten und einer zweiten Hauptfläche;
• - Ausbilden einer Vielzahl von Nuten (23) in der ersten Hauptfläche des Halbleitersubstrats (21), wobei zwi­ schen jeweils zwei benachbarten Nuten (23) ein erster oder ein zweiter Halbleiterelement-Herstellungsbereich (25a, 25b) gebildet werden soll;
• - Herstellen von ersten dotierten Halbleiterbereichen (3a, 3b) in den freiliegenden Oberflächenbereichen der ersten Hauptfläche und der Nuten (23), wobei die ersten dotierten Halbleiterbereiche (3a, 3b) in den ersten und zweiten Halbleiterelement- Herstellungsbereichen (25a, 25b) unterschiedliche räumliche Ausdehnungen aufweisen;
• - Herstellen einer dielektrischen Schicht (2) auf den ersten dotierten Halbleiterbereichen (3a, 3b);
• - Herstellen einer tragenden Halbleiterschicht (24) auf der dielektrischen Schicht (2);
• - teilweises Entfernen des Halbleitersubstrats (21) von der zweiten Hauptfläche aus bis zu einer vorgegebenen Schichtdicke, so daß nebeneinander liegende erste und zweite Halbleiterelement-Herstellungsbereiche (25a, 25b) gebildet werden, wobei die übriggebliebenen Teile des Halbleitersubstrats (21) jeweils in den ersten do­ tierten Halbleiterbereich (3a, 3b) und den zweiten Halbleiterbereich (4a, 4b) unterteilt sind und wobei die Halbleiterelement-Herstellungsbereiche (25a, 25b) durch die dielektrische Schicht (2) voneinander ge­ trennt sind, und
• - Herstellen von aktiven Bereichen (5, 6; 13, 14) der jeweiligen Halbleiterelemente (10A, 10B) in den zwei­ ten Halbleiterbereichen (4a, 4b),

dadurch gekennzeichnet,

daß das Herstellen der ersten dotierten Halbleiterberei­ che (3a, 3b) folgende Schritte umfaßt

• - nach der Ausbildung der Vielzahl von Nuten (23) wird ein Teilbereich der freien Oberfläche der ersten Hauptfläche und der Nuten (23) mit einer Maskierungs­ schicht (26) abgedeckt und in den freien Oberflächen­ bereich der ersten Hauptfläche und der Nuten (23) ein erster Dotierstoff (27a) mit einem ersten Diffusions­ koeffizienten eingebracht,
• - anschließend wird die Maskierungsschicht (26) entfernt und in die gesamte freie Oberfläche der ersten Haupt­ fläche und der Nuten (23) ein zweiter Dotierstoff (27b) mit einem zweiten Diffusionskoeffizienten einge­ bracht,
• - danach wird die Anordnung einer thermischen Behandlung ausgesetzt, um durch Diffusion erste dotierte Halblei­ terbereiche (3a, 3b) zu bilden, die in den ersten und zweiten Halbleiterelement-Herstellungsbereichen (25a, 25b) unterschiedliche Dicken haben, so daß die zweiten Halbleiterbereiche (4a, 4b) unterschiedliche räumliche Ausdehnungen aufweisen,
• - daraufhin wird auf den ersten dotierten Halbleiterbe­ reichen (3a, 3b) die dielektrische Schicht (2) gebil­ det.

2. Verfahren zur Herstellung von inselförmigen Halbleiter­ anordnungen, bei denen erste und zweite Halbleiterele­ mente (10A, 10B) in ersten bzw. zweiten Halbleiterele­ ment-Herstellungsbereichen (25a, 25b), die voneinander elektrisch isoliert sind, in demselben Substrat gebildet werden, umfassend die folgenden Schritte:

• - Herstellen eines Halbleitersubstrats (21) mit einer ersten und einer zweiten Hauptfläche;
• - Ausbilden einer Vielzahl von Nuten (23) in der ersten Hauptfläche des Halbleitersubstrats (21), wobei zwi­ schen jeweils zwei benachbarten Nuten (23) ein erster oder ein zweiter Halbleiterelement-Herstellungsbereich (25a, 25b) gebildet werden soll;
• - Herstellen von ersten dotierten Halbleiterbereichen (3a, 3b) in den freiliegenden Oberflächenbereichen der ersten Hauptfläche und der Nuten (23), wobei die er­ sten dotierten Halbleiterbereiche (3a, 3b) in den er­ sten und zweiten Halbleiterelement-Herstellungsberei­ chen (25a, 25b) unterschiedliche räumliche Ausdehnun­ gen aufweisen;
• - Herstellen einer dielektrischen Schicht (2) auf den ersten dotierten Halbleiterbereichen (3a, 3b);
• - Herstellen einer tragenden Halbleiterschicht (24) auf der dielektrischen Schicht (2);
• - teilweises Entfernen des Halbleitersubstrats (21) von der zweiten Hauptfläche aus bis zu einer vorgegebenen Schichtdicke, so daß nebeneinander liegende erste und zweite Halbleiterelement-Herstellungsbereiche (25a, 25b) gebildet werden, wobei die übriggebliebenen Teile des Halbleitersubstrats (21) jeweils in den ersten do­ tierten Halbleiterbereich (3a, 3b) und den zweiten Halbleiterbereich (4a, 4b) unterteilt sind und wobei die Halbleiterelement-Herstellungsbereiche (25a, 25b) durch die dielektrische Schicht (2) voneinander ge­ trennt sind, und
• - Herstellen von aktiven Bereichen (5, 6; 13, 14) der jeweiligen Halbleiterelemente (10A, 10B) in den zwei­ ten Halbleiterbereichen (4a, 4b),

dadurch gekennzeichnet,

daß das Herstellen der ersten dotierten Halbleiterberei­ che (3a, 3b) folgende Schritte umfaßt:

• - nach der Ausbildung der Vielzahl von Nuten (23) wird ein Teilbereich der freien Oberfläche der ersten Hauptfläche und der Nuten (23) mit einer Maskierungs­ schicht (26) abgedeckt und in den freien Oberflächen­ bereich der ersten Hauptfläche und der Nuten (23) ein erster Dotierstoff (27a) eingebracht und in das Halb­ leitersubstrat (21) eindiffundiert, um eine erste do­ tierte Zone (3a′) zu bilden, die ein Teilbereich des ersten dotierten Halbleiterbereichs (3a) ist,
• - anschließend wird die Maskierungsschicht (26) entfernt und in die gesamte freie Oberfläche der ersten Haupt­ fläche und der Nuten (23) der gleiche Dotierstoff (27a) eingebracht,
• - danach wird die Anordnung einer thermischen Behandlung ausgesetzt, um durch Diffusion erste dotierte Halblei­ terbereiche (3a, 3b) zu bilden, die in den ersten und zweiten Halbleiterelement-Herstellungsbereichen (25a, 25b) unterschiedliche Dicken haben, so daß die zweiten Halbleiterbereiche (4a, 4b) unterschiedliche räumliche Ausdehnungen aufweisen,
• - daraufhin wird auf den ersten dotierten Halbleiterbe­ reichen (3a, 3b) die dielektrische Schicht (2) gebil­ det.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Schritt der Trennung der ersten und zweiten Halbleiterelement-Herstellungsbereiche (25a, 25b) den Schritt des Polierens des Halbleitersubstrates (21) von der zweiten Hauptfläche aus umfaßt, um das Halbleitersub­ strat (21) mit der vorgegebenen Dicke zu entfernen.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in den ersten Halbleiterelement-Herstellungsberei­ chen (25a) Feldeffekttransistoren (10A) und in den zwei­ ten Halbleiterelement-Herstellungsbereichen (25b) Bipo­ lartransistoren (10B) ausgebildet werden.