DE4116690C2 - Elementisolationsaufbau einer Halbleitereinrichtung und Verfahren zur Herstellung derselben - Google Patents

Elementisolationsaufbau einer Halbleitereinrichtung und Verfahren zur Herstellung derselben

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Description

Die vorliegende Erfindung bezieht sich auf einen Elementiso­ lationsaufbau nach dem Oberbegriff der Ansprüche 1 bzw. 2 und auf ein Verfahren zur Herstellung derselben.
Ein Elementisolationsaufbau nach dem Oberbegriff der Ansprüche 1 bzw. 2 ist aus der JP 61-258475 (A) bekannt.
Die Erfindung bezieht sich des weiteren auf einen Aufbau für eine Verbesserung der Übergangs-Durchbruchsspannung im Isola­ tionsgebiet in einer Feldabschirm-Isolationsstruktur und auf ein Herstellungsverfahren für dieselbe.
Für integrierte Halbleiterschaltungen wurde eine Vielzahl von Elementisolationsaufbauten zur Trennung und Isolation einer Anzahl von Halbleiterelementen, die auf einem Halbleitersub­ strat gebildet sind, vorgeschlagen.
Zunächst wird ein Elementisolationsaufbau beschrieben, der sogenannte LOCOS (lokale Oxidation von Silizium)-Isolier­ schichten verwendet.
Fig. 14 ist eine Querschnittsdarstellung, die schematisch den Aufbau einer Halbleitereinrichtung, z. B. einer Halbleiter­ speichereinrichtung, wie etwa eines Speichers, im Querschnitt zeigt. Gemäß Fig. 14 sind auf der Oberfläche eines p-Silizi­ umsubstrates ein Elementbildungsbereich L2, in dem ein MOS-Transistor 2 gebildet ist, und ein Elementisolationsbereich L1, auf dem eine Feldoxidschicht 7 gebildet ist, gebildet. Der MOS-Transistor 2 enthält eine Gateelektrode 3, die auf der Oberfläche des p-Siliziumsubstrates 1 mit einer dazwi­ schenliegenden Gateisolierschicht 4 gebildet ist. Die Deck­ fläche und die Seite der Gateelektrode 3 sind mit einer obe­ ren Oxidschicht 18 und einer Seitenwandoxidschicht 17 be­ deckt. Ein Paar von Source-/Drain-Gebieten 5a, 5b sind in der Oberfläche des Siliziumsubstrates 1 gebildet. Die Source- /Drain-Gebiete haben sogenannte LDD (Lightly Doped Drain)- Struktur und sind mit einem n⁺-Störstellengebiet 5a hoher Konzentration und einem n⁻-Störstellengebiet 5b niedriger Konzentration gebildet.
Die auf dem Elementisolationsgebiet gebildete Feldoxidschicht 7 hat große Dicke. Die Feldoxidschicht 7 ist durch das LOCOS-Verfahren gebildet. Eine Kanalstopperschicht 8, die als p⁺-Störstellengebiet mit höherer Konzentration als der des Sub­ strates 1 gebildet ist, ist unter der Feldoxidschicht 7 ge­ bildet. Die Kanalstopperschicht 8 ist vorgesehen, um das Elementisolationsvermögen dadurch zu verbessern, daß die Bildung einer Inversionsschicht in dem Gebiet mittels der Erhöhung der Konzentration des Substrates in dem Gebiet unterhalb der Feldoxidschicht 7 verhindert wird.
Fig. 14 zeigt eine Elektrodenschicht 6, die sich über den oberen Abschnitt beispielsweise der Feldoxidschicht 7 er­ streckt.
Im folgenden wird eine Beschreibung des Herstellungsverfah­ rens der in Fig. 14 gezeigten Halbleitereinrichtung unter Be­ zugnahme auf die Fig. 15A bis 15G gegeben.
Gemäß Fig. 15A sind aufeinanderfolgend eine Oxidschicht 14, eine Nitridschicht 9 und ein Resist 10 auf dem p-Siliziumsub­ strat 1 gebildet. Eine Öffnung vorbestimmter Form wird durch Mustern im Resist 10 und der Nitridschicht 9 unter Nutzung eines lithographischen Verfahrens und eines Ätzverfahrens ge­ bildet.
Jetzt werden, wie Fig. 15B zeigt, p-Verunreinigungsionen 12 wie Bor in die Oberfläche des Siliziumsubstrates 1 unter Nut­ zung des gemusterten Resists 10 und der Nitridschicht 9 als Masken implantiert.
Gemäß Fig. 15C wird durch Dampfoxidation des Siliziumsub­ strates 1 die Feldoxidschicht 7 mit einer Dicke von einigen tausend Å (die im folgenden verwendete Einheit Å entspricht 0,1 nm) gebildet. Zu diesem Zeitpunkt werden die Borionen 12 in das Substrat diffundiert, wodurch die Kanalstopper­ schicht 8 gebildet wird.
Nach Fig. 15D werden die Nitridschicht 9 und die Oxidschicht 14 entfernt. Eine Gateoxidschicht 4 mit einer Dicke von eini­ gen zehn Å wird dann erneut auf der Oberfläche des Halblei­ tersubstrates 1 durch eine thermische Oxidation gebildet. Un­ ter Nutzung eines CVD(Gasphasenabscheidungs)-Verfahrens wird auf deren Oberfläche eine Polysiliziumschicht 3 mit einer Dicke von einigen tausend Å gebildet, auf deren Oberfläche eine Oxidschicht 18 gebildet wird.
Nach Fig. 15E wird nach Aufbringen des Resists 10 auf die Oberfläche der Oxidschicht 18 darauf ein Mustern durchge­ führt, und die Oxidschicht 18 und die Polysiliziumschicht 3 werden unter Nutzung des gemusterten Resists 10 als Maske in eine vorbestimmte Form strukturiert, wodurch die Gateelek­ trode 3 oder die Elektrodenschicht 6 gebildet wird.
Nun wird, wie Fig. 15F zeigt, eine erste Dosis von n-Verun­ reinigungsionen 19 in das Siliziumsubstrat 1 unter Nutzung der Gateelektrode 3 etc. als Maske implantiert, so daß ein n⁻-Störstellengebiet 5b niedriger Konzentration gebildet wird.
Wie Fig. 15G zeigt, werden Seitenwand-Oxidschichten 17 auf den Seitenwänden der Gateelektrode 3 gebildet, und dann wird durch Implantieren einer zweiten Dosis von n-Verunreinigungs­ ionen 20 in die Oberfläche des Siliziumsubstrates 1 unter Nutzung der Seitenwandoxidschichten 17 als Masken ein hoch konzentriertes n⁺-Störstellengebiet 5a gebildet. Die in Fig. 14 gezeigte Halbleitereinrichtung wird durch den oben be­ schriebenen Prozeß hergestellt.
Bei dem herkömmlichen Elementisolationsaufbau, wie oben be­ schrieben, gibt es jedoch die folgenden Probleme.
An den einander gegenüberliegenden Seiten der Feldoxidschicht 7, die durch das herkömmliche LOCOS-Verfahren gebildet wird, werden sogenannte Vogelschnäbel gebildet. Mit anderen Worten erhöht die Bildung eines Vogelschnabelgebietes nach Fig. 14 die Abmessungen des Elementisolationsgebietes L1 und verrin­ gert die Fläche des Elementbildungsgebietes L2, wodurch eine hochdichte Integration des Elementaufbaus verhindert wird.
Ein weiteres relevantes Problem ist es, daß ein Verbindungs­ gebiet gebildet wird, in dem die hoch konzentrierte Kanal­ stopperschicht 8, die unterhalb der Feldoxidschicht 7 gebil­ det ist, in direktem Kontakt mit dem hoch konzentrierten n⁺-Störstellengebiet 5a des MOS-Transistors 2 steht, und es da­ mit schwierig wird, die Übergangs-Durchbruchspannung des Ge­ bietes auf einem hohen Wert zu halten.
Im folgenden wird ein anderes Beispiel eines Elementisolati­ onsaufbaus in einer integrierten Halbleiterschaltung be­ schrieben, welches eine Feldabschirmmethode unter Nutzung ei­ nes hohen Widerstandes während des Anliegens einer umgekehr­ ten Vorspannung an einem pn-Übergang benutzt. Fig. 16 ist eine Querschnittsdarstellung eines Isolationsaufbaus eines MOS-Transistors, der unter Nutzung eines herkömmlichen Feldabschirmverfahrens hergestellt ist. Gemäß der Abbildung sind zwei MOS-Transistoren 2, 2, die einander benachbart sind, durch eine Feldabschirmisolation 10 voneinander ge­ trennt und isoliert. Der MOS-Transistor 2 enthält eine Gate­ elektrode 4, die auf der Oberfläche eines p-Siliziumsub­ strates 1 mit einer Gateisolierschicht 3 dazwischen gebildet ist, und ein Paar von Source-/Drain-Gebieten 5, 5, die in der Oberfläche des p-Siliziumsubstrates mit einem vorbestimmten Abstand voneinander gebildet sind. Die obere Oberfläche und die Seitenfläche der Gateelektrode 4 sind mit einer oberen Isolationsschicht 6a bzw. Seitenisolationsschichten 6b be­ deckt. Die Feldabschirmisolation 10 enthält eine Feldabschirmelektrodenschicht 12, die auf dem Ober­ flächengebiet des p-Siliziumsubstrates 1 jeweils zwischen den Source-/Drain-Gebieten 5, 5 der benachbarten MOS-Transistoren 2, 2 mit einer Feldabschirmgate-Isolierschicht 11 dazwischen gebildet ist. Die Feldabschirmelektrodenschicht 12 ist das Gebiet, auf dem der MOS-Transistor 2 gebildet ist, umgebend gebildet. Die obere Oberfläche und die Seitenfläche der Feldabschirm-Gateelektrode 12 sind mit einer oberen Isolier­ schicht 13a bzw. Seitenisolierschichten 13b bedeckt.
Im folgenden wird die Wirkungsweise der Feldabschirmisolation 10 beschrieben. Fig. 17 ist eine Darstellung, die die Wir­ kungsweise der herkömmlichen Feldabschirmisolation zeigt. Die Feldabschirmisolation 10 bildet eine Transistorstruktur mit den n⁺-Source-/Drain-Gebieten 5, 5 des MOS-Transistors, die benachbart zueinander angeordnet sind, der Feldabschirmgate- Isolierschicht 11 und der Feldabschirmelektrodenschicht 12. An die Feldabschirmelektrode 12 wird eine negative Spannung angelegt, so daß der Transistor umgekehrt vorgespannt wird, und unterhalb der Feldabschirmgate-Isolierschicht 11 werden Löcher induziert, wodurch sich der Leitungstyp des Oberflä­ chenbereiches des p-Siliziumsubstrates 1 zwischen den beiden n⁺-Source-/Drain-Gebieten 5, 5 vom p-Typ zum p⁺-Typ ändert, wodurch ein p⁺-Gebiet 16 gebildet wird. Damit wird zwischen den benachbarten MOS-Transistoren eine n⁺p⁺n⁺-Struktur gebil­ det, wodurch Isolation und Trennung zwischen den beiden MOS- Transistoren bewirkt werden.
Im oben beschriebenen Feldabschirmisolationsaufbau ist im Isolationsgebiet eine Siliziumoxidschicht mit einer Dicke von einigen tausend Å gebildet, und die gesamte Einrichtung ist vorteilhafterweise eingeebnet, wenn man sie mit einer das so­ genannte LOCOS (lokale Oxidation von Silizium)-Verfahren nut­ zenden vergleicht, bei der der Aufbau einer n-Inversions­ schicht in der Oberfläche des Substrates durch Erhöhung der Schwellspannung eines Isolationsbereiches verhindert wird.
Im folgenden wird das Herstellungsverfahren einer Halbleiter­ einrichtung mit der in Fig. 16 gezeigten Feldabschirmisola­ tion beschrieben. Die Fig. 18A bis 18E sind Querschnittsdar­ stellungen, die den Herstellungsprozeß der in Fig. 16 gezeig­ ten Halbleitereinrichtung verdeutlichen.
Wie in Fig. 18A gezeigt, wird die Oberfläche eines p-Halblei­ tersubstrates thermisch oxidiert, wodurch eine Siliziumoxid­ schicht 22 mit einer Dicke von einigen zehn Å gebildet wird. Weiter werden eine Polysiliziumschicht 23 mit einer Dicke von einigen tausend Å und eine Oxidschicht 24 mit einer Dicke von einigen tausend Å aufeinanderfolgend auf der Oberfläche der Siliziumoxidschicht 22 durch ein CVD(Gasphasenabscheidungs)-Verfahren abgeschieden. Resiste 21 werden auf die Oberfläche der Oxidschicht 24 aufgebracht und dann unter Nutzung eines lithographischen Verfahrens oder eines Ätzverfahrens in eine vorbestimmte Form gemustert.
Nachfolgend werden, wie in Fig. 18B gezeigt, unter Nutzung des gemusterten Resists 21 als Maske die Oxidschicht 24, die Polysiliziumschicht 23 und die thermische Oxidschicht 22 auf­ einanderfolgend strukturiert, um die Gateisolierschicht 3, die Gateelektrode 4, die obere Isolierschicht 6a des MOS- Transistors ebenso wie die Feldabschirmgate-Isolierschicht 11, die Feldabschirm-Elektrodenschicht 12 und die obere Iso­ lierschicht 13a des Feldabschirmisolationsaufbaus zu bilden.
Weiter wird, wie in Fig. 18C gezeigt, eine Hochtemperatur-Oxidschicht 29 mit einer Dicke von einigen tausend Å auf die Oberfläche des p-Siliziumsubstrates 1 abgeschieden, nachdem die Resiste 21 entfernt wurden.
Wie in Fig. 18D gezeigt, wird die Hochtemperatur-Oxidschicht 29 anisotrop und selektiv geätzt, um sie teilweise zu entfer­ nen, und dann werden Seitenwand-Isolierschichten 6b und 13b auf den Seitenwänden der Gateelektrode 4 bzw. der Feldab­ schirmelektrodenschicht 12 gebildet.
Nachfolgend werden, wie in Fig. 18E gezeigt, Phosphorionen 30 in die Oberfläche des p-Siliziumsubstrates unter Nutzung der Gateelektrode 4 und der Feldabschirmelektrodenschicht 12, die mit den oberen Isolierschichten 6a und 13a bzw. den Seiten­ wandisolierschichten 6b und 13b bedeckt sind, als Masken im­ plantiert, wodurch n⁺-Source-/Drain-Gebiete 5, 5 gebildet werden. Die einen Feldabschirmisolationsaufbau enthaltende Halbleitereinrichtung wird nach dem oben beschriebenen Ver­ fahren hergestellt.
Unter Bezugnahme auf Fig. 17 ist im herkömmlichen Feldab­ schirmisolationsaufbau zwischen dem Source-/Drain-Gebiet des MOS-Transistors und dem Isolationsgebiet ein n⁺p⁺-Übergang gebildet. In einem derart hoch konzentrierten pn-Übergangsge­ biet wird die Übergangs-Durchbruchsspannung niedrig, da die Verarmungsschicht nur ein begrenztes Ausmaß hat.
Als herkömmliches Verfahren mit Bezug zur vorliegenden Erfin­ dung ist ein Feldabschirmisolationsaufbau mit einer Abschirm­ elektrode, dessen Feldabschirmgate-Isolationsschicht dicker als die Gateisolationsschicht eines benachbarten MOS-Transi­ stors ist, um die Schwellspannung des Feldabschirmisolations­ aufbaus zu erhöhen, beispielsweise in der japanischen Pa­ tentoffenlegungsschrift Nr. 62-244163 beschrieben. Ein Her­ stellungsverfahren einer LDD-Struktur durch ein Schräg-Rota­ tions-Ionenimplantationsverfahren ist in der japanischen Patent­ offenlegungsschrift Nr. 61-258475 beschrieben.
Aus HSIEH, C. M., et al.: Deep Double-Implanted LDD for Reducing Substrate Current, In: US-Z.: IBM Technical Disclosure Bulletin, Vol. 27, No. 3, August 1984, S. 1413-1414 ist ein Elementisola­ tionsaufbau einer Halbleitereinrichtung, die einen MOS-Transi­ stor mit einer LDD-Struktur aufweist, bekannt, bei dem im Grenz­ bereich zwischen einem p⁺-Kanalstoppergebiet und einem n⁺-Gebiet des MOS-Transistors ein hoch konzentriertes p-dotiertes Gebiet ausgebildet ist. Aus der DE 39 30 016 A1 ist eine Halbleiterein­ richtung mit einer Feldabschirmtrennung bekannt.
Aus HORI, T., KURIMOTO; K.: A New MOSFET with Large-Tilt-Angle Implanted Drain (LATOD) Structure, In: US-Z.: IEEE Electron Device Letters, Vol. 9, No. 6, June 1988, S. 300-302 ist ein Verfahren zur Herstellung eines MOS-Transistors mit einer LDD- Struktur bekannt.
Aus FUSE, G., FUKUMOTO, M., et al.: A New Isolation Method with Boron-Implanted Sidewalls for Controlling Narrow-Width Effect, In: US-Z.: IEEE Transactions on Electron Devices, Vol. ED-34, No. 2, Februar 1987, S. 356-359 ist ein Verfahren zur Her­ stellung einer Halbleitereinrichtung bekannt, bei dem Borionen für Kanalstopper unter anderem in einen Bereich eines Halblei­ tersubstrates schräg implantiert werden, in dem in einem späte­ ren Schritt eine LOCOS-Feldoxidschicht gebildet wird, wobei die schräge Implantation vor einer Maskierung der nicht durch LOCOS zu Feldoxidschichten auszubildenden Bereiche erfolgt.
Aufgabe der Erfindung ist es, eine Elementisolationsaufbau einer Halbleitereinrichtung mit einer verbesserten Übergangs-Durch­ bruchsspannung im Bereich Elementtrenn- und -isolierschicht und ein Verfahren zur Herstellung derselben anzugeben.
Diese Aufgabe wird gelöst durch einen Elementisolationsaufbau nach Anspruch 1 oder 2 bzw. ein Verfahren nach Anspruch 4 oder 5 oder 6 oder 7 oder 9.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Nach einer ersten Ausführungsform der vorliegenden Erfindung enthält eine Halbleitereinrichtung ein Halbleitersubstrat eines er­ sten Leitfähigkeitstyps, das ein Elementbildungsgebiet auf­ weist, auf dessen Hauptfläche Halbleiterelemente gebildet sind, und ein Elementisolationsgebiet, das das Elementbil­ dungsgebiet umgibt, eine Gateelektrode, die auf der Oberflä­ che des Halbleitersubstrates im Elementbildungsgebiet posi­ tioniert ist, mit einer Gateisolierschicht dazwischen, ein Paar von hoch konzentrierten Störstellengebieten eines zwei­ ten Leitfähigkeitstyps, die mit einem vorbestimmten Abstand voneinander im Halbleitersubstrat auf einander gegenüberlie­ genden Seiten der Gateelektrode gebildet sind, ein Paar von niedrig konzentrierten Störstellengebieten des zweiten Leit­ fähigkeitstyps, die benachbart zu den hoch konzentrierten Störstellengebieten des zweiten Leitfähigkeitstyps und in einem Bereich des Halbleitersubstrates unmittelbar unterhalb der Gateelektrode gebildet sind, eine Elementtrenn- und -iso­ lierschicht, die auf der Oberfläche des Halbleitersubstratab­ schnittes im Elementisolationsgebiet positioniert ist, ein Kanalstoppergebiet des ersten Leitungstyps, das benachbart zum unteren Teil der Elementtrenn- und -isolierschicht im Halbleitersubstrat gebildet ist, und ein Störstellengebiet mit einer niedrigen Netto-Dotierstoffkonzentration des ersten Leitungstyps, das benachbart zum Kanalstoppergebiet und dem hoch konzentrierten Störstel­ lengebiet des zweiten Leitfähigkeitstyps gebildet ist.
Die Bildung des Störstellengebiets mit niedriger Netto-Dotierstoffkonzentration des ersten Leitfähigkeitstyps zwischen dem hoch konzentrierten Störstellengebiet des zweiten Leitfähigkeitstyps und dem hoch konzentrierten Kanalstoppergebiet des ersten Leitfähigkeits­ typ des MOS-Transistors dient dem Zweck, die Übergangs-Durch­ bruchsspannung durch Ausgleichen der Konzentrationsverteilung eines in dem Bereich gebildeten pn-Überganges und durch Aus­ dehnung des Bildungsgebietes der Verarmungsschicht zu erhö­ hen.
Nach einer zweiten Ausführungsform der vorliegenden Erfindung weist ein Herstellungsverfahren für eine Halbleitereinrichtung mit einem MOS-Transistor eines LDD-Aufbaus in einem durch eine Elementisolierschicht umgebenen Gebiet auf der Hauptfläche eines Halbleitersubstrates eines ersten Leitfähigkeitstyps die folgenden Herstellungsschritte auf.
Eine Oxidabdeckschicht und ein Resist werden auf der Haupt­ fläche des Halbleitersubstrates gebildet und dann in eine vorbestimmte Form gemustert. Die Störstellen eines ersten Leitungstyps werden durch Ionenimplantation unter Nutzung des gemusterten Resists und der Oxidschicht als Masken in das Halbleitersubstrat eingeführt. Eine Elementisolierschicht wird auf der Oberfläche des Halbleitersubstrates, die nicht durch die Oxidabdeckschicht bedeckt ist, durch eine auf die­ sen Teil angewandte thermische Oxidationsbehandlung gebildet, und zur gleichen Zeit wird eine Kanalstopperschicht des ersten Leitungstyps in Ausrichtung mit dem unteren Teil ge­ bildet. Weiterhin werden auf der Oberfläche des Halbleiter­ substratabschnittes im Elementbildungsgebiet eine Gateiso­ lierschicht und eine Gateelektrode gebildet, nachdem der Oberflächenbereich des Halbleitersubstrates, der im Element­ bildungsgebiet liegt und von der Elementisolationsschicht umgeben ist, freigelegt wurde. Dotierstoffionen eines zweiten Leitungstyps werden durch Ionenimplantation in einer relativ zur Hauptfläche des Halbleitersubstrates geneigten Richtung unter Nutzung der Gateelektrode als Maske eingeführt, und ein erstes Störstellengebiet einer relativ niedrigen Konzentra­ tion wird im Halbleitersubstrat in der Nähe der Kantenfläche der Gateelektrode gebildet, und ein Störstellengebiet mit einer niedrigen Netto-Dotierstoffkonzentration des ersten Leitfähigkeitstyps wird benach­ bart zu Bereichen der Kanalstopperschicht im Halbleitersubstrat in der Nachbarschaft der Seitenflächen der Elementisolationsschicht gebildet. Nachdem mindestens auf der Seitenwand der Gateelek­ trode eine Isolierschicht gebildet wurde, werden Dotierstoff­ ionen des zweiten Leitungstyps durch Ionenimplantation an­ nähernd vertikal auf die Hauptfläche des Halbleitersubstrates unter Nutzung der Gateelektrode mit der darauf gebildeten Seitenwandisolierschicht als Maske implantiert, wodurch ein zweites Störstellengebiet mit relativ hoher Konzentration im Kontakt mit dem ersten Störstellengebiet niedriger Konzen­ tration des zweiten Leitungstyps und dem Störstellengebiet mit einer niedrigen Netto-Dotierstoffkonzentration des ersten Leitungstyps gebildet wird.
Das oben beschriebene Störstellengebiet mit einer niedrigen Netto-Dotierstoffkonzentration des ersten Leitungstyps bildet ein niedrig konzentriertes Störstellengebiet des LDD-Aufbaus des MOS-Transistors und kann daher unter Nutzung eines Ionenimplantationsprozesses gebildet werden. Damit wird kein zusätzlicher Herstellungs­ schritt erforderlich.
Nach einer dritten Ausführungsform der vorliegenden Erfindung enthält ein Herstellungsverfahren für eine Elementisolations-Oxid­ schicht die folgenden Schritte.
Auf der Hauptoberfläche eines Halbleitersubstrates werden eine Oxidabdeckschicht und eine Maskenschicht gebildet, und der Oxidschichtabschnitt und die Maskenschicht, die in einem Gebiet angeordnet sind, das ein Isolationsgebiet zwischen Elementen werden soll, werden selektiv entfernt, um eine Öffnung einer vorbestimmen Form zu bilden. In einer zur Hauptfläche des Halbleitersubstrates geneigten Richtung wird eine Ionenimplantation von Si-Ionen, Ar-Ionen oder O-Ionen und von Dotier­ stoffionen des gleichen Leitungstyps wie dem des Halbleitersubstrats in die Öffnung unter Drehung des Halb­ leitersubstrates und Nutzung der Maskenschicht als Maske für die Ionenimplantation ausgeführt, wodurch ein amorphes Gebiet im Zentrum der Öffnung des Halbleitersubstrates erzeugt wird. Weiterhin wird durch thermische Oxidation auf der Hauptfläche des Halbleitersubstrates eine Feldoxidschicht in der Öffnung der Oxidabdeckschicht gebildet.
Bei diesem Verfahren wird nur der zentrale Bereich der Sub­ stratoberfläche, der im Öffnungsbereich der Maskenschicht liegt, durch Anwendung des Verfahrens der schrägen Ionen­ implantation in einen amorphen Zustand überführt. Mit der thermischen Oxidation der Siliziumschicht im amorphen Zustand wird eine dickere Oxidschicht in kürzerer Zeit durch ver­ stärkte Oxidation im Vergleich mit anderweitig hergestellten Polysilizium-Gebieten erzeugt. Eine Feldoxidschicht vorbe­ stimmter Schichtdicke wird damit gebildet, bevor sich Vogel­ schnäbel in die Richtung der Substratebene erstrecken. Auf diese Weise kann eine miniaturisierte Elementisolations­ schicht hergestellt werden, deren Vogelschnabelgebiet verrin­ gert ist.
Nach einer vierten Ausführungsform der vorliegenden Erfindung enthält eine Halbleitereinrichtung ein Halbleitersubstrat eines er­ sten Leitfähigkeitstyps mit einer Mehrzahl von Elementbil­ dungsgebieten, in denen Halbleiterelemente gebildet werden, und ein Elementisolationsgebiet zum Trennen und Isolieren der Elementbildungsgebiete voneinander durch Umgeben der Umfangs­ linie des Elementbildungsgebietes, eine Gateelektrode, die auf dem Elementbildungsgebiet mit einer dazwischenliegenden Gateisolierschicht, sich in eine vorbestimmte Richtung er­ streckend, gebildet ist, ein erstes Störstellengebiet eines zweiten Leitungstyps mit einer relativ niedrigen Konzentra­ tion und ein zweites Störstellengebiet des zweiten Leitungstyps mit relativ hoher Konzentration, das im Oberflächenbereich des Halbleitersubstrates ge­ bildet und dessen eine Seite im Kontakt mit dem ersten Stör­ stellengebiet ist, und das durch die Gateelektrode und das Elementisolationsgebiet umgeben ist, eine Feldabschirmgate- Isolationsschicht, die auf der Hauptoberfläche des Halblei­ tersubstrates im Elementisolationsgebiet, das das Elementbil­ dungsgebiet umgibt, gebildet ist, und eine Feldabschirmgate- Elektrodenschicht, die auf der Oberfläche der Feldabschirm­ gate-Isolierschicht gebildet ist.
Die Halbleitereinrichtung wird dadurch charakterisiert, daß die Ein­ richtung auf der Oberfläche des Halbleitersubstrates um die Grenzlinie zwischen dem Elementisolationsgebiet und dem Ele­ mentbildungsgebiet gebildet wird, und daß das dritte Stör­ stellengebiet des ersten Leitungstyps eine niedrigere Konzen­ tration als das Halbleitersubstrat aufweist. Dabei kann die Feldabschirmgate-Isolationsschicht ebenso dick wie die Gate­ isolationsschicht sein.
Bei dieser Halbleitereinrichtung wird der Herstellungsprozeß dadurch vereinfacht, daß die Dicke der Feldabschirmgate-Iso­ lierschicht gleich der der Gateisolierschicht des benachbar­ ten NOS-Transistors gemacht wird, und daß die Breite der Ver­ armungsschicht dadurch ausgedehnt wird, daß man erlaubt, daß das um das hoch konzentrierte zweite Störstellengebiet des zweiten Leitungstyps herum gebildete Störstellengebiet den gleichen Leitungstyp wie das Substrat und eine geringere Konzentration als das Substrat hat.
Nach einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Herstellungsverfahren einer Halbleitereinrichtung mit ei­ nem MOS-Transistor mit LDD-Struktur und einem Elementisolati­ onsgebiet mit einer Feldabschirmelektrode, die den Transistor zur Trennung und Isolierung umgibt, die folgenden Schritte auf.
Die Feldabschirmelektrodenisolierschicht mit vorbestimmter Schichtdicke wird selektiv in einer Lage auf der Oberfläche des Halbleitersubstrates des ersten Leitfähigkeitstyps gebil­ det, die das Elementisolationsgebiet werden soll, und eine Gateisolierschicht kleinerer Dicke im Vergleich mit der Feldabschirmelektroden-Isolierschicht wird auf der Hauptfläche des Halbleitersubstrates gebildet. Nachfolgend werden jeweils eine Polysilizium-Schicht und eine erste Isolierschicht auf den Oberflächen der Feldabschirmelektroden-Isolierschicht bzw. der Gateisolierschicht gebildet, und sie werden einem Mustern un­ terzogen, um eine Gateelektrode und eine Feldabschirm-Elek­ trodenschicht zu erzeugen. Ein Störstellengebiet relativ niedriger Konzentration wird durch Implantation von Dotier­ stoffionen eines zweiten Leitungstyps in das Halbleitersub­ strat durch ein Verfahren der schrägen Rotations-Ionenimplan­ tation unter Nutzung der Gateelektrode und der Feldabschirm­ elektrodenschicht als Masken gebildet. Weiter werden auf den Seitenwänden der Gateelektrode und der Feldabschirmelektro­ denschicht Seitenwandisolierschichten gebildet. Dann wird ein Störstellengebiet mit relativ hoher Konzentration in der Hauptfläche des Halbleitersubstrates durch Implantation von Verunreinigungsionen des zweiten Leitungstyps in einer annä­ hernd zur Oberfläche des Halbleitersubstrates senkrechten Richtung und unter Nutzung der Gateelektrode und der Feldab­ schirmelektrodenschicht mit den darauf gebildeten Seitenwand­ isolierschichten als Masken gebildet.
Bei dem Verfahren zur Herstellung der Halbleitereinrichtung wird der Schritt des Bildens des Störstellengebietes niedri­ ger Konzentration jeder LDD-Struktur der benachbarten MOS- Transistoren auch zur Bildung des niedrig konzentrierten Störstellengebietes zur Entspannung des elektrischen Feldes des Überganges in der Nähe des Isolationsgebietes benutzt. Die Anwendung des Verfahrens der schrägen Rotations- Ionenimplantation erlaubt es, daß das niedrig konzentrierte Störstellengebiet im MOS-Transistor in die Oberfläche des Substrates unmittelbar unterhalb der Gate-Seitenkanten rutscht und gleichzeitig ein Teil des niedrig konzentrierten Störstellengebietes zur "Feldentspannung" in den Substratbe­ reich unmittelbar unterhalb der Feldabschirmelektrode rutscht.
Nach einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Herstellungsverfahren einer Halbleitereinrichtung die folgenden Schritte auf.
Eine Feldabschirmelektroden-Isolierschicht mit vorbestimmter Dicke wird in einer Lage auf der Oberfläche des Halbleitersub­ strates eines ersten Leitungstyps gebildet, die ein Element­ isolationsgebiet werden soll, und dann wird auf der Hauptflä­ che des Halbleitersubstrates eine Gateisolierschicht mit einer geringeren Dicke als die Feldabschirmelektroden-Isolier­ schicht gebildet. Eine Polysiliziumschicht und eine erste Isolierschicht werden auf den Oberflächen der Feldabschirm­ elektroden-Isolierschicht und der Gateisolierschicht gebildet und gemustert, um eine Feldabschirmelektrodenschicht zu bil­ den. Nachfolgend wird auf der Seitenwand der Feldabschirm­ elektrodenschicht eine erste Seitenwandisolierschicht gebil­ det. Weiter werden auf der Oberfläche der Feldabschirmelektroden- Isolierschicht eine Polysiliziumschicht und eine zweite Isolierschicht gebildet, und diese werden einem Mustern unter­ worfen, um auf der Oberfläche der Gateisolierschicht eine Ga­ teelektrode zu bilden. Dann wird durch Implantation von Dotierstoffionen eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat durch ein Verfahren der schrägen Rotations-Ionenimplantation unter Nutzung der Feldabschirm­ elektrodenschicht, in der die Gateelektrode und die erste Seitenwandisolierschicht gebildet sind, als Maske ein Stör­ stellengebiet relativ niedriger Konzentration gebildet. Dann wird auf den Seitenwänden der Gatelektrode und der Feldab­ schirmelektrodenschicht eine zweite Seitenwandisolierschicht gebildet. Ein Störstellengebiet mit relativ hoher Konzentra­ tion wird dann in der Hauptfläche des Halbleitersubstrates durch Implantation von Dotierstoffionen des zweiten Leit­ fähigkeitstyps in einer annähernd zur Hauptfläche des Halb­ leitersubstrates vertikalen Richtung unter Nutzung der Gate­ elektrode und der Feldabschirmelektrodenschicht, in der die zweite Seitenwandisolierschicht gebildet ist, gebildet.
Bei diesem Herstellungsverfahren erlaubt die Anwendung des Verfahrens der schrägen rotierenden Ionenimplantation zur Bildung der niedrig konzentrierten Störstellengebiete sowohl der LDD-Struktur als auch der benachbarten MOS-Transistoren es, einen Teil des niedrig konzentrierten Störstellengebietes der LDD-Struktur unmittelbar unterhalb der Gateelektrode zu bekommen und zur gleichen Zeit im Feldisolationsgebiet ein niedrig konzentriertes Störstellengebiet zur Feldentspannung mit einem bestimmten Abstand zur Feldabschirmelektroden­ schicht zu bilden, wodurch eine Offset-Struktur gebildet wird.
Nach einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Herstellungsverfahren einer Halbleitereinrichtung die folgen­ den Schritte auf.
Eine erste Isolierschicht, eine Polysiliziumschicht und eine zweite Isolierschicht werden auf der Hauptfläche des Halblei­ tersubstrates eines ersten Leitfähigkeitstyps gebildet, und durch Mustern der Schichten in eine vorbestimmte Form werden die Gateelektrode und die Feldabschirmelektrodenschicht eines MOS-Transistors gebildet. Nachfolgend wird ein Störstellenge­ biet eines ersten Leitfähigkeitstyps, das eine niedrigere Konzentration als das Halbleitersubstrat aufweist, in der Hauptoberfläche des Halbleitersubstrats durch Implantation von Dotierstoffionen eines zweiten Leitfähigkeitstyps in die Hauptfläche des Halbleitersubstrates mittels des Verfah­ rens der schrägen rotierenden Ionenimplantation und unter Nutzung der Gateelektrode und der Feldabschirmelektroden­ schicht als Masken gebildet. Eine Maskenschicht mit einer vorbestimmten Dicke wird mindestens auf dem Seitenwandab­ schnitt der Feldabschirmelektrodenschicht gebildet, und ein Störstellengebiet des zweiten Leitungstyps mit relativ nied­ riger Konzentration wird in der Hauptfläche des Halbleiter­ substrates durch Implantation von Dotierstoffionen des zweiten Leitfähigkeitstyps mittels des Verfahrens der schrä­ gen rotierenden Ionenimplantation unter Nutzung der Feldab­ schirmelektrodenschicht und der Gateelektrode als Masken ge­ bildet. Nachdem die Maskenschicht entfernt wurde, werden auf den Seitenwänden der Gateelektrode und der Feldabschirmelek­ trodenschicht Seitenwandisolierschichten gebildet. Ein Stör­ stellengebiet relativ niedriger Konzentration wird in der Oberfläche des Halbleitersubstrates durch Implantation von Dotierstoffionen des zweiten Leitfähigkeitstyps in einer relativ zur Hauptfläche des Halbleitersubstrates annähernd vertikalen Richtung unter Nutzung der Gateelektroden und der Feldabschirmelektrodenschicht, an denen die Seitenwandisolier­ schichten gebildet sind, als Masken gebildet.
Beim Verfahren zur Herstellung dieser Halbleitereinrichtung werden die Gateisolierschichten der benachbarten MOS-Transi­ storen und die Feldabschirmgate-Isolierschichten der Feldab­ schirm-Isolationsstruktur nach einem identischen Verfahren so hergestellt, daß sie die gleiche Dicke haben. Das niedrig konzentrierte Störstellengebiet zur Feldentspannung in der Nachbarschaft des Isolationsgebietes wird durch Gegendotie­ rung von Verunreinigungsionen eines dem Substrat entgegenge­ setzten Leitfähigkeitstyps durch das Verfahren der schrägen rotierenden Ionenimplantation gebildet, wodurch ein Störstel­ lengebiet mit niedrigerer Konzentration als der des Sub­ strates gebildet wird. Die Konzentration des Störstellenge­ bietes zur Feldentspannung wird als ein für diesen Zweck der Gegendotierung optimaler Wert gewählt.
Es folgt die Erläuterung von Ausführungsformen unter Bezug­ nahme auf die Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsdarstellung, die den Auf­ bau einer Halbleitereinrichtung mit einer LOCOS-Isolationsstruktur nach einer ersten Ausführungsform zeigt;
Fig. 2A, 2B und 2C Querschnittsdarstellungen, die das Verfah­ ren zur Herstellung der in Fig. 1 gezeigten Halbleitereinrichtung zeigen;
Fig. 3 eine Draufsicht des Aufbaus einer Halblei­ tereinrichtung nach einer zweiten Ausfüh­ rungsform;
Fig. 4 eine Querschnittsdarstellung des in Fig. 3 gezeigten Aufbaus längs der Linie IV-IV der Fig. 3;
Fig. 5A, 5B, 5C und 5D Querschnittsdarstellungen, die das Verfah­ ren der Herstellung der in Fig. 4 gezeigten Halbleitereinrichtung zeigen;
Fig. 6A eine Querschnittsdarstellung, die den Auf­ bau einer Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur entspre­ chend einer dritten Ausführungsform zeigt;
Fig. 6B eine Draufsicht des Aufbaus nach Fig. 6A;
Fig. 7 eine Darstellung der Funktionsweise der Feldabschirm-Isolationsstruktur der Fig. 6A;
Fig. 8A, 8B, 8C, 8D, 8E, 8F und 8G Querschnittsdarstellungen, die das Verfah­ ren zur Herstellung der in Fig. 6A gezeig­ ten Halbleitereinrichtung zeigen;
Fig. 9 eine Querschnittsdarstellung einer Halblei­ tereinrichtung, die einen Feldabschirm-Iso­ lationsaufbau nach einer vierten Ausfüh­ rungsform enthält;
Fig. 10A, 10B, 10C, 10D, 10E, 10F und 10G Querschnittsdarstellungen, die das Verfah­ ren zur Herstellung der Halbleitereinrich­ tung nach Fig. 9 zeigen;
Fig. 11 eine Querschnittsdarstellung, die den Auf­ bau einer Halbleitereinrichtung mit einem Feldabschirm-Isolationsaufbau nach einer fünften Ausführungsform zeigt;
Fig. 12A eine Querschnittsdarstellung die den Aufbau einer Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur nach einer sechsten Ausführungsform zeigt;
Fig. 12B eine Darstellung zur Erläuterung der Funk­ tionsweise der Feldabschirm-Isolations­ struktur nach Fig. 12A;
Fig. 13A, 13B, 13C und 13D Querschnittsdarstellungen, die das Verfah­ ren zur Herstellung der in Fig. 12A gezeig­ ten Halbleitereinrichtung zeigen;
Fig. 14 eine Querschnittsdarstellung, die den Auf­ bau einer konventionellen Halbleiterein­ richtung zeigt;
Fig. 15A, 15B, 15C, 15D, 15E, 15F und 15G Querschnittsdarstellungen, die das Verfah­ ren zur Herstellung der Halbleitereinrich­ tung nach Fig. 14 zeigen;
Fig. 16 eine Querschnittsdarstellung, die den Auf­ bau einer Halbleitereinrichtung mit einer herkömmlichen Feldabschirm-Isolationsstruk­ tur;
Fig. 17 eine Darstellung der Funktionsweise der Feldabschirm-Isolationsstruktur der Fig. 16;
Fig. 18A, 18B, 18C, 18D und 18E Querschnittsdarstellungen, die das Verfah­ ren zur Herstellung der in Fig. 16 gezeig­ ten Halbleitereinrichtung zeigen.
In Fig. 1 ist ein MOS-Transistor 2 und eine Feldoxidschicht 7 zur Isolation von Elementen auf der Oberfläche eines p-Sili­ ziumsubstrates 1 gezeigt. Der MOS-Transistor 2 hat Source-/Drain-Gebiete 5, 5, die aus einem Paar von n⁺-Störstellenge­ bieten gebildet sind, und eine Gateelektrode 3, die zwischen den Source-/Drain-Gebieten 5, 5 angeordnet und auf der Ober­ fläche des Siliziumsubstrates 1 mit einer dazwischenliegenden Gateisolierschicht gebildet ist. Die Feldoxidschicht 7 ist zwischen den benachbarten MOS-Transistoren 2, 2 gebildet. Die Feldoxidschicht 7 weist einen kürzeren Vogelschnabelbereich 1 und eine größere Schichtdicke als eine in Fig. 14 gezeigte herkömmliche Feldoxidschicht 7 auf. Wenn die Dicke t als der gleiche Wert wie bei der herkömmlichen Feldoxidschicht 7 an­ genommen wird, so kann die Breite L₁ der Feldoxidschicht 7 kleiner als bei der herkömmlichen Schicht gemacht werden. Eine Elektrodenschicht 6 ist auf der Deckfläche des Feldoxid­ schicht 7 angeordnet, und eine Kanalstopperschicht 8 aus einem p⁺-Störstellengebiet des gleichen Leitfähigkeitstyps wie das Substrat, aber von höherer Konzentration als das Sub­ strat, ist unterhalb der Feldoxidschicht 7 gebildet.
Im folgenden wird das Verfahren der Herstellung der in Fig. 1 gezeigten Feldoxidschicht in Verbindung mit den Fig. 2A bis 2C beschrieben.
Nach Fig. 2A werden eine Unterlagen-Oxidschicht 14 mit einer Schichtdicke von 300 Å bis 500 Å und eine Nitridschicht 9 mit einer Schichtdicke von etwa 500 Å bis 1000 Å aufeinanderfol­ gend gebildet. Auf die Oberfläche der Nitridschicht 9 wird ein Resist mit einer Dicke von etwa 5000 Å bis 10000 Å aufge­ bracht. Zur Strukturierung des Resists 10 wird dieser einem Mustern mittels einer lithographischen oder einer Ätzmethode unterzogen, und das Nitrid 9 wird unter Nutzung des struktu­ rierten Resists 10 als Maske selektiv weggeätzt. Auf diese Weise wird eine Öffnung 11 gebildet. Die Breite der Öffnung 11 definiert die Isolationsbreite der Feldoxidschicht 7.
Jetzt werden, wie in Fig. 2B gezeigt, Bor(B)-Ionen 12 in die Oberfläche des Siliziumsubstrates 1 mittels eines Verfahrens der schrägen rotierenden Ionenimplantation unter Nutzung des Resistmusters 10 als Maske implantiert. Mit anderen Worten werden die Borionen 12 in einer zur Hauptfläche des Silizium­ substrates 1 schrägen Richtung unter Drehung des Siliziumsub­ strates 1 implantiert. Im Zentrum der Öffnung 11 des Resists 10 auf der freigelegten Oberfläche des Siliziumsubstrates 1 wird ein hoch konzentriertes Störstellengebiet 13a gebildet, und an deren Umfangslinie wird ein niedrig konzentriertes im­ plantiertes Störstellengebiet 13b gebildet. Durch den Prozeß des Implantierens der Borionen 12 nimmt das Siliziumsubstrat 1 im hoch konzentrierten Störstellengebiet 13a amorphen Zu­ stand an, so daß ein amorphes Gebiet gebildet wird. Anderer­ seits ist im niedrig konzentrierten störstellenimplantierten Gebiet 13 der Grad der Amorphität und auch die Konzentration der Borionen niedrig. Das amorphe Gebiet kann mit einer Dosis von 2 × 10¹⁶ cm-2 gebildet werden, wenn die Borionen 12 im­ plantiert werden. Die Borionenimplantation erfüllt zwei Zwecke gleichzeitig. Zum einen wird durch die Implantation von Störstellen (Bor) die Kanalstopperschicht gebildet, und zum anderen wird im Gebiet des Zentrums der Öffnung im Sili­ ziumsubstrat 1 ein amorpher Bereich gebildet.
Wie in Fig. 2C gezeigt, wird, nachdem der Resist 10 entfernt wurde, für etwa 30 min eine Dampfoxidation bei einer Tempera­ tur von 800°C durchgeführt, und dadurch wird eine Feldoxid­ schicht 7 auf der freigelegten Oberfläche des Siliziumsub­ strates in der Öffnung 11 in der Nitridschicht 9 gebildet. Es ist bekannt, daß Silizium in einem amorphen Gebiet eine hö­ here Oxidationsgeschwindigkeit als in einem polykristallinen Gebiet aufweist. Die Oxidationsgeschwindigkeit ist daher im amorphen Gebiet 13a des Siliziumsubstrates 1, das amorphen Zustand infolge der Borionenimplantation eingenommen hat, hö­ her als im störstellenimplantierten Gebiet 13b, das den ge­ nannten Bereich umgibt. Die Zeit zur Erreichung einer vorbe­ stimmten Oxidschichtdicke wird daher gegenüber herkömmlichen Verfahren verringert. Die Zeit, die für die Bildung von Vo­ gelschnäbeln, die sich längs der Ebene des Siliziumsub­ strates 1 erstrecken, ist dementsprechend im Vergleich zur herkömmlichen Fällen begrenzt. Obwohl infolge der Oxidations­ behandlung die Borionen in das Substrat diffundiert werden, ist das Diffusionsgebiet des Bors im Vergleich zum herkömmli­ chen klein, da die Borionen mit hoher Konzentration in das Zentrum der Öffnung, aber mit niedriger Konzentration in das dieses umgebende Gebiet implantiert werden. Die Kanalstopper­ schicht 8, die durch die Diffusion des Bors gebildet wird, wird damit unter der Feldoxidschicht 7 gebildet, wodurch die Menge des in das Elementbildungsgebiet "auslaufenden" Bors begrenzt ist.
In dem in Fig. 2B gezeigten Schritt der Ionenimplantation können ähnliche Effekte unter Nutzung des folgenden Verfah­ rens der Ionenimplantation erreicht werden. Nach der Bildung eines amorphen Gebietes durch Implantation von Silizium(Si)- Ionen, Argon(Ar)-Ionen und Sauerstoff(O₂)-Ionen zur Überfüh­ rung der Oberfläche des Siliziumsubstrates in einen amorphen Zustand können p-Verunreinigungen als Kanalstopperschicht, z. B. Borionen, implantiert werden. Wenn das Substrat ein n-Si­ liziumsubstrat ist, können n-Verunreinigungen, z. B. Phosphor (P) oder Arsen (As) verwendet werden, um einen amorphen Be­ reich durch eine schräge Ionenimplantation zu erzeugen. Die zur Überführung des Siliziumsubstrates in einen amorphen Zu­ stand nötigen Dosen sind bei diesen Verunreinigungsionen bei­ spielsweise 6 × 10¹⁴ cm-2 für Silizium, 1 × 10¹⁵ cm-2 für Phosphor und 3 × 10¹⁴ cm-2 für Arsen.
Im folgenden wird eine zweite Ausführungsform beschrieben. Gemäß den Fig. 3 und 4 ist die Ausführungsform dadurch cha­ rakterisiert, daß ein niedrig konzentriertes p⁻-Störstellen­ gebiet 15 zwischen dem hoch konzentrierten n⁺-Störstellenge­ biet 5a und der hoch konzentrierten Kanalstopperschicht 8 eines MOS-Transistors mit einer LDD-Struktur gebildet ist. Das p⁻-Störstellengebiet 15 wirkt beim Anlegen einer umge­ kehrten Spannung an den Übergang zum n⁺-Störstellengebiet 5a so, daß, anders als im Normalfall, das Ausmaß der im Über­ gangsbereich gebildeten Verarmungsschicht vergrößert wird. An die Übergangs-Grenzschicht angelegte elektrische Felder wer­ den daher entspannt, so daß die Übergangs-Durchbruchsspannung ansteigt.
Im folgenden wird das Verfahren zur Herstellung der in Fig. 4 gezeigten Halbleitereinrichtung beschrieben.
Nach Fig. 5A werden auf der Oberfläche eines p-Siliziumsub­ strates 1 eine Feldoxidschicht 7 mittels eines LOCOS-Verfah­ rens, eine Kanalstopperschicht 8 und eine Gateelektrode 3 oder eine Elektrodenschicht 6, die in eine vorbestimmte Form strukturiert ist, gebildet.
Gemäß Fig. 5B werden Phosphorionen 16 durch ein Verfahren der schrägen rotierenden Implantation unter Nutzung der Gateelek­ trode 3 und der Feldoxidschicht 7 als Masken implantiert, wo­ durch ein n⁻-Störstellengebiet 5b niedriger Konzentration in der Oberfläche des Siliziumsubstrates 1 gebildet wird. Das n⁻-Störstellengebiet 5b wird so gebildet, daß ein Teil dessel­ ben in das Kanalgebiet des MOS-Transistors geschoben ist. Ein p⁻-Störstellengebiet 15 niedriger Konzentration (10¹⁶ bis 10¹⁸ cm-3) wird durch Ionenimplantation am Ende der Kanal­ stopperschicht 8, die durch ein p⁺-Störstellengebiet gebildet ist, auf der Seite der Feldoxidschicht 7 gebildet.
Weiter wird, wie Fig. 5C zeigt, nach Abscheiden einer Oxid­ schicht auf der gesamten Oberfläche des Siliziumsubstrates 1 die Oxidschicht anisotrop geätzt, um sie selektiv zu entfer­ nen. Eine Seitenwandoxidschicht 17 ist jeweils auf der Sei­ tenwand der Gateelektrode 3 und der Seitenwand der Elektro­ denschicht 6 infolge des oben erwähnten Ätzprozesses gebil­ det.
Nach Fig. 5D werden Arsenionen 19 in die Oberfläche des Sili­ ziumsubstrates 1 in einer in etwa zur Oberfläche des Sub­ strates senkrechten Richtung unter Nutzung der Elektrode 3 und der Feldoxidschicht 7, bei denen die Seitenwandoxid­ schicht 17 gebildet ist, implantiert, und dann wird ein Akti­ vierungsschritt ausgeführt. Auf diese Weise wird das hoch konzentrierte n⁺-Störstellengebiet 5a gebildet, wodurch der LDD-Aufbau der Source-/Drain-Gebiete fertiggestellt wird. Mit dem beschriebenen Verfahren wird am Ende der Feldoxidschicht 7 das niedrig konzentrierte p⁻-Störstellengebiet 15 zwischen der Kanalstopperschicht 8 und dem hoch konzentrierten n⁺-Störstellengebiet 5a des LDD-MOS-Transistors gebildet.
Wie oben beschrieben, kann das p⁻-Störstellengebiet 15 simul­ tan mit der Bildung des niedrig konzentrierten Störstellenge­ bietes 5b des MOS-Transistors unter Anwendung des Ionenim­ plantationsverfahrens gebildet werden. Dafür wird kein zu­ sätzlicher Herstellungsschritt benötigt.
Die oben beschriebene zweite Ausführungsform kann nachfolgend zum Verfahren zur Herstellung der Feldoxidschicht 7 nach der ersten Ausführungsform angewendet werden. In diesem Falle er­ gibt sich eine Halbleitereinrichtung mit einer Feldoxid­ schicht 7, deren Isolationsbreite minimiert werden kann, und eine verbesserte Struktur eines MOS-Transistors, bei dem die Übergangs-Durchbruchspannung zwischen der Kanalstopperschicht 8 und den Source-/Drain-Gebieten erhöht ist.
Bei den beschriebenen Ausführungsformen kann, obgleich Bei­ spiele beschrieben wurden, bei denen die schräge rotierende Ionenimplantation vor der Bildung der Seitenwandoxidschichten 17 der Gateelektrode 3 gewendet wurde, der Implantations­ schritt nach der Bildung der Seitenwandoxidschicht 17 ausge­ führt werden.
Ähnlich wurden in den beschriebenen Ausführungsformen Bei­ spiele beschrieben, bei denen ein p-Siliziumsubstrat 1 ver­ wendet wurde, ein ähnliches Verfahren kann jedoch auf ein n- Siliziumsubstrat 1 angewendet werden.
Die Fig. 6A und 6B zeigen eine Halbleitereinrichtung nach ei­ ner dritten Ausführungsform. Nach Fig. 6A und 6B ist eine er­ findungsgemäße Feldabschirmisolationsstruktur 10 zwischen den zueinander benachbarten MOS-Transistoren 2, 2 gebildet. Die Feldabschirmisolationsstruktur 10 enthält eine Abschirmgate- Isolierschicht (Oxidschicht 11) mit einer Dicke von etwa 400 Å bis 500 Å auf der Oberfläche des p-Siliziumsubstrates 1 und eine Feldabschirmgateelektrode 12, die darauf aus Polysilizi­ um gebildet ist und eine Dicke von etwa 3000 Å hat. Die obere Oberfläche der Feldabschirmgateelektrodenschicht 12 ist mit einer oberen Isolierschicht 13a bedeckt, die aus einer Oxid­ schicht mit einer Dicke von etwa 2000 Å gebildet ist, und die Seitenwände der Feldabschirmgateelektrode 12 und der Ab­ schirmgate-Isolierschicht 11 sind mit Seitenwandisolier­ schichten 13b bedeckt, die jeweils eine Dicke von etwa 3000 Å haben und ebenfalls aus einer Oxidschicht bestehen. Des wei­ teren sind niedrig konzentrierte (≈ 10¹⁸/cm³) n⁻-Störstellen­ gebiete 14, 14 am Umfang der n⁺-Source-/Drain-Gebiete 5b, 5b der benachbarten MOS-Transistoren 2, 2 gebildet. Die n⁻-Stör­ stellengebiete 14, 14 zur Feldentspannung haben eine Konzen­ tration gleich der der niedrig konzentrierten n⁻-Source-/Drain-Gebiete 5a des benachbarten MOS-Transistors 2.
Im folgenden wird eine Beschreibung der Wirkungsweise der Feldabschirmisolationsstruktur gegeben. Nach Fig. 7 werden Spannungen von -2,5 V, +3 V und 0 V an das p-Siliziumsubstrat 1, das Source-/Drain-Gebiet 5b eines MOS-Transistors und das Source-/Drain-Gebiet 5b des anderen MOS-Transistors ebenso wie an die Feldabschirmelektrodenschicht 12 angelegt. Im oben beschriebenen Zustand wird ein p⁺-Störstellengebiet 16 (Konzentration ≈ 10¹⁸/cm³) in der Oberfläche des Substrates unmittelbar unterhalb der Feldabschirmgateelektrodenschicht 12 induziert. Eine Verarmungsschicht 15 bildet sich im Über­ gangsabschnitt zwischen dem p-Siliziumsubstrat 1 und den Source-/Drain-Gebieten 5b und dem n⁻-Störstellengebiet 14 aus. Die Verarmungsschicht 15 ist besonders breit in der Nachbarschaft der n⁻-Störstellengebiete 14, 14. Damit exi­ stiert die Verarmungsschicht 15, die breit ist zwischen den p⁺-Gebiet 16, das im Isolationsgebiet liegt, und den benach­ barten n⁺-Source-/Drain-Gebieten 5b, 5b. Die Existenz einer ausgedehnten Verarmungsschicht 15 entspannt das elektrische Feld des n⁺p⁺-Übergangsbereichs in der Nachbarschaft des Iso­ lationsgebietes, wodurch die Übergangs-Durchbruchsspannung verbessert wird.
Im folgenden wird eine Beschreibung des Herstellungsverfah­ rens der in Fig. 6A gezeigten Halbleitereinrichtung gegeben.
Wie in Fig. 8A gezeigt, wird auf der Oberfläche des p-Silizi­ umsubstrates 1 eine Nitridschicht 20 gebildet. Weiterhin wird ein Resist 21 auf die Oberfläche der Nitridschicht 20 aufgebracht, und dann wird eine Strukturierung durchgeführt, um eine Öffnung nur in dem Gebiet zu erzeugen, das ein Ele­ mentisolationsgebiet werden soll.
Wie in Fig. 8B gezeigt, wird die Nitridschicht 20 unter Nut­ zung des Resistmusters 21 als Maske selektiv entfernt. Nach­ folgend wird der Resist 21 entfernt. Auf die Oberfläche des p-Siliziumsubstrates 1 wird unter Nutzung der Nitridschicht 20 als Maske eine thermische Oxidationsbehandlung angewandt. Infolge der angewandten thermischen Oxidationsbehandlung wird auf der Oberfläche des p-Siliziumsubstrates 1, die der Ele­ mentisolationsbereich werden soll, eine Feldabschirmgate-Iso­ lierschicht 11 mit einer Dicke von etwa 400 Å bis 500 Å ge­ bildet.
Weiterhin wird, wie aus Fig. 8C zu erkennen ist, nach dem Entfernen der Nitridschicht 20 eine thermische Oxidationsbe­ handlung auf die Oberfläche des p-Siliziumsubstrates ange­ wandt, wodurch eine thermische Oxidationsschicht 22 mit einer Dicke von etwa 100 Å gebildet wird. Eine Polysiliziumschicht 23 mit einer Dicke von etwa 3000 Å und eine Oxidschicht 24 mit einer Dicke von etwa 2000 Å werden auf die Oberfläche der thermischen Isolationsschicht 22 und der Feldabschirmgate-Iso­ lierschicht 11 durch ein CVD-Verfahren abgeschieden.
Wie aus Fig. 8D zu erkennen ist, wird auf die Oberfläche der Oxidschicht 24 ein Resist 25 aufgebracht, und die Oberfläche wird in eine vorgegebene Form gemustert. Die Oxidschicht 24 und die Polysiliziumschicht 23 werden aufeinanderfolgend un­ ter Nutzung des gemusterten Resists 25 als Maske geätzt und strukturiert, um die Gateelektrode 4, die obere Isolier­ schicht 6a eines MOS-Transistors und die Feldabschirmgate­ elektrode 12 und die obere Isolierschicht 13a der Feldab­ schirm-Isolationsstruktur zu bilden.
Weiter werden, wie in Fig. 8E gezeigt wird, nach der Ent­ fernung des Resists 25 Phosphor(P)-Ionen 26 in die Oberfläche des p-Siliziumsubstrates 1 durch schräge rotierende Ionenim­ plantation implantiert, wobei die Gateelektrode 4 und die Feldabschirmgateelektrode 12 etc. als Masken benutzt werden. Dieses schräge Rotationsionenimplantationsverfahren ist ein Verfahren zum Implantieren von Verunreinigungsionen mit einer vorbestimmten Implantationsenergie unter Neigung des Silizi­ umsubstrates zu einem bestimmten Winkel gegenüber der Rich­ tung der Ionenemission und Versetzen des Substrates in Dre­ hung in einer Ebene, die die Hauptfläche des Substrates ein­ schließt. Mittels dieses schrägen Rotations-Ionenimplantati­ onsverfahrens wird ein n⁻-Störstellengebiet 14 mit einer Kon­ zentration von etwa 10¹⁸/cm³ in der Oberfläche des p-Silizi­ umsubstrates gebildet. Ein Teil des n⁻-Störstellengebietes 14 kann unter die Gateelektrode 4 und die Feldabschirmgateelek­ trode 12 geschoben werden. Im nachfolgenden Prozeß bildet das n⁻-Störstellengebiet 14 jeweils die n⁻-Source-/Drain-Gebiete 5a des MOS-Transistors und die n⁻-Störstellengebiete 14 zur Feldentspannung im Feldabschirm-Isolationsaufbau.
Weiter wird, wie in Fig. 8F gezeigt, nach Bildung einer Oxid­ schicht auf der gesamten Oberfläche des p-Siliziumsubstrates durch ein CVD-Verfahren die Oxidschicht anisotrop geätzt und selektiv entfernt. Eine Seitenwandisolierschicht 6b wird auf der Seitenwand der Gateelektrode 4 infolge dieses Prozesses gebildet, und eine Seitenwandisolierschicht 3b wird auf der Seitenwand der Feldabschirmgateelektrode 12 gebildet.
Wie in Fig. 8G gezeigt, werden dann Phosphorionen 26 in die Oberfläche des p-Siliziumsubstrates 1 in etwa vertikaler Richtung relativ zur Oberfläche des Substrates implantiert, wobei die Gateelektrode 4 und die Feldabschirmelektrode 12, die mit den Seitenwandisolierschichten 6b bzw. 13b bedeckt sind, als Maske benutzt werden. n⁺-Source-/Drain-Gebiete 5b, 5b mit einer Störstellenkonzentration von etwa 10²⁰/cm³ wer­ den durch diesen Ionenimplantationsprozeß gebildet.
Die Halbleitereinrichtung nach Fig. 6A wird durch den oben beschriebenen Prozeß erzeugt.
Im folgenden wird eine vierte Ausführungsform beschrieben. Nach Fig. 9 ist eine Feldabschirm-Isolationsstruktur nach der vierten Ausführungsform dadurch charakterisiert, daß ein n⁻-Störstellengebiet 14 zur Feldentspannung bezüglich der Feldabschirmgateelektrode 12 einen strukturellen Offset auf­ weist. Eine Abschirmgate-Isolierschicht 11 ist dicker als die Gateisolierschicht 3 des benachbarten MOS-Transistors ge­ bildet. Auch in der vierten Ausführungsform dient das n⁻- Störstellengebiet 14 der Ausdehnung einer Verarmungsschicht in der Nachbarschaft des Übergangs, wodurch im Ergebnis die Übergangs-Durchbruchsspannung erhöht wird.
Im folgenden wird das Verfahren zur Herstellung der Halblei­ tereinrichtung nach der vierten Ausführungsform beschrieben.
Die in dem Fig. 10A bis 10C gezeigten Schritte sind ähnlich zu den in den Fig. 8A bis 8C gezeigten Schritte, weshalb die Beschreibung nicht wiederholt wird.
Wie in Fig. 10D gezeigt, wird eine Oxidschicht 24 mit einem Resist 25 auf die Oberfläche aufgebracht und in eine vorgege­ bene Form strukturiert. Die Oxidschicht 24 und eine Polysili­ ziumschicht 23 werden in eine vorgegebene Form unter Nutzung des Resists 25 als Maske strukturiert, und darauf werden eine Feldabschirmgateelektrode 12 und eine Isolierschicht 13a ge­ bildet.
Wie in Fig. 10E gezeigt, wird nach Entfernung des Resists 25 eine Oxidschicht auf die gesamte Oberfläche des Substrates abgeschieden, und die Oxidschicht wird durch anisotropes Ät­ zen selektiv entfernt. Seitenwandisolierschichten 13 werden auf den Seitenwänden der Feldabschirmgateelektrode 12 durch diesen Prozeß gebildet. Nachfolgend werden die in Fig. 10C und 10D gezeigten Schritte nochmals ausgeführt, um eine Gate­ elektrode 4 eines MOS-Transistors und eine Isolierschicht 6a darauf zu bilden. Ein niedrig konzentriertes n⁻-Störstellen­ gebiet 14 wird durch ein schräges Rotations-Ionenimplantati­ onsverfahren, speziell durch Implantation von Phosphorionen 26 mit einer Implantationsenergie von 100 bis 200 keV und einer Dosis von 1 × 10 ¹³/cm² erzeugt.
Wie in Fig. 10F gezeigt, wird nach Abscheidung der Oxid­ schicht auf die gesamte Oberfläche des Substrates die Oxid­ schicht unter Nutzung eines anisotropen Ätzverfahrens selek­ tiv entfernt. Weiter werden zweite Seitenwandoxidschichten 13c auf den Seitenwänden der Seitenwandoxidschicht 13b, die auf den Seitenwänden der Feldabschirmgateelektrode 12 ange­ ordnet sind, durch diesen Ätzprozeß erzeugt, und Seitenwand­ isolierschichten 6b werden auf den Seitenwänden der Gateelek­ trode 4 erzeugt.
Nachfolgend werden, wie in Fig. 10G gezeigt, unter Nutzung der mit den ersten und zweiten Seitenwandoxidschichten 13b, 13c bedeckten Feldabschirmgateelektrode 12 und der mit den Seitenwandisolierschichten 6b bedeckten Gateelektrode 4 als Masken beispielsweise Arsen(As)-Ionen 27 in die Oberfläche des p-Siliziumsubstrates in etwa vertikaler Richtung relativ zur Oberfläche des Substrates mit einer Implantationsenergie von 700 keV und einer Dosis von etwa 1 × 10¹⁶/cm² implan­ tiert. Auf diese Weise werden hoch konzentrierte n⁺-Source-/Drain-Gebiete 5b gebildet, die die Source-/Drain-Gebiete des MOS-Transistors bilden. Das mit der Kanalseite des hoch kon­ zentrierten n⁺-Source-/Drain-Gebietes 5b verbundene n⁻-Stör­ stellengebiet ist dazu bestimmt, ein niedrig konzentriertes Störstellengebiet 5a einer LDD-Struktur zu sein, und das niedrig konzentrierte Störstellengebiet, das mit der Seite der Grenze des Isolationsgebietes des n⁺-Source-/Drain-Gebie­ tes 5b verbunden ist, ist dazu bestimmt, ein n⁻-Störstellen­ gebiet 14 zum Feldausgleich zu sein. Die in Fig. 4g gezeigte Halbleitereinrichtung wird durch den oben beschriebenen Pro­ zeß erzeugt.
Nun wird die Beschreibung einer fünften Ausführungsform gege­ ben. Nach Fig. 11 ist die fünfte Ausführungsform dadurch ge­ kennzeichnet, daß ein n⁻-Störstellengebiet 14 zum Feldaus­ gleich (Feldentspannung) in einer Position gebildet ist, daß es, anders als in der ersten Ausführungsform, vollständig durch die Feldabschirmgateelektrode 12 bedeckt ist. Auch in diesem Falle erlaubt die Existenz des niedrig konzentrierten n⁻-Störstellengebietes 14 die Ausdehnung einer Verarmungs­ schicht im Übergangsgebiet in der Nachbarschaft des Isolati­ onsgebietes, wodurch im Ergebnis die Übergangs-Durchbruchs­ spannung erhöht wird.
Weiterhin wird eine sechste Ausführungsform beschrieben. Nach Fig. 12A wird nach der sechsten Ausführungsform in einer Feldabschirm-Isolationsstruktur 10 ein p⁻⁻-Störstellengebiet 14 mit niedrigerer Konzentration als das Substrat auf der Oberfläche des p-Siliziumsubstrates 1 entlang der Grenzfläche zwischen den hoch konzentrierten n⁺-Source-/Drain-Gebieten 5b der benachbarten MOS-Transistoren 2 und der Feldabschirmgate­ elektrode 12 gebildet. Die Abschirmgate-Isolierschicht 11 des Feldabschirm-Isolationsaufbaus 10 hat die gleiche Dicke, d. h. etwa 100 Å bis 200 Å, wie die Gateisolierschicht 3 des be­ nachbarten MOS-Transistors 2. Die mit einem solchen Aufbau verbundenen Funktionen und Wirkungen werden unter Bezugnahme auf die in Fig. 12B gegebene Prinzipdarstellung der Funkti­ onsweise erläutert. Im Feldabschirm-Isolationsaufbau 10 der sechsten Ausführungsform hat die Abschirmgate-Isolierschicht eine geringere Dicke als in der ersten Ausführungsform, und daher ist ein p⁻⁻-Störstellengebiet 14 in der Nachbarschaft des Feldabschirmgates aus einer im Vergleich zur ersten Aus­ führungsform niedriger konzentrierten Schicht gebildet, so daß das p⁻⁻-Störstellengebiet 14 vollständig verarmt, wodurch die Breite der Verarmungsschicht ausgeweitet wird und die Übergangs-Durchbruchsspannung erhöht wird.
Im folgenden wird eine Beschreibung des Verfahrens zur Her­ stellung der in Fig. 12A gezeigten Halbleitereinrichtung ge­ geben.
Wie in Fig. 13A gezeigt, werden eine Gateisolierschicht 3, eine Gateelektrode 4, eine obere Isolierschicht 6a und eine Feldabschirmgate-Isolierschicht 11 sowie eine Feldabschirm­ elektrode 12 und eine obere Isolierschicht 13a jeweils in vorbestimmter Form auf der Oberfläche eines p-Siliziumsub­ strates 1 gebildet. Das Verfahren ist das gleiche wie beim Verfahren nach den Fig. 18A bis 18B, die ein herkömmliches Verfahren beschreiben, und daher wird hier keine erneute Be­ schreibung gegeben. Die Oberfläche des Substrates wird einer Ionenimplantation, z. B. durch Phosphorionen 26, durch ein schräges Rotations-Ionenimplantationsverfahren unterzogen, wobei die gemusterte Gateelektrode 4 oder die Feldabschirmga­ teelektrode 12 als Maske verwendet werden. Ein niedrig kon­ zentriertes p⁻⁻-Störstellengebiet 14 wird auf der Oberfläche des Substrates durch Gegendotierung der Phosphorionen 26 zum p-Siliziumsubstrat 1 gebildet. Das p⁻⁻-Störstellengebiet 14 wird so gebildet, daß ein Teil des Gebietes unter die Feldab­ schirmgateelektrode 12 geschoben werden kann.
Wie in Fig. 13B gezeigt, wird nach Aufbringen eines Resists auf die Oberfläche des Substrates darauf ein Mustern ausge­ führt, so daß ein Resistmuster 26 gebildet wird, das das Feldabschirm-Isolationsgebiet umschließt. Niedrig konzen­ trierte n⁻-Störgebiete 5a, 5a werden in der Oberfläche des Substrates durch Implantation von Phosphorionen 26 nach dem schrägen Rotations-Ionenimplantationsverfahren und unter Nut­ zung des Resistmusters 28, der Gateelektrode 4 und der oberen Isolierschicht 6a als Masken gebildet.
Wie in Fig. 13C gezeigt, wird, nachdem der Resist 28, 21 ent­ fernt wurde, auf der gesamten Oberfläche des Substrates dick eine Hochtemperaturoxidschicht abgeschieden, und ein aniso­ tropes Ätzen wird ausgeführt, um die Seitenwandisolierschich­ ten 6b, 13b auf den Seitenwänden der Gateelektrode 4 bzw. der Feldabschirmgateelektrode 12 zu bilden.
Wie in Fig. 13D gezeigt, werden hoch konzentrierte n⁺-Source-/Drain-Gebiete 5b, 5b durch Implantation von beispielsweise Arsenionen 27 in etwa senkrechter Richtung relativ zur Sub­ stratoberfläche unter Nutzung der Gateelektrode 4 und der Feldabschirmgateelektrode 12, die jeweils mit Seitenwandiso­ lierschichten 6b bzw. 13b bedeckt sind, als Masken gebildet. Auf diese Weise wird die in Fig. 7A gezeigte Halbleiterein­ richtung hergestellt.
Wie oben beschrieben, wird bei der Ausführungsform der vorliegenden Erfindung entlang der Kante der Feldabschirmgateelektrode 12 und im Kontakt mit dem hoch konzentrierten Störstellengebiet eines benachbarten MOS-Transistors ein niedrig konzentriertes Stör­ stellengebiet gebildet, und die Übergangs-Durchbruchsspannung in den Source-/Drain-Gebieten im Feldisolationsgebiet wird verbessert, indem die Beziehung zwischen der Dicke der Feldabschiringate-Isolierschicht und der Konzentration des niedrig konzentrierten Störstellengebietes zueinander einge­ stellt wird. Wenn die Dicke der Abschirmgate-Isolierschicht 11 relativ klein eingestellt wird, dehnt sich eine Verar­ mungsschicht in dem Gebiet aus, in dem die Konzentration des niedrig konzentrierten Störstellengebietes im Vergleich zur Konzentration des Substrates abgesenkt wird. Im entgegenge­ setzten Falle, wenn die Dicke der Abschirmgate-Isolierschicht 11 groß gewählt ist, wird die Ausdehnung der Verarmungsschicht durch das relative Anwachsen der Konzentration des niedrig konzentrierten Gebietes eingestellt. Die Isolationscharakteristik wird durch Erhöhung der Übergangs-Durchbruchsspannung des Überganges, der im Feldabschirm-Isolationsgebiet gebildet ist, verbessert.
Obgleich die obige Ausführungsform unter der Annahme be­ schrieben wurde, daß p-Siliziumsubstrate verwendet werden, ist dies keine begrenzende Voraussetzung. Ähnliche Effekte können unter Umkehr des Leitfähigkeitstyps der Verunreinigung in dem Falle erreicht werden, daß beispielsweise ein n-Sili­ ziumsubstrat verwendet wird.
Eine niedrig konzentrierte Störstellenschicht wird zwischen einer Kanalstopperschicht, die unter einer Elementisolations- Oxidschicht gebildet ist, und den Source-/Drain-Gebieten ei­ nes Transistors gebildet, wodurch die Übergangs-Durchbruchs­ spannung dazwischen verbessert wird. Das niedrig konzen­ trierte Störstellengebiet wird gleichzeitig mit einem niedrig konzentrierten Störstellengebiet, das Bestandteil einer LDD- Struktur eines Transistors ist, unter Nutzung eines schrägen Rotations-Ionenimplantationsverfahrens gebildet, und daher wird kein zusätzlicher Herstellungsschritt benötigt.
Es wird die Isolationsoxidschicht durch eine thermische Oxidationsbehandlung erst gebildet, nachdem der zentrale Bereich der Substratoberfläche, der ein Elementisolationsgebiet werden soll, durch das schräge Rota­ tions-Ionenimplantationsverfahren in einen amorphen Zustand versetzt wurde. Die verstärkte Oxidation infolge des amorphen Zustands erlaubt es, die zur Bildung der Isolationsoxid­ schicht benötigte Zeit zu verkürzen, so daß eine Elementiso­ lationsschicht durch Unterdrückung der Bildung von Vogel­ schnäbeln mit verringerten Abmessungen hergestellt werden kann.
Wie oben beschrieben, wird in der Halbleitereinrichtung mit der Feldabschirm-Isolationsstruktur ein niedrig konzentrier­ tes Störstellengebiet, beispielsweise ein niedrig konzen­ triertes Störstellengebiet des gleichen Leitfähigkeitstyps wie die Source-/Drain-Gebiete in der Nachbarschaft des Über­ gangsbereiches zwischen den Source-/Drain-Gebieten des be­ nachbarten MOS-Transistors gebildet, und es kann eine Halb­ leitereinrichtung mit einem Feldabschirm-Isolationsaufbau mit überlegenen Isolationscharakteristiken eingeführt werden, bei der die Übergangs-Durchbruchsspannung im Übergangsgebiet durch Einstellung der Dicke der Abschirmgate-Isolierschicht im Zusammenhang mit der Konzentration des niedrig konzen­ trierten Störstellengebietes verbessert wird.
Bei einem Herstellungsverfahren der Halbleiter­ einrichtung nach einer Ausführungsform wird eine Halbleitereinrichtung mit überlegener Übergangs-Durchbruchsspannung in einem Isolationsgebiet ohne zusätzliche Herstellungsschritte erzeugt, da der Schritt der Bildung des niedrig konzentrierten Störstellengebietes, das eine LDD-Struktur eines benachbarten MOS-Transistors bildet, durch ein schräges Rotations-Implantationsverfahren vorteil­ hafterweise genutzt wird, um in der Nachbarschaft des Feldab­ schirm-Isolationsgebietes ein niedrig konzentriertes Stör­ stellengebiet zu erzeugen.
Bei einem Verfahren zur Herstellung einer Halb­ leitereinrichtung nach einer Ausführungsform wird ein Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruk­ tur mit verbesserter Übergangs-Durchbruchsspannung durch Bil­ dung doppelter Seitenwandisolierschichten in den Seitenwänden der Feldabschirmgate-Isolierschicht genutzt, um ein niedrig konzentriertes Störstellengebiet zu bilden, das relativ zur Feldabschirmgate-Elektrodenschicht abgerückt ist.
Bei einem Herstellungsverfahren für eine Halbleitereinrich­ tung nach einer Ausführungsform der Erfindung wird eine Halbleitereinrich­ tung mit bezüglich der Übergangs-Durchbruchsspannung über­ legener Isolationsstruktur erhalten, indem ein niedrig kon­ zentriertes Störstellengebiet durch Ausführen einer Gegendo­ tierung im Substrat unter Nutzung des schrägen Rotations- Ionenimplantationsverfahrens gebildet wird.

Claims (9)

1. Elementisolationsaufbau einer Halbleitereinrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einem Elementbildungsgebiet, in dem Halbleiterelemente gebildet sind, und einem Elementisolationsgebiet, das das Elementbil­ dungsgebiet umgibt, auf der Hauptoberfläche;
einer Gateelektrode (3), die im Elementbildungsgebiet auf der Oberfläche des Halbleitersubstrates mit einer Gateisolierschicht (4) dazwischen gebildet ist;
einer Seitenwandoxidschicht (17) zur Bedeckung der Seitenwand der Gateelektrode (3);
einem Paar hoch konzentrierter Störstellengebiete (5a, 5a) eines zweiten Leitfähigkeitstyps, die in einem vorbestimmten Abstand voneinander im Halbleitersubstrat auf beiden Seiten der Gateelektrode (3) gebildet sind;
einem Paar niedrig konzentrierter Störstellengebiete (5b, 5b) des zweiten Leitfähigkeitstyps, die in Ausrichtung mit den hoch konzentrierten Störstellengebieten des zweiten Leitfähigkeits­ typs im Halbleitersubstratbereich unterhalb der Gateelektrode (3) gebildet sind;
einer Elementtrenn- und -isolierschicht (7), die im Elementiso­ lationsgebiet auf der Oberfläche des Halbleitersubstrates ge­ bildet ist; und
einem Kanalstoppergebiet (8) des ersten Leitfähigkeitstyps, das im Kontakt mit der unteren Oberfläche der Elementtrenn- und -isolierschicht im Substrat (1) der Halbleitereinrichtung gebil­ det ist; gekennzeichnet durch
ein Störstellengebiet (15) mit einer niedrigen Netto-Dotier­ stoffkonzentration des ersten Leitfähigkeitstyps, das in Kontakt mit einem Bereich des Kanalstoppergebietes (8) und des hoch kon­ zentrierten Störstellengebietes (5a) des zweiten Leitfähigkeits­ typs gebildet ist.
2. Elementisolationsaufbau einer Halbleitereinrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Mehrzahl von Elementbildungsgebieten, in denen Halbleiter­ elemente gebildet sind, und einem Elementisolationsgebiet, das die Umfangslinien der Elementbildungsgebiete umgibt, zum Trennen und Isolieren jedes der Elementbildungsgebiete,
einer Gateelektrode (4), die im Elementbildungsgebiet mit einer Gateisolierschicht (3) dazwischen und sich in eine vorbestimmte Richtung erstreckend gebildet ist,
einem ersten Störstellengebiet (5a) eines zweiten Leitfähig­ keitstyps, das relativ niedrige Konzentration aufweist und im Halbleitersubstrat längs einer Seitenwand der Gateelektrode (4) gebildet ist, und
einem zweiten Störstellengebiet (5b) des zweiten Leitfähigkeits­ typs mit relativ hoher Konzentration, dessen eine Seite im Kon­ takt mit dem ersten Störstellengebiet steht und das im Oberflä­ chengebiet des Halbleitersubstrates gebildet ist, das durch die Gateelektrode und das Elementisolationsgebiet umschlossen wird, gekennzeichnet durch
ein drittes Störstellengebiet (14) des ersten Leitfähigkeits­ typs, das im Oberflächengebiet des Halbleitersubstrates entlang der Grenzlinie zwischen dem Elementisolationsgebiet und dem Elementbildungsgebiet gebildet ist, wobei die
Dotierstoffkonzentration des dritten Störstellengebietes (14) niedriger als die Dotierstoffkonzentration des Halbleitersubstrates (1) ist, eine Feldabschirmelektroden- Isolierschicht (11), die auf der Hauptoberfläche des Halbleitersubstrates (1) im Elementisolationsgebiet, das das Elementbildungsgebiet umgibt, gebildet ist, und
eine Feldabschirmgateelektrodenschicht (12), die auf der Ober­ fläche der Feldabschirmelektroden-Isolierschicht (11) gebildet ist.
3. Elementisolationsaufbau nach Anspruch 2, dadurch gekennzeichnet, daß mindestens ein Teil des dritten Störstellen­ gebietes (14) mit der Feldabschirmelektrodenschicht (12) über­ lappt.
4. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem MOS-Transistor mit LDD-Struktur in einem Gebiet, das durch eine Elementisolationsschicht umgeben wird, auf der Hauptoberflä­ che eines Halbleitersubstrates eines ersten Leitfähigkeitstyps, mit den Schritten
Bildung einer Oxidationsabdeckschicht und eines Resists auf der Hauptoberfläche des Halbleitersubstrates (1) und Mustern der Oxidationsabdeckschicht (9) und des Resists (10) in eine vorbe­ stimmte Form,
Implantieren von Dotierstoffionen des ersten Leitfähigkeitstyps in das Halbleitersubstrat (1) unter Nutzung des gemusterten Re­ sists (10) und der gemusterten Oxidationsabdeckschicht (9) als Masken,
Bilden einer Elementisolationsschicht (7) auf der Oberfläche des Halbleitersubstrates (1), die nicht mit der Oxidationsabdeck­ schicht (9) bedeckt ist, durch Ausführen einer thermischen Oxi­ dationsbehandlung unter gleichzeitiger Bildung einer Kanalstop­ perschicht (8) des ersten Leitfähigkeitstyps in Ausrichtung mit deren unterer Oberfläche,
Bilden einer Gateisolierschicht (4) und einer Gateelektrode (3, 6) auf der Oberfläche des Halbleitersubstrates (1) im Element­ bildungsgebiet nach Freilegen des Oberflächengebietes des Halb­ leitersubstrates (1), das im Elementbildungsgebiet liegt und von der Elementisolationsschicht (7) umgeben ist,
Implantieren von Dotierstoffionen (16) eines zweiten Leitfähig­ keitstyps in einer relativ zur Hauptoberfläche des Halbleiter­ substrates (1) geneigten Richtung unter Nutzung der Gateelek­ trode (3, 6) als Maske zur Ausbildung eines ersten Störstellen­ gebietes (5b) mit relativ niedriger Konzentration im Halblei­ tersubstrat (1) in der Nachbarschaft der seitlichen Endfläche der Gateelektrode (3, 6) und zur Ausbildung eines Störstellen­ gebietes (15) mit einer niedrigen Netto-Dotierstoffkonzentration des ersten Leitfähigkeitstyps benachbart zu Bereichen der Kanalstopperschicht (8) im Halbleitersubstrat (1) in der Nachbarschaft der Endfläche der Elementisolationsschicht (7), Bilden einer Isolationsschicht (17) mindestens auf der Seiten­ wand der Gateelektrode (3, 6), und
Implantieren von Dotierstoffionen (19) des zweiten Leitfähig­ keitstyps in einer relativ zur Hauptoberfläche des Halbleitersubstrates annähernd senkrechten Richtung unter Nutzung der Gateelektrode (3, 6), in der die Seitenwand (17) gebildet ist, als Maske zur Ausbildung eines zweiten Störstellengebietes (5a) mit relativ hoher Konzentration im Kontakt mit dem niedrig konzentrierten ersten Störstellengebiet (5b) des zweiten Leitfähigkeitstyps und dem Störstellengebiet (15) mit einer niedrigen Netto-Dotierstoffkonzentration des ersten Leitfähigkeitstyps.
5. Verfahren zur Herstellung eines Elementisolationsaufbaus mit den Schritten
Bilden einer Oxidationsabdeckschicht (9) einer Maskenschicht (10) auf der Hauptoberfläche des Halbleitersubstrates (1) zum Bilden einer Öffnung (11) vorbestimmter Form durch selektives Entfernen der Oxidationsabdeckschicht (9) und der Maskenschicht (10) in einem Gebiet, das ein Gebiet zur Isolation von Elementen werden soll, Implantieren von Ionen (12) in einer relativ zur Hauptoberfläche des Halbleitersubstrates (1) geneigten Richtung in die Öffnung unter Drehung des Halbleitersubstrates (1) und unter Nutzung der Maskenschicht (10) als Maske zur Ionenimplanta­ tion zur Ausbildung eines amorphen Bereiches (13a) im Zentralbe­ reich der Öffnung auf dem Halbleitersubstrat (1) und
Bilden einer Feldoxidschicht (7) auf der Hauptoberfläche des Halbleitersubstrates (1) in der Öffnung der Oxidationsabdeck­ schicht durch thermische Oxidationsbehandlung,
wobei der Schritt des Bildens des amorphen Bereiches den Schritt des Implantierens von Siliziumionen, Argonionen oder Sauer­ stoffionen unter Drehung des Halbleitersubstrates und unter Nut­ zung der Maskenschicht (10) und
den Schritt des Implantierens von Dotierstoffionen des gleichen Leitfähigkeitstyps wie dem des Halbleitersubstrates (1) in das Halbleitersubstrat (1) unter Nutzung der Maskenschicht (10) auf­ weist.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem MOS-Transistor mit LDD-Struktur und einem Elementisolati­ onsgebiet mit einer Feldabschirmelektrode, das die Peripherie des MOS-Transistors zu dessen Isolation und Trennung umgibt mit den Schritten
selektives Bilden einer Feldabschirmelektroden-Isolierschicht (11) mit vorbestimmter Dicke in einer Position, die das Element­ isolationsgebiet werden soll, eines Halbleitersubstrates (1) eines ersten Leitfähigkeitstyps durch Aufbringen und Mustern einer Maskenschicht und Oxidation der Substratoberfläche unter Nutzung der Maske und Entfernen der Maske,
Bilden einer Gateisolierschicht (22) mit geringerer Dicke als die der Feldabschirmelektroden-Isolierschicht auf der Oberfläche des Halbleitersubstrates (1),
Bilden einer Gateelektrode (4) auf der Oberfläche der Gateiso­ lierschicht (22) und Bilden einer Feldabschirmelektrode (12) auf der Oberfläche der Feldabschirmelektroden-Isolierschicht (11) durch Bildung einer Polysiliziumschicht (23) und einer ersten Isolierschicht (24) auf der Oberfläche der Feldabschirmelektro­ den-Isolierschicht (11) und der Gateisolierschicht (22) und durch Mustern dieser Schichten,
Bilden eines Störstellengebietes (14) mit relativ niedriger Kon­ zentration in der Oberfläche des Halbleitersubstrates (1) durch Drehen des Halbleitersubstrates (1) in der Hauptoberfläche und Implantieren von Dotierstoffionen eines zweiten Leitfähigkeits­ typs in einer relativ zur Hauptoberfläche des Halbleitersub­ strates (1) geneigten Richtung unter Nutzung der Gateelektrode (4) und der Feldabschirmelektrode (12) als Masken,
Bilden von Seitenwandisolierschichten (6b, 13b) auf den Seiten­ wänden der Gateelektrode (4) und der Feldabschirmelektrode (12) und
Bilden eines Störstellengebietes (5b) mit relativ hoher Konzen­ tration in der Hauptoberfläche des Halbleitersubstrates durch Implantieren von Dotierstoffionen (26) des zweiten Leitfähig­ keitstyps in zur Hauptoberfläche des Halbleitersubstrates (1) annähernd senkrechte Richtung unter Nutzung der Gateelektrode (4) und der Feldabschirmelektrode (12), an denen Seitenwandiso­ lierschichten (13b) gebildet sind, als Masken.
7. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem MOS-Transistor mit einer LDD-Struktur und einem Element­ isolationsgebiet mit einer Feldabschirmelektrode, das die Peri­ pherie des MOS-Transistors zu dessen Trennung und Isolation um­ gibt, mit den Schritten
selektives Bilden einer Feldabschirmelektroden-Isolierschicht (11) mit vorbestimmter Dicke in einer Position, die das Element­ isolationsgebiet werden soll, auf der Oberfläche eines Halblei­ tersubstrates (1) eines ersten Leitfähigkeitstyps durch Aufbrin­ gen und Mustern einer Maskenschicht und Oxidation der Substrat­ oberfläche unter Nutzung der Maske und Entfernen der Maske; Bilden einer Gateisolierschicht (22) mit geringerer Dicke als die der Feldabschirmelektroden-Isolierschicht (11) auf der Hauptoberfläche des Halbeitersubstrates;
Bilden einer Feldabschirmelektrodenschicht (12) auf der Oberflä­ che der Feldabschirmelektroden-Isolierschicht (11) durch Bilden einer Polysiliziumschicht (23) und einer ersten Isolierschicht (26) auf der Oberfläche der Feldabschirmelektroden-Isolier­ schicht (11) und der Gateisolierschicht (22) und durch Mustern derselben;
Bilden einer ersten Seitenwandisolierschicht (13b) auf der Sei­ tenwand der Feldabschirmelektrodenschicht (12);
Bilden einer Gateelektrode (4) auf der Oberfläche der erneut gebildeten Gateisolierschicht durch Bilden einer zweiten Polysi­ liziumschicht und einer zweiten Isolierschicht auf der Oberflä­ che der Gateisolierschicht;
Bilden eines relativ niedrig konzentrierten Störstellegebietes (14) in der Hauptoberfläche des Halbleitersubstrates (1) durch Drehen des Halbleitersubstrates in der Hauptoberfläche während der Implantation von Dotierstoffionen (26) eines zweiten Leitfä­ higkeitstyps in einer relativ zur Hauptoberfläche des Halblei­ tersubstrates geneigten Richtung unter Nutzung der Feldabschirm­ elektrodenschicht (12) und der Gateelektrodenschicht (4) als Maske, wobei an den Seitenwänden der Feldabschirmelektroden­ schicht (12) erste Seitenwandisolierschichten (13b) gebildet sind;
Bilden zweiter Seitenwandisolierschichten (13c) auf den Seiten­ wänden der Gateelektrodenschicht (4) und Feldabschirmelektroden­ schicht (12); und
Bilden eines Störstellengebietes (5b) mit relativ hoher Konzen­ tration in der Hauptoberfläche des Halbleitersubstrates (1) durch Implantieren von Dotierstoffionen des zweiten Leitfähig­ keitstyps in zur Hauptoberfläche des Halbleitersubstrates (1) annähernd vertikaler Richtung unter Nutzung der Gateelektroden­ schicht (4) und der Feldabschirmelektrodenschicht (12), an denen die zweiten Seitenwandisolierschichten (13c) gebildet sind, als Masken.
8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Feldabschirmelektroden-Isolierschicht (11) durch ein thermisches Oxidationsverfahren unter Nutzung einer Nitrid­ schicht (20) als Maske gebildet wird.
9. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem MOS-Transistor mit LDD-Struktur und einem Elementisolati­ onsgebiet mit einer Feldabschirmelektrodenschicht, das die Peripherie des MOS-Transistors zu dessen Trennung und Isolation umgibt, mit den Schritten
gleichzeitiges Bilden der Gateelektrode (4) des MOS-Transistors und der Feldabschirmelektrodenschicht (12) durch aufeinanderfol­ gendes Bilden einer ersten Isolierschicht, einer Polysilizium­ schicht und einer die Polysiliziumschicht bedeckenden zweiten Isolierschicht auf der Hauptoberfläche eines Halbleitersub­ strates (1) eines ersten Leitfähigkeitstyps und durch Ausführen eines Strukturierens in eine vorbestimmte Form,
Bilden eines Störstellengebietes (14) des ersten Leitfähigkeits­ typs mit einer niedrigeren Konzentration als der des Halbleiter­ substrates (1) in der Hauptoberfläche des Halbleitersubstrates (1) durch Drehen des Halbleitersubstrates in der Hauptoberfläche und Implantieren von Dotierstoffionen (26) eines zweiten Leitfä­ higkeitstyps in einer relativ zur Hauptoberfläche des Halblei­ tersubstrates (1) geneigten Richtung unter Nutzung der Gateelek­ trodenschicht (4) und der Feldabschirmelektrodenschicht (12) als Masken,
Bilden einer Maskenschicht (28) mit einer vorbestimmten Schicht­ dicke mindestens auf der Seitenwand der Feldabschirmelektroden­ schicht (12),
Bilden eines Störstellengebietes (5a) des zweiten Leitfähig­ keitstyps mit relativ niedriger Konzentration in der Hauptober­ fläche des Halbleitersubstrates (1) durch Drehen des Halbleiter­ substrates in der Hauptoberfläche und Implantieren von Dotier­ stoffionen (26) des zweiten Leitfähigkeitstyps in einer relativ zur Hauptoberfläche des Halbleitersubstrates (1) geneigten Rich­ tung unter Nutzung der Feldabschirmelektrodenschicht (12), die mit der Maskenschicht (28) bedeckt ist, als Maske,
Bilden von Seitenwandisolierschichten (13b) auf den Seitenwänden der Gateelektrode (4) und der Feldabschirmelektrodenschicht (12) nach Entfernung der Maskenschicht (28), und
Bilden eines Störstellengebietes (5b) mit relativ hoher Konzen­ tration in der Hauptoberfläche des Halbleitersubstrates (1) durch Implantieren von Dotierstoffionen (27) des zweiten Leitfä­ higkeitstyps in relativ zur Hauptoberfläche des Halbleitersub­ strates (1) annähernd senkrechter Richtung unter Nutzung der Gateelektrodenschicht (4) und der Feldabschirmelektrodenschicht (12), an denen die Seitenwandisolierschichten (13b) gebildet sind, als Masken.
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