DE2933849C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären Feldeffekttransi­ storen (im folgenden kurz als CIGFET bezeichnet) gemäß dem Oberbegriff des Patentanspruchs 1. Ein derartiges Verfahren ist aus US-PS 40 13 484 bekannt.
In LOCOS-Technik (Lokale Oxidierung von Silicium) herge­ stellte Halbleiterspeicher, die aus derartigen CIGFETs beste­ hen, sind an sich bekannt. Dabei wird eine Vielzahl von Ver­ drahtungsschichten auf einem dicken Oxidfilm (nachstehend als Feldoxidfilm bezeichnet) ausgebildet. Die Schwellenspannung eines parasitären MISFET, der mit der von diesen Verdrahtungs­ schichten gebildeten Gate-Elektroden entsteht, stellt eine der kritischsten Gegebenheiten dar, die die Betriebspannung des Halbleiterspeichers begrenzen. Ist diese Schwellenspannung niedrig, so muß auch mit entsprechend geringer Betriebspannung gearbeitet werden. Infolgedessen ist die Einsatzmöglichkeit des Halbleiterspeichers in unerwünschter Weise beschränkt.
Um die Schwellenspannung parasitärer MISFETs zu erhöhen, ist aus der oben erwähnten US-PS 40 13 484 eine Anordnung be­ kannt, bei der unterhalb des Feldoxidfilms Kanalsperren ausge­ bildet sind. Nach dem dort beschriebenen Verfahren wird zu­ nächst auf von einer ersten Maske nicht bedeckten Oberflächen­ bereiche eines Halbleitersubstrats eine Feldoxidschicht er­ zeugt, die sich auf der Maske nur verhältnismäßig dünn ausbil­ det. Unter Verwendung einer zweiten Maske wird dann durch die verbliebenen dünnen Bereiche der Feldoxidschicht und die erste Maske hindurch ein Störstoff in die Substratoberfläche einge­ bracht. Anschließend wird die Oxidschicht unter Verwendung der zweiten Maske teilweise weggeätzt, wobei ihr verbleibender Teil eine weitere Maske bildet. Daraufhin wird der Störstoff durch einen Drive-in-Vorgang zu einem wannenförmigen Halblei­ terbereich ausgedehnt. Danach wird in den von einer dritten Maske und der ersten Maske begrenzten Oberflächenbereich eine Kanalstopper-Zone ausgebildet.In weiteren Verfahrensschritten werden in der Wanne und außerhalb derselben die gewünschten komplementären Feldeffekttransistoren hergestellt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren nach dem Oberbegriff des Anspruchs 1 anzugeben, mit dem eine einfachere genauere gegenseitige Ausrichtung der Wanne, des Kanalstoppers und der zwischen den komplementären Feldeffekt­ transistoren Feldoxidschicht erreicht wird.
Die Lösung dieser Aufgabe ist im Anspruch 1 angegeben. Das erfindungsgemäße Verfahren ermöglicht es, mit einer einzi­ gen gegenseitigen Maskenausrichtung die verschiedenen Bereiche relativ zueinander präzis auszurichten.
Vorteilhafte Weiterbildungen des erfindungsgemäßen Ver­ fahren sind in den Unteransprüchen gekennzeichnet.
Ausführungsbeispiele der Erfindung werden nachstehend an­ hand der Zeichnungen näher erläutert. In den Zeichnungen zeigt
Fig. 1 bis 10 schematische Schnittdarstellungen einer Halbleiteranordnung zur Erläuterung der einzelnen Schritte einer Ausführungsform des erfindungsgemäßen Verfahrens;
Fig. 11 bis 20 schematische Darstellungen im Schnitt einer Halbleiteranordnung zur Erläuterung der einzelnen Ver­ fahrensschritte einer anderen Ausführungsform des er­ findungsgemäßen Verfahrens;
Fig. 21 einen Schnitt durch eine Halbleiter-Speicheranordnung, die mit dem erfindungsgemäßen Verfahren hergestellt worden ist; und in
Fig. 22 eine schematische Darstellung zur Erläuterung der mit dem erfindungsgemäßen Verfahren erzielbaren Vorteile.
Ausführungsform 1
Nachstehend soll ein Verfahren unter Be­ zugnahme auf die Fig. 1 bis 10 bei der Herstellung eines CIGFET in LOCOS-Bauart näher erläutert werden.
(1) Ein SiO₂- oder Siliziumoxidfilm 2 mit ungefähr 100 nm Dicke wird auf einem N-leitenden Siliziumsubstrat 1 ausgebildet, das eine Verunreinigungskonzentration von 0,5 bis 1,0 · 10¹⁵ Atome pro cm³ besitzt. Ein Fotoresistfilm 3 mit vorgegebenem Muster wird auf diesem SiO₂-Film 2 (in den Ansprüchen als "erster Film" bezeichnet) ausgebildet. Der SiO₂-Film 2 wird selektiv geätzt, wobei der Fotoresistfilm 3 als Ätzmaske ver­ wendet wird, um einen Teil des Si-Substrats 1 freizulegen. Dann werden Ionen von Bor-Verunreinigungen, z. B. BF₂-Ionen mit einer Beschleunigungsspannung von 75 keV auf die freiliegende Oberfläche des Si-Substrats 1 aufgebracht, wobei man den Foto­ resistfilm 3 auf dem SiO₂-Film 2 läßt, um einen P-leitenden Bereich 4 auszubilden. Die Dosierung der Störstellen- oder Ver­ unreinigungsionen liegt vorzugsweise zwischen 4 · 10¹² und 8 · 10¹² Atomen pro cm² (vgl. Fig. 1).
(2) Nach dem Entfernen des Fotoresistfilms 3 wird die Ober­ fläche des P-leitenden Bereiches 4 oxidiert, um einen SiO₂-Film 22 (in den Ansprüchen als "Zwischenfilm" bezeichnet) mit einer Dicke von 33 nm zu bilden. Dann wird das Si-Sub­ strat 1 in einer N₂-Atmosphäre bei 1200°C für eine Dauer von 6 Stunden erhitzt, um eine Diffusion des P-leitenden Bereiches 4 vorzunehmen. Infolgedessen wird eine P-leitende Wanne 44 mit einer Dicke von 4 bis 8 µm gebildet (vgl. Fig. 2).
(3) Ein eine Oxidation verhindernder Film, wie z. B. ein Si₃N₄-Film 5 (in den Ansprüchen als "zweiter Film" bezeichnet), wird durch Bedampfen auf den SiO₂-Filmen 2 und 22 ausgebildet. Dann wird der Si₃N₄-Film 5 selektiv geätzt, indem man einen Fotoresistfilm 6 als Ätzmaske verwendet. Dieser Ätzvorgang erfolgt durch Plasmaätzen unter Verwendung von CF₄.
Während man den Fotoresistfilm 6 an seiner Stelle läßt, werden BF₂-Ionen in die Oberfläche des Si-Substrats 1 eingebaut. Die Dosierung der Ionen beträgt vorzugsweise 2 · 10¹³ bis 5 · 10¹³ Atome pro cm². Der Teil der Oberfläche des Siliziumsubstrats 1, der mit dem Fotoresistfilm 6 und dem Si₃N₄-Film 5 überzogen ist, wird vollständig abgeschirmt und von diesen Ionen niemals erreicht. Da darüber hinaus der SiO₂- Film 2 eine Dicke von ungefähr 100 nm besitzt, liegt die Menge an Ionen, die durch den SiO₂-Film 2 hindurchgehen, bei so nie­ drigen Werten wie 0,1 bis 1%. Da andererseits die Dicke des SiO₂- Films 22 nur einen Wert von 33 nm ausmacht, liegt die Menge an Ionen, die durch diesen SiO₂-Film 22 hindurchgehen, bei so großen Werten wie 70 bis 95%. Infolgedessen werden P⁺-leitende Kanal­ sperren 7 selektiv in der Oberfläche der P-leitenden Wanne 44 unmittelbar unterhalb des Teiles des dünnen SiO₂- Filmes 22 gebildet, der von dem dicken SiO₂-Film 2 und dem Si₃N₄-Film umgeben ist (vgl. Fig. 3).
(4) Dann werden Ionen von Phosphor-Störstellen oder -Verunreini­ gungen in die Oberfläche des Si-Substrats 1 mit einer Beschleu­ nigungsspannung von 120 bis 150 keV, die höher ist als die Be­ schleunigungsspannung für die Bor-Verunreinigungsionen, einge­ baut. Die Dosierung der Ionen liegt vorzugsweise zwischen 3 · 10¹¹ und 5 · 10¹¹ Atomen pro cm². Die Bereiche der Ober­ fläche des Siliziumsubstrats 1, die mit dem Fotoresistfilm 6 und dem Si₃N₄-Film 5 überzogen sind, werden vollständig gegen­ über den Phosphor-Verunreinigungsionen abgeschirmt und von letzteren niemals erreicht. Andererseits werden Ionen mit einer Menge von 90 bis 98% durch die SiO₂-Filme 2 und 22 in der Oberfläche des Si-Substrats 1 eingebaut. Infolgedessen werden N⁺-leitende Kanalsperren 8 selektiv in der Oberfläche des P-leitenden Quellenbereiches 44 und der Oberfläche des Siliziumsubstrats 1 unmittelbar unterhalb des dicken SiO₂-Films 2 ausgebildet, der nicht von dem Si₃N₄-Film 5 und dem Foto­ resistfilm 6 überzogen ist. Diese Phosphor-Verunreinigungsionen werden auch in die P⁺-leitenden Kanalsperren 7 unmittelbar unterhalb des dünnen SiO₂-Films 22 eingesetzt, der von dem dicken SiO₂-Film 2 und dem Si₃N₄-Film 5 umgeben ist. Da jedoch die P⁺-leitende Kanalsperre 7 durch den Einbau einer großen Menge der Ionen gebildet worden ist, wird sie nie durch die Phosphor-Verunreinigungsionen ausgelöscht (vgl. Fig. 4).
(5) Nach dem Entfernen des Fotoresistfilms 6 wird das Silizium­ substrat 1 in einer O₂-Atmosphäre bei 1000°C für eine Dauer von 2 Stunden erhitzt, um eine Diffusion der P⁺-leitenden Kanalsperre 7 und der N⁺-leitenden Kanalsperre 8 vorzunehmen. Die Oberflächen-Verunreinigungskonzentrationen der P⁺-leitenden Kanalsperren 7 und der N⁺-leitenden Kanalsperren 8 nach der Diffusion betragen 2 · 10¹³ bis 5 · 10¹³ Atome pro cm² bzw. 4 · 10¹² Atome pro cm². Außerdem wird das Siliziumsubstrat 1 in einer feuchten O₂-Atmosphäre bei einer Temperatur von 1000°C für eine Dauer von ungefähr 4 Stunden erhitzt. Infolge­ dessen werden die SiO₂-Filme 2 und 22, die nicht vom Si₃N₄- Film 5 überzogen sind, dicker ausgebildet, um einen SiO₂-Film oder Feldoxidfilm 9 mit einer Dicke zwischen 0,9 und 1,4 µm zur Isolierung zwischen den Transistoren zu bilden. Dabei wird nämlich ein Feldoxidfilm 9 mit einer aus dem Si₃N₄-Film 5 be­ stehenden Maske gebildet. Anschließend werden der Si₃N₄-Film 5 und der dünnen SiO₂-Film 22 entfernt, um die Oberfläche des Siliziumsubstrats 1 und der P-leitenden Wanne 44 freizulegen (vgl. Fig. 5).
(6) Auf dem freiliegenden Siliziumsubstrat 1 werden dann SiO₂- Filme 10 und 10′ als Gate-Isolierfilme ausgebildet. Diese SiO₂- Filme 10 und 10′ haben vorzugsweise Dicken von ungefähr 50 bis 100 nm, vorzugsweise von 53 nm (vgl. Fig. 6).
(7) Anschließend werden aus polykristallinem Silizium bestehen­ de Gate-Elektroden 11 und 12 sowie eine Leitungsschicht 13 aus­ gebildet. Die Gate-Elektroden 11 und 12 und die Leitungsschicht 13 werden jeweils dadurch gebildet, daß man zuerst eine poly­ kristalline Silizium-Schicht auf den SiO₂-Filmen 10 und 10′ und dem Feldoxidfilm 9 ausbildet (vgl. Fig. 7).
(8) Um denjenigen Teil der Oberfläche des Siliziumsubstrats 1, wo die Source- und Drain-Bereiche auszubilden sind, und auch die Oberfläche der P-leitenden Wanne 44 freizulegen, wird das Siliziumsubstrat 1 einer Ätzflüssigkeit für den SiO₂- Film ausgesetzt, um diejenigen Teile der dünnen SiO₂-Filme 10 und 10′ wegzuätzen, die nicht unterhalb der Gate-Elektroden 11 und 12 liegen. Dabei werden die dünnen SiO₂-Filme 10 und 10′ in der Weise geätzt, daß man die Gate-Elektroden 11 und 12 als Ätzmaske verwendet. Gleichzeitig wird der Feldoxidfilm 9 ge­ ätzt. Da dieser Film jedoch dick genug ist, kann er einen Maskeneffekt beim Ätzen der dünnen SiO₂-Filme 10 und 10′ ausüben. Dann wird nur der Bereich, wo der N-Kanal MISFET aus­ zubilden ist, mit einem SiO₂-Film 14 mit einer Dicke von 150 nm überzogen.
Anschließend wird der freiliegende Bereich der Oberfläche des Siliziumsubstrats 1, wo die Source- und Drain-Bereiche aus­ zubilden sind, mit Verunreingungen oder Störstellen, bespiels­ weise darauf aufgebrachten Bor-Verunreinigungen, überzogen und die Verunreinigungen in das Siliziumsubstrat 1 weiter eindiffun­ diert.
Infolgedessen werden die Source- und Drain-Bereiche 15 und 16 des P-Kanal-MISFET ausgebildet (vgl. Fig. 8).
Während der Aufbringung der P-leitenden Verunreingungen werden die Gate-Elektrode 11 und die Leitungsschicht 13 mit P- leitenden Verunreinigungen oder Störstellen dotiert. Es ist daher möglich, den Widerstand der Gate-Elektrode 11 und der Leitungsschicht 13 in ausreichendem Maße zu verringern.
Nach der Ausbildung der Source- und Drain-Bereiche 15 und 16 werden die Oberflächen der Source- und Drain-Bereiche 15 und 16, die Gate-Elektrode 11 und die Leitungsschicht 13 in einer feuchten O₂-Atmosphäre bei ungefähr 830°C oxidiert.
(9) Nach dem Entfernen des SiO-Filmes 14 sind die Gate-Elek­ trode 11, die Source- und Drain-Bereiche 15 und 16, die Leitungs­ schicht 13 und ein Teil des Feldoxidfilms 9 mit einem SiO₂-Film 17 mit einer Dicke von 150 nm überzogen. Die Gate-Elektrode 12 und diejenigen Teile der Oberfläche des Siliziumsubstrats 1, wo die Source- und Drain-Bereiche auszubilden sind, sind mit diesem SiO₂-Film 17 nicht überzogen.
Anschließend werden N-leitende Verunreinigungen, wie z. B. Phosphor-Verunreinigungen oder Störstellen auf den freiliegen­ den Teil der Oberfläche der P-leitenden Wanne 44 aufgebracht, wo die Source- und Drain-Bereiche gebildet wer­ den, und in die P-leitende Wanne 44 eindiffundiert. Infolgedessen werden N⁺-leitende Source- und Drain-Bereiche 18 und 19 eines N-Kanal-MISFET ausgebildet (vgl. Fig. 9).
Während der Aufbringung der N-leitenden Verunreinigungen oder -Störstellen werden diese N-leitenden Verunreinigungen auch in die Gate-Elektrode 12 eindotiert. Es ist somit möglich, den Widerstandswert der Gate-Elektrode 12 in ausreichendem Maße zu verringern.
Nach der Herstellung der Source- und Drain-Bereiche 18 und 19 werden die Oberflächen dieser Source- und Drain-Bereiche 18 und 19 in der feuchten O₂-Atmosphäre bei ungefähr 830°C oxidiert.
(10) Nach dem Beschichten der Oberfläche des Siliziumsubstrats 1 mit einem Phosphosilikatglasfilm oder einem PSG-Film 20 wird dieser PSG-Film 20 auf den Source- und Drain-Bereichen 15, 16 18 und 19 selektiv geätzt, um Fenster zu Kontaktzwecken auszubil­ den. Dann wird ein Aluminiumfilm mit einer Dicke von 1 µm durch Vakuumverdampfung auf dem Siliziumsubstrat 1 ausgebildet. An­ schließend wird diese Aluminiumschicht selektiv geätzt, um Source-Elektroden 21 und 23, Drain-Elektroden 22 und 24 sowie eine nicht dargestellte Leitungsschicht zu bilden. Daraufhin wird das Siliziumsubstrat 1 einer Temperung bei 450°C für eine Dauer von 60 Minuten ausgesetzt, um einen Passivierungsfilm oder PSG-Film 25 auf der oberen Oberfläche des Siliziumsubstrats 1 auszubilden (vgl. Fig. 10).
Obwohl in Fig. 10 der Zeichnung nicht eigens dargestellt, werden die Gate-Elektroden 11 und 12 gegebenenfalls mit der Aluminium enthaltenden Leitungsschicht verbunden.
Bei dem in der oben beschriebenen Weise erhaltenen CIGFET liegt die Schwellenwertspannung des P-Kanal-MISFET, der von den Source- und Drain-Bereichen 15 und 16 sowie der Gate-Elektrode 11 gebildet wird, ungefähr bei 0,5 V, während die Schwellwert­ spannung, die von den Source- und Drain-Bereichen 18 und 19 sowie der Gate-Elektrode 13 gebildet wird, ungefähr 0,5 V ausmacht. Die Schwellwertspannungen der para­ sitäten MIST, die unterhalb der Elektrodenverdrahtungen ge­ bildet wurde, betrugen 10 bis 15 V sowohl beim P-Kanal-MIST-Teil als auch dem N-Kanal-MIST-Teil.
Ausführungsform 2
Ein anderes Verfahren zur Herstellung eines CIGFET in LOCOS-Bauart als bei der Ausführungsform 1 wird nachstehend unter Bezugnahme auf die Fig. 11 bis 20 näher erläutert.
(1) Auf der Oberfläche eines N-leitenden Siliziumsubstrats 1 wird ein SiO₂-Film 2 mit einer Dicke von ungefähr 100 nm her­ gestellt, dessen Konzentration an Verunreinigungen oder Stör­ stellen 0,5 · 10¹⁵ bis 1,0 · 10¹⁵ Atome pro cm² beträgt. Dann wird ein Fotoresistfilm 3 mit vorgegebenem Muster auf dem SiO₂-Film 2 ausgebildet. Daraufhin wird der SiO₂-Film 2 selek­ tiv geätzt, indem man den Fotoresistfilm 3 als Ätzmaske ver­ wendet, um die Oberfläche des Si-Substrats 1 teilweise freizu­ legen. Während man den Fotoresistfilm 3 an seinem Ort läßt, werden Bor-Verunreinigungsionen, BF₂-Ionen, in die Oberfläche des Si-Substrats 1 mit einer Beschleunigungsspannung von 75 kV eingebaut, um einen P-leitenden Bereich 4 auszubilden. Die Dotierung bei dieser Ionen-Implantation liegt vorzugsweise zwischen 4 · 10¹² und 8 · 10¹²-Atomen pro cm² (vgl. Fig. 11).
(2) Nach dem Entfernen des Fotoresistfilms 3 wird die Ober­ fläche des P-leitenden Bereichs 4 oxidiert, um einen SiO₂-Film 22 mit einer Dicke von 33 nm zu bilden, und das Si-Substrat 1 bei einer Temperatur von 1200°C in einer N₂-Atmosphäre für eine Dauer von 6 Stunden erhitzt, um den P-leitenden Bereich 4 auszuweiten und eine Diffusion vorzunehmen. Infolgedessen wird die P-leitende Wanne 44 mit einer Tiefe von 4 bis 8 µm ausgebildet (vgl. Fig. 12).
(3) Ein die Oxidation verhindernder Film 5, beispielsweise ein Si₃N₄-Film 5 wird auf den SiO₂-Filmen 2 und 22 ausgebildet. Dann wird der Si₃N₄-Film 5 selektiv geätzt, wobei der Foto­ resistfilm 6 mit einem speziellen Muster als Ätzmaske ver­ wendet wird. Diese Ätzung erfolgt durch Plasmaätzen unter Verwendung von CF₄. Während man den Fotoresistfilm 6 an seinem Ort läßt, werden BF₂-Ionen in die Oberfläche des Si- Substrats 1 eingebaut. Die Dosierung der Implantations-Ionen beträgt vorzugsweise 2 · 10¹³ bis 5 · 10¹³ Atome pro cm². Die vom Fotoresistfilm 6 und dem Si₃N₄-Film 5 überzogenen Bereiche des Si-Substrats 1 sind vollständig abgeschirmt und werden von den Ionen nicht erreicht.
Da der SiO₂-Film 2 eine Dicke besitzt, die in der Größen­ ordnung von ungefähr 100 nm liegt, macht die Menge an Ionen, die durch den SiO₂-Film 2 hindurchdringen kann, nur einen klei­ nen Wert von etwa 0,1 bis 1% aus. Da die Dicke des SiO₂-Films 22 ungefähr 33 nm beträgt, macht die Menge an Ionen, die durch den SiO₂-Film 22 hindurchgeht, einen Wert von etwa 70 bis 95% aus. Infolgedessen werden P⁺-leitende Kanalsperren 7 an der Oberfläche der P-leitenden Wanne 44 unmittelbar unterhalb des dünnen SiO₂-Films 22 aus­ gebildet, der vom dicken SiO₂-Film 2 und dem Si₃N₄-Film 5 um­ geben ist (vgl. Fig. 13).
(5) Nach dem Entfernen des Fotoresistfilm 6 wird das Si-Substrat 1 in einer O₂-Atmosphäre bei einer Temperatur von etwa 1000°C für eine Dauer von 2 Stunden erhitzt, so daß die P⁺-leitenden Kanalsperren 7 verbreitert werden und diffundieren. Anschließend wird das Si-Substrat 1 in einer feuchten O₂-Atmosphäre bei einer Temperatur von 1000°C für eine Dauer von etwa 4 Stunden weiter erhitzt. Infolgedessen werden die vom Si₃N₄-Film 5 nicht über­ zogenen SiO₂-Film 2 und 22 dicker gemacht, so daß sie einen Feldoxidfilm oder SiO₂-Film 9 mit einer Dicke von 0,9 bis 1,4 µm bilden. Dabei erfolgt die Herstellung des Feldoxidfilms 9 in der Weise, daß der Si₃N₄-Film 5 eine Maske bildet. Anschließend werden der Si₃N₄-Film 5 und der dünne SiO₂-Film 22 entfernt, um die Oberflächen des Si-Substrats 1 und der P-leitenden Wanne 44 freizulegen.
Daraufhin werden die SiO₂-Filme 10 und 10′ als Gate-Isolier­ filme auf der freiliegenden Oberfläche des Si-Substrats 1 und der freiliegenden Oberfläche der P-leitenden Wanne 44 ausgebildet. Die SiO₂-Filme 10 und 10′ weisen vorzugsweise Dicken von ungefähr 50 bis 100 nm, vorzugsweise von etwa 53 nm auf (vgl. Fig. 14).
(6) Nach dem Freilegen der Oberfläche des Si-Substrats 1 durch selektives Ätzen des SiO₂-Filmes 10′ wird eine polykristalline Si-Schicht 100 auf der gesamten Oberfläche des Si-Substrats 1 mit einem bekannten Dampfabscheidungsverfahren ausgebildet. Um einen Widerstand in einem Teil der polykristallinen Si-Schicht 100 herzustellen, wird ein SiO₂-Film 101 mit einer Dicke von ungefähr 150 nm selektiv auf einem Teil der polykristallinen Si-Schicht 100 ausgebildet. Dann wird das Si-Substrat 1 einer Phosphorbehandlung unterzogen, die bei einer Temperatur von etwa 1000°C für eine Dauer von ungefähr 30 Minuten durchge­ führt wird. Das Ergebnis dieser Phosphorbehandlung besteht da­ rin, daß die Phosphor-Verunreinigung oder -Störstellen in die polykristalline Si-Schicht 100 eingeführt werden, während der Bereich 100′ der Si-Schicht 100 von dem SiO₂-Film 101 über­ zogen ist. Die Phosphor-Störstellen werden durch das Loch h₁ des SiO₂-Films 10′ auch in die P-lei­ tende Wanne 44 eingeleitet, um einen N⁺-leitenden Bereich 102 aus­ zubilden (vgl. Fig. 15).
(7) Die polykristalline Si-Schicht 100 wird mit einem bekannten Ätzverfahren geätzt, so daß Gate-Elektroden 111 und 112, eine Widerstandsschicht 100′ und eine Leitungsschicht 113 gebildet werden (vgl. Fig. 16).
(8) Um diejenigen Teile der Oberfläche des Si-Substrats 1 frei­ zulegen, wo die Source- und Drain-Bereiche liegen sollen, wird das Si-Substrat 1 in die Ätzflüssigkeit für den SiO₂-Film ein­ getaucht, um auf diese Weise die Teile der SiO₂-Filme 10 und 10′ vollständig zu entfernen, die nicht unter den Gate-Elektroden 111 und 112 liegen (vgl. Fig. 17).
(9) Der Bereich, wo der N-Kanal-MISFET ausgebildet werden soll, und die Widerstandsschicht 100′ werden mit einem SiO₂-Film 14 mit einer Dicke von 15 nm überzogen. Anschließend werden die freiliegenden Teile der Oberfläche des Si-Substrats 1, auf dem die Source- und Drain-Bereiche auszubilden sind, mit dort auf­ gebrachten P-leitenden Verunreinigungen oder Störstellen über­ zogen und diese Verunreinigungen oder Störstellen in das Si-Sub­ strat 1 eindiffundiert und weiter verbreitet. Infolgedessen werden P⁺-leitende Source- und Drain-Bereiche 15 und 16 eines P-Kanal-MISFET auf dem Si-Substrat 1 ausgebildet. Nach der Her­ stellung der Source- und Drain-Bereiche 15 und 16 wird das Si-Substrat 1 einer feuchten O₂-Atmosphäre von 830°C ausge­ setzt, um einen dünnen SiO₂-Film 114 auf den Oberflächen der Source- und Drain-Bereiche 15 und 16 sowie der Gate-Elektrode 11 herzustellen (vgl. Fig. 18).
(10) Nach dem Entfernen des SiO₂-Films 14 wird ein nicht darge­ stellter SiO₂-Film auf der Gate-Elektrode 11, den Source- und Drain-Bereichen 15 und 16, der Widerstandsschicht 100′ und einem Teil des Feldoxidfilms 9 ausgebildet. Dann werden N-lei­ tende Verunreinigungen oder Störstellen, wie z. B. Phosphor- Verunreinigungen auf die freiliegenden Teile aufgebracht, wo die Source- und Drain-Bereiche auszubilden sind, und in das Si-Substrat 1 eindiffundiert und verteilt. Infolgedessen werden N⁺-leitende Source- und Drain-Bereiche 18 und 19 eines N-Kanal- MISFET in der P-leitenden Wanne 44 gebildet. Nach der Her­ stellung der Source- und Drain-Bereiche 18 und 19 wird das Si- Substrat 1 der feuchten O₂-Atmosphäre von ungefähr 830°C aus­ gesetzt, um einen dünnen SiO₂-Film 115 auf den Oberflächen der Source- und Drain-Bereiche 18 und 19, der Leitungsschicht 113 und der Widerstandsschicht 100′ auszubilden (vgl. Fig. 19).
(11) Nach dem Beschichten der gesamten Fläche des Si-Substrats 1 mit einem Phosphosilikatglasfilm oder einem PSG-Film 20 werden der PSG-Film 20 auf den Source- und Drain-Bereichen 15, 16, 18 und 19 und die SiO₂-Filme 114 und 115 selektiv geätzt, um Fen­ ster zu Kontaktierungszwecken zu bilden. Dann wird ein Aluminium­ film mit einer Dicke von 1 µm auf der Oberfläche des Si-Substrats 1 durch Vakuumverdampfen hergestellt. Anschließend wird der Aluminiumfilm selektiv geätzt, um die Source-Elektroden 21 und 23 sowie die Drain-Elektroden 22 und 24 und eine Leitungsschicht M herzustellen. Anschließend wird das Si-Substrat 1 einer Tem­ perung in einer Wasserstoff-Atmosphäre von etwa 450°C für eine Dauer von ungefähr 60 Minuten unterworfen, um auf diese Weise einen Passivierungsfilm oder PSG-Film 25 auf der Oberfläche des Si-Substrats 1 herzustellen (vgl. Fig. 20).
Bei dem mit dem Verfahren gemäß der zweiten Ausführungs­ form erhaltenen CIGFET wird keine N⁺-leitende Kanalsperre im N⁺-leitenden Si-Substrat 1 direkt unter dem Feldoxidfilm 9 ausgebildet, und zwar aus dem nachstehend angegebenen Grunde.
Der P-leitende parasitäre MISFET hat eine höhere Schwell­ wertspannung als der N-leitende parasitäre MISFET. Wenn daher die verwendete Spannung der Spannungsversorgung niedriger ist als die Schwellwertspannung des P-leitenden parasitäten MISFET, so ist es nicht erforderlich, die N⁺-leitenden Kanalsperren vorzusehen, um die Erzeugung von P-leitenden parasitären MISFET zu verhindern. Es sind dann nämlich nur die P⁺-leitenden Kanal­ sperren 7 erforderlich, um die Erzeugung von N-leitenden para­ sitären MISFET zu verhindern.
Weiterhin ist bei dem mit dem Verfahren gemäß der Aus­ führungsform 2 erhaltenen CIGFET die Widerstandsschicht 100′ mit dem Drain-Bereich 19 des N-Kanal-MISFET verbunden, und zwar durch die Verbindungsschicht 113, die aus polykristallinem Silizium besteht. Diese Widerstandsschicht 100′ wird als Last für den N-Kanal-MISFET verwendet.
Fig. 21 zeigt eine Halbleiter-Speicheranordnung, die aus einer Vielzahl von CIGFETs besteht, welche mit dem Verfahren gemäß der Ausführungsform 2 hergestellt worden sind. Jede Speicherzelle dieser Halbleiter-Speicheranordnung besteht aus einer Vielzahl von N-Kanal-MISFETs, die einen Flip-Flop bilden, und einer Widerstandsschicht, die aus polykristallinem Silizium besteht und als Last für die MISFETs dient.
Bei der Anordnung gemäß Fig. 21 wird eine Vielzahl von Speicherzellen, die jeweils den oben beschriebenen Aufbau be­ sitzen, auf der Oberfläche einer P-leitenden Wanne 44 hergestellt. Die N-Kanal-MISFETs, Mn1, Mn2, Mn3 und Mn4 so­ wie die Widerstandsschichten R1 und R2 in Fig. 21 bilden einen Teil der Speicherzelle. Die P-Kanal-MISFETs Mp1, Mp2 und Mp3 bilden einen Teil der Transistoren, welche eine periphere Schaltung bilden, beispielsweise eine Adressenschaltung, eine Impulserzeugungsschaltung oder dergleichen.
Zur Herstellung der P⁺-leitenden Kanalsperren 120, 121, 122 und 123, die in der P-leitenden Wanne 44 ausgebildet sind, wird nur der Si₃N₄-Film 5 der in Fig. 13 dargestellten Art als Maske verwendet, welche die P⁺-leitenden Kanalsperren 120, 121, 122 und 123 bestimmt. Andererseits werden zur Her­ stellung der P⁺-leitenden Kanalsperre 7 der Si₃N₄-Film 5 der in Fig. 13 dargestellten Art und der SiO₂-Film 2 als Maske verwendet, um die P⁺-leitende Kanalsperre 7 zu bestimmen.
Das obige Verfahren bietet folgende Vorteile:
  • (a) Die positionsmäßige Anordnung und Zuordnung der P-leiten­ den Wanne 44, des P⁺-leitenden Bereichs 7 als Kanal­ sperre und des Feldoxidfilms 9 in Relation zueinander kann sehr leicht bestimmt werden. Bei dem beschriebenen Verfahren werden nämlich die P-leitende Wanne 44 und die P⁺-leitende Kanalsperre 7 durch die Kante E₁ des SiO₂-Films 2 bestimmt, wie es in Fig. 22 dargestellt ist. Daher wird der Abstand zwischen dem Ende T₁ des PN-Übergangs J₁, d. h. des Übergangs zwischen dem Substrat und der Wanne, und dem Ende T₂ der P⁺- leitenden Kanalsperre 7 konstant gehalten. Außerdem bestimmt die Kante E₂ des Si₃N₄-Films 5 die P⁺-leitende Kanal­ sperre 7 und den Feldoxidfilm 9. Infolgedessen wird der Abstand zwischen dem Ende T₃ der P⁺-leitenden Kanalsperre 7 und dem Ende T₄ des Feldoxidfilms 9 konstant gehalten.
  • (b) Wie sich aus den obigen Ausführungen ergibt, kann der Foto­ resistfilm zur Bestimmung des einen Endes T₂ der P⁺-leitenden Kanalsperre 7 vollständig beseitigt werden.
  • (c) Die Konzentration an Verunreinigungen oder Störstellen in der Kanalsperrenober­ fläche kann wahlweise geändert werden, indem man die Dotierung bei der Ionen-Implantation ändert. Durch die Steuerung der Do­ tierung bei der Ionen-Implantation kann die Schwellwert­ spannung des parasitären MISFET geändert werden. Dies er­ möglicht wiederum eine freiere Wahl der Betriebsspannung, d. h. der Spannung der Spannungsversorgung. Darüberhinaus ist es möglich, die Leitungsschicht auf dem Feldoxidfilm frei auszu­ bilden, und zwar unabhängig von der Spannungsversorgung, so daß die Integrationsdichte der Halbleiteranordnung beträchtlich verbessert wird.
  • (d) Wie sich im Zusammenhang mit der ersten Ausführungsform aus Fig. 4 entnehmen läßt, wird die N-leitende Kanalsperre 8 durch die Kanten E₂ und E₃ bestimmt. Daher sind die P⁺-leitende Kanalsperre 7 und die N⁺-leitende Kanalsperre 8 relativ zueinan­ der präzise angeordnet. Darüber hinaus ist der Feldoxidfilm 9 durch den Si₃N₄-Film 5 bestimmt, der als Maske wirkt (vgl. Fig. 5). Infolgedessen sind die P⁺-leitende Kanalsperre 7, die N⁺- leitende Kanalsperre 8 und der Feldoxidfilm 9 präzise und sicher in ihrer Relation zueinander angeordnet, was wiederum dazu führt, daß eine Erhöhung der Integrationsdichte der Halbleiteranordnung möglich ist.

Claims (7)

1. Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären Feldeffekttransistoren, von denen der eine in einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps und der andere in einer in dem Substrat (1) vorgesehenen Wanne (44) eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps angeordnet sind, mit folgenden Ver­ fahrensschritten:
  • (a) selektives Ausbilden eines ersten Films (2) auf der Oberfläche des Substrats (1),
  • (b) Einbringen eines ersten Störstoffs in den von dem ersten Film (2) nicht bedeckten Oberflächenbereich des Sub­ strats (1) zur Erzeugung der Wanne (44),
  • (c) selektives Ausbilden eines zweiten Films (5) auf der Oberfläche der Wanne (44) in Abstand von dem ersten Film (2),
  • (d) Einbringen eines zweiten Störstoffs in die Wanne (44) unter Verwendung des ersten und des zweiten Films (2, 5) als Maske zur Erzeugung eines als Kanalstopper dienenden Sperrbe­ reichs (7) des zweiten Leitfähigkeitstyps,
  • (e) selektives Oxidieren (9) der Oberfläche zumindest des Sperrbereichs (7), und
  • (f) Ausbilden der Feldeffekttransistoren (11, 15, 16; 12, 18, 19) innerhalb des nicht vom Sperrbereich (7) eingenommenen Oberflächenteils der Wanne (44) sowie in einem außerhalb der Wanne (44) gelegenen Oberflächenteil des Substrats (1),
dadurch gekennzeichnet, daß der Rand (E1) des ersten Films (2) auch beim Einbringen des ersten Störstoffs zur Be­ grenzung der Wanne (44) verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwischen der Wanne (44) und dem zweiten Film (5) ein Zwischen­ film (22) angeordnet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als erster Film (2) und als Zwischenfilm (22) Siliziumoxidfil­ me und als zweiter Film (5) ein Siliziumnitridfilm verwendet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß der zweite Störstoff ionenimplantiert wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß im Verfahrensschritt (c) ein dritter Film (5) auf dem ersten Film (2) in Abstand von dessen Rand (E1) selektiv ausgebildet wird und daß nach dem Verfahrensschritt (d) ein dritter Störstoff des ersten Leitfähigkeitstyp in den nicht von dem zweiten Film (5) bedeckten Teil der Wanne (44) sowie in den nicht von dem dritten Film (5) bedeckten Teil des Substrats (1) zur Erzeugung eines weiteren, als Kanalstopper dienenden Sperrbereichs (8) eingebracht wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß im Verfahrensschritt (e) auch die Oberfläche des weiteren Sperr­ bereichs (8) selektiv oxidiert (9) wird.
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