DE2814973C2 - Verfahren zur Herstellung eines Speicher-Feldeffekttransistors - Google Patents

Verfahren zur Herstellung eines Speicher-Feldeffekttransistors

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Description

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolierschicht (25) Siliziumnitrid enthält, und daß die Feldisolation (22) durch thermische Oxidation des Halbleitersubstrats (21) erzeugt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Leiterschichten (24,26) aus Polysilizium bestehen und die zweite Isolierschicht (25) einen zwischen zwei Siliziumoxidfilmen (35,37) eingeschlossenen Siliziumnitridfilm (36) enthält.
Die Erfindung betrifft ein Verfahren zur Herstellung eines Speicher-Feldeffekttransistors der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung.
Derartige Bauelemente, die gewöhnlich in MOS-Technik ausgeführt sind, werden beispielsweise in EPROM-Festspeichern (electrically programmable read only memory ■■-■ elektrisch programmierbarer Festspeicher) des nMOS-Typs eingesetzt, wobei unter dem Steuergate des einzelnen Feldeffekttransistors ein potential freies Gate zur Speicherung von elektrischen Ladungen angeordnet ist.
Ein Verfahren der eingangs bezeichneten Gattung zur Herstellung eines Speicher-Feldeffekttransistors ist aus der Deutschen Offenlegungsschrift Nr. 24 45 030 bekannt. Dort sind zur Ausbildung einer öffnmg in der auf dem Substrat vorgesehenen Feldisolation eine erste Maske und zur Ausbildung einer das potentialfreie Gate bildenden, die Feldisolation seitlich überlappenden Leiterschicht eine zweite Maske erforderlich. Diese beiden Masken müssen nicht nur nacheinander aufgebracht und wieder entfernt werden und bedeuten an sich schon einen erheblichen Verfahrensaufwand; sie erfordern auch genaue gegenseitige Ausrichtung, um zu gewährleisten, daß die genannte Leiterschicht bezüg-
lieh der Öffnung m der Feldisolation in der gewünschten Weise positioniert wird. Die Genauigkeit bei aufeinanderfolgenden Maskierungsschritten ist jedoch begrenzt Daher muß schon aus diesem Grund die Leiterschicht größer ausgebildet werden, als es für die gewünschte Funktion des fertigen Speicher-Feldeffekttransistors an sich erforderlich wäre Die einzelnen. Speicherzellen innerhalb einer Matrix weisen daher erhöhten Platzbedarf auf.
Bei dem bekannten Verfahren wird ein Übergreifen der Leiterschicht auf seitliche Bereiche der Feldisolation zu beiden Seiten der Öffnung offenbar gewünscht Versucht man, die Ausdehnung der Leiterschicht auf die Größe der Öffnung zu beschränken, so kommt die oben beschriebene Schwierigkeit der gegenseitigen Ausrichtung zweier nacheinander verwendeter Masken voll zur Auswirkung. Auc,h, in diesem Fall mu3 die Leiterschicht wegen der unvermeidbaren Maskenausrichtungstoleranzen um ein bestimmtes Maß größer sein, um sicherzustellen, daß die Leiterschicht die Öffnung völlig überdeckt, was den Platzbedarf der einzelnen Bauelemente erhöht und die Intregrationsdichte der gesamten Speichermatrix beschränkt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Speicher-Feldeffekttransistors anzugeben, das einfacher durchzuführen ist und gleichzeitig zu einem verminderten Platzbedarf für den Speicher-Feldeffekttransistor führt
Die erfindungsgemäße Lösung dieser Aufgabe ist im Kennzeichenteil des Patentanspruchs 1 angegeben. Danach wird die Selbstausrichtung, die bei dem oben abgehandelten Verfahren nach dem Stand der Technik bezüglich der Source- und Drain-Zonen in Richtung der Kanallänge angewandt wird, auch bezüglich der Feldisolation in Richtung der Kanalbreite ausgenutzt Dadurch, daß die Feldisolation erst nach Aufbringen der zweiten Isolierschicht und unter Verwendung dieser mitgeätzten zweiten Isolierschicht als Maske aufgebracht wird, läßt jich die beim bekannten Verfahren erforderliche zweite Maske einsparen, so daß das Verfahren insgesamt nicht nur einfacher wird, sondern auch die Probleme gegenseitiger Maskenausrichtung entfallen und eine exakte gegenseitige Ausrichtung der verschiedenen Schichten ohne Überlappung in beiden Richtungen erreicht wird.
Gemäß der Deutschen Offenlegungsschrift Nr. 27 16 691 gehört ein Verfahren zum Stand der Technik, bei dem auf das Gate eines Feldeffekttransistors bei der Herstellung zunächst eine Isolierschicht aufgebracht und diese als Maske bei der anschließenden Herstellung der Feldisölätion verwendet wird. Bei dem aus dieser Druckschrift bekannten Bauelement handelt es sich jedoch um einen gewöhnlichen Feldeffekttransistor ohne potentialfreies Gate, weshalb das dort beschriebene Verfahren nicht ohne weiteres zur Herstellung eines Speicher-Feldeffekt-Transistors der eingangs bezeichneten Art verwendbar ist.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Das erfindungsgemäße Verfahren wird nachstehend anhand von Ausführungsbeispielen in den Zeichnungen näher erläutert In den Zeichnungen zeigt
Fig. 1 eine schematische Draufsicht auf eine Anordnung aus mehreren Speicher-Feldeffekttransistoren;
Fig.2 einen Schnitt längs der Linie A-A der Fig. 1;
F i g. 3 einen Schnitt längs der Linie B-B der F i g. 1;
Fig.4 bis 7 Schnittdarstellungen ähnlich der Fig.2 zur Erläuterung aufeinanderfolgender Verfahrensschritte;
F i g. 8 bis 13 Schnittdarstellungen ähnlich der F i g. 3 zur Erläuterung der aufeinanderfolgenden Verfahrensschritte und
Fig. 14 und 15 zwei zueinander senkrechte Schnitte durch eine andere Ausführung eines Speicher-Feldeffekttransistors.
Bei der elektrisch programmierbaren Festspeichervorrichtung nach F i g. 1 bis 3 ist eine Vielzahl von Isolierschicht-Feldeffekttransistoren, von denen jeder eine n-Source-Zone 30 und eine Drain-Zone 29 aufweist, auf einem p-Haibieitersubstral 2t zur Bildung der entsprechenden Speicherzellen ausgebildet Die gegenüberliegenden Seitenflächen eines Kanalbereichs zwischen den Source- und Drain-Zonen 30, 29 werden durch eine dicke Feldisolation 22, beispielsweise aus Siliziumoxid, begrenzt Gleichzeitig wird eine metallische Schicht, die das erste, potentialfreie Gate bildet, beispielsweise eine Polysiliziumschicht 24, nur gerade oberhalb des oben definierten Kanalbereichs ausgebildet, wobei eine dünne Gate-Isolationsschicht 23 dazwischen gelegt ist, so daß sie eine Fläche hat, die im wesentlichen gleich der des Kanalbereichs ist Die Schicht 24 ist daher nicht so weit ausgedehnt, daß sie über der Feldisolation 22 liegt
Eine zweite metallische Schicht, etwa eine Polysiliziumschicht 26, wird gerade oberhalb der Polysiliziumschicht 24, die das oben erwähnte potentialfreie Gate bildet, unter Dazwischenläge einer Isolierschicht 25, etwa eines Siliziumnitridfilms, ausgebildet
Die Polysiliziumschicht 26 erstreckt sich so weit, daß sie teilweise üDer der an einer Seite des Kanalbereichs gelegenen Feldisolation 22 liegt Diese Polysiliziumschicht 26 richtet sich auch in Selbstausrichtung auf den Kanalbereich zwischen der Source-Zone 30 und der Drain-Zone 29 aus, so daß sie sich genau über dem Kanalbereich quer zu demselben erstreckt
Eine Verdrahtungsschicht 28 aus metallischem Werkstoff, etwa Aluminium, wird über die Polysiliziumschicht 26 hinweg unter Dazwischenläge einer weiteren Isolierschicht 27, etwa aus Phosphorsilikatglas, ausgebildet und mit der Drain-Zone 30 über eine in der Isolierschicht 27 ausgebildete Bohrung 31 verbunden.
Bei dieser elektrisch programmierbaren Festspeichervorrichtung wird daher das potentialfreie Polysiliziumgate 24 auf dem Kanalbereich zwischen Source- und Drain-Zonen ausgebildet, wobei die Seitenflächen durch vergleichsweise dicke Feldisolationen begrenzt werden, so daß es im wesentlichen die gleichen Dimensionen wie der Kanalbereich hat Gleichzeitig wird die Polysiliziumschicht 26 so angeordnet, daß sie eine Breite hat, die im wesentlichen gleich der Längs des Kanalbereichs ist und daß sie sich im rechten Winkel zum Kanal genau oberhalb und quer zu demselben erstreckt Mit anderen Worten sind bei der Speicherzelle der beschriebenen Ausführungsform die Grenzen des ersten, poteniialfreien Gates 24, der Isolierschicht 25, des zweiten Gates 26 und der die Kanalzone definierenden Source- und Drain-Zonen aufeinander selbst ausgerichtet, während die Feldisolation 22 auf das potentialfreie Gate 24 und die Source- und Drain-Zonen selbstausgerichtet ist
In den F i g. 1 bis 3 bezeichnet 33 einen halbleitenden Bereich des gleichen Leitungstyps wie das Halbleitersubstrat 2t, der auf letzterem so ausgebildet ist, daß er unter der dicken Feldisolation 22 liegt Dieser halbleitende Bereich 33 ist vorgesehen, um die Erzeugung eines parasitären Kanals auf der Substratoberfläche zu ver-" hindern, der dem Anlegen einer Spannung an die Polysiliziumschicht (Steuergateleitung) 26 zuschreibbar ist Dabei ist, wie ebenfalls den Figuren zu entnehmen, diese halbleitende Schicht 33 auch genau unter der Feldisolation 22 in Selbstausrichtung mit dem letzteren ausgebildet
Ein sogenannter EPROM ist durch eine Vielzahl von Speicherzellen, die in zwei zueinander senkrechten Richtungen wie in einer Matrix angeordnet sind, aufgebaut F i g. 1 zeigt einen Teil eines solchen elektrisch programmierbaren Festspeichers. Nur vier Speicherzellen sind gezeigt, um die Zeichnung nie*;! unübersichtlich zu machen.
Wie sich aus der folgenden, ins einzelne gehenden Beschreibung des Herstellungsverfahrens der Speicherzelle und des elektrisch programmierbaren Festspeiehers sowie aus den F i z-1 bis 3 ergeben wird, überlappt die erste Polysiliziumschicht (potentialfreies Gate) 24 die Feldisolation 22 nicht weil sie in Selbstausrichtung gebildet werden. Dabei werden, wie am besten der Fig.3 zu entnehmen, die Kanten der beiden Polysiliziumschichten 24 und 26 durch Photoätzen mit derselben Photomaske gebildet, so daß kein Spielraum für die Maskenausrichtung erforderlich ist
Die Fig.4 bis 13 zeigen die wesentlicheren Verfahrensschritte zur Herstellung eines FAMOS-Speichers. Die folgende Beschreibung bezieht sich auf die Herstellung eines n-Kanal-FAMOS als Beispiel.
(1) Zunächst wird eine Siliziumeinkristallscheibe (Substrat) 21 mit einem spezifischen Widerstand von 5 bis 8Ohm-cm und einer (lOO)-Kristalloberfläche des p-Leitungstyps hergestellt. Nach Reinigung des Einkristalh.jheibe 21 wird die erste Gate-Oxidschicht 23 (SiOJ, wie ;n den F i g. 7 bis 11 gezeigt, mit einer Dicke von beispielsweise 100 mm ausgebildet Die3 kann beispielsweise durch Wärmebehandlung der Scheide 2t bei einer Temperatur von 1273 K über eine Zeit von 165 Minuten in einer Atmosphäre von trockenem Ch. geschehen. Unmittelbar nach Ausbildung dieser Schicht 23 wird die Polysiliziumschicht 24, die das potentialfreie Gate bildet, auf der Oxidschicht 23 ausgebildet
Beim herkömmlichen Si-Gate-Verfahren wirkt die Polysiliziumschicht nicht nur als Gate, sondern auch als Verdrahxungsschicht Daher war es notwendig, die PoIysiliziim.ichicht mit einer vergleichsweise großen Dicke von 03 bis 0,6 μπι auszustatten und eine Fremdstoffdotierung mit hoher Konzentration zu bewirken, um den spezifischen Widerstand so weit wie möglich herabzusetzen.
Beim FAMOS-Speicher soll das potentialfreie Gate der Verteilung und uem Halten der injizierten Ladungen dienen, so daß ein herabgesetzter spezifischer Widerstand nicht immer wesentlich ist. Dir Dicke der Polysiliziumschicht 24 kann daher so kleine Wer ce wie 0,1 bis 0,4 μπι, vorzugsweise 0,1 bis 0,2 μπι, annehmen. Gleichzeitig ist es möglich, eine Fremdstoffdotierung in hoher Konzentration nicht durchzuführen, und ein so niedriger spezifischer Flächenwiderstand von 100i2/cm2 bis lüOk/2/cm2, wie er sich mit einer einfachen Dotierung von Polysilizium erzielen läßt, ist ausreichend. Eine wei-
tere Möglichkeit besteht darin, das Dotieren in diesem Verfahrensschritt überhaupt wegzulassen, weil eine die erforderliche Speichercharakteristik des FAMOS sicherstellende Menge an Fremdstoffen während des später durchgeführten Diffusionsschritts zur Bildung s von Source/Drain und des zweiten Gate durch Seitendiffusion eindotiert wird.
Nach Ausbildung der Polysiliziumschicht 24 wird eine Si3N4-Schicht 25, die als Maske für die selektive Oxidation und als Isolierschicht zwischen den beiden Polysiliziumschichten 24, 26 dient, mit einer Dicke von 0,07 bis 2,20 μπι, vorzugsweise 0,10 bis 0,15 μπι, ausgebildet.
(2) Nachfolgend wird der aktive Bereich, bestehend aus Kanal-, Source- und Drain-Zonen, mit einein Photoresistfilm 34, wie in den F i g. 5 und 9 gezeigt, bedeckt, und die übrigen Teile der Si3N4-Schicht und der Polysiliziumschicht 24 werden über Plasmaätzung unter Verwendung von beispielsweise CF4 + O2 entfernt. Danach werden zum Zwecke der Erhöhung der Schwellenspannung unter dem Feld-SiO2-Abschnitt Bor-Ionen durch die Oxidschicht 23, die an der Oberfläche des Substrats freiliegt, in einem Ausmaß von beispielsweise 510ucm-2 bei 75 keV implantiert. Der Photoresistfilm 34 wird nach der Ionenimplantation in geeigneter Weise entfernt.
(3) Dann wird, wie in den F i g. 6 und 10 gezeigt, eine SiOrFeldisolation 22 mit einer Dicke von 1,0 bis 1,5 μπι auf dem Teil der Substratoberfläche, wo die Si3N4. Schicht 25 und die Polysiliziumschicht 24 entfernt worden sind, durch Wärmeoxidation unter Verwendung der Si3N4-Schicht als Maske ausgebildet Dies kann durchgeführt werden, indem das Substrat in einer Atmosphäre oder einem Strom von nassem O2 sechs bis achtzehn Stunden einer Wärmebehandlung unterworfen wird. Während dieser Wärmebehandlung wird die Si3N4. Schicht 25 bis zu einer Tiefe von 20 bis 50 nm oxidiert. Diese Dicke ist jedoch, verglichen mit der Gesamtdicke der Feldisolation 22, vernachlässigbar und wurde daher in der Zeichnung vernachlässigt, um die letztere klarzuhalten. Ais Ergebnis obiger Wärmebehandlung werden die in den Bereich unter der Feldisolation 22 implantierten Bor-Ionen in das Si-Substrat eindiffundiert und bilden eine p+ - Diffusionsschicht 33.
(4) Als nächster Schritt wird, wie in den F i g. 7 und 11 gezeigt, die Polysiliziumschicht 26 ohne Entfernen der Si3N4-Schicht 25 auf der Si3N4-Schicht 25 und auf der Feldisolation 22 über der gesamten Oberfläche abgeschieden.
(5) Dann werden das Steuergate und die Polysilizium-Verdrahtun <isschicht durch Photoätzung gebildet Wie aus F i g. 12 entnehmbar, wird die Ätzung der Polysiliziumschicht 26, der Isolierschicht 25, der Polysiliziumschicht 24 und der Isolationsschicht 23 mittels der gleichen Maske ausgeführt Da drei bzw. vier Schichten durch dieselbe Maske geätzt werden, werden das Steuergate 26 und das potentialfreie Gate 24, wie in F i g. 12 gezeigt, in Selbstausrichtung gebildet
(6) Nach Beendigung der Photoätzung werden die freiliegende Substratoberfläche und die Polysiliziumschicht 26 beispielsweise mit Hilfe einer Wärmediffusionsmethode mit Fremdstoffen des dem Substrat entgegengesetzten Leitungstyps, beispielsweise mit Phosphor (P) und Arsen (As), dotiert Als Ergebnis dieser Dotierung werden eine n-Source-Zone 30 und eine Drain-Zone 29, wie in F i g. 13 gezeigt, ausgebildet
(7) Die nachfolgenden Verfahrensschritte sind die gleichen wie beim herkömmlichen Verfahrer- Dabei wird ein PSG-(PhosphorsilikatgIas-)Film 27, der eine Isolationsschicht zwischen der Aluminiumverdrahtung 28 und der Polysiliziumschicht 26 bildet, durch CVD (chemische Gasphasenabscheidung), wie in den F i g. 2 und 3 gezeigt, gebildet Dann wird eine Photoätzung zur Bildung der Kontaktbohrung 31 durchgeführt. Schließlich wird die Aluminiumverdrahtung 28 mit Hilfe eines aufgedampften Aluminiumfilms ausgebildet.
Die genannte Aufgabe wird durch obige Ausführungsform gelöst, wie sich aus der folgenden Beschreibung ergibt.
(1) Die Polysiliziumschicht 24, die das potentialfreie Gate bildet, und die Feldisolation 22 werden in Selbstausrichtung gebildet, weil die Feldisolation 22 ausgebildet wird, indem die Si3N4-Schicht 25 auf der Polysiliziumschicht 24 zur Maske gemacht wird (F i g. 6).
(2) Die beiden Polysiliziumschichten 24,26 werden in vollständiger Selbstausrichtung gebildet, weil die Schicht 24, die Isolierschicht 25 und die Schicht 26 des Speicherzelienabschnitts durch gleichzeitige Ätzung gebildet werden (Fig. 12).
(3) Die Bestandteile des Speicherabschnitts werden durch einen vergleichsweise einfachen Prozeß selbstausgerichtet, so daß ein Aufbau minimalisierter Größe geschaffen wird.
(4) Eine vergleichsweise dicke Feldisolation wird auf der Oberfläche des Halbleitersubstrats unter Verwendung d*r Siliziumnitridschicht als Maske ausgebildet Folglich ist die mehrlagige Verdrahtung im Speicherzellenabschnitt ziemlich abgeflacht
Bei der vorstehenden Ausführungsform ist die Isolierschicht 25 zwischen den beiden Polysiliziumschichten 24 und 26 durch eine Siliziumnitridschicht gebildet. Um jedoch in der Polysiliziumschicht 24 durch Unterschiede in den Wärmeausdehnungskoeffizienten verursachte Spannungen zu minimalisieren, wird der erste Schritt (1) in der vorstehenden Ausführungsform vorzugsweise so abgewandelt, daS die Si3N4-SCmCm 25 auf einem extrem dünnen Film einer Dicke von 0,01 bis 0,1 μίτι aus thermisch gebildetem SiO2 auf der Oberfläche der Polysiliziumschicht 24 ausgebildet wird.
Wie oben im Zusammenhang mit Verfahrensschritt (3) der Ausführungsform ausgeführt, wird ein dünner Siliziumoxidfilm einer Dicke von 20 bis 50 nm auf der Oberfläche der Si3N4-Schicht während der selektiven Oxidation des Substrats unter Verwendung der Maske aus Si3N4 ausgebildet Dieser Siliziumoxidfilm kann ausdrücklich zur Bildung eines Speicherzellenaufbaus, wie er in den Fig. 14 und 15 gezeigt ist, nutzbar gemacht werden. In diesen F i g. bezeichnet 35 und 37 den Siliziumoxidfilm einer Dicke von 10 bis 100 nm bzw. d<"i Siliziumoxidfilm einer Dicke von 20 bis 50 nm.
Der zwischen diesen Siliziumoxidfilmen eingeschlossene Siliziumnitridfilm ist mit 36 bezeichnet Dieser Aufbau vermeidet die direkte Berührung des Siliziumnitridfilms mit dem Gate. Dadurch wird vermieden, daß die Ladungsträger, mit denen das Gate geladen wird, durch den Siliziumnitridfilm eingefangen werden, so daß sich die Absenkung des Potentials des Gates vermindern läßt Die genannten beiden Siliziumoxidfilme wirken nämlich als Sperren gegen das Einfangen der Träger, so daß sich wünschenswerte elektrische Eigenschaften in Speichervorrichtungen ergeben.
Statt die Isolierschicht 25 aus Siliziumnitrid zu belassen, kann der Verfahrensschritt (4) der vorstehenden Ausführungsform dahingehend abgewandelt werden, daß der Si3N4-FiIm und der SiO2-FiIm auf der ersten Polysiliziumschicht 25 entfernt werden und stattdessen ein thermischer SiO2-FiIm von 100 bis 200 nm gebildet
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wird. Die Polysiliziumschicht 26 wird auf diesem neu ge- Gate-Elektroden wegen der gegenüber der von S13N4
bildeten SiOj-FiIm ausgebildet In diesem Fall muß je- kleineren Dielektrizitätskonstanten von S1O2 klein
doch die Dicke des SiO2-Films so klein wie möglich wird,
sein, weil die elektrostatische Kapazität zwischen zwei
Hierzu 4 Blatt Zeichnungen

Claims (1)

  1. Patentansprüche:
    t. Verfahren zur Herstellung eines Speicher-Feldeffekttransistors mit einer Source- und einer Drain-Zone (30, 29), einem potantialfreien Gate, einem Steuergate-und einer Feldisolation (22), wobei
    a) auf einem Halbleitersubstrat (21) eine erste Isolierschicht (23) erzeugt wird,
    b) auf der ersten Isolierschicht (23) eine das; potentialfreie Gate bildende erste Leiterscliicht. (24) erzeugt wird,
    c) die erste Leiterschicht (24) in einer ersten Richtung auf eins vorgegebene Breite selektiv geätzt und auf der ersten Leiterschicht (24) eine zweite Isolierschicht (25) erzeugt wird,
    d) auf der zweiten Isolierschicht (25) eine das Steu^rgate bildende zweite Lederschicht (26) erzeugt wird,
    e) der so gebildete Schichtenaufbau (24, 25, 26) in einer zu der ersten Richtung quer verlaufenden zweiten Richtung auf eine der Kanallänge des Speicher-Feldeffekttransistors entsprechende Breite selektivgeätzt wird, und
    f) in den von der ersten Leiterschicht (24) befreiten Bereichen des Halbleitersubstrats (21) unter Verwendung der zweiten Leiterschicht (26) als Maske die Source- und Drain-Zonen (30,, 29) des Speicher-Feldeffekt-Transistors erzeugt werden, dsdurc?- gekennzeichn e t ,daß der Ätzvorgang des Verfahrensschrittes (c) nach Aufbringen der zweiten Isolierschicht (25) durchgeführt wird und im Anschluß daran unter Verwendung der zweiten Isolierschicht (25) als Maske auf dem Halbleitersubstrat (21) die Feldisolation (22) erzeugt wird.
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