DE2931031C2 - Nicht-flüchtige Halbleiterspeicherzelle und Verfahren zu ihrer Herstellung - Google Patents

Nicht-flüchtige Halbleiterspeicherzelle und Verfahren zu ihrer Herstellung

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Description

5. Anwendung des Verfahrens nach einem der Ansprüche 2 bis 4 zur Herstellung einer Einheit aus einer nicht-flüchtigen Speicherzelle und einem gewöhnlichen MOS-Halbleiterbauelement, bei dem auf dem Kanalbereich ein dicker Gate-Isolationsfilm (17) und ein dünner Gate-Isolationsfilm (5) nahe beieinander angeordnet sind und das MOS-Halbleiterbauelement auf dem dicken Gate-Isolationsfilm (17) und die nicht-flüchtige Speicherzelle auf dem dünnen Gate-Isolationsfilm (5) ausgebildet sind.
Die Erfindung betrifft eine nicht-flüchtige Halbleiterspeicherzelle der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung sowie ein Verfahren zur Herstel
lung einer solchen Speicherzelle.
Aus der japanischen Offenlegungsschrift Nr. 51-56 183 ist eine derartige nicht-flüchtige Halbleiterspeicherzelle bekannt, bei der unter dem potentialmäßig freischwebenden Gate — und zwar entweder über die gesamte Kanalbreite oder über einen Teil dieser Breite — ein Bereich hoher Fremdstoffkonzentration ausgebildet ist.
Im Schreibbetrieb einer Floating-gate-Avalanche-injection-MOS-Zelle (die allgemein als FAMOS-Zelle bezeichnet wird) werden die die Information darstellenden Ladungen (Elektronen oder Löcher) durch Lawinendurchbruch (avalanche breakdown) eines pn-Übergangs erzeugt und in das freischwebende Gate injiziert Der Bereich hoher Störstoffkonzentration dient dabei dazu, die Lawinendurchbruchspannung abzusenken.
Bisher war man der Meinung, daß der Bereich hoher Störstoffkonzentration unter dem freischwebenden Gate im Kanalbereich angeordnet sein muß, da der Lawinendurchbn.ich durch den den Kanalbereich durchsetzenden Strom bewirkt wird. Der Bereich hoher Störstoffkonzentration wurde dabei entweder vor dem Aufbringen der Gate-Oxidschicht in das Substrat eindiffundiert oder nach dem Aufbringen der Gate-Oxidschicht durch diese hindurch mittels Ionenimplantation in das Substrat eingebracht.
Die Anordnung des Bereiches hoher Störstoffkonzentration unter dem freischwebenden Gate im Kanalbereich ist insbesondere mit folgenden Nachteilen behaftet:
a) Die effektive Kanalbreite verringert sich um die Breite des Bereichs hoher Störstoffkonzentration; anders ausgedrückt, wird der Platzbedarf bei gleieher effektiver Kanalbreite größer.
b) Die Schwellenspannung wird höher.
c) Je nach dem Herstellverfahren wird die Qualität entweder des Kanalbereichs od" der Gate-Oxidschicht beeinträchtigt.
Der Erfindung liegt die Aufgabe zugrunde, eine nichtflüchtige Halbleiterspeicherzelle der eingangs bezeichneten Art mit verminderter Lawinendurchbruchspannung anzugeben, die eine hohe .Schwellenspannung aufweist und sich mit geringem Platzbedarf und ohne Störung des Kanalbereichs und der Gate-Oxidschicht herstellen läßt.
Die im Kennzeichenteil des Patentanspruchs 1 angegebene Lösung dieser Aufgabe beruht auf der Erkenntnis, daß ein Bereich hoher Störstoffkonzentration, der unmittelbar außerhalb des Kanalbereichs und außerhalb des freischwebenden Gates angeordnet ist, bezüglich der Absenkung der Lawinendurchbruchspannung ebenso wirksam ist wie ein unter dem Gate im Kanalbereich angeordneter Bereich hoher Störstoffkonzentration.
Der gemäß Anspruch 1 angeordnete Bereich hoher Störstoffkonzentration läßt sich nach dem Verfahren gemäß den Ansprüchen 2 bis 4 herstellen, wobei selbslausrichtende Maßnahmen vom Standpunkt der Verfahrensvereinfachung und der Platzersparnis von Vorteil sind. Eine bevorzugte Anwendung des Verfahrens nach den Ansprüchen 2 bis 4 ist im Anspruch 5 angegeben.
Im folgenden wird die Erfindung anhand einiger Beispiele in Verbindung mit der Zeichnung beschrieben. Auf dieser ist bzw. sind
Fig. I bis 3 Schnittansichten, die Verfahrensschriue der Herstellung eines nicht-flüchtigen Halbleiterspei-
chers gemäß Merkmalen der Erfindung zeigen,
Fig.4 eine Draufsicht einer nach den Verfahrensschritten der F i g. 1 bis 3 gewonnenen Vorrichtung,
F i g. 5 und 6 Schnittansichten längs Linien V-V und Vi-VI'der F ig. 4,
F i g. 7 und 8 Draufsichten von Vorrichtungen gemäß weiterer Ausführungsformen der Erfindung,
Fig.9 eine Schnittansicht !ängs Linie IX-IX' der F i g. 8 und
F i g. 10 eine Schnittansicht einer Vorrichtung gemäß einer weiteren Ausführungsform der Erfindung.
In der Zeichnung bezeichnen 1 ein Substrat, 2,3 einen Source- und einen Drain-Bereich, 4 einen dicken Isolationsfilm auf dem Source- und Drain-Bereich, 5 einen Gate-Oxidfilm, 6 ein freischwebendes Gate, 7 eine Maske, 8,15,16 Bereiche hoher Fremdstoffkonzentration, 9 eine Isolationsschicht eines zweiten Gates, 10 ein Steuergate, 11, 12, 13 Ionenimplantationsbereiche, 14 eine Isolationsschicht auf den Feldbereichen und 17 einen Gate-Isolationsfilm einer üblichen Dicke.
Beispiel 1
Ein Film aus Siliziumdioxid wird auf der Oberfläche eines p-Siliziumsubstrats 1 nach einer herkömmlichen thermischen Oxidationsmethode ausgebildet Nach einer herkömmlichen fotolithografischen Technik werden in dem Siliziumdioxidfilm Öffnungen an Stellen ausgebildet, wo ein Source- und ein Drain-Bereich ausgebildet werden sollen. Durch die öffnungen werden Fremdstoffe des η-Typs thermisch in das p-Siliziumsubstrat eindiffundiert, um so einen Source-Bereich 2 und einen Drain-Bereich 3 auszubilden. Nach Entfernen des Siliziumdioxidfilms wird die Oberfläche des sich ergebenden Siliziumsubstrats durch ein nasses Niedrigtemperaturoxidationsverfahren bei !073 K (800°C) 210 Minuten lang oxidiert Dabei wird, wie in F i g. "i gezeigt, ein dikker Oxidfilm 4 mit einer Dicke von 550 nm auf den η+-dotierten Source- und Drain-Bereichen 2 und 3 und ein dünner Ox Jfilm mit einer Dicke von 250 nm auf den anderen p--dotierten Bereichen ausgebildet.
Ein Teil des so ausgebildeten Oxidfilms wird dann unter Verwendung einer Ätzlösung (HF : H2O = 1 :10) so entfernt, daß der dünne Oxidfilm vollständig entfernt wird und die Oberfläche des Siliziumsubstrats 1 erscheint. Ein Oxidfilm einer Dicke von ungefähr 300 nm verbleibt daher auf den Source- und Drain-Bereichen 2 und 3. Die freigelegte Oberfläche des Siliziumsubstrats 1 wird in einer Atmosphäre, bestehend aus mit Stickstoff verdünntem Sauerstoff, unter einem Druck von 10-2 bis Iu-3 atm in einem auf 1173 k(900°C) oder mehr erwärmten Ofen einmal oxidiert und eine polykristalline Siliziumschicht einer Dicke von 200 bis 500 nm auf der Oberfläche des Siliziumsubstrats ausgebildet Diese polykristalline Siliziumschicht wird mit einem Fremdstoff nach einem Ionenimplantationsverfahren dotiert. Zu diesem Zweck werden entweder B+-Ionen mit einer Spannung von 30 kV beschleunigt und mit einer Dosis von 5 · IO13 Ionen/cm2 implantiert oder P+-Ionen mit einer Spannung von 30 kV beschleunigt und mit einer Dosis von 2 · 10M Ionen/cm2 implantiert Der so erhaltene Oxidfilm und die polykristalline Siliziumschicht werden mittels des fotolithografischen Verfahrens auf die in F i g. 2 gezeigte, gewünschte Form gebracht. Der Oxidfilm dient als GufHsolationsfilm 5 und die polykristalline Siliziumschicht als freischwebendes Gate 6. Das freischwebende Gate erstreckt sich in Richtung der Verbindung von Source- und Drain-Bereich, hat dieselbe Breite wie der Kanalbereich, und seine beiden Enden liegen auf dem auf den Source- und Drain-Bsreichen 2 und 3 befindlichen Oxidfilm 4. Wenn das Steuer-Gate darauf über einen weiteren Isolationsfilm vorgesehen werden soll, wirken die aufreitenden Abschnitte so, daß eine an das Steuer-Gate gelegte Spannung infoige der Kapazitätsablenkung wirksam zwischen dem freischwebenden Gate und dem Substrat aufgeteilt wird, so daß die elektrische Ladung leicht in das freischwebende Gate injiziert wird. Zur Steigerung der Schreib-, Lösch- und Lesegeschwindigkeit sollte der Gate-Oxidfilm 5 vorzugsweise eine Dicke von 20 nm oder weniger, insbesondere eine Dicke im Bereich von weniger als 10 nm bis ungefähr 4 nm, haben. Mit einer Dicke von weniger als ungefähr 3 nm entweichen jedoch die gespeicherten elektrischen Ladungen aus dem freischwebenden Gate infolge des direkten Tunneleffekts, wodurch es schwierig wird, die geschriebene Information aufrechtzuerhalten. Hinsichtlich der Eiemente, die keine elektrische Schreib-Lösciifunktion benötigen, kann die Obergrenze für die Filmdicke so eingestellt werden daß sie nahezu gleich der Filmdicke eines gewöhnlichen Gate-Oxidfilms wird.
Dann wird, wie in F i g. 3 gezeigt, eine Maske 7 zur Ausbildung der Bereiche hoher Fremdstoffkonzentration ausgebildet. Die Maske 7 kann ein Siliziumoxidfilm oder ein Fotoresistfilm sein. F i g. 3 ist eine Schnittansicht der Vorrichtung, geschnitten in einer senkrechten Richtung in bezug auf eine den Source- und den Drain-Bereich verbindende, durch den Kanalbereich verlaufende Linie. Bereiche 8 hoher Fremdstoffkonzentration werden durch Implantation von mit einer Spannung von 3OkV beschleunigten B+-Ionen mit einer Dosis von 7 · 1012 bis 2 · ΙΟ14 Ionen/cm2 erzeugt Auf diese Weise werden Bereiche mit einer Rückwärtsdurchbruchspannung von 6 bis 15 V an Source und/oder Drain ausgebildet Das freischwebende Gate 6 bildet dabei einen Teil der Maske. Die in der Maske 7 ausgebildeten öffnungen können auf den Source-Bereich 2 oder den Draiu-Bereich 3 überhängen. Der Source-Bereich 2 und der Drair Bereich 3 sind mit dem dicken Oxidfilm 4 abgedeckt worden. Deshalb können die B+-Ionen den Source-Bereich 2 oder den Drain-Bereich 3 nicht erreichen. Selbst wenn geringe Mengen an Ionen dorthin gelangen sollten, bleiben die elektrischen Eigenschaften des Source-Bereichs 2 und des Drain-Bereichs 3 wegen ihrer sehr hohen Fremdstoffkonzentration unverändert. Gemäß F i g. 3 sind die Bereiche 8 hoher Fremdstoffkonzentration zu beiden Seiten des Kanalbereichs vorgesehen worden. Die Bereiche 8 hoher Fremdstoffkonzentration müssen jedoch nicht notwendigerweise auf beiden Seiten, sondern können auch nur auf einer Seite vorgesehen werden.
Nach Entfernen der Maske 7 wird die Oberfläche des freischwebenden Gates 6 zur Ausbildung eines zweiten Isolationsfilms 9 thermisch oxidiert Dabei wird die Oberfläche des Substrats ebenfalls oxidiert Sie kann auch mit einem Film aus Siliziumnitrid beschichtet werden. Auf der zweite.! Isolationsschicht 8 wird ferner ein Steuer-Gate 10, wie in F i g. 4 in der Draufsicht gezeigt, ausgebildet. Fig.5 ist eine Schnittansicht längs Linie V-V der F i g. 4 und F i g. 6 eine Schnitt? nsicht längs LinieVI-VI'derFig.4.
Wie aus obiger Ausführungsform ersichtlich, wird gemaß der Erfindung uls Schicht hoher Fremdstoffkonzentration nach dem freischwebenden Gate ausgebildet, und die nachfolgenden Verfahrensschritte werden alle bei niedrigen Temperaturen von 1173 K (90O0C) oder
weniger, durchgeführt. Daher findet eine Diffusion der Schicht hoher Fremdstoffkonzentrationen nicht in übermäßigem Maße statt, so daß die Fremdstoffkonzentrationen gut gesteuert werden können, womit man die Schwierigkeiten des Standes der Technik überwindet. Da die Bereiche hoher Fremdstoffkonzentration außerhalb des Kanalbereiches aber in Berührung mit ihm ausgebildet worden sind, müssen anders als beim Stand der Technik weder die Breite des Kanalbereichs noch die Schwellenspannung erhöht werden. Da das freischwebende Gate so ausgebildet ist, daß es auf den Source- und Drain-Bereichen aufreitet, besteht ferner keine Notwendigkeit, die Breite des Steuer-Gates zu erhöhen, das in Richtung der Verbindung von Source- und Drain-Bereich angeordnet und so ausgebildet ist, daß es das freischwebende Gate abdeckt. Daher lassen sich die notwendigen Bereiche vermindern.
Gemäß vorstehender Beschreibung sind die vom aktiven Bereich verschiedenen Feldbereiche in der gleicher!
Weise wie der zweite Isolationsfilm aufgebaut. Es ist jedoch auch möglich, auf den Feldbereichen einen dikken Isolationsfilm stehen zu lassen, der vor der Ausbildung von Source- und Drain-Bereich ausgebildet worden ist oder ein dickes Phosphorsilikatglas nach der Ausbildung der zweiten Gatc-Isolationsschicht aufzubringen. Am einfachsten ist es, das Steuer-Gate mit Aluminium auszubilden, es ist aber selbstverständlich auch möglich, das Gate unter Verwendung von Silizium auszubilden.
Gemäß Fig.4 wui 'e das Steuer-Gate als breiter als das freischwebende Gate beschrieben. Es hat jedoch auf das Arbeiten kaum Einfluß, wenn das Steuer-Gate gleich dem oder geringfügig schmäler als das freischwebende Gate ausgelegt wird. Man ist jedoch auf der sicheren Seite, wenn die beiden Gates in der in Fig.4 beschriebenen Weise ausgelegt werden, so daß dann die Schrcibgesch'Ä'indigkeii durch die verminderte Kapazität zwischen den beiden Gates nicht beeinträchtigt und die Zuverlässigkeit nicht vermindert ist.
Ferner müssen die Bereiche 8 hoher Fremdstoffkonzentration nicht notwendigerweise mit irgendeinem von Sourct-Bereich 2 und Drain-Bereich 3 in Berührung gebracht werden, sondern können an Stellen ausgebildet sein, wo die Bereiche 8 hoher Fremdstoffkonzentration mit weder dem Source-Bereich 2 noch dem Drain-Bereich 3 in Berührung stehen.
Beispiel 2
Der Bereich hoher Fremdstoffkonzentration kann über den gesamten rlächen von Source- und Drain-Bereich mit Ausnahme des Kanalbereichs liegen. Die erste Lawine findet dann entweder in einer Grenze zwischen dem Bereich hoher Fremdstoffkonzentration und dem Source-Bereich oder einer Grenze zwischen dem Bereich hoher Fremdstoffkonzentration und dem Drain-Bereich statt F i g. 7 ist eine Draufsicht dieser Ausführungsform wobei gleiche Bezugszeichen wie in F i g. 4 gleiche Elemente wie dort bezeichnen. B+-lonen können in alle Bereiche 11 einschließlich des freischwebenden Gates 6 implantiert werden. Wie bei Beispiel 1 werden wegen der Oxidschicht 4 die elektrischen Eigenschaften von Source- und Drain-Bereich 2 und 3 selbst dann nicht geändert, wenn der Bereich für die Implantation von ίοηεπ auf die Source- und Drain-Bereiche ausgedehnt wird. Folglich wird die zwischen dem Source-Bereich 2 und dem Drain-Bereich 3 im Bereich 11 liegende und nicht durch das freischwebende Gate 6 abgedeckte Oberfläche des Substrats in einem Bereich hoher Fremdstoffkonzentration des gleichen Leitungstyps wie das Substrat umgewandelt.
Wenn der Bereich hoher Fremdstoffkonzentration über die gesamte Länge zwischen Source-Bereich und Drain-Bereich ausgedehnt wird, ist es also möglich, den Verfahrensschritt der Ionenimplantation in die polykristalline Siliziumschicht, der in Beispiel 1 durchgeführt wurde, zu beseitigen. Anstatt dessen läßt sich obiger
ίο Zweck erreichen, indem die Ionen zur Ausbildung von Bereichen hoher Fremdstoffkonzentration implantiert werden. Daneben kann die Länge des Kanalbereichs verkürzt werden. Ferner wirkt eine Minimalisierung der Länge des Bereichs hoher Fremdstoffkonzentration, der mit dem Source-Bereich oder dem Drain-Bereich in Berührung steht, dahingehend, den unerwünschten Lawinenstrom zu minimalisieren.
Rpicnipl
Die Dicke des Gate-Isolationsfilms braucht über den gesamten Kanalbereich hinweg nicht vermindert zu sein, und ebensowenig müssen B*-Ionen über eine weite Fläche, wie sie durch Bereich Il in Fig. 7 gezeigt ist, implantiert werden. Bei einer in Fig.8 gezeigten Ausführungsform wird das Siliziumsubstrat in Bereichen 12 und 13 durch Ätzen eines Gate-Isolationsfilms 17 üblicher Dick ·. unter Verwendung einer Maske freigelegt. F.in dünner Gate-Isolationsfilm wird nur auf den Bereichen 12 und 13 ausgebildet. Fig. 9 ist eine Schnittansicht längs Linie IX-SX' in Fig.8. Wie aus Fig.9 ersichtlich, wurde der Isolationsfilm S7 auf anderen Kanalbereichen unter Einhaltung einer üblichen Dicke (50 bis !50 nm) vorweg ausgebildet. Die Isolationsschicht 14 auf den Feldbereichen kann am einfachsten gleichzeitig mit dem Gate-Isolationsfilm 17, der übliche Dicke hat. ausgebildet werden, so daß ihre Dicke gleich der des Gate-Isolationsfilms 17 wird. Es ist natürlich möglich, die Dicke des Films wie gemäß den Bedingungen des Beispiels 1 zu erhöhen. Wenn B+ -Ionen nach der Ausbildung des freischwebenden Gates 6 implantiert werden, kommt es zur Ausbildung von Bereichen 15 und 16 hoher Fremdstoffkonzentration im Siliziumsubstrat 1 in den Teilen der Bereiche 12 und 13, die nicht durch das freischwebende Gate 6 abgedeckt worden sind. Dann werden der zweite Isolationsfilm 9 und das Steuer-Gate in der gleichen Weise wie bei den Beispielen 1 und 2 ausgebildet.
Mit Abnahme der Fläche des dünnen Gate-Isolationsfilms nimmt die zwischen dem freischwebenden Gate und dem Kanal ausgebildete Kapazität ab und die iwischen dem Steuer-Gate und dem freischwebenden Gate ausgebildete Kapazität spielt eine zunehmende Rolle. Der sich daraus ergebende Vorteil besieht darin, daß die Geschwindigkeit für den Schreib- und Löschvorgang erhöht ist
Beispiel 4
In Beispiel 1 wurde erwähnt, daß das freischwebende Gate 6 nicht notwendigerweise sowohl auf dem Source-Bereich als auch auf dem Drain-Bereich 3 aufreiten muß. Hier ist es möglich, ausdrücklich ein Gate auf einem versetzten Bereich vorzusehen, der nicht durch das freies schwebende Gate 6 auf dem Kanalbereich abgedeckt worden ist F i g. 10 ist eine Schnittansicht, die diese Ausführungsform wiedergibt Der Gate-Iso!ationsfilm 17 einer üblichen Dicke (50 bis 120 nm) ist auf dem Kanalbe-
reich auf der Seite der Drain vorgesehen. Gemäß dieser Ausführungsform reitet das freischwebende Gate 6 auf einem Teil des Isolationsfilmes auf dem Source-Bereich 2 und einem Teil des Gate-Isolationsfilms 17 auf.
Mit dem so aufgebauten Speicherelement kann der Schaltvorgang zwischen dem Speicherbereich, der das freischwebende Gate 6 und den Drain-Bereich hat, infolge des Bt, eichs des MOS-Aufbaus, der den Gate-lsolationsfilm 17 hat, bewirkt werden. Das heißt, wenn die Schwellenspannung des den Gate-Isolationsfilm 17 aufweisenden Bereichs des MOS-Aufbaus auf einen kleinen positiven Wert eingestellt wird, kann der Schalter durch eine an das Steuer-Gate 10 gelegte positive Spannung oder Null-Spannung nach Ein oder Aus gebracht werden. Durch obigen Vorgang ist es möglich, bestimmte Zeilen oder Spalten des Speicherfeldes auszuwählen.
Vorstehende Ausführungsformen bezogen sich auf n-Kanal-Elemente, es ist aber natürlich auch möglich, den Leitungstyp umzukehren, öbwohi vorsieiicnde Beschreibung ferner mit den Fällen befaßt war, bei welchen das freischwebende Gate freiliegt, während die Ionen zur Ausbildung der Schicht hoher Fremdstoffkonzentration implantiert werden, ist es ebenso möglich, einen Isolationsfilm einer Dicke von ungefähr 50 nm auf der gesamten Oberfläche des Chip auszubilden und die Ionen von der Oberseite des isolationsfiims her zu implantieren. Dabei wird der Bereich für die Ionenimplantation durch das freischwebende Gate bestimmt; die Implantationsenergie sollte einfach in Beziehung zur Dicke des Isolationsfilms erhöht werden. Wenn ein fotoresistfilm als Maske 7 verwendet werden soll, sollte der Isolationsfilm aus Siliziumnitrid oder Siliziumoxid bestehen, damit der Chip durch das Fotoresistmittel nicht verunreinigt wird. Der Isolationsfilm kann selbst nach Durchführung der Ionenimplantation beibehalten werden, so daß er als isoiationsiiim für das zweite Gate zwischen Steuer-Gate und freischwebendem Gate verwendet werden kann.
Hierzu 3 Blatt Zeichnungen
45
60
65

Claims (4)

Patentansprüche:
1. Nicht-flüchtige Halbleiterspeiciierzelle, die an der Oberfläche eines Halbleitersubstrats (1) einen Source-Bereich (2) und einen Drainbereich (3) mit zum Halbleitersubstrat (1) entgegengesetztem Leitungstyp, einen auf einem Kanalbereich zwischen dem Source- und dem Drain-Bereich (2,3) ausgebildeten ersten Isolationsfilm (5), ein auf wenigstens einem Teil des ersten Isolationsfilms (5) ausgebildetes, bezüglich seines elektrischen Potentials freischwebendes Gate (6), ein auf dem freischwebendem Gate (6) über einen zweiten Isolationsfilm (9) ausgebildetes Steuergate (10), sowie einen Bereich (8; 15, 16) hoher Fremdstoffkonzentration mit dem gleichen Leitungstyp wie das Substrat (1) umfaßt, dadurch gekennzeichnet, daß der Bereich (8; 15, 16) hoher fremdstoffkonzentration unmittelbar außerhalb des Kanalbereichs und des freischwebenden Gates (6) angeordnet ist.
2. Verfahren zur Herstellung der nicht-flüchtigen Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß das freischwebende Gate (G) zeitlich vor dem Bereich (8; 15. 16) hoher Fremdstoffkonzentration ausgebildet wird und der Bereich (8; 15,16) hoher Fremdstoffkonzentration unmittelbar außerhalb des Kanalbereichs durch Selbstausrichtung mit dem freischwebenden Gate (6) unter Verwendung cVs freischwebenden Gates (6) als Teil einer Maske ausgebildet wird.
3. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß der Bereich (S; 15, 16) hoher Fremdstoffkonzentration durch Selbstausrichtung mit dem Source- und/oder dem Drain-Bereich (2, 3) unter Verwendung des den Source- und den Drain-Bereich bedeckenden Oxidfilms (4) als Maske ausgebildet wird.
4. Verfahren nach Anspruch 2 oder 3. dadurch gekennzeichnet, daß auf Bereichen (12, 13), in denen die Bereiche (15,16) hoher Fremdstoffkonzentration auszubilden sind, ein dünner und auf anderen Bereichen ein dicker Isolationsfilm (17) ausgebildet wird, daß danach das freischwebende Gate (6) einen Teil des dünnen Isolationsfilms sowie den gesamten dikken Isolationsfilm (17) abdeckend ausgebildet wird, und daß danach die Bereiche (15, 16) hoher Fremdstoffkonzentration durch den nicht mit dem freischwebenden Gate (6) abgedeckten Teil des dünnen Isolationsfilms hindurch ausgebildet werden (F i g. 8,
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4332077A (en) * 1979-08-10 1982-06-01 Rca Corporation Method of making electrically programmable control gate injected floating gate solid state memory transistor
IT1209227B (it) * 1980-06-04 1989-07-16 Sgs Microelettronica Spa Cella di memoria non volatile a 'gate' flottante elettricamente alterabile.
DE3141390A1 (de) * 1981-10-19 1983-04-28 Deutsche Itt Industries Gmbh, 7800 Freiburg Floating-gate-speicherzelle, bei der das schreiben und loeschen durch injektion heisser ladungstraeger erfolgt
JPS58119672A (ja) * 1982-01-09 1983-07-16 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPS58190069A (ja) * 1982-04-29 1983-11-05 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPS5963765A (ja) * 1982-10-04 1984-04-11 Mitsubishi Electric Corp 浮遊ゲ−ト型不揮発性メモリ−装置
JPS59187268A (ja) * 1983-04-07 1984-10-24 Hanshin Electric Co Ltd 車両用表示情報計測装置
DE3576245D1 (de) * 1984-05-17 1990-04-05 Toshiba Kawasaki Kk Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes.
US4997781A (en) * 1987-11-24 1991-03-05 Texas Instruments Incorporated Method of making planarized EPROM array
US5296396A (en) * 1988-12-05 1994-03-22 Sgs-Thomson Microelectronics S.R.L. Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
US5070843A (en) * 1989-05-15 1991-12-10 Mitsubishi Denki Kabushiki Kaisha Ignition timing control apparatus of internal-combustion engine
JP2509717B2 (ja) * 1989-12-06 1996-06-26 株式会社東芝 半導体装置の製造方法
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
ATE217448T1 (de) * 1990-01-22 2002-05-15 Silicon Storage Tech Inc Nichtflüchtige elektrisch veränderbare eintransistor-halbleiterspeicheranordnung mit rekristallisiertem schwebendem gate
IT1252214B (it) * 1991-12-13 1995-06-05 Sgs Thomson Microelectronics Procedimento per la definizione di porzioni di ossido sottile particolarmente per celle di memoria a sola lettura programmabili e cancellabile elettricamente.
BE1007475A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5640031A (en) * 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
US5479368A (en) * 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate
US5620913A (en) * 1996-05-28 1997-04-15 Chartered Semiconductor Manufacturing Pte Ltd. Method of making a flash memory cell
JP2000183346A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置及びその製造方法
US6090668A (en) * 1999-02-11 2000-07-18 Taiwan Semiconductor Manufacturing Company Method to fabricate sharp tip of poly in split gate flash
US6765258B1 (en) * 2002-07-31 2004-07-20 Intelligent Sources Development Corp. Stack-gate flash memory cell structure and its contactless flash memory arrays
US9978848B2 (en) * 2015-07-17 2018-05-22 Avago Technologies General Ip (Singapore) Pte. Ltd. UTBB FDSOI split gate devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3789504A (en) * 1971-10-12 1974-02-05 Gte Laboratories Inc Method of manufacturing an n-channel mos field-effect transistor
US4096522A (en) * 1974-09-26 1978-06-20 Tokyo Shibaura Electric Co., Ltd. Monolithic semiconductor mask programmable ROM and a method for manufacturing the same
JPS5851427B2 (ja) * 1975-09-04 1983-11-16 株式会社日立製作所 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法
US4114255A (en) * 1976-08-16 1978-09-19 Intel Corporation Floating gate storage device and method of fabrication
US4090289A (en) * 1976-08-18 1978-05-23 International Business Machines Corporation Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS
JPS54107269A (en) * 1978-02-10 1979-08-22 Nec Corp Non-volatile semiconductor memory and its production

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Publication number Publication date
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JPS5729860B2 (de) 1982-06-25

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