DE2931031A1 - Verfahren zur herstellung eines nicht-fluechtigen halbleiterspeichers - Google Patents

Verfahren zur herstellung eines nicht-fluechtigen halbleiterspeichers

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Description

BESCHREIBUNG
Die Erfindung bezieht sich auf ein elektrisch einschreib- und löschbares nicht-^flüchtiges Halbleiterspeicherelement.
Ein Flouting_gate-avalanche-injection-MOS (im folgenden als FAMOS bezeichnet) erhielt eine praktische Anwendung als elektrisch programmierbarer nicht-flüchtiger MOS-Speicher. Unter den FAMOS umfaßt der nicht-flüchtige Speicher des Zweischichtgatetyps, der üblicherweise als N-Kanalelement verwendet wird, einen Source-Bereich und einen Drain-Bereich, die auf einer Oberfläche eines Halbleitersubstrats eines bestimmten Leitungstyps ausgebildet sind, wobei der Source- und der Drain-Bereich zum Halbleitersubstrat entgegengesetzten Leitungstyp haben, einen ersten Isolationsfilm, der auf einem zwischen dem Source-Bereich und dem Drain-Bereich liegenden Kanalbereich ausgebildet ist, ein freischwebendes Gate, welches auf wenigstens einem Teil des ersten Isolationsfilms ausgebildet und elektrisch ohne festes Potential ist, ein auf dem freischwebenden Gate über einen zweiten Isolationsfilm ausgebildetes Steuer-Gate, und einen auf einem Teil des Kanalbereichs ausgebildeten Bereich mit hoher Fremdstoffkonzentration mit dem gleichen Leitungstyp wie das Substrat. Bei obiger Vorrichtung werden der Source-Bereich und das Substrat auf Erdpotential gehalten und eine positive Spannung an den Drain-Bereich und das Steuer-Gate gelegt. Der größte Teil der Drain-Spannung wird in einem Verarmungsbereich in der Umgebung des Drain-Bereichs verbraucht, wo ein hohes elektrisches Feld aufrechterhalten wird, wodurch
heiße Elektronen und heiße Löcher infolge der Lawine in dem in einem Teil des Kanalbereichs ausgebildeten Bereich hoher Fremdstoffkonzentration erzeugt werden. Die heißen Elektronen werden in das freischwebende Gate über die Energiebarriere des aus einem Gate-Oxidfilm aufgebauten ersten Isolationsfilms hinweg injiziert. Bei obiger Vorrichtung ist es
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jedoch notwendig, einen Maskenausrichtungsrand zur Ausbildung des Bereichs hoher Fremdstoffkonzentration auf einem Teil des Kanalbereichs beizubehalten.'Dies macht ein Kleinhalten der Elemente schwierig und ferner vermindert der Bereich hoher Fremdstoffkonzentration die Kanalbreite, so daß die Lesegeschwindigkeit vermindert ist.
Zur Vermeidung obiger Nachteile schlägt die japanische Patentanmeldung 8655/77 ein Verfahren vor, nach welchem der Bereich hoher Fremdstoffkonzentration auf einem Teil eines Bereichs, welcher mit wenigstens einer der zwei Seiten in Berührung steht, die weder mit dem Source-Bereich noch mit dem Drain-Bereich in Berührung stehen, im Außenumkreis des Kanalbereichs ausgebildet wird'. Die nach diesem Verfahren hergestellten Vorrichtungen gestatten ein leichteres Lesen als frühere ähnliche Vorrichtungen. Nach dem obigen Verfahren wird jedoch die Vorrichtung in der Reihenfolge Bereich hoher Fremdstoffkonzentration, dicker Oxidfilm des Feldbereichs, Gate-Oxidfilm, freischwebendes Gate, Source-Bereich und Drain-Bereich hergestellt. Infolgedessen besteht die Gefahr, daß Fremdstoffe des Bereichs hoher Fremdstoffkonzentration durch die nachfolgenden thermischen Schritte, wie das Ausbilden des dicken Oxidfilms und die n+-Diffusion, die beide bei hohen Temperaturen über längere Zeit durchgeführt werden, diffundieren. Mit obigem Verfahren ist es daher schwierig, die Konzentrationen von Fremdstoffen zu steuern, und außerdem ist es nicht möglich, die Konzentrationen ausreichend zu steigern. Da ferner der Bereich hoher Fremdstoffkonzentration unter dem freischwebenden Gate ausgebildet ist, besteht die Neigung einer Kanalverschmälerung und eines Ansteigens der Schwellenspannung. Ferner ist es wünschenswert, daß der Gate-Oxidfilm geringe Dicke hat, um ein schnelles Arbeiten zu erreichen. Nach obigem Verfahren werden jedoch die Fremdstoffe aus dem freischwebenden Gate während eines thermischen Verfahrensschritts, wie einer η -Diffusion, diffundiert, was eine Verschlechterung der Isolationseigenschaften des dünnen Oxidfilms bewirkt. Ferner weist bei der in der japanischen
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Patentanmeldung 8655/77 beschriebenen Vorrichtung das freischwebende Gate Teile auf, die auf dem dicken Oxidfilm auf beiden Seiten des Kanals aufliegen. Dies bewirkt ein Dehnen des freischwebenden Gates senkrecht zur Richtung, in der der Source-Bereich und der Gate-Bereich angeschlossen sind. Unter dem Gesichtspunkt einer Steigerung der Arbeitsgeschwindigkeit des Elements ist es wünschenswert, das auf dem Feldoxidfilm aufliegende freischwebende Gate mittels eines Steuer-Gates über eine Isolationsschicht abzudecken. Unter dem Gesichtspunkt der Anordnung wäre es jedoch besser, das Steuer-Gate in einer Source und Drain verbindenden Richtung zu verdrahten. Nach obigem Aufbau tendiert daher das Steuer-Gate zu einer Verbreiterung, was eine Vergrößerung der notwendigen Bereiche bewirkt.
Mit dem oben erwähnten FAMOS kann das Schreiben elektrisch bewirkt werden, das Löschen des Speichers muß jedoch mit ultraviolettem Licht geschehen..In dom Bestreben, eine Speichervorrichtung herzustellen, bei welcher sowohl das Schreiben als auch das Löschen elektrisch geschieht und die Nachteile der FAMOS vermieden sind, wurde ein Verfahren der Implantation von Ionen in hoher Konzentration in den Kanal nach Ausbildung des Source-Bereichs, Drain-Bereichs und des dünnen Gate-Oxidfilms, gefolgt von der Ausbildung eines freischwebenden Gates, vorgeschlagen. Nach diesem Verfahren, ist die Steuerung der Fremd-Stoffkonzentration einfach, da nach der Fremdstoffdotierung des Kanals kein thermischer Verfahrensschritt bei hohen Temperaturen über längere Zeiten mehr durchgeführt wird. Es bleibt aber immer noch ein Problem, das von dem Hinzufügen von Fremdstoff en hoher Konzentration im Kanalbereich herrührt. Es besteht daher eine Grenze für die Steigerung der Konzentrationen, und ferner neigen die implantierten Ionen dazu, in erheblichen Mengen in den Gate-Isolationsfilm zu diffundieren und damit die dielektrische Festigkeit zu verschlechtern.
Aufgabe der Erfindung ist es daher, ein Verfahren zur Herstellung eines nicht-flüchtigen Halbleiterspeichers der eingangs genannten Art zu schaffen, der kleine Fläche hat.
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oder anders ausgedrückt, bei welchem der Bereich hoher Fremdstoffkonzentration mit dem Kanalbereich in Berührung steht und im wesentlichen außerhalb des Kanalbereichs angeordnet ist, die Fremdstoffkonzentration genau gesteuert werden kann, und bei welchem das freischwebende Gate sich in Richtung der Verbindung zwischen Source und Drain erstreckt.
Zur Lösung dieser Aufgabe umfaßt das erfindungsgemäße Verfahren das Ausbilden eines freischwebenden Gates vor dem Ausbilden der Bereiche hoher Fremdstoffkonzentration und das Ausbilden der Bereiche hoher Fremdstoffkonzentration unmittelbar außerhalb des Kanalbereichs durch Selbstausrichtung mit dem freischwebenden Gate unter Verwendung des freischwebenden Gates als Teil einer Maske.
Im folgenden wird die Erfindung anhand einiger Beispiele in Verbindung mit der beigefügten Zeichnung beschrieben. Auf dieser ist bzw. sind
Figuren 1 bis 3 Schnittansichten, die Verfahrensschritte der Herstellung eines nicht-flüchtigen Halbleiterspeichers gemäß der Erfindung zeigen, Figur 4 eine Draufsicht einer nach den Verfahrensschritten
der Figuren 1 bis 3 gewonnenen Vorrichtung, Figuren 5 und 6 Schnittansichten längs Linien V-V und VI-VI1
der Figur 4,
Figuren 7 und 8 Draufsichten von Vorrichtungen gemäß weiterer Ausführungsformen der Erfindung, Figur 9 eine Schnittansicht längs Linie IX-IX1 der Figur 8
und
Figur TO eine Schnittansicht einer Vorrichtung gemäß einer
weiteren Ausführungsform der Erfindung.
In der Zeichnung bezeichnen 1 ein Substrat, 2, 3 einen Source- und einen Drain-Bereich, 3,4 einen dicken Isolationsfilm auf dem Source- und Drain-Bereich, 5 einen Gate-Oxidfilm, 6 ein freischwebendes Gate, 7 eine Maske, 8,15,16 Bereiche hoher Fremdstoffkonzentration, 9 eine Isolationsschicht eines zweiten Gate, 10 ein Steuergate, 11,12,13 Ionenimplantationsbereiche, 14 eine Isolationsschicht auf den Feldbereichen und
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17 einen Gate-Isolationsfilm einer üblichen Dicke. Beispiel 1
Ein Film aus Siliziumdioxid wird auf der Oberfläche eines p-Siliziumsubstrats 1 nach einer herkömmlichen thermischen 5 Oxidationsmethode ausgebildet. Nach einer herkömmlichen fotolithografischen Technik werden in dem Siliziumdioxidfilm Öffnungen an Stellen ausgebildet/ wo ein Source- und ein Drain-Bereich ausgebildet werden sollen. Durch die Öffnungen werden Fremdstoffe des η-Typs thermisch in das p-Silizium-Substrat eindiffundiert, um so einen Source-Bereich 2 und einen Drain-Bereich 3 auszubilden. Nach Entfernen des Siliziumdioxidfilms wird die Oberfläche des sich ergebenden Siliziumsubstrats durch ein nasses Niedrigtemperaturoxidationsverfahren bei 1073 K (80O0C) 210 Minuten lang oxidiert. Dabei wird, wie in Figur 1 gezeigt, ein dicker Oxidfilm 4 mit einer Dicke von 550 nm auf den Fremdstoffe bei hoher Konzentration enthaltenden Source- und Drain-Bereichen 2 und 3 und ein dünner Oxidfilm mit einer Dicke von 250 nm auf anderen, Fremdstoffe bei niedrigen Konzentrationen enthaltenden Bereichen ausgebildet.
Ein Teil des so ausgebildeten Oxidfilms wird dann unter Verwendung einer Ätzlösung (HFzH-O = 1:10) so entfernt, daß der dünne Oxidfilm vollständig entfernt wird und die Oberfläche des Siliziumsubstrats 1 erscheint. Ein Oxidfilm einer Dicke von ungefährt 3OO nm verbleibt daher auf den Source- und Drain-Bereichen 2 und 3. Die freigelegte Oberfläche des Siliziumsubstrats 1 wird in einer Atmosphäre, bestehend aus mit Stick-Stoff verdünntem Sauerstoff, unter einem Druck von 10 bis 10~3 atm in einem auf 1173 K (9000C) oder mehr erwärmten Ofen einmal oxidiert und eine polykristalline Siliziumschicht einer Dicke von 2OO bis 500 nm auf der Oberfläche des Siliziumsubstrats ausgebildet. Diese polykristalline Siliziumschicht wird mit einem Fremdstoff nach einem Ionenimplantationsverfahren dotiert. Zu diesem Zweck werden entweder B -Ionen mit einer Spannung von 30 kV beschleunigt und mit einer Do-
Io O -f-
sisdichte von 5 · 10 J Ionen/cm implantiert oder P -Ionen mit einer Spannung von 30 kV beschleunigt und mit einer Dosisdichte von 2 · 10^ Ionen/cm^ implantiert. Der so erhaltene
~ Q —
Oxidfilm und die polykristalline Siliziumschicht werden mittels des fotolithografischen Verfahrens auf die in Figur 2 gezeigte,gewünschte Form gebracht. Der Oxidfilm dient als Gate-Isolationsfilm 5 und die polykristalline Siliziumschicht als freischwebendes Gate 6. Das freischwebende Gate erstreckt sich in Richtung der Verbindung von Source- und Drain-Bereich, hat dieselbe Breite wie der Kanalbereich, und seine beiden Enden liegen auf dem auf den Source- und Drain-Bereichen 2 und 3 befindlichen Oxidfilm 4. Wenn das Steuer-Gate darauf über einen weiteren Isolationsfilm vorgesehen werden soll, wirken die aufreitenden Abschnitte so, daß eine an das Steuer-Gate gelegte Spannung infolge der Kapazitätsablenkung wirksam zwischen dem freischwebenden Gate und dem Substrat aufgeteilt wird, so daß die elektrische Ladung leicht in das freischwebende Gate injiziert wird. Zur Steigerung der Schreib-, Lösch- und Lesegeschwindigkeit sollte der Gate-Oxidfilm 5 vorzugsweise eine Dicke von 20 mn oder weniger, insbesondere eine Dicke im Bereich von weniger als 10 nm bis ungefähr 4 nm, haben. Mit einer Dicke von weniger als ungefähr 3 nm entweichen je— doch die gespeicherten elektrischen Ladungen aus dem freischwebenden Gate infolge des direkten Tunneleffekts, wodurch es schwierig wird, die geschriebene Information aufrechtzuerhalten. Hinsichtlich der Elemente, die keine elektrische Schreib-Löschfunktion benötigen, kann die Obergrenze für die Filnidicke so eingestellt werden, daß sie nahezu gleich der Filmdicke eines gewöhnlichen Gate-Oxidfilms wird.
Dann wird, wie in Figur 3 gezeigt, eine Maske 7 zur Ausbildung der Bereiche hoher Fremdstoffkonzentration ausgebildet. Die Maske 7 kann ein Siliziumoxidfilm oder ein Fotoresistfilm sein. Figur 3 ist eine Schnittansicht der Vorrichtung, geschnitten in einer senkrechten Richtung in Bezug auf eine den Source- und den Drain-Bereich verbindende, durch den Kanalbereich verlaufende Linie. Bereiche 8 hoher Fremdstoffkonzentration werden durch Implantation von mit einer Spannung von 30 kV beschleunigten B -Ionen mit einer Dosisdichte von 7-10 bis 2-10 Ionen/cm erzeugt. Auf diese Weise werden Bereiche mit einer Rückwärtsdurchbruch-
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spannung von 6 bis 15 V an Source und/oder Drain ausgebildet. Das freischwebende Gate 6 bildet dabei einen Teil der Maske. Die in der Maske 7 ausgebildeten öffnungen können auf den Source-Bereich 2 oder den Drain-Bereich 3 überhängen. Der Source-Bereich 2 und der Drain-Bereich 3 sind mit dem dicken Oxidfilm 4 abgedeckt worden. Deshalb können die B -Ionen den Source-Bereich 2 oder den Drain-Bereich 3 nicht erreichen. Selbst wenn geringe Mengen an Ionen dorthin gelangen sollten, bleiben die elektrischen Eigenschaften des Source-Bereichs und des Drain-Bereichs 3 wegen ihrer sehr hohen Fremdstoffkonzentrationen unverändert.
Gemäß Figur 3 sind die Bereiche 8 hoher Fremdstoffkonzentration zu beiden Seiten des Kanalbereichs vorgesehen worden. Die Bereiche 8 hoher Fremdstoffkonzentration müssen jedoch nicht notwendigerweise auf beiden Seiten, sondern können auch nur auf einer Seite vorgesehen werden.
Nach Entfernen der Maske 7 wird die Oberfläche des freischwebenden Gates 6 zur Ausbildung eines zweiten Isolationsfilms 9 thermisch oxidiert. Dabei wird die Oberfläche des Substrats ebenfalls oxidiert. Sie kann auch mit einem Film aus Siliziumnitrid beschichtet werden. Auf der zweiten Isolationsschicht 9 wird ferner ein Steuer-Cate 10, wie in Figur 4 in der Draufsicht gezeigt, ausgebildet. Figur 5 ist eine Schnittansicht längs Linie V-V der Figur 4 und Figur 6 eine Schnittansicht längs Linie VI-VI1 der Figur 4.
Wie aus obiger Ausführungsform ersichtlich, wird gemäß der Erfindung die Schicht hoher Fremdstoffkonzentration nach dem freischwebenden Gate ausgebildet, und die nachfolgenden Verfahrensschritte werden alle bei niedrigen Temperaturen
von 1173 K (9000C) oder weniger, durchgeführt. Daher findet eine Diffusion der Schicht hoher Fremdstoffkonzentrationen nicht in übermäßigem Maße statt, so daß die Fremdstoffkonzentrationen gut gesteuert werden können, womit man die Schwierigkeiten des Standes der Technik überwindet. Da die Bereiche hoher Fremdstoffkonzentration außerhalb des Kanal-
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bereiches aber in Berührung damit ausgebildet worden sind, müssen anders als beim Stand der Technik weder die Breite des Kanalbereichs noch die Schwellenspannung erhöht werden. Da das freischwebende Gate so ausgebildet ist, daß es auf den Source- und Drain-Bereichen aufreitet, besteht ferner keine Notwendigkeit, die Breite des Steuer-Gates zu erhöhen, das in Richtung der Verbindung von Source- und Drain-Bereich angeordnet und so ausgebildet ist, daß es das freischwebende Gate abdeckt. Daher lassen sich die notwendigen Bereiche vermindern.
Gemäß vorstehender Beschreibung sind die vom aktiven Bereich verschiedenen Feldbereiche in der gleichen Weise wie der zweite Isolationsfilm aufgebaut. Es ist jedoch auch möglich, auf den Feldbereichen einen dicken Isolationsfilm stehen zu lassen, der vor der Ausbildung von Source- und Drain-Bereich ausgebildet worden ist oder ein dickes Phosphorsilikatglas nach der Ausbildung der zweiten Gate-Isolationsschicht aufzubringen. Am einfachsten ist es, das Steuer-Gate mit Aluminium auszubilden, es ist aber selbstverständlich auch mcglieh, das Gate unter Verwendung von Silizium auszubilden.
Gemäß Figur 4 wurde das Steuer-Gate als breiter als das freischwebende Gate beschrieben. Es hat jedoch auf das Arbeiten kaum Einfluß, wenn das Steuer-Gate gleich dem oder geringfügig schmäler als das freischwebende Gate ausgelegt wird. Man ist jedoch auf der sicheren Seite, wenn die beiden Gates in der in Figur 4 beschriebenen Weise ausgelegt werden, so daß dann die Schreibgeschwindigkeit durch die verminderte Kapazität zwischen den beiden Gates nicht beeinträchtigt und die Zuverlässigkeit nicht vermindert ist.
Ferner müssen die Bereiche 8 hoher Fremdstoffkonzentration nicht notwendigerweise mit irgendeinem von Source-Bereich 2 und Drain-Bereich 3 in Berührung gebracht werden, sondern können an Stellen ausgebildet sein, wo die Bereiche 8 hoher Fremd-Stoffkonzentration mit weder dem Source-Bereich 2 noch dem Drain-Bereich 3 in Berührung stehen.
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Beispiel 2
Der Bereich hoher Fremdstoffkonzentration kann über den gesamten Flächen von Source- und Drain-Bereich mit Ausnahme des Kanalbereichs liegen. Die erste Lawine findet dann entweder in einer Grenze zwischen dem Bereich hoher Fremdstoffkonzentration und dem Source-Bereich oder einer Grenze zwischen dem Bereich hoher Fremdstoffkonzentration und dem Drain-Bereich statt. Figur 7 ist eine Draufsicht dieser Ausführungsform wobei gleiche Bezugszeichen wie in Figur 4 gleiehe Elemente wie dort bezeichnen. B -Ionen können in alle Bereiche 11 einschließlich des freischwebenden Gates 6 implantiert werden. Wie bei Beispiel 1 werden die elektrischen Eigenschaften von Source- und Drain-Bereich 2 und 3 selbst dann nicht geändert/ wenn der Bereich für die Implantation von Ionen auf die Source- und Drain-Bereiche ausgedehnt wird. Folglich v/ird die zwischen dem Source-Bereich 2 und dem Drain-Bereich 3 im Bereich 11 liegende und nicht durch das freischwebende Gate 6 abgedeckte Oberfläche des Substrats in einem Boreich hoher Fremdstoffkonzentration des gleichen Leitungstyps wie das Substrat umgewandelt.
Wenn dar Bereich hoher Fremdstoffkonzentration über die gesamte Länge zwischen Source-Bereich und Drain-Bereich ausgedehnt wird, ist es also möglich, den Verfahrensschritt der Ionenimplantation in die polykristalline Siliziumschicht, der in Beispiel 1 durchgeführt wurde, zu beseitigen. Anstattdessen läßt sich obiger Zweck erreichen, indem die Ionen zur Ausbildung von Bereichen hoher Fremdstoffkonzentration implan- ^tiert werden. Daneben kann die Länge des Kanalbereichs verkürzt werden. Ferner wirkt eine Minimalisierung der Länge des Bereichs hoher Fremdstoffkonzentration, der mit dem Source-Bereich oder dem Drtiin-Bereich in Berührung steht, dahingehend, den unerwünschten Lawinenstrom zu minimalisieren. Beispiel 3
Die Dicke des Gate-Isolationsfilms braucht über den gesamten Kanalbereich hinweg nicht vermindert zu sein, und ebensowenig müssen B -Ionen über eine weite Fläche, wie sie durch Bereich 11 in Figur 7 gezeigt ist, implantiert
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werden. Bei einer in Figur 8 gezeigten Ausfuhrungsform wird das Siliziumsubstrat in Bereichen 12 und 13 durch Ätzen eines Gate-Isolationsfilms 17 üblicher Dicke unter Verwendung einer Maske freigelegt. Ein dünner Gate-Isolationsfilm wird nur auf den Bereichen 12 und 13 ausgebildet. Figur 9 ist eine Schnittansicht längs Linie IX-IX1 in Figur 8. Wie aus Figur 9 ersichtlich, wurde der Isolationsfilm 17 auf anderen Kanalbereichen unter Einhaltung einer üblichen Dicke (5O bis 150 nm) vorweg ausgebildet. Die Isolationsschicht 14 auf den Feldbereichen kann am einfachsten gleichzeitig mit dem Gate-Isolationsfilm 17, der üblicher Dicke hat, ausgebildet werden, so daß ihre Dicke gleich der des Gate-Isolationsfilms 17 wird. Es ist natürlich möglich, die Dicke des Films wie gemäß den Bedingungen des Beispiels
1 zu erhöhen. Wenn B+-Ionen nach der Ausbildung des freischwebenden Gates 6 implantiert werden, kommt es zur Ausbildung von Bereichen 15 und 16 hoher Fremdstoffkonzentration im Siliziumsubstrat 1 in den Teilen der Bereiche 12 und 13, die nicht durch das freischwebende Gate 6 abgedeckt worden sind. Dann werden der zweite Isolationsfilm 9 und das Steuer-Gate in der gleichen Weise wie bei den Beispielen 1 und 2 ausgebildet.
Mit Abnahme der Fläche des dünnen Gate-Isolationsfilms nimmt die zwischen dem freischwebenden Gate und dem Kanal aüsgebildete Kapazität ab und die zwischen dem Steuer-Gate und dem freischwebenden Gate ausgebildete Kapazität spielt eine zunehmende Rolle. Der sich daraus ergebende Vorteil besteht darin, daß die Geschwindigkeit für den Schreib- und Löschvorgang erhöht ist.
Beispiel 4
In Beispiel 1 wurde erwähnt, daß das freischwebende Gate 6 nicht notwendigerweise sowohl auf dem Source-Bereich als auch auf dem Drain-Bereich 3 aufreiten muß. Hier ist es möglich, ausdrücklich ein Gate auf einem versetzten Bereich vorzusehen, der nicht durch das freischwebende Gate 6 auf dem Kanalbereich abgedeckt worden ist. Figur IO ist eine Schnittansicht, die diese Ausführungsform wiedergibt. Der Gate-
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Isolationsfilm 17 einer üblichen Dicke (50 bis 120 nm) ist auf dem Kanalbereich auf der Seite der Drain vorgesehen. Gemäß dieser Ausführungsform reitet das freischwebende Gate 6· auf einem Teil des Isolationsfilmes auf dem Source-Bereich 2 und einem Teil des Gate-Isolationsfilms 17 auf.
Mit dem so aufgebauten Speicherelement kann der Schaltvorgang zwischen dem Speicherbereich, der das freischwebende Gate 6 und den Drain-Bereich hat, infolge des Bereichs des MOS-Aufbaus, der den Gate-Isolationsfilm 17 hat, bewirkt werden. D.h., wenn die Schwellenspannung des den Gate-Isolationsfilm 17 aufweisenden Bereichs des MOS-Aufbaus auf einen kleinen positiven Wert eingestellt wird, kann der Schalter durch eine an das Steuer-Gate 1O gelegte positive Spannung oder Null-Spannung nach Ein oder Aus gebracht werden. Durch obigen Vorgang ist es möglich, bestimmte Zeilen oder Spalten des Speicherfelds auszuwählen.
Vorstehende Ausführungsformen bezogen sich auf n-Kanal-Elemente, es ist aber natürlich auch möglich, den Leitungstyp umzukehren. Obwohl vorstehende Beschreibung ferner mit den Fällen befaßt war, bei welchen diis freischwebende Gate auf der äußersten Seite sitzt, während die Ionen zur Ausbildung der Schicht hoher Fremdstoffkonzentration implantiert werden, ist es ebenso möglich, einen Isolationsfilm einer Dicke von ungefähr 5O nm auf der gesamten Oberfläche des Chip auszubilden und die Ionen von der Oberseite des Isolationsfilms her zu implantieren.- Dabei wird,der Bereich für die Ionenimplantation durch das freischweb'ende Gate bestimmt; die Implantationsenergie sollte einfach in Beziehung zur Dicke V;^ des Isolationsfilms erhöht werden. Wenn ein Fotoresistfilm als Maske 7 verwendet werden soll, sollte der Isolationsfilm aus Siliziumnitrid oder Siliziumoxid bestehen, damit der Chip durch das Fotoresistmittel nicht verunreinigt wird. Der Isolationsfilm kann selbst nach Durchführung der Ionenimplantation beibehalten werden, so daß er als Isolationsfilm für das zweite Gate zwischen Steuer-Gate und freischwebendem Gate verwendet werden kann.
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Claims (5)

  1. F-AT& NTANWaLI E
    SCHIFF ν. FÜNER STREHL SCHObEL-HOPF EBBINGHAUS FiNCK
    2331031
    MARIAHILFPLATZ 2*3, MÖNCHEN 90 ' m w w ' ·
    POSTADRESSE: POSTFACH 95 OI 6O1 D-8OOO MÖNCHEN 95
    HITACHI, LTD. 31. Juli 1979
    DEA-5935
    Verfahren zur Herstellung eines nicht-flüchtigen Halbleiterspeichers
    PATENTANSPRÜCHE
    ;1y Verfahren zur Herstellung eines nicht-flüchtigen Halblei tersppiichers, der einen Source-Bereich und einen Drain-Bereich, die auf einer Oberfläche eines Halbleitersubstrats
    eines bestimmten Leitungstyps ausgebildet sind, wobei der
    Source-Bereich und der Drain-Bereich zum Halbleitersubstrat
    entgegengesetzten Leitungstyp haben, einen auf einem Kanalbereich, der zwischen Source-Bereich und Drain-Bereich liegt, ausgebildeten ersten Isolationsfilm, ein auf wenigstens einem Teil des ersten Isolationsfilms ausgebildetes freischwebendes Gate, das elektrisch ohne festes Potential ist, ein auf dem freischwebenden Gate über einen ersten Isolationsfilm ausgebildetes Steuergate, und Bereiche hoher Fremdstoffkonzentration, die in oder nahe einem Teil des Kanalbereichs ausgebildet sind und den
    gleichen Leitungstyp wie das Substrat aufweisen, umfaßt, dadurch
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    gekennzeichnet, daß das freischwebende Gate vor den Bereichen hoher Fremdstoffkonzentration ausgebildet wird und daß die Bereiche hoher Fremdstoffkonzentration unmittelbar außerhalb des Kanalbereichs durch Selbstausrichtung mit dem freischwebenden Gate unter Verwendung des freischwebenden Gates als Teil einer Maske ausgebildet werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Bereiche hoher Fremdstoffkonzentration durch Selbstausrichtung mit dem freischwebenden Gate sowie mit irgendeinem von Source- oder Drain-Bereich ausgebildet werden.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Bereiche hoher Fremdstoffkonzentration duch Selbstausrichtung mit dem freischwebenden Gate sowie mit dem Source-Bereich als auch dem Drain-Bereich ausgebildet werden.
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß ein dünner Isolationsfilm auf dem
    Kanalbereich und wenigstens einem Teil der Fläche längs der Seiten, die den Source-Bereich und den Drain-Bereich kreuzen ausgebildet wird, ein dicker Isolationsfilm auf anderen Bereichen ausgebildet wird, das freischwebende Gate so ausgebildet wird, daß es einen Teil des dünnen Isolationsfilms sowie den gesamten dicken Isolationsfilm abdeckt, und daß die Bereiche hoher Fremdstoffkonzentration durch den dünnen Isola-
    030007/0842
    tionsfilm, der itiit dem freischwebenden Gate nicht abgedeckt worden ist, ausgebildet werden.
  5. 5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein dicker Film zur Isolation des Gates und ein dünner Film zur Isolation des Gates nahe beieinander auf dem Kanalbereich ausgebildet werden, daß ein gewöhnlicher MOS-Halbleiter auf dem dicken Film zur Isolation des Gate ausgebildet wird, und daß ein nicht-flüchtiger Speicher auf dem dünnen Film zur Isolation des Gate ausgebildet wird.
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DE2931031A 1978-07-31 1979-07-31 Nicht-flüchtige Halbleiterspeicherzelle und Verfahren zu ihrer Herstellung Expired DE2931031C2 (de)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0077520A2 (de) * 1981-10-19 1983-04-27 Deutsche ITT Industries GmbH Floating-Gate-Speicherzelle, bei der das Schreiben und Löschen durch Injektion heisser Ladungsträger erfolgt
US4412311A (en) * 1980-06-04 1983-10-25 Sgs-Ates Componenti Elettronici S.P.A. Storage cell for nonvolatile electrically alterable memory
DE4015038A1 (de) * 1989-05-15 1990-11-22 Mitsubishi Electric Corp Vorrichtung zum ueberwachen des zuendzeitpunkts einer brennkraftmaschine
EP0546353A2 (de) * 1991-12-13 1993-06-16 STMicroelectronics S.r.l. Verfahren zur Herstellung dünner Oxidschichte, besonders für elektrisch löschbare und programmierbare Nurlesespeicherzelle

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4332077A (en) * 1979-08-10 1982-06-01 Rca Corporation Method of making electrically programmable control gate injected floating gate solid state memory transistor
JPS58119672A (ja) * 1982-01-09 1983-07-16 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPS58190069A (ja) * 1982-04-29 1983-11-05 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPS5963765A (ja) * 1982-10-04 1984-04-11 Mitsubishi Electric Corp 浮遊ゲ−ト型不揮発性メモリ−装置
JPS59187268A (ja) * 1983-04-07 1984-10-24 Hanshin Electric Co Ltd 車両用表示情報計測装置
EP0164605B1 (de) * 1984-05-17 1990-02-28 Kabushiki Kaisha Toshiba Verfahren zur Herstellung eines nichtflüchtigen Halbleiter-EEPROM-Elementes
US4997781A (en) * 1987-11-24 1991-03-05 Texas Instruments Incorporated Method of making planarized EPROM array
US5296396A (en) * 1988-12-05 1994-03-22 Sgs-Thomson Microelectronics S.R.L. Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
JP2509717B2 (ja) * 1989-12-06 1996-06-26 株式会社東芝 半導体装置の製造方法
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
EP0464196B1 (de) * 1990-01-22 2002-05-08 Silicon Storage Technology, Inc. Nichtflüchtige elektrisch veränderbare eintransistor-halbleiterspeicheranordnung mit rekristallisiertem schwebendem gate
BE1007475A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5640031A (en) * 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
US5479368A (en) * 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate
US5620913A (en) * 1996-05-28 1997-04-15 Chartered Semiconductor Manufacturing Pte Ltd. Method of making a flash memory cell
JP2000183346A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置及びその製造方法
US6090668A (en) * 1999-02-11 2000-07-18 Taiwan Semiconductor Manufacturing Company Method to fabricate sharp tip of poly in split gate flash
US6765258B1 (en) * 2002-07-31 2004-07-20 Intelligent Sources Development Corp. Stack-gate flash memory cell structure and its contactless flash memory arrays
US9978848B2 (en) * 2015-07-17 2018-05-22 Avago Technologies General Ip (Singapore) Pte. Ltd. UTBB FDSOI split gate devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3789504A (en) * 1971-10-12 1974-02-05 Gte Laboratories Inc Method of manufacturing an n-channel mos field-effect transistor
US4096522A (en) * 1974-09-26 1978-06-20 Tokyo Shibaura Electric Co., Ltd. Monolithic semiconductor mask programmable ROM and a method for manufacturing the same
JPS5851427B2 (ja) * 1975-09-04 1983-11-16 株式会社日立製作所 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法
US4114255A (en) * 1976-08-16 1978-09-19 Intel Corporation Floating gate storage device and method of fabrication
US4090289A (en) * 1976-08-18 1978-05-23 International Business Machines Corporation Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS
JPS54107269A (en) * 1978-02-10 1979-08-22 Nec Corp Non-volatile semiconductor memory and its production

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM Technical Disclosure Bulletin, Vol. 16, No. 3, August 1973, S. 956-957 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412311A (en) * 1980-06-04 1983-10-25 Sgs-Ates Componenti Elettronici S.P.A. Storage cell for nonvolatile electrically alterable memory
EP0077520A2 (de) * 1981-10-19 1983-04-27 Deutsche ITT Industries GmbH Floating-Gate-Speicherzelle, bei der das Schreiben und Löschen durch Injektion heisser Ladungsträger erfolgt
EP0077520A3 (de) * 1981-10-19 1984-11-28 Deutsche ITT Industries GmbH Floating-Gate-Speicherzelle, bei der das Schreiben und Löschen durch Injektion heisser Ladungsträger erfolgt
DE4015038A1 (de) * 1989-05-15 1990-11-22 Mitsubishi Electric Corp Vorrichtung zum ueberwachen des zuendzeitpunkts einer brennkraftmaschine
EP0546353A2 (de) * 1991-12-13 1993-06-16 STMicroelectronics S.r.l. Verfahren zur Herstellung dünner Oxidschichte, besonders für elektrisch löschbare und programmierbare Nurlesespeicherzelle
EP0546353A3 (en) * 1991-12-13 1993-08-18 Sgs-Thomson Microelectronics S.R.L. Method for forming thin oxide portions particularly in electrically erasable and programmable read-only memory cells
US5527728A (en) * 1991-12-13 1996-06-18 Sgs-Thomson Microelectronics S.R.L. Method of making thin oxide portions consisting of gate and tunnel oxides particularly in electrically erasable and programmable read-only memory cells

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Publication number Publication date
JPS5519851A (en) 1980-02-12
JPS5729860B2 (de) 1982-06-25
NL7905759A (nl) 1980-02-04
DE2931031C2 (de) 1985-05-09
US4295265A (en) 1981-10-20

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