JP2509717B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関する。
（従来の技術） 従来、不揮発性メモリセル領域と、MOSトランジスタ
によるロジック領域とが混載される半導体装置の製造方
法においては、以下、第２図（ａ）〜（ｅ）を参考にし
て説明されるような技術が用いられていた。同図（ａ）
〜（ｅ）において１は不揮発性メモリセル領域とロジッ
ク領域とを区別する破線である。
によるロジック領域とが混載される半導体装置の製造方
法においては、以下、第２図（ａ）〜（ｅ）を参考にし
て説明されるような技術が用いられていた。同図（ａ）
〜（ｅ）において１は不揮発性メモリセル領域とロジッ
ク領域とを区別する破線である。
まず、同図（ａ）に示すように、半導体基板２上に第
１のゲート酸化膜３を熱酸化法により形成した後、第１
のポリシリコン膜４を堆積させる。次に、同図（ｂ）に
示すように、ロジック領域の第１のポリシリコン膜４と
第１のゲート酸化膜３とを剥離した後、熱酸化法により
第２のゲート酸化膜５を形成する。次に、同図（ｃ）に
示すように、この第２のゲート酸化膜５の上に直接レジ
スト膜６を塗布する。この後、このレジスト膜６の所望
の部分を開孔し、このレジスト膜６の開孔部から前記ロ
ジック領域の半導体基板２中にMOSトランジスタのチャ
ネル領域７形成のための不純物イオンを注入する。次
に、同図（ｄ）に示すように、レジスト膜６を剥離した
後、第２のポリシリコン膜８を堆積させる。最後に、同
図（ｅ）に示すように、不揮発性メモリセル領域の第２
のポリシリコン膜８と第１のポリシリコン膜４とをセル
フアラインドライエッチングすることにより、コントロ
ールゲート９（第２のポリシリコン膜）とフローティン
グゲート10（第１のポリシリコン膜４）とからなるスタ
ック構造の不揮発性メモリセルと、ロジック領域の第２
のポリシリコン膜８をドライエッチングすることにより
ゲート電極11とを形成する。しかし、この製造方法に
は、以下に示すような欠点がある。
１のゲート酸化膜３を熱酸化法により形成した後、第１
のポリシリコン膜４を堆積させる。次に、同図（ｂ）に
示すように、ロジック領域の第１のポリシリコン膜４と
第１のゲート酸化膜３とを剥離した後、熱酸化法により
第２のゲート酸化膜５を形成する。次に、同図（ｃ）に
示すように、この第２のゲート酸化膜５の上に直接レジ
スト膜６を塗布する。この後、このレジスト膜６の所望
の部分を開孔し、このレジスト膜６の開孔部から前記ロ
ジック領域の半導体基板２中にMOSトランジスタのチャ
ネル領域７形成のための不純物イオンを注入する。次
に、同図（ｄ）に示すように、レジスト膜６を剥離した
後、第２のポリシリコン膜８を堆積させる。最後に、同
図（ｅ）に示すように、不揮発性メモリセル領域の第２
のポリシリコン膜８と第１のポリシリコン膜４とをセル
フアラインドライエッチングすることにより、コントロ
ールゲート９（第２のポリシリコン膜）とフローティン
グゲート10（第１のポリシリコン膜４）とからなるスタ
ック構造の不揮発性メモリセルと、ロジック領域の第２
のポリシリコン膜８をドライエッチングすることにより
ゲート電極11とを形成する。しかし、この製造方法に
は、以下に示すような欠点がある。
第１に、ロジック領域の第１のゲート酸化膜を通じて
不純物イオンを注入するプロセスになっているため、こ
の絶縁膜中に不純物準位が形成されている。したがっ
て、この不純物準位により素子の不安定性を招く。
不純物イオンを注入するプロセスになっているため、こ
の絶縁膜中に不純物準位が形成されている。したがっ
て、この不純物準位により素子の不安定性を招く。
第２に、ロジック領域への不純物イオン注入のため、
不揮発性メモリセル領域のPoly−Poly絶縁膜12（フロー
ティングゲートとコントロールゲートとの間の絶縁膜を
いう。以下同じ。）とロジック領域のゲート酸化膜上に
直接レジスト膜を塗布する。このため不揮発性メモリセ
ルとMOSトランジスタの動作・信頼性上重要なPoly−Pol
y絶縁膜とゲート酸化膜に、汚染源として一般的に知ら
れるレジスト膜が付着することになる。
不揮発性メモリセル領域のPoly−Poly絶縁膜12（フロー
ティングゲートとコントロールゲートとの間の絶縁膜を
いう。以下同じ。）とロジック領域のゲート酸化膜上に
直接レジスト膜を塗布する。このため不揮発性メモリセ
ルとMOSトランジスタの動作・信頼性上重要なPoly−Pol
y絶縁膜とゲート酸化膜に、汚染源として一般的に知ら
れるレジスト膜が付着することになる。
また、基板保護のための犠牲酸化膜を熱酸化法（通
常、800〜1000℃）で形成したとすれば、不揮発性メモ
リセルのフローティングゲートとなる第１のポリシリコ
ン膜が、２度高温の熱酸化処理を受けることになり、第
１のポリシリコン膜の表面の起状が強調され、耐圧不良
を引き起こしセルの信頼性が損なわれる恐れがある。従
って、基板保護のための犠牲酸化膜は、熱酸化法よりも
低温のプロセスで堆積されることが望ましい。
常、800〜1000℃）で形成したとすれば、不揮発性メモ
リセルのフローティングゲートとなる第１のポリシリコ
ン膜が、２度高温の熱酸化処理を受けることになり、第
１のポリシリコン膜の表面の起状が強調され、耐圧不良
を引き起こしセルの信頼性が損なわれる恐れがある。従
って、基板保護のための犠牲酸化膜は、熱酸化法よりも
低温のプロセスで堆積されることが望ましい。
（発明が解決しようとする課題） このように、従来は、ロジック領域のMOSトランジス
タのゲート酸化膜をレジスト膜塗布、不純物イオン注入
により汚染し、MOSトランジスタの信頼性が著しく劣化
するとともに、不揮発性メモリセル領域のPoly−Poly絶
縁膜にもレジスト膜が塗布されるため不揮発性メモリセ
ルの信頼性も劣化する恐れがあった。
タのゲート酸化膜をレジスト膜塗布、不純物イオン注入
により汚染し、MOSトランジスタの信頼性が著しく劣化
するとともに、不揮発性メモリセル領域のPoly−Poly絶
縁膜にもレジスト膜が塗布されるため不揮発性メモリセ
ルの信頼性も劣化する恐れがあった。
よって、本発明の目的は、不揮発性メモリセル領域と
MOSトランジスタによるロッジク領域とが混載する半導
体装置において、MOSトランジスタの信頼性および不揮
発性メモリセルの信頼性の劣化のない優れた半導体装置
を提供することである。
MOSトランジスタによるロッジク領域とが混載する半導
体装置において、MOSトランジスタの信頼性および不揮
発性メモリセルの信頼性の劣化のない優れた半導体装置
を提供することである。
［発明の構成］ （課題を解決するための手段） 上記目的は、ポリシリコン膜からなるフローティング
ゲートを有する不揮発性メモリセルからなる不揮発性メ
モリセル領域とMOSトランジスタによるロジック領域と
か混載された半導体装置の製造方法の製造方法であっ
て、半導体基板上の第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上にポリシリコン膜からなる第１の電極
層を形成する工程と、前記不揮発性メモリセル領域の前
記第１の電極層及び第１の絶縁膜を残し前記ロジック領
域の前記第１の電極層及び第１の絶縁膜を剥離する工程
と、前記工程の後、堆積犠牲絶縁膜を全面に低温で堆積
させる工程と、この堆積犠牲絶縁膜上にレジスト膜を塗
布する工程と、このレジスト膜の所望の部分を開孔し、
このレジスト膜の開孔部から前記ロジック領域の半導体
基板中に不純物イオンを注入する工程と、前記レジスト
膜及び前記堆積犠牲絶縁膜を剥離し、前記不揮発性メモ
リセル領域の第１の電極層上と前記ロジック領域の半導
体基板上とに第２の絶縁膜と第２の電極層とを形成する
工程と、を具備することを特徴とする半導体装置の製造
方法により達成される。
ゲートを有する不揮発性メモリセルからなる不揮発性メ
モリセル領域とMOSトランジスタによるロジック領域と
か混載された半導体装置の製造方法の製造方法であっ
て、半導体基板上の第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上にポリシリコン膜からなる第１の電極
層を形成する工程と、前記不揮発性メモリセル領域の前
記第１の電極層及び第１の絶縁膜を残し前記ロジック領
域の前記第１の電極層及び第１の絶縁膜を剥離する工程
と、前記工程の後、堆積犠牲絶縁膜を全面に低温で堆積
させる工程と、この堆積犠牲絶縁膜上にレジスト膜を塗
布する工程と、このレジスト膜の所望の部分を開孔し、
このレジスト膜の開孔部から前記ロジック領域の半導体
基板中に不純物イオンを注入する工程と、前記レジスト
膜及び前記堆積犠牲絶縁膜を剥離し、前記不揮発性メモ
リセル領域の第１の電極層上と前記ロジック領域の半導
体基板上とに第２の絶縁膜と第２の電極層とを形成する
工程と、を具備することを特徴とする半導体装置の製造
方法により達成される。
（作用） 上記の方法においては、不揮発性メモリセル領域、ロ
ジック領域の全面に堆積犠性絶縁膜を形成し、レジスト
塗布を行い、ロジック領域のチャネル領域を形成する部
分にのみ不純物イオンを注入し、レジスト膜と堆積犠牲
絶縁膜とを剥離した後、新たにゲート酸化膜を形成して
いるため、不揮発性メモリセルとMOSトランジスタとの
動作・信頼性上重要なPoly−Poly絶縁膜とゲート酸化膜
に、汚染源として一般的に知られるレジスト膜が付着す
ることがない。すなわち、デバイスの構成要素となる膜
の信頼性が保持されることになる。
ジック領域の全面に堆積犠性絶縁膜を形成し、レジスト
塗布を行い、ロジック領域のチャネル領域を形成する部
分にのみ不純物イオンを注入し、レジスト膜と堆積犠牲
絶縁膜とを剥離した後、新たにゲート酸化膜を形成して
いるため、不揮発性メモリセルとMOSトランジスタとの
動作・信頼性上重要なPoly−Poly絶縁膜とゲート酸化膜
に、汚染源として一般的に知られるレジスト膜が付着す
ることがない。すなわち、デバイスの構成要素となる膜
の信頼性が保持されることになる。
（実施例） 以下、図面を参照して、本発明の一実施例を詳細に説
明する。
明する。
第１図（ａ）〜（ｆ）は、EPROMとMOSトランジスタと
が混載する半導体装置に本発明を適用した実施例を示し
ている。同図（ａ）〜（ｆ）において21は不揮発性メモ
リセル領域とロジック領域とを区別する破線である。
が混載する半導体装置に本発明を適用した実施例を示し
ている。同図（ａ）〜（ｆ）において21は不揮発性メモ
リセル領域とロジック領域とを区別する破線である。
まず、同図（ａ）に示すように、P-型シリコン基板22
上に、熱酸化法により厚さ250Åの第１のゲート酸化膜2
3を、減圧CVD法により第１のポリシリコン膜24を形成す
る。次に、同図（ｂ）に示すように、ロジック領域の第
１のポリシリコン膜24と第１のゲート酸化膜23を剥離し
た後、第１のポリシリコン膜24とP-型シリコン基板22と
をレジスト膜塗布やイオン注入により汚染させないた
め、CVD法により厚さ250Åの酸化膜25を堆積させる。こ
の膜が、堆積犠牲絶縁膜である。次に、同図（ｃ）に示
すように、このCVD酸化膜25の上にレジスト膜26を堆積
し、このレジスト膜26のチャネル27形成部分を開孔して
ロジック領域に不純物イオン注入をする。次に同図
（ｄ）に示すように、レジスト膜26を除去した後、さら
に、CVD酸化膜25をNH4F液中でエッチングオフし、熱酸
化法により900〜1000℃の酸素雰囲気中で第２のゲート
酸化膜28を形成し、続いて厚さ0.4μの第２のポリシリ
コン膜29を堆積させる。次に、同図（ｅ）に示すよう
に、不揮発性メモリセル領域の第２のポリシリコン膜29
と第１のポリシリコン膜24とをセルフアラインドライエ
ッチングすることにより、コントロールゲート30（第２
のポリシリコン膜29）とフローティングゲート31（第１
のポリシリコン膜24）とからなるスタック構造の不揮発
性メモリセルと、ロジック領域の第２のポリシリコン膜
29をドライエッチングすることによりゲート電極32とを
形成する。最後に、同図（ｆ）に示すように、拡散層形
成のために不純物イオンを注入することにより、ロジッ
ク領域のMOSトランジスタおよび不揮発性メモリセル領
域のEPROMのN+型ドレイン領域33、N+型ソース領域34を
形成する。更に、酸化膜35と、パッシベーション膜36と
を形成し、更に、このパッシベーション膜36にコンタク
トホールを設け、このコンタクトホールにAl配線37を形
成する。本実施例では、第１のポリシリコン膜およびP-
型シリコン基板保護のための犠牲酸化膜をCVD法により
形成した。これは、不揮発性メモリセルのフローティン
グゲートとなる第１のポリシリコン膜が、高温の熱処理
をできるだけ受けないようにするためである。しかし、
基板保護のための犠牲酸化膜は、低温のプロセスで堆積
されればよく、CVD膜に限られるものではない。また、
酸化膜以外の絶縁膜でも有効である。
上に、熱酸化法により厚さ250Åの第１のゲート酸化膜2
3を、減圧CVD法により第１のポリシリコン膜24を形成す
る。次に、同図（ｂ）に示すように、ロジック領域の第
１のポリシリコン膜24と第１のゲート酸化膜23を剥離し
た後、第１のポリシリコン膜24とP-型シリコン基板22と
をレジスト膜塗布やイオン注入により汚染させないた
め、CVD法により厚さ250Åの酸化膜25を堆積させる。こ
の膜が、堆積犠牲絶縁膜である。次に、同図（ｃ）に示
すように、このCVD酸化膜25の上にレジスト膜26を堆積
し、このレジスト膜26のチャネル27形成部分を開孔して
ロジック領域に不純物イオン注入をする。次に同図
（ｄ）に示すように、レジスト膜26を除去した後、さら
に、CVD酸化膜25をNH4F液中でエッチングオフし、熱酸
化法により900〜1000℃の酸素雰囲気中で第２のゲート
酸化膜28を形成し、続いて厚さ0.4μの第２のポリシリ
コン膜29を堆積させる。次に、同図（ｅ）に示すよう
に、不揮発性メモリセル領域の第２のポリシリコン膜29
と第１のポリシリコン膜24とをセルフアラインドライエ
ッチングすることにより、コントロールゲート30（第２
のポリシリコン膜29）とフローティングゲート31（第１
のポリシリコン膜24）とからなるスタック構造の不揮発
性メモリセルと、ロジック領域の第２のポリシリコン膜
29をドライエッチングすることによりゲート電極32とを
形成する。最後に、同図（ｆ）に示すように、拡散層形
成のために不純物イオンを注入することにより、ロジッ
ク領域のMOSトランジスタおよび不揮発性メモリセル領
域のEPROMのN+型ドレイン領域33、N+型ソース領域34を
形成する。更に、酸化膜35と、パッシベーション膜36と
を形成し、更に、このパッシベーション膜36にコンタク
トホールを設け、このコンタクトホールにAl配線37を形
成する。本実施例では、第１のポリシリコン膜およびP-
型シリコン基板保護のための犠牲酸化膜をCVD法により
形成した。これは、不揮発性メモリセルのフローティン
グゲートとなる第１のポリシリコン膜が、高温の熱処理
をできるだけ受けないようにするためである。しかし、
基板保護のための犠牲酸化膜は、低温のプロセスで堆積
されればよく、CVD膜に限られるものではない。また、
酸化膜以外の絶縁膜でも有効である。
本実施例においては、MOSトランジスタとしてNMOS
（ＮチャネルMOS）を採り上げたが、MOSトランジスタは
PMOS（ＰチャネルMOS）あるいはCMOS（相補型MOS）でも
よい。
（ＮチャネルMOS）を採り上げたが、MOSトランジスタは
PMOS（ＰチャネルMOS）あるいはCMOS（相補型MOS）でも
よい。
また、コントロールゲートあるいはゲート電極として
用いた第２のポリシリコン膜は、ポリサイド膜でもよ
い。
用いた第２のポリシリコン膜は、ポリサイド膜でもよ
い。
更に、不揮発性メモリセルであるEEPROM、フラッシュ
EEPROM（一括消去型のEEPROM）にも本発明を適用するこ
とができる。
EEPROM（一括消去型のEEPROM）にも本発明を適用するこ
とができる。
［発明の効果］ 以上、説明したように、本発明の半導体装置の製造方
法によれば、EPROM、EEPROM等の不揮発性メモリセル領
域とMOSトランジスタによるロジック領域とが混載する
半導体装置において、デバイスの構成要素となる膜が汚
染されることがないので、MOSトランジスタおよび不揮
発性メモリセルの信頼性劣化のない半導体装置の製造方
法を提供することができる。
法によれば、EPROM、EEPROM等の不揮発性メモリセル領
域とMOSトランジスタによるロジック領域とが混載する
半導体装置において、デバイスの構成要素となる膜が汚
染されることがないので、MOSトランジスタおよび不揮
発性メモリセルの信頼性劣化のない半導体装置の製造方
法を提供することができる。
第１図は、本発明の一実施例に係る半導体装置の製造方
法を説明するための断面図である。 第２図は、従来の技術による半導体装置の製造方法を説
明するための断面図である。 21……不揮発性メモリセル領域とロジック領域とを区別
する破線、22……P-型シリコン基板、23……第１のゲー
ト酸化膜、24……第１のポリシリコン膜、25……CVD酸
化膜、26……レジスト膜、27……チャネル、28……第２
ゲート酸化膜（Poly−Poly絶縁膜）、29……第２のポリ
シリコン膜、30……コントロールゲート、31……フロー
ティングゲート、32……ゲート電極、33……N+型ドレイ
ン領域、34……N+型ソース領域、35……酸化膜、36……
パッシベーション膜、37……Al配線。
法を説明するための断面図である。 第２図は、従来の技術による半導体装置の製造方法を説
明するための断面図である。 21……不揮発性メモリセル領域とロジック領域とを区別
する破線、22……P-型シリコン基板、23……第１のゲー
ト酸化膜、24……第１のポリシリコン膜、25……CVD酸
化膜、26……レジスト膜、27……チャネル、28……第２
ゲート酸化膜（Poly−Poly絶縁膜）、29……第２のポリ
シリコン膜、30……コントロールゲート、31……フロー
ティングゲート、32……ゲート電極、33……N+型ドレイ
ン領域、34……N+型ソース領域、35……酸化膜、36……
パッシベーション膜、37……Al配線。
Claims (1)
- 【請求項１】ポリシリコン膜からなるフローティングゲ
ートを有する不揮発性メモリセルからなる不揮発性メモ
リセル領域とMOSトランジスタによりロジック領域とが
混載された半導体装置の製造方法の製造方法であって、 半導体基板上の第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上のポリシリコン膜からなる第１の電
極層を形成する工程と、 前記不揮発性メモリセル領域の前記第１の電極層及び第
１の絶縁膜を残し前記ロジック領域の前記第１の電極層
及び第１の絶縁膜を剥離する工程と、 前記工程の後、堆積犠牲絶縁膜を全面に低温で堆積させ
る工程と、この堆積犠牲絶縁膜上にレジスト膜を塗布す
る工程と、 このレジスト膜の所望の部分を開孔し、このレジスト膜
の開孔部から前記ロジック領域の半導体基板中に不純物
イオンを注入する工程と、 前記レジスト膜及び前記堆積犠牲絶縁膜を剥離し、前記
不揮発性メモリセル領域の第１の電極層上と前記ロジッ
ク領域の半導体基板上とに第２の絶縁膜と第２の電極層
とを形成する工程と、を具備することを特徴とする半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315156A JP2509717B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
| EP90123107A EP0431522B1 (en) | 1989-12-06 | 1990-12-03 | Method for manufacturing semiconductor device |
| DE69016955T DE69016955T2 (de) | 1989-12-06 | 1990-12-03 | Verfahren zur Herstellung einer Halbleiteranordnung. |
| US07/620,701 US5094967A (en) | 1989-12-06 | 1990-12-03 | Method for manufacturing semiconductor device having a non-volatile memory cell and logic regions by using a cvd second insulating film |
| KR1019900019974A KR940002394B1 (ko) | 1989-12-06 | 1990-12-06 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315156A JP2509717B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03177064A JPH03177064A (ja) | 1991-08-01 |
| JP2509717B2 true JP2509717B2 (ja) | 1996-06-26 |
Family
ID=18062094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315156A Expired - Fee Related JP2509717B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5094967A (ja) |
| EP (1) | EP0431522B1 (ja) |
| JP (1) | JP2509717B2 (ja) |
| KR (1) | KR940002394B1 (ja) |
| DE (1) | DE69016955T2 (ja) |
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