JP2632159B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2632159B2 JP2632159B2 JP62149701A JP14970187A JP2632159B2 JP 2632159 B2 JP2632159 B2 JP 2632159B2 JP 62149701 A JP62149701 A JP 62149701A JP 14970187 A JP14970187 A JP 14970187A JP 2632159 B2 JP2632159 B2 JP 2632159B2
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- Japan
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- gate electrode
- silicon
- silicon oxide
- ion implantation
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関するものであ
る。
る。
半導体装置の製造工程において、通常イオン注入の工
程は複数回行なわれる。
程は複数回行なわれる。
本発明は、少なくとも１回以上のイオン注入工程の前
に、イオン注入される箇所に化学的気相成長によりシリ
コン酸化膜を形成することを特徴とする。シリコン酸化
膜を形成することによって、イオン注入による半導体表
面、一般的にはシリコン表面の損傷を防ぐことが可能で
ある。又、本発明は、ゲート電極となるタングステン又
はチタンの金属単体構造、あるいは多結晶シリコンと金
属シリサイドの二重構造を形成した後、シリコン酸化膜
をイオン注入される箇所に形成する場合、化学的気相成
長によるシリコン酸化膜の堆積により行なうことを特徴
とする。シリコン酸化膜の堆積により、イオン注入によ
るシリコン表面の損傷を防ぐことは勿論のこと、酸化工
程によるゲート電極のハガレを防ぐ効果をも持ってい
る。
に、イオン注入される箇所に化学的気相成長によりシリ
コン酸化膜を形成することを特徴とする。シリコン酸化
膜を形成することによって、イオン注入による半導体表
面、一般的にはシリコン表面の損傷を防ぐことが可能で
ある。又、本発明は、ゲート電極となるタングステン又
はチタンの金属単体構造、あるいは多結晶シリコンと金
属シリサイドの二重構造を形成した後、シリコン酸化膜
をイオン注入される箇所に形成する場合、化学的気相成
長によるシリコン酸化膜の堆積により行なうことを特徴
とする。シリコン酸化膜の堆積により、イオン注入によ
るシリコン表面の損傷を防ぐことは勿論のこと、酸化工
程によるゲート電極のハガレを防ぐ効果をも持ってい
る。
第２図は従来の技術の一例を示す半導体装置の断面図
を示す。21は半導体シリコン基板,22はゲート酸化膜,23
はゲート電極例えば多結晶シリコンを示す。第２図は、
PMOSトランジスタのソース及びドレイン電極を形成する
ため、ボロンのイオン注入を行っている状態を表わして
いる。ソース及びドレインになる箇所24,25はシリコン
表面が剥き出しとなっているため、イオン注入による損
傷を受け易い。又、ゲート電極となる多結晶シリコンの
表面26もボロンのイオン注入により損傷を受け易く、多
結晶シリコン中に含まれる濃度の高い不純物例えばリン
などがイオン注入の衝撃によりチャネル部へ突き抜け、
デバイス特性へ多大な悪影響を与える欠点を有してい
た。
を示す。21は半導体シリコン基板,22はゲート酸化膜,23
はゲート電極例えば多結晶シリコンを示す。第２図は、
PMOSトランジスタのソース及びドレイン電極を形成する
ため、ボロンのイオン注入を行っている状態を表わして
いる。ソース及びドレインになる箇所24,25はシリコン
表面が剥き出しとなっているため、イオン注入による損
傷を受け易い。又、ゲート電極となる多結晶シリコンの
表面26もボロンのイオン注入により損傷を受け易く、多
結晶シリコン中に含まれる濃度の高い不純物例えばリン
などがイオン注入の衝撃によりチャネル部へ突き抜け、
デバイス特性へ多大な悪影響を与える欠点を有してい
た。
第３図は、従来の技術の他の一例を示す断面図であ
る。第３図（ａ）において、31はシリコン半導体基板,3
2はゲート酸化膜,33は多結晶シリコン,34はタングステ
ンあるいはチタン体の融点の高い金属を示す。MOSトラ
ンジスタのソース及びドレインの形成のため、ボロンの
イオン注入を第３図（ａ）に示す状態で行なうと、第２
図と同様、ソース及びドレインになる35と36の箇所に損
傷を与える。このため、第３図（ｂ）に示すように、シ
リコン表面を酸化すると、ソースになる箇所35とドレイ
ンになる箇所36のシリコン表面はシリコン酸化膜37及び
38となる。又、ゲート、電極34の表面も酸化され、酸化
金属38となる。
る。第３図（ａ）において、31はシリコン半導体基板,3
2はゲート酸化膜,33は多結晶シリコン,34はタングステ
ンあるいはチタン体の融点の高い金属を示す。MOSトラ
ンジスタのソース及びドレインの形成のため、ボロンの
イオン注入を第３図（ａ）に示す状態で行なうと、第２
図と同様、ソース及びドレインになる35と36の箇所に損
傷を与える。このため、第３図（ｂ）に示すように、シ
リコン表面を酸化すると、ソースになる箇所35とドレイ
ンになる箇所36のシリコン表面はシリコン酸化膜37及び
38となる。又、ゲート、電極34の表面も酸化され、酸化
金属38となる。
第３図（ｂ）に示す状態は、シリコンウェハ内の一部
のトランジスタの断面図である。他のトランジスタの断
面図を第３図（ｃ）に示す。第３図（ｂ）に示す構造に
おいて、高融点金属34の酸化を行うと、ゲート電極部分
の上面のみならずその側面も酸化が行われる。このた
め、多結晶シリコン33と高融点金属34との境界において
奥深くまで酸化が進み、高融点金属34と多結晶シリコン
33との境界に形成された酸化シリコンにより大きなスト
レスが生じ、高融点金属34のハガレが生じ易くなるとい
う欠点を有していた。これは、金属シリサイドを用いて
形成されたゲート電極の場合も同様である。
のトランジスタの断面図である。他のトランジスタの断
面図を第３図（ｃ）に示す。第３図（ｂ）に示す構造に
おいて、高融点金属34の酸化を行うと、ゲート電極部分
の上面のみならずその側面も酸化が行われる。このた
め、多結晶シリコン33と高融点金属34との境界において
奥深くまで酸化が進み、高融点金属34と多結晶シリコン
33との境界に形成された酸化シリコンにより大きなスト
レスが生じ、高融点金属34のハガレが生じ易くなるとい
う欠点を有していた。これは、金属シリサイドを用いて
形成されたゲート電極の場合も同様である。
第２図の説明において明らかな様に、イオン注入され
る際、シリコン半導体表面及びゲート電極が剥ぎ出しに
なっていると、その箇所がイオン注入により多大な損傷
を受ける問題点を有する。又、第３図の説明において明
らかな様に、多結晶シリコン単層、多結晶シリコンの上
に金属が堆積された二層構造、あるいは金属一層のゲー
ト電極をイオン注入による損傷から防ぐために、ゲート
電極を酸化することによりゲート電極上に酸化膜を形成
すると、ゲート電極内の応力によるゲート電極のハガレ
が生じる問題点を有する。
る際、シリコン半導体表面及びゲート電極が剥ぎ出しに
なっていると、その箇所がイオン注入により多大な損傷
を受ける問題点を有する。又、第３図の説明において明
らかな様に、多結晶シリコン単層、多結晶シリコンの上
に金属が堆積された二層構造、あるいは金属一層のゲー
ト電極をイオン注入による損傷から防ぐために、ゲート
電極を酸化することによりゲート電極上に酸化膜を形成
すると、ゲート電極内の応力によるゲート電極のハガレ
が生じる問題点を有する。
本発明は、以上の二点の欠点を改善し、シリコン表面
及びゲート電極表面のイオン注入による損傷を受けず、
又、ゲート電極の酸化によるゲート電極のハガレを生じ
させないMOSトラジスタを提供することを目的とする。
及びゲート電極表面のイオン注入による損傷を受けず、
又、ゲート電極の酸化によるゲート電極のハガレを生じ
させないMOSトラジスタを提供することを目的とする。
上記問題を解決するための本発明の特徴は、ゲート絶
縁膜上のゲート電極がタングステン又はチタンの一層構
造を持つ半導体装置の製造工程において、前記ゲート電
極形成後に行うイオン注入工程の前に、化学的気相成長
により、イオン圧入される箇所にシリコン酸化膜を堆積
させる工程を持つ点にある。
縁膜上のゲート電極がタングステン又はチタンの一層構
造を持つ半導体装置の製造工程において、前記ゲート電
極形成後に行うイオン注入工程の前に、化学的気相成長
により、イオン圧入される箇所にシリコン酸化膜を堆積
させる工程を持つ点にある。
本発明の他の特徴は、ゲート絶縁膜上のゲート電極が
多結晶シリコンと金属シリサイドの二重構造を持つ半導
体装置の製造工程において、前記ゲート電極形成後に行
うイオン注入工程の前に、化学的気相成長により、イオ
ン注入される箇所にシリコン酸化膜を堆積させる工程を
持つ点にある。
多結晶シリコンと金属シリサイドの二重構造を持つ半導
体装置の製造工程において、前記ゲート電極形成後に行
うイオン注入工程の前に、化学的気相成長により、イオ
ン注入される箇所にシリコン酸化膜を堆積させる工程を
持つ点にある。
イオン注入する前に、イオン注入される箇所に化学的
気相成長によりシリコン酸化膜を堆積させるので、ゲー
ト電極がタングステン又はチタン層の一層構造の場合金
属酸化膜の形成はない。一方、多結晶シリコンと金属シ
リサイドの二重構造の場合には、新たなシリコン酸化膜
の形成は行なわれない。このため、低温工程で済む上、
シリコン酸化膜の形成によるストレスがゲート電極に生
じることがない。すなわち、シリコン酸化膜形成前のゲ
ート電極の構造をそのままシリコン酸化膜形成後にも保
つことができ、ゲート電極におけるハガレを有効に防止
することができる。
気相成長によりシリコン酸化膜を堆積させるので、ゲー
ト電極がタングステン又はチタン層の一層構造の場合金
属酸化膜の形成はない。一方、多結晶シリコンと金属シ
リサイドの二重構造の場合には、新たなシリコン酸化膜
の形成は行なわれない。このため、低温工程で済む上、
シリコン酸化膜の形成によるストレスがゲート電極に生
じることがない。すなわち、シリコン酸化膜形成前のゲ
ート電極の構造をそのままシリコン酸化膜形成後にも保
つことができ、ゲート電極におけるハガレを有効に防止
することができる。
以下図面を参照し、本発明の詳細を説明する。
第１図は、本発明の製造方法の工程を示す断面図であ
る。第１図（ａ）において、11は半導体シリコン基板,1
2はゲート酸化膜,13は多結晶シリコンのゲート電極を表
わしている。ゲート電極13をマスクとして、ゲート電極
の両側にソース電極及びドレイン電極を形成するために
不純物をイオン注入する前に、第１図（ｂ）に示す様
に、ソース及びドレインになる領域16のシリコン表面に
化学的気相成長による堆積によってシリコン酸化膜15が
形成される。この工程により多結晶シリコン13の上部に
もシリコン酸化膜が堆積され、シリコン酸化膜14とな
る。シリコン酸化膜15は、ソース及びドレイン領域16が
形成されるイオン注入の際、シリコン表面の損傷を防ぐ
効果がある。又、シリコン酸化膜14は同じイオン注入の
際、イオン注入される不純物が多結晶シリコンを通過し
てチャネル領域17に達してしまうことを防ぐ効果があ
る。図１に示した例では、多結晶シリコン13の上部のシ
リコン酸化膜15を堆積させる場合について説明したが、
図３に示したように、多結晶シリコン13の上部にタング
ステン、チタンの如き高融点金属の層を形成し、この高
融点金属層の上に化学的気相成長によってシリコン酸化
膜を形成することもできることは、図１についての説
明、図３についての説明及び発明の概要に記載された技
術的事項から明らかである。
る。第１図（ａ）において、11は半導体シリコン基板,1
2はゲート酸化膜,13は多結晶シリコンのゲート電極を表
わしている。ゲート電極13をマスクとして、ゲート電極
の両側にソース電極及びドレイン電極を形成するために
不純物をイオン注入する前に、第１図（ｂ）に示す様
に、ソース及びドレインになる領域16のシリコン表面に
化学的気相成長による堆積によってシリコン酸化膜15が
形成される。この工程により多結晶シリコン13の上部に
もシリコン酸化膜が堆積され、シリコン酸化膜14とな
る。シリコン酸化膜15は、ソース及びドレイン領域16が
形成されるイオン注入の際、シリコン表面の損傷を防ぐ
効果がある。又、シリコン酸化膜14は同じイオン注入の
際、イオン注入される不純物が多結晶シリコンを通過し
てチャネル領域17に達してしまうことを防ぐ効果があ
る。図１に示した例では、多結晶シリコン13の上部のシ
リコン酸化膜15を堆積させる場合について説明したが、
図３に示したように、多結晶シリコン13の上部にタング
ステン、チタンの如き高融点金属の層を形成し、この高
融点金属層の上に化学的気相成長によってシリコン酸化
膜を形成することもできることは、図１についての説
明、図３についての説明及び発明の概要に記載された技
術的事項から明らかである。
第４図は、本発明の製造方法の他の実施例を示す断面
図である。41は半導体シリコン基板,42はゲート酸化膜,
43は多結晶シリコン,44は高融点金属とポリシリコンの
反応により形成された金属シリサイドである。ゲート電
極は、多結晶シリコン43と金属シリサイド44の二層構造
となっている。ソース電極及びドレイン電極をイオン注
入により形成する前に、シリコン酸化膜を化学的気相成
長（以下、CVDと略す。）により堆積させる。その結
果、ソース電極及びドレイン電極となる領域47の上のシ
リコン酸化膜45が、又金属シリサイド44の上にシリコン
酸化膜46が形成される。
図である。41は半導体シリコン基板,42はゲート酸化膜,
43は多結晶シリコン,44は高融点金属とポリシリコンの
反応により形成された金属シリサイドである。ゲート電
極は、多結晶シリコン43と金属シリサイド44の二層構造
となっている。ソース電極及びドレイン電極をイオン注
入により形成する前に、シリコン酸化膜を化学的気相成
長（以下、CVDと略す。）により堆積させる。その結
果、ソース電極及びドレイン電極となる領域47の上のシ
リコン酸化膜45が、又金属シリサイド44の上にシリコン
酸化膜46が形成される。
シリコン酸化膜45はイオン注入によるソース及びドレ
イン電極形成の際、シリコン表面のイオン注入による損
傷を少なくする効果を持つ。又、シリコン酸化膜46は、
イオン注入の際、ゲート電極44及び43の中へイオン注入
される不純物の通過を少なくする効果がある。又、CVD
等によるシリコン酸化膜の堆積は通常、熱酸化工程より
低温で行なわれる。これに加えて、多結晶シリコン43と
金属シリサイド44との境界に酸化シリコンの形成が行な
われない。このため、シリコン酸化膜をCVD等の堆積に
より形成すると、ゲート電極の熱歪みによる応力の発生
は少なく、二層構造のゲート電極内のハガレ乃至密着性
の不完全さを防ぐ効果がある。
イン電極形成の際、シリコン表面のイオン注入による損
傷を少なくする効果を持つ。又、シリコン酸化膜46は、
イオン注入の際、ゲート電極44及び43の中へイオン注入
される不純物の通過を少なくする効果がある。又、CVD
等によるシリコン酸化膜の堆積は通常、熱酸化工程より
低温で行なわれる。これに加えて、多結晶シリコン43と
金属シリサイド44との境界に酸化シリコンの形成が行な
われない。このため、シリコン酸化膜をCVD等の堆積に
より形成すると、ゲート電極の熱歪みによる応力の発生
は少なく、二層構造のゲート電極内のハガレ乃至密着性
の不完全さを防ぐ効果がある。
ここでシリコン酸化膜以外の他の絶縁膜としては、シ
リコン酸化膜にリンやボロンの不純物が混入されている
ものや、シリコン窒化膜等が考えられる。
リコン酸化膜にリンやボロンの不純物が混入されている
ものや、シリコン窒化膜等が考えられる。
以上詳細に説明した様に、本発明の製造方法により作
成した半導体装置は、イオン注入による半導体シリコン
表面の損傷を防ぎ、又多結晶シリコン単独の構造の、多
結晶シリコンと金属シリサイドの二層構造の、あるいは
又高融点金属単独の構造のゲート電極のハガレを防ぐ優
れた効果を有する。
成した半導体装置は、イオン注入による半導体シリコン
表面の損傷を防ぎ、又多結晶シリコン単独の構造の、多
結晶シリコンと金属シリサイドの二層構造の、あるいは
又高融点金属単独の構造のゲート電極のハガレを防ぐ優
れた効果を有する。
第１図（ａ）〜（ｂ）は、本発明の半導体装置の製造工
程を示す断面図、第２図は従来の半導体装置の製造方法
を示す断面図、第３図（ａ），（ｂ）及び（ｃ）は従来
の半導体装置の製造工程を示す断面図、第４図は本発明
の他の実施例である半導体装置の製造工程を示す断面図
である。 11,41……半導体基板 12,42……ゲート酸化膜 13,43……多結晶シリコン 44……金属シリサイド 14,15,45,46……シリコン酸化膜
程を示す断面図、第２図は従来の半導体装置の製造方法
を示す断面図、第３図（ａ），（ｂ）及び（ｃ）は従来
の半導体装置の製造工程を示す断面図、第４図は本発明
の他の実施例である半導体装置の製造工程を示す断面図
である。 11,41……半導体基板 12,42……ゲート酸化膜 13,43……多結晶シリコン 44……金属シリサイド 14,15,45,46……シリコン酸化膜
Claims (2)
- 【請求項１】ゲート絶縁膜上のゲート電極がタングステ
ン又はチタンの一層構造を持つ半導体装置の製造工程に
おいて、前記ゲート電極形成後に行うイオン注入工程の
前に、化学的気相成長により、イオン注入される箇所に
シリコン酸化膜を堆積させる工程を持つことを特徴とす
る半導体装置の製造方法。 - 【請求項２】ゲート絶縁膜上のゲート電極が多結晶シリ
コンと金属シリサイドの二重構造を持つ半導体装置の製
造工程において、前記ゲート電極形成後に行うイオン注
入工程の前に、化学的気相成長により、イオン注入され
る箇所にシリコン酸化膜を堆積させる工程を持つことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149701A JP2632159B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149701A JP2632159B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313817A JPS63313817A (ja) | 1988-12-21 |
| JP2632159B2 true JP2632159B2 (ja) | 1997-07-23 |
Family
ID=15480928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149701A Expired - Lifetime JP2632159B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632159B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560819B1 (ko) * | 2004-08-02 | 2006-03-13 | 삼성전자주식회사 | 피모스를 구비하는 반도체 소자의 형성 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162063A (ja) * | 1982-03-23 | 1983-09-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60195928A (ja) * | 1984-03-19 | 1985-10-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6267836A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH067557B2 (ja) * | 1986-09-18 | 1994-01-26 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
-
1987
- 1987-06-16 JP JP62149701A patent/JP2632159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63313817A (ja) | 1988-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| R350 | Written notification of registration of transfer |
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