JPH067557B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH067557B2 JPH067557B2 JP61221303A JP22130386A JPH067557B2 JP H067557 B2 JPH067557 B2 JP H067557B2 JP 61221303 A JP61221303 A JP 61221303A JP 22130386 A JP22130386 A JP 22130386A JP H067557 B2 JPH067557 B2 JP H067557B2
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- gate electrode
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- nitride film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特にＭ
ＩＳ型電界効果トランジスタのソース，ドレイン領域の
形成方法に関する。
ＩＳ型電界効果トランジスタのソース，ドレイン領域の
形成方法に関する。
従来、ＬＤＤ構造のＭＩＳ型電界効果トランジスタのソ
ース，ドレイン領域を形成するには多結晶シリコン・ゲ
ート電極と自己整合させて浅い低濃度拡散層をまずイオ
ン注入で形成し、ついでこの多結晶シリコン・ゲート電
極の側壁にシリコン酸化膜などから成るスペーサーを形
成しこれをマスクにして深い高濃度拡散層を同じくイオ
ン打込みで形成する手法が一般に行なわれる。
ース，ドレイン領域を形成するには多結晶シリコン・ゲ
ート電極と自己整合させて浅い低濃度拡散層をまずイオ
ン注入で形成し、ついでこの多結晶シリコン・ゲート電
極の側壁にシリコン酸化膜などから成るスペーサーを形
成しこれをマスクにして深い高濃度拡散層を同じくイオ
ン打込みで形成する手法が一般に行なわれる。
第３図(a)および(b)は従来のＭＩＳ型電界効果トランジ
スタにおけるソース，ドレイン領域の形成方法を示す部
分工程図で、ソースおよびドレインの各浅い低濃度拡散
層６および７は第３図(a)に示すように多結晶シリコン
・ゲート電極５と自己整合するイオン注入でそれぞれ形
成され、また、深い高濃度拡散層８および９は第３図
(b)が示すように多結晶シリコン・ゲート電極５の側壁
に形成されるスペーサ１０および１１をマスクとする同
じくイオン注入法でそれぞれ形成される。勿論、これら
拡散層を通常の熱拡散により形成してもよい（図示しな
い）が、何れにしても高濃度拡散層８，９はスペーサ１
０，１１を介してそれぞれ形成される。
スタにおけるソース，ドレイン領域の形成方法を示す部
分工程図で、ソースおよびドレインの各浅い低濃度拡散
層６および７は第３図(a)に示すように多結晶シリコン
・ゲート電極５と自己整合するイオン注入でそれぞれ形
成され、また、深い高濃度拡散層８および９は第３図
(b)が示すように多結晶シリコン・ゲート電極５の側壁
に形成されるスペーサ１０および１１をマスクとする同
じくイオン注入法でそれぞれ形成される。勿論、これら
拡散層を通常の熱拡散により形成してもよい（図示しな
い）が、何れにしても高濃度拡散層８，９はスペーサ１
０，１１を介してそれぞれ形成される。
なお、ここで、１，２，３および４は半導体基板，半導
体基板１内のウェル領域，素子分離領域およびゲート絶
縁膜をそれぞれ示し、また、矢印はイオン注入される半
導体不純物を示すものである。
体基板１内のウェル領域，素子分離領域およびゲート絶
縁膜をそれぞれ示し、また、矢印はイオン注入される半
導体不純物を示すものである。
しかし、この従来のソースドレイン領域の形成方法によ
るとスペーサ１０，１１はリン硅酸ガラス膜（ＰＳＧ）
またはシリコン酸化膜の基板上への直接被着とその全面
エッチングとによって形成されるので他のシリコン酸化
膜、特に素子分離領域３に膜減りが生じ素子分離能力を
低下させる。また、イオン打込みに使い不要となったス
ペーサを他の膜を傷めることなく除去することが難しい
ので不純物がスペーサ内にトラップされることがあると
トランジスタのしきい値電圧（Ｖｔｈ）が変動し、高温
保管の場合などで特性が変動をおこす危険性をもつ。
るとスペーサ１０，１１はリン硅酸ガラス膜（ＰＳＧ）
またはシリコン酸化膜の基板上への直接被着とその全面
エッチングとによって形成されるので他のシリコン酸化
膜、特に素子分離領域３に膜減りが生じ素子分離能力を
低下させる。また、イオン打込みに使い不要となったス
ペーサを他の膜を傷めることなく除去することが難しい
ので不純物がスペーサ内にトラップされることがあると
トランジスタのしきい値電圧（Ｖｔｈ）が変動し、高温
保管の場合などで特性が変動をおこす危険性をもつ。
また、ゲート電極が高融点金属のシリサイドまたはポリ
サイドから成る場合では、電極材そのものが酸化され易
い性質をもつので打込み不純物の押込みには特別な注意
が必要とされる。すなわち、不純物の押込み工程は露出
されたゲート電極材が直接大気に触れないように窒素等
の不活性ガスで包み込んだ状態で行なう必要が生じる。
通常の生産ラインではこの押込み工程はガス・フローの
不活性雰囲気内で行なわれるがゲート電極材の酸化によ
る不良の発生を絶無とすることは生産効率を考える限り
不可能である。
サイドから成る場合では、電極材そのものが酸化され易
い性質をもつので打込み不純物の押込みには特別な注意
が必要とされる。すなわち、不純物の押込み工程は露出
されたゲート電極材が直接大気に触れないように窒素等
の不活性ガスで包み込んだ状態で行なう必要が生じる。
通常の生産ラインではこの押込み工程はガス・フローの
不活性雰囲気内で行なわれるがゲート電極材の酸化によ
る不良の発生を絶無とすることは生産効率を考える限り
不可能である。
このように、基板上のシリコン酸化膜を直接介して不純
物を注入する従来のソース，ドレイン領域の形成方法で
は、素子分離領域その他の半導体膜を膜減りさせ、ま
た、ゲート・しきい値電圧を変動させるなど信頼性上好
ましからざる影響を与えるばかりでなく、ゲート電極に
高融点金属を用いた場合には製造工程を複雑化し且つ低
効率化する。
物を注入する従来のソース，ドレイン領域の形成方法で
は、素子分離領域その他の半導体膜を膜減りさせ、ま
た、ゲート・しきい値電圧を変動させるなど信頼性上好
ましからざる影響を与えるばかりでなく、ゲート電極に
高融点金属を用いた場合には製造工程を複雑化し且つ低
効率化する。
本発明の目的は、上記の情況に鑑み、スペーサの形成お
よび除去に伴なう素子分離領域その他の素子絶縁膜の過
剰エッチング問題および高融点金属ゲート電極の酸化に
よる不良発生問題を完全に解決し得るＬＤＤ構造のソー
ス，ドレイン領域形成工程を備えた半導体集積回路装置
の製造方法を提供することである。
よび除去に伴なう素子分離領域その他の素子絶縁膜の過
剰エッチング問題および高融点金属ゲート電極の酸化に
よる不良発生問題を完全に解決し得るＬＤＤ構造のソー
ス，ドレイン領域形成工程を備えた半導体集積回路装置
の製造方法を提供することである。
本発明によれば、半導体集積回路装置の製造方法は、半
導体基板上に素子分離領域を形成するパターニング工程
と、前記素子分離領域に取囲まれる島状の基板領域内に
ゲート絶縁膜およびシリコン酸化膜をそれぞれ形成する
工程と、前記ゲート絶縁膜にゲート電極を形成する工程
と、前記素子分離領域、シリコン酸化膜およびゲート電
極を含む基板全面にＣＶＤシリコン窒化膜を成長せしめ
る工程と、前記シリコン酸化膜とＣＶＤシリコン窒化膜
との複合膜を介し低濃度不純物を基板内にイオン注入す
る低濃度のソースおよびドレイン拡散層の各形成工程
と、前記ＣＶＤシリコン窒化膜で被覆される前記ゲート
電極の両側面にリン硅酸ガラスまたはシリコン酸化膜か
らなるスペーサをそれぞれ形成する工程と、前記スペー
サをマスクとしかつ前記シリコン酸化膜とＣＶＤシリコ
ン窒化膜との前記複合膜を介し高濃度不純物を基板内に
イオン注入する高濃度のソースおよびドレイン拡散層の
各形成工程と、前記スペーサおよびＣＶＤシリコン窒化
膜を基板およびゲート電極上より全て除去するエッチン
グ工程とを含む。ここで、ゲート電極は高融点金属のポ
リサイドまたはシリサイドから形成されていてもよく、
また、ゲート絶縁膜にシリコン窒化膜が用いられていて
もよい。
導体基板上に素子分離領域を形成するパターニング工程
と、前記素子分離領域に取囲まれる島状の基板領域内に
ゲート絶縁膜およびシリコン酸化膜をそれぞれ形成する
工程と、前記ゲート絶縁膜にゲート電極を形成する工程
と、前記素子分離領域、シリコン酸化膜およびゲート電
極を含む基板全面にＣＶＤシリコン窒化膜を成長せしめ
る工程と、前記シリコン酸化膜とＣＶＤシリコン窒化膜
との複合膜を介し低濃度不純物を基板内にイオン注入す
る低濃度のソースおよびドレイン拡散層の各形成工程
と、前記ＣＶＤシリコン窒化膜で被覆される前記ゲート
電極の両側面にリン硅酸ガラスまたはシリコン酸化膜か
らなるスペーサをそれぞれ形成する工程と、前記スペー
サをマスクとしかつ前記シリコン酸化膜とＣＶＤシリコ
ン窒化膜との前記複合膜を介し高濃度不純物を基板内に
イオン注入する高濃度のソースおよびドレイン拡散層の
各形成工程と、前記スペーサおよびＣＶＤシリコン窒化
膜を基板およびゲート電極上より全て除去するエッチン
グ工程とを含む。ここで、ゲート電極は高融点金属のポ
リサイドまたはシリサイドから形成されていてもよく、
また、ゲート絶縁膜にシリコン窒化膜が用いられていて
もよい。
本発明によれば、イオン注入工程に先立って被着せしめ
たＣＶＤシリコン窒化膜はスペーサの形成および除去を
他の素子絶縁膜を傷めることなく行なわせ、また、不純
物押込み工程で生じ易いポリサイドまたはシリサイド、
ゲート電極の酸化による不良発生を有効に防止し得る。
たＣＶＤシリコン窒化膜はスペーサの形成および除去を
他の素子絶縁膜を傷めることなく行なわせ、また、不純
物押込み工程で生じ易いポリサイドまたはシリサイド、
ゲート電極の酸化による不良発生を有効に防止し得る。
以下図面を参照して本発明を詳細に説明する。
第１図(a)〜(c)は本発明の一実施例を示すソース，ドレ
イン領域の形成工程図である。本実施例によれば、ＬＤ
Ｄ構造のＭＩＳ型電界効果トランジスタのソース，ドレ
イン領域はつぎの数工程で形成される。すなわち、半導
体基板１にはウエル領域２，素子分離領域３，ゲート絶
縁膜４に等しい膜厚のシリコン酸化膜１２および多結晶
シリコン・ゲート電極５が、第１図(a)に示すように公
知の技術によりそれぞれ形成され、ついでこの基板全面
にＣＶＤシリコン窒化膜１３が１００〜４００Åの膜厚
で成長された後、濃度１×1013〜１×1014cm-2の低濃度
不純物が矢印の如くイオン注入されて低濃度のソースお
よびドレイン拡散層６および７がそれぞれ形成される。
すなわち、本発明によれば、半導体不純物は従来のよう
にシリコン酸化膜１２を直接にではなくこの上面を被覆
するＣＶＤシリコン窒化膜１３との複合膜を介してそれ
ぞれイオン注入される。〔第１図(a)参照〕。ついで多
結晶シリコン・ゲート電極５の両側面にはスペーサ１０
および１１が第１図(b)に示すようにＣＶＤシリコン窒
化膜１３を残したままの状態でそれぞれ形成され、これ
をマスクとする高濃度不純物（１×1015〜１×1016c
m-2）のイオン注入によって高濃度のソースおよびドレ
イン拡散層８および９がそれぞれ形成される。これらス
ペーサ１０および１１を形成するには、まず膜厚3000〜
7000Åのリン硅酸ガラス（ＰＳＧ）膜またはシリコン酸
化膜（SiO2）をＣＶＤシリコン窒化膜１３上にＣＶＤ成
長させ、ついでエッチング工程を経て多結晶シリコン・
ゲート電極５の両側面に2000〜4000Åの幅長で残せばよ
い。このように高濃度のソースおよびドレイン拡散層８
および９はＣＶＤシリコン窒化膜１３上に形成されたス
ペーサ１０および１１をマスクとするイオン注入法によ
ってそれぞれ形成される。この際、半導体不純物は低濃
度拡散層の場合と同じようにシリコン酸化膜を直接介す
るのではなく、この上面を被覆するＣＶＤシリコン窒化
膜１３との複合膜を介してそれぞれイオン注入される。
イン領域の形成工程図である。本実施例によれば、ＬＤ
Ｄ構造のＭＩＳ型電界効果トランジスタのソース，ドレ
イン領域はつぎの数工程で形成される。すなわち、半導
体基板１にはウエル領域２，素子分離領域３，ゲート絶
縁膜４に等しい膜厚のシリコン酸化膜１２および多結晶
シリコン・ゲート電極５が、第１図(a)に示すように公
知の技術によりそれぞれ形成され、ついでこの基板全面
にＣＶＤシリコン窒化膜１３が１００〜４００Åの膜厚
で成長された後、濃度１×1013〜１×1014cm-2の低濃度
不純物が矢印の如くイオン注入されて低濃度のソースお
よびドレイン拡散層６および７がそれぞれ形成される。
すなわち、本発明によれば、半導体不純物は従来のよう
にシリコン酸化膜１２を直接にではなくこの上面を被覆
するＣＶＤシリコン窒化膜１３との複合膜を介してそれ
ぞれイオン注入される。〔第１図(a)参照〕。ついで多
結晶シリコン・ゲート電極５の両側面にはスペーサ１０
および１１が第１図(b)に示すようにＣＶＤシリコン窒
化膜１３を残したままの状態でそれぞれ形成され、これ
をマスクとする高濃度不純物（１×1015〜１×1016c
m-2）のイオン注入によって高濃度のソースおよびドレ
イン拡散層８および９がそれぞれ形成される。これらス
ペーサ１０および１１を形成するには、まず膜厚3000〜
7000Åのリン硅酸ガラス（ＰＳＧ）膜またはシリコン酸
化膜（SiO2）をＣＶＤシリコン窒化膜１３上にＣＶＤ成
長させ、ついでエッチング工程を経て多結晶シリコン・
ゲート電極５の両側面に2000〜4000Åの幅長で残せばよ
い。このように高濃度のソースおよびドレイン拡散層８
および９はＣＶＤシリコン窒化膜１３上に形成されたス
ペーサ１０および１１をマスクとするイオン注入法によ
ってそれぞれ形成される。この際、半導体不純物は低濃
度拡散層の場合と同じようにシリコン酸化膜を直接介す
るのではなく、この上面を被覆するＣＶＤシリコン窒化
膜１３との複合膜を介してそれぞれイオン注入される。
ここで、スペーサ１０，１１およびＣＶＤシリコン窒化
膜１３をそれぞれ除去すれば第１図(c)に示す如きソー
ス，ドレイン領域を備える半導体装置を得る。この際、
スペーサ１０，１１とＣＶＤシリコン窒化膜１３をそれ
ぞれ個別に除去してもよいし、或いはリフト・リーフ法
を用いて同時に除去してもよい。
膜１３をそれぞれ除去すれば第１図(c)に示す如きソー
ス，ドレイン領域を備える半導体装置を得る。この際、
スペーサ１０，１１とＣＶＤシリコン窒化膜１３をそれ
ぞれ個別に除去してもよいし、或いはリフト・リーフ法
を用いて同時に除去してもよい。
本発明によれば、基板全面に成長されたＣＶＤシリコン
窒化膜１３はスペーサ１０および１１を形成する際生じ
る素子分離領域３その他の素子絶縁膜の膜減りを防止
し、また、基板表面をイオン注入に伴なう損傷から保護
するよう機能する。更にスペーサ１０，１１を他の膜を
全く傷めることなく除去し得るのでスペーサ内にトラッ
プされた不純物によるしきい値電圧（Ｖｔｈ）の変動の
問題は完全に解決される。以上はゲート絶縁膜４がシリ
コン酸化膜の場合を説明したがシリコン窒化膜に代えて
実施することも容易である。
窒化膜１３はスペーサ１０および１１を形成する際生じ
る素子分離領域３その他の素子絶縁膜の膜減りを防止
し、また、基板表面をイオン注入に伴なう損傷から保護
するよう機能する。更にスペーサ１０，１１を他の膜を
全く傷めることなく除去し得るのでスペーサ内にトラッ
プされた不純物によるしきい値電圧（Ｖｔｈ）の変動の
問題は完全に解決される。以上はゲート絶縁膜４がシリ
コン酸化膜の場合を説明したがシリコン窒化膜に代えて
実施することも容易である。
第２図(a)および(b)は本発明の他の実施例を示すソー
ス，ドレイン領域の形成工程図である。本実施例によれ
ば、ゲート電極は高融点金属のポリサイドで形成され
る。すなわち、ゲート電極１４は多結晶シリコンと高融
点金属からなるポリサイド層からなる。ここで、第２図
(a)，(b)は第１図(a)，(b)に対応する工程でそれぞれ共
通符号が付されている。本実施例によれば、酸化され易
いポリサイド・ゲート電極１４は不純物の押込み工程が
行なわれている間その全面をＣＶＤシリコン窒化膜１３
で保護されているので、従来のように不活性雰囲気を準
備せずとも酸化によるゲート電極不良を発生することが
ない。従って、すでに述べた３つの効果と相俟って生産
歩溜りを顕著に向上せしめ得る。以上はゲート電極がシ
リサイドから成る場合でも全く同等の効果を奏し得る。
ス，ドレイン領域の形成工程図である。本実施例によれ
ば、ゲート電極は高融点金属のポリサイドで形成され
る。すなわち、ゲート電極１４は多結晶シリコンと高融
点金属からなるポリサイド層からなる。ここで、第２図
(a)，(b)は第１図(a)，(b)に対応する工程でそれぞれ共
通符号が付されている。本実施例によれば、酸化され易
いポリサイド・ゲート電極１４は不純物の押込み工程が
行なわれている間その全面をＣＶＤシリコン窒化膜１３
で保護されているので、従来のように不活性雰囲気を準
備せずとも酸化によるゲート電極不良を発生することが
ない。従って、すでに述べた３つの効果と相俟って生産
歩溜りを顕著に向上せしめ得る。以上はゲート電極がシ
リサイドから成る場合でも全く同等の効果を奏し得る。
以上詳細に説明したように、本発明によれば、素子分離
領域その他の素子絶縁膜に何等の影響を与えることなく
スペーサの形成および除去をそれぞれ必要な時期に行な
い得るので、これら素子絶縁膜の耐圧その他の特性劣化
およびゲートしきい値電圧変動を生じることなくソー
ス，ドレイン領域の各低濃度拡散層および高濃度拡散層
をそれぞれ容易に形成し得る。また、ゲート電極が高融
点金属のポリサイドまたはシリサイドから成る場合であ
ってもゲート電極の酸化による不良を確実に防止しつつ
ソース，ドレイン領域の形成を行ない得るのでＣＶＤ法
によるシリコン窒化膜の低温成長効果と相俟って生産歩
溜りを格段に向上することができる。すなわち、ＬＤＤ
構造のＭＩＳ型電界効果トランジスタの信頼性および生
産歩溜りの向上に顕著なる効果をあげることができる。
領域その他の素子絶縁膜に何等の影響を与えることなく
スペーサの形成および除去をそれぞれ必要な時期に行な
い得るので、これら素子絶縁膜の耐圧その他の特性劣化
およびゲートしきい値電圧変動を生じることなくソー
ス，ドレイン領域の各低濃度拡散層および高濃度拡散層
をそれぞれ容易に形成し得る。また、ゲート電極が高融
点金属のポリサイドまたはシリサイドから成る場合であ
ってもゲート電極の酸化による不良を確実に防止しつつ
ソース，ドレイン領域の形成を行ない得るのでＣＶＤ法
によるシリコン窒化膜の低温成長効果と相俟って生産歩
溜りを格段に向上することができる。すなわち、ＬＤＤ
構造のＭＩＳ型電界効果トランジスタの信頼性および生
産歩溜りの向上に顕著なる効果をあげることができる。
第１図(a)〜(c)は本発明の一実施例を示すソース，ドレ
イン領域の形成工程図、第２図(a)および(b)は本発明の
他の実施例を示すソース，ドレイン領域の形成工程図、
第３図(a)および(b)は従来のＭＩＳ型電界効果トランジ
スタにおけるソース，ドレイン領域の形成方法を示す部
分工程図である。 １……半導体基板、２……ウエル領域、３……素子分離
領域、４……ゲート絶縁膜、５……多結晶シリコン・ゲ
ート電極、６……低濃度ソース拡散層、７……低濃度ド
レイン拡散層、８……高濃度ソース拡散層、９……高濃
度ドレイン拡散層、１０，１１……スペーサ、１２……
シリコン酸化膜、１３……ＣＶＤシリコン窒化膜、１４
……高融点金属ポリサイド・ゲート電極。
イン領域の形成工程図、第２図(a)および(b)は本発明の
他の実施例を示すソース，ドレイン領域の形成工程図、
第３図(a)および(b)は従来のＭＩＳ型電界効果トランジ
スタにおけるソース，ドレイン領域の形成方法を示す部
分工程図である。 １……半導体基板、２……ウエル領域、３……素子分離
領域、４……ゲート絶縁膜、５……多結晶シリコン・ゲ
ート電極、６……低濃度ソース拡散層、７……低濃度ド
レイン拡散層、８……高濃度ソース拡散層、９……高濃
度ドレイン拡散層、１０，１１……スペーサ、１２……
シリコン酸化膜、１３……ＣＶＤシリコン窒化膜、１４
……高融点金属ポリサイド・ゲート電極。
Claims (3)
- 【請求項１】半導体基板上に素子分離領域を形成するパ
ターニング工程と、前記素子分離領域に取囲まれる島状
の基板領域内にゲート絶縁膜およびシリコン酸化膜をそ
れぞれ形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記素子分離領域、シリコン酸化
膜およびゲート電極を含む基板全面にＣＶＤシリコン窒
化膜を成長せしめる工程と、前記シリコン酸化膜とＣＶ
Ｄシリコン窒化膜との複合膜を介し低濃度不純物を基板
内にイオン注入する低濃度のソースおよびドレイン拡散
層の各形成工程と、前記ＣＶＤシリコン窒化膜で被覆さ
れる前記ゲート電極の両側面にリンケイ酸ガラスまたは
シリコン酸化層からなるスペーサをそれぞれ形成する工
程と、前記スペーサをマスクとしかつ前記シリコン酸化
膜とＣＶＤシリコン窒化膜との前記複合膜を介し高濃度
不純物を基板内にイオン注入する高濃度のソースおよび
ドレイン拡散層の各形成工程と、前記スペーサおよびＣ
ＶＤシリコン窒化膜を基板およびゲート電極上より全て
除去するエッチング工程とを含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】前記ゲート電極が高融点金属のポリサイド
またはシリサイドからなることを特徴とする特許請求の
範囲第(１)項記載の半導体集積回路装置の製造方法。 - 【請求項３】前記ゲート絶縁膜がシリコン窒化膜からな
ることを特徴とする特許請求の範囲第(１)項記載の半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221303A JPH067557B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221303A JPH067557B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376377A JPS6376377A (ja) | 1988-04-06 |
| JPH067557B2 true JPH067557B2 (ja) | 1994-01-26 |
Family
ID=16764678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221303A Expired - Fee Related JPH067557B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067557B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632159B2 (ja) * | 1987-06-16 | 1997-07-23 | セイコー電子工業株式会社 | 半導体装置の製造方法 |
| JP2502695B2 (ja) * | 1988-07-26 | 1996-05-29 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| JP5239117B2 (ja) * | 2005-10-04 | 2013-07-17 | 株式会社Ｓｕｍｃｏ | Ｓｏｉ基板の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182568A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-18 JP JP61221303A patent/JPH067557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376377A (ja) | 1988-04-06 |
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