JP2502695B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2502695B2 JP2502695B2 JP63185968A JP18596888A JP2502695B2 JP 2502695 B2 JP2502695 B2 JP 2502695B2 JP 63185968 A JP63185968 A JP 63185968A JP 18596888 A JP18596888 A JP 18596888A JP 2502695 B2 JP2502695 B2 JP 2502695B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は超高密度LISにおいて、MOSトランジスタなど
の半導体装置の製造方法に関する。
の半導体装置の製造方法に関する。
従来の技術 従来の半導体装置の製造方法としては、例えば、特開
昭60-198076号公報に示されている。第５図は従来の半
導体装置の製造方法の工程図を示すものである。（ａ）
はSi基板上に形成されたSiO2膜13をマスクとして溝を形
成、イオン注入によりn+領域2,p+領域10を形成した後Si
O2膜６を堆積している。（ｂ）は垂直方向に強い異方性
のあるエッチング法によりSiO2膜６をエッチングし、前
記溝側面部にのみSiO2膜６を残留させ、これをマスクと
してSi基板１をエッチングし、深い溝を形成後、イオン
ビーム８によりn+領域11,p+領域12を形成している。こ
の工程図右側に示すＡの部分は残留させたSiO2膜６に覆
われているためイオンビーム８による影響を受けない構
造になっている。
昭60-198076号公報に示されている。第５図は従来の半
導体装置の製造方法の工程図を示すものである。（ａ）
はSi基板上に形成されたSiO2膜13をマスクとして溝を形
成、イオン注入によりn+領域2,p+領域10を形成した後Si
O2膜６を堆積している。（ｂ）は垂直方向に強い異方性
のあるエッチング法によりSiO2膜６をエッチングし、前
記溝側面部にのみSiO2膜６を残留させ、これをマスクと
してSi基板１をエッチングし、深い溝を形成後、イオン
ビーム８によりn+領域11,p+領域12を形成している。こ
の工程図右側に示すＡの部分は残留させたSiO2膜６に覆
われているためイオンビーム８による影響を受けない構
造になっている。
発明が解決しようとする課題 しかしながら、上記のような構成では、残留堆積膜が
SiO2膜６のみを使用する場合には、イオン注入に対して
十分な透過阻止ができず、また残留堆積膜としてイオン
透過阻止能の大きいSi3N4膜のみを使用する場合にはス
トレスが大きくなり半導体装置全体に悪影響を及ぼし、
またSi表面の電気的安定性のためにも熱酸化膜の方が良
好であるという課題を有していた。
SiO2膜６のみを使用する場合には、イオン注入に対して
十分な透過阻止ができず、また残留堆積膜としてイオン
透過阻止能の大きいSi3N4膜のみを使用する場合にはス
トレスが大きくなり半導体装置全体に悪影響を及ぼし、
またSi表面の電気的安定性のためにも熱酸化膜の方が良
好であるという課題を有していた。
また、前記側面が基板と垂直な方向に対し僅かに角度
を有している場合には残留堆積膜厚が十分に得られない
という課題も有していた。
を有している場合には残留堆積膜厚が十分に得られない
という課題も有していた。
本発明は前記側面に、イオン透過阻止能が大きくスト
レスの小さい電気的に安定な残留堆積膜を有する半導体
装置の製造方法、基板と垂直な方向に対し僅かに角度を
有している側面にも前記残留堆積膜が制御良く形成可能
な製造方法を提供することを目的とする。
レスの小さい電気的に安定な残留堆積膜を有する半導体
装置の製造方法、基板と垂直な方向に対し僅かに角度を
有している側面にも前記残留堆積膜が制御良く形成可能
な製造方法を提供することを目的とする。
課題を解決するための手段 本発明は、半導体基板上の凹部又は凸部を有する領域
上に複数種類のカバレッジが優れた絶縁膜を多層構造が
構成されるように堆積する工程と、垂直方向に強い異方
性のあるエッチング法により同一のエッチングガスを使
用して前記多層構造膜を同時にエッチングし、前記凹部
又は凸部側面領域のみに前記多層構造膜を残留させる工
程とを備えたものである。
上に複数種類のカバレッジが優れた絶縁膜を多層構造が
構成されるように堆積する工程と、垂直方向に強い異方
性のあるエッチング法により同一のエッチングガスを使
用して前記多層構造膜を同時にエッチングし、前記凹部
又は凸部側面領域のみに前記多層構造膜を残留させる工
程とを備えたものである。
作用 この構成によると２種類以上のカバレッジが優れた膜
をSiO2膜とSi3N4膜とに限って考えれば、全堆積膜厚に
比べSi3N4膜をストレスが大きくならない程度に薄く使
用でき、大きいイオン透過阻止能が得られる。
をSiO2膜とSi3N4膜とに限って考えれば、全堆積膜厚に
比べSi3N4膜をストレスが大きくならない程度に薄く使
用でき、大きいイオン透過阻止能が得られる。
また、前記凹部又は凸部の側面が基板と垂直な方向に
対し僅かに角度を有している場合に、前記凹部又は凸部
領域上にSiO2膜を堆積し、さらにその上にSi3N4膜を堆
積して２層構造を形成し、垂直方向に強い異方性のある
エッチング法により前記２層構造堆積膜をエッチングす
るとSi3N4膜はSiO2膜に比べエッチング速度が非常に遅
いため前記側面には少なくとも最初に堆積したSiO2膜よ
りも厚い膜を残留させることができる。さらに、Si3N4
膜とSiO2膜とは異なったエッチングガスを使用すること
が可能になり、互いにマスクと見なして制御性良く前記
側面に膜を残留させることが可能である。
対し僅かに角度を有している場合に、前記凹部又は凸部
領域上にSiO2膜を堆積し、さらにその上にSi3N4膜を堆
積して２層構造を形成し、垂直方向に強い異方性のある
エッチング法により前記２層構造堆積膜をエッチングす
るとSi3N4膜はSiO2膜に比べエッチング速度が非常に遅
いため前記側面には少なくとも最初に堆積したSiO2膜よ
りも厚い膜を残留させることができる。さらに、Si3N4
膜とSiO2膜とは異なったエッチングガスを使用すること
が可能になり、互いにマスクと見なして制御性良く前記
側面に膜を残留させることが可能である。
実施例 第１図は本発明の第１の実施例における半導体装置及
びその製造方法に示すものである。第１図（ａ）及び
（ｂ）は本発明の工程図を示す。工程（ａ）において
は、ゲート酸化膜３上にポリシリコンゲート７が形成さ
れイオン注入により、ソース，ドレインの一部となるn-
領域を形成した後、下地酸化によりSiO2膜４をCVD法に
よりSi3N4膜5,SiO2膜６を堆積する。工程（ｂ）におい
ては、前記SiO2膜４及び６とSi3N4膜５により構成され
る層構造堆積膜を垂直方向に強い異方性のあるエッチン
グ法により前記堆積膜をエッチングを行なうことによ
り、ポリシリコンゲート７の側面にのみ堆積膜4,5,6を
残留させ、斜めイオン注入よりn+領域９を形成しこれを
ソース領域及びドレイン領域とする。
びその製造方法に示すものである。第１図（ａ）及び
（ｂ）は本発明の工程図を示す。工程（ａ）において
は、ゲート酸化膜３上にポリシリコンゲート７が形成さ
れイオン注入により、ソース，ドレインの一部となるn-
領域を形成した後、下地酸化によりSiO2膜４をCVD法に
よりSi3N4膜5,SiO2膜６を堆積する。工程（ｂ）におい
ては、前記SiO2膜４及び６とSi3N4膜５により構成され
る層構造堆積膜を垂直方向に強い異方性のあるエッチン
グ法により前記堆積膜をエッチングを行なうことによ
り、ポリシリコンゲート７の側面にのみ堆積膜4,5,6を
残留させ、斜めイオン注入よりn+領域９を形成しこれを
ソース領域及びドレイン領域とする。
本実施例によれば、イオンビーム８を注入する際のエ
ネルギー及びドーズ量などを従来より大きくしてもn-領
域２に与える影響を小さく抑えられ、また前記残留３層
構造膜はSiO2膜のみによるものより大きい誘電率が得ら
れ、LDDの浅い接合に効果がある。
ネルギー及びドーズ量などを従来より大きくしてもn-領
域２に与える影響を小さく抑えられ、また前記残留３層
構造膜はSiO2膜のみによるものより大きい誘電率が得ら
れ、LDDの浅い接合に効果がある。
第２図は本発明の第２の実施例における半導体装置及
び、その製造方法を示すものである。第２図（ａ）及び
（ｂ）は本発明の工程図を示す。工程（ａ）においては
ｐ型Si基板１にレジストマスク用SiO2膜13を形成しエッ
チングによりｐ型Si基板１に溝を形成、この溝に壁も含
めて一部ではｎ型の一部ではｐ型のイオンビームを注入
し、n+領域14及びp+領域10を形成し、下地酸化によりSi
O2膜４をCVD法によりSi3N4膜5,SiO2膜６を堆積する。工
程（ｂ）においては前記SiO2膜４及び６とSi3N4膜５に
より構成される３層構造堆積膜を垂直方向に強い異方性
のあるエッチング法によりエッチングを行ない溝側面の
みに堆積膜4,5,6を残留させ、これをマスクとしてエッ
チングを行ない、さらに深い溝を形成し、斜めイオン注
入によりn+領域11,p+領域12を形成する。
び、その製造方法を示すものである。第２図（ａ）及び
（ｂ）は本発明の工程図を示す。工程（ａ）においては
ｐ型Si基板１にレジストマスク用SiO2膜13を形成しエッ
チングによりｐ型Si基板１に溝を形成、この溝に壁も含
めて一部ではｎ型の一部ではｐ型のイオンビームを注入
し、n+領域14及びp+領域10を形成し、下地酸化によりSi
O2膜４をCVD法によりSi3N4膜5,SiO2膜６を堆積する。工
程（ｂ）においては前記SiO2膜４及び６とSi3N4膜５に
より構成される３層構造堆積膜を垂直方向に強い異方性
のあるエッチング法によりエッチングを行ない溝側面の
みに堆積膜4,5,6を残留させ、これをマスクとしてエッ
チングを行ない、さらに深い溝を形成し、斜めイオン注
入によりn+領域11,p+領域12を形成する。
本実施例によれば、n+領域11,p+領域12を形成するた
めのイオンビーム８のエネルギー及びドーズ量などを従
来より大きくしてもn+領域14,p+領域10などに与える影
響を小さく抑えられる。
めのイオンビーム８のエネルギー及びドーズ量などを従
来より大きくしてもn+領域14,p+領域10などに与える影
響を小さく抑えられる。
第３図は本発明の第３の実施例における半導体装置及
び、その製造方法を示すものである。第３図（ａ），
（ｂ），（ｃ）は本発明の工程図を示す。工程（ａ）に
おいては側面が基板に垂直な方向に対し僅かに角度を有
するポリシリコンゲート15をゲート酸化膜３上に形成し
た後、イオン注入によりn-領域２を形成し、CVD法によ
りSiO2膜6,Si3N4膜５を２層構造をもつように堆積す
る。工程（ｂ）においては前記Si3N4膜５を垂直方向に
強い異方性のあるエッチング法によりエッチングを行な
い前記側面領域にSi3N4膜５を残留させる。工程（ｃ）
においては前記残留Si3N4膜をマスクとして前記SiO2膜
６を垂直方向に強い異方性のあるエッチング法によりエ
ッチングを行ない前記ポリシリコンゲート15の側面に残
留させ、SiO2膜６とSi3N4膜５の２層構造よりなるサイ
ドウォールを形成する。その後イオンビーム８によりソ
ース・ドレイン領域としてn+領域９を形成する。
び、その製造方法を示すものである。第３図（ａ），
（ｂ），（ｃ）は本発明の工程図を示す。工程（ａ）に
おいては側面が基板に垂直な方向に対し僅かに角度を有
するポリシリコンゲート15をゲート酸化膜３上に形成し
た後、イオン注入によりn-領域２を形成し、CVD法によ
りSiO2膜6,Si3N4膜５を２層構造をもつように堆積す
る。工程（ｂ）においては前記Si3N4膜５を垂直方向に
強い異方性のあるエッチング法によりエッチングを行な
い前記側面領域にSi3N4膜５を残留させる。工程（ｃ）
においては前記残留Si3N4膜をマスクとして前記SiO2膜
６を垂直方向に強い異方性のあるエッチング法によりエ
ッチングを行ない前記ポリシリコンゲート15の側面に残
留させ、SiO2膜６とSi3N4膜５の２層構造よりなるサイ
ドウォールを形成する。その後イオンビーム８によりソ
ース・ドレイン領域としてn+領域９を形成する。
本実施例によれば、半導体基板に垂直な方向に対して
角度を有する場合にも制御性良く、厚いサイドウォール
を形成できる。
角度を有する場合にも制御性良く、厚いサイドウォール
を形成できる。
なお、本実施例ではSi3N4膜５とSiO2膜６のエッチン
グを別々に分けて行なったが、同一のエッチングガスを
使用してSi3N4膜5,SiO2膜６を同時にエッチングを行な
っても、Si3N4膜５はSiO2膜６に比べエッチング速度が
非常に遅いため、同様に制御性良くサイドウォールが形
成される。この場合は工程数が少なくてすむ効果があ
る。
グを別々に分けて行なったが、同一のエッチングガスを
使用してSi3N4膜5,SiO2膜６を同時にエッチングを行な
っても、Si3N4膜５はSiO2膜６に比べエッチング速度が
非常に遅いため、同様に制御性良くサイドウォールが形
成される。この場合は工程数が少なくてすむ効果があ
る。
発明の効果 以上の説明のように本発明の製造方法によって形成さ
れた半導体装置はMOSトランジスタ形成のために半導体
基板上に選択的に形成された凹部又は凸部領域の側面に
のみ２種類以上の絶縁膜により多層構造膜を形成したも
のであるため、ストレスを大きくせずに電気的安定性を
保ったまま、大きいイオン透過阻止能及び誘電率を得る
ことができ、イオン注入のエネルギー及びドーズ量を大
きくすることが可能になり、ソース・ドレイン領域形成
などに大きい効果がある。
れた半導体装置はMOSトランジスタ形成のために半導体
基板上に選択的に形成された凹部又は凸部領域の側面に
のみ２種類以上の絶縁膜により多層構造膜を形成したも
のであるため、ストレスを大きくせずに電気的安定性を
保ったまま、大きいイオン透過阻止能及び誘電率を得る
ことができ、イオン注入のエネルギー及びドーズ量を大
きくすることが可能になり、ソース・ドレイン領域形成
などに大きい効果がある。
また、前記側面のほとんどは、半導体基板に垂直な方
向に対し僅かに角度を有しているため、多層構造の各層
に対し異なるエッチングガスを使用し順次エッチングを
行なうか、又は各層にエッチング速度が相異なる絶縁膜
を使用し、同時にエッチングを行なうことにより、この
ような側面に対しても制御性良く厚く堆積膜を残留させ
ることが可能である。
向に対し僅かに角度を有しているため、多層構造の各層
に対し異なるエッチングガスを使用し順次エッチングを
行なうか、又は各層にエッチング速度が相異なる絶縁膜
を使用し、同時にエッチングを行なうことにより、この
ような側面に対しても制御性良く厚く堆積膜を残留させ
ることが可能である。
なお第４図は、Si基板表面にSiO2膜とSi3N4膜の２層
構造を形成した半導体装置にAs+ビームを注入したプロ
セスシミュレーションによる結果を示す。これによれ
ば、大きい阻止能が得られることが示される。
構造を形成した半導体装置にAs+ビームを注入したプロ
セスシミュレーションによる結果を示す。これによれ
ば、大きい阻止能が得られることが示される。
第１図は本発明における具体的な一実施例の半導体装置
及びその一部製造工程断面図、第２図は本発明の他の実
施例の半導体装置及びその一部製造工程断面図、第３図
は本発明のもう一つの実施例の半導体装置及びその一部
製造工程図、第４図はイオン透過阻止能に関するプロセ
スシミュレーションの結果であり、半導体装置にAs+ビ
ームを注入した時のAs濃度特性曲線図、第５図は従来の
半導体装置及びその工程断面図である。 １……Si基板、４……SiO2膜、５……Si3N4膜、６……S
iO2膜。
及びその一部製造工程断面図、第２図は本発明の他の実
施例の半導体装置及びその一部製造工程断面図、第３図
は本発明のもう一つの実施例の半導体装置及びその一部
製造工程図、第４図はイオン透過阻止能に関するプロセ
スシミュレーションの結果であり、半導体装置にAs+ビ
ームを注入した時のAs濃度特性曲線図、第５図は従来の
半導体装置及びその工程断面図である。 １……Si基板、４……SiO2膜、５……Si3N4膜、６……S
iO2膜。
Claims (2)
- 【請求項１】半導体基板上の凹部又は凸部を有する領域
上に複数種類のカバレッジが優れた絶縁膜を多層構造が
構成されるように堆積する工程と、 垂直方向に強い異方性のあるエッチング法により同一の
エッチングガスを使用して前記多層構造膜を同時にエッ
チングし、前記凹部又は凸部側面領域のみに前記多層構
造膜を残留させる工程とを 備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】前記凸部は半導体基板に垂直な方向に対し
て順テーパーを有することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185968A JP2502695B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185968A JP2502695B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235740A JPH0235740A (ja) | 1990-02-06 |
| JP2502695B2 true JP2502695B2 (ja) | 1996-05-29 |
Family
ID=16180027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185968A Expired - Lifetime JP2502695B2 (ja) | 1988-07-26 | 1988-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502695B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US5132757A (en) * | 1990-11-16 | 1992-07-21 | Unisys Corporation | LDD field effect transistor having a large reproducible saturation current |
| US8986544B2 (en) | 2009-10-21 | 2015-03-24 | Marmon Water (Singapore) Pte. Ltd. | Vented filter cartridge for water treatment device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738443B2 (ja) * | 1985-11-14 | 1995-04-26 | 富士通株式会社 | 半導体装置 |
| JPS62173763A (ja) * | 1986-01-27 | 1987-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH067557B2 (ja) * | 1986-09-18 | 1994-01-26 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
-
1988
- 1988-07-26 JP JP63185968A patent/JP2502695B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235740A (ja) | 1990-02-06 |
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