KR100195846B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100195846B1
KR100195846B1 KR1019950016998A KR19950016998A KR100195846B1 KR 100195846 B1 KR100195846 B1 KR 100195846B1 KR 1019950016998 A KR1019950016998 A KR 1019950016998A KR 19950016998 A KR19950016998 A KR 19950016998A KR 100195846 B1 KR100195846 B1 KR 100195846B1
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silicon
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마사유끼 하마다
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

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Abstract

본 발명은 디바이스가 제조되는 각각의 인접 영역들(Y)(111,211)울 물리적으로 그리고 전기적으로 분리시키는 영역(X)(110,210)내에 실리콘 산화물 층(A)(108,208)을 형성하는 단계을 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다. 이 방법은반도체 기관(101,201)의 표면에 있는 채널(107,207)을 영역(X)(110,210)의 중앙 내에서 만 형성하는 단계에 의해 특징지어 진다. 이 방법은 매우 작은 단계를 부가함으로써 치수 변화 및 응력 발생을 억제하고 또한 역협체널 효과가 초래되는 것을 어렵게 한다.

Description

반도체 장치제조 방법
제1a도 및 제1b도는 반도체 장치를 제조하는 종래 기술의 연속적인 단계를 도시하는 반도체 장치의 단면도.
제2a,2b,2c 및 2d도는 반도체 장치를 제조하는 다른 종래 기술의 연속적인 단계를 도시하는 반도체 장치의 단면도.
제3a,3b,3c, 및 3c도는 반도체 장치를 제조하는 또다른 종래 기술의 연속적인 단계를 도시하는 반도체 장치의 단면도.
제4a,4b,4c,4c 및 4c도는 본 발명의 제1 실시예에 따라서 반도체 장치를 제조하는 방법의 연속적인 단계를 도시하는 반도체 장치의 단면도.
제5a,5b,5c,5c 및 5e도는 본 발명의 제2실시예에 따라서 반도체 장치를 제조하는 방법의 연속적인 단계를 도시하는 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기관 102 : 실리콘 산화물층
103 : 실리콘 질화물 층 104 : 포토레지스트
[발명의 배경]
[발명의 분야]
본 발명은 반도체 장치 제조 방법에 관한 것이며, 특히 국부 산화(local oxidation)를 이용하여 디바이스가 제조되는 영역들을 물리적으로 그리고 전기적으로 서로 분리 시키는 방법에 관한 것이다.
국부 산화를 이용하여 디바이스가 제조되는 영역들을 물리적으로 분리시키는 반도체 제조 공정 동안 치수 변화(dimensional shift)를 방지하고 응력(stress)을 감소시키기 위한 여러 가지 방법들이 제안되어 왔다. 이하에 종래 제안되었던 여러 가지 방법들 중 몇 가지가 서술될 것이다.
심사받지 않은 일본 특허 공개 공보 제2-119137호는 MOS트랜지스터를 제조하는 방법을 제안하고 있다. 이 방법에서, 제1a도에 도시된 바와같이, 실리콘 산화물층(302)이 실리콘 기판(301)상에 퇴적되고 나서 실리콘 질화물층(303)이 실리콘 산화물층(302)상에 퇴적되고 또한 포토레지스트 마스크(304)가 실리콘 질화물층(303)상에 퇴적된다. 그리고 나서 실리콘 산화물층(302)과 더불어 질화물층(303)은 비등방성 애칭에 의해 선택적으로 제거됨과 동시에 채널들(305)이 형성된다. 그리고나서, 채널(305)들에 대한 이은 주입이 실행되므로써 채널 스토퍼층 (channel stopper layers)(30 6)을 형성한다.
그리고나서, 제1b도에 도시한 바와 같이, 마스크로서 작용하는 실리콘 질화물층(303)에 대해 선택적으로 산화가 실행되기 상기 채널(305)내에 산화물층(307)을 형성시켜 디바이스가 제조되는 영역들(320)을 서로 물리적으로 그리고 전기적으로 분리시킨다. 그리고나서, 실리콘 산화물층(302) 및 실리콘 질화물층(303) 둘다 제거된다. 마침내, 산화물층들(307) 및 노출된 실리콘 기판(301)은 게이트 산화물층(308)으로 커버된 다음, 상기 게이트 산화물층은 게이트 상호 접속부(309)로 커버된다, 이에 따라서, MOS트랜지스터가 완성된다.
심사받지 않은 일본 공개 공보 제63-217640호는 또한 반도체 제조 방법을 제안하고 있다.이 방법에서, 제2a도에서 도시된 바와같이 실리콘 산화물층(402),폴리실리콘층(403) 및 실리콘 질화물층(404)이 순서대로 실리콘 기판(401)상에 연속적으로 퇴적된다, 그리고나서, 실리콘 질화물층(404), 폴리실리콘층(403) 및 실리콘 질화물층은 에칭에 의해 선택적으로 제거되므로써, 이들 층들(404,403 및 402)은 디바이스가 제조되는 영역들(411)을 물리적으로 그리고 전기적으로 서로 분리시키는 영역들(410)에 존재하지 않게 된다. 그리고나서, 노출된 실리콘 기판(401)이 산화되므로써 상기 영역들(410)내에 얇은 실리콘 산화물층들(405)이 존재하게 된다,
그리고 나서, 실리콘 질화물층 (406)은 상기 영역들(410)내의 얇은 실리콘 산화물층들(405)상에 퇴적된다. 그리고나서, 제2b도에 도시된 바와같이, 실리콘 질화물층(406)은 에칭 된어 상기 실리콘 질화물층(406)이 퇴적된 층들 (402,403 및 404)의 측벽들을 따라서만 남아있게 된다. 결과적으로, 폴리실리콘층(403)전체는 실리콘 산화물층(404 및 406)로 커버된다, 그리고나서, 폴리실리콘층이 존재하지 않는 영역들은 제2c도에 도시된 바와같이 마스크로서 작용하는 실리콘 질화물층들(404 및 406)로 커버되는 폴리실리콘층(403)으로 산화된다. 따라서 제2d도에 도시된 바와같이 ,디바이스가 제조되는 활성 영역들(408)을 물리적으로 그리고 전기적으로 분리시키는 영역들로서 작용하는 산화물층들(407)이 형성된다.
심사 받지 않은 일본 특허 공개 공보 제4-58532호는 반도체 장치를 제조하는 또다른 방법을 제안하고 있다. 이 방법에서 제3a도에 도시된 바와같이, 실리콘 산화물층(502) 및 실리콘 질화물층(503) 및 실리콘 산화물층(504)이 순서대로 실리콘 기판(501)상에 연속적으로 퇴적된다. 그리고나서, 실리콘 질화물층(503) 및 실리콘 산화물층(504) 은 디바이스가 제조되는 영역들(521)을 물리적으로 그리고 전지적으로 서로 분리시키는 영역들(520)에서만 에칭되므로써 ,실리콘 산화물층(502)두께 가 감소된다. 그리고나서, 남아있는 실리콘 산화물층(502)은 습식 에칭에 의해 에칭되는데, 이 에칭에 의해 실리콘 질화물층(503)밑에 대략100A 길이를 갖는 공간이 형성된다. 그리고나서,최종적으로 오프셋 포메이션(off -set formation)을 이용하기 위하여 실리콘 질화물층(505)으로 저체가 커버되는데, 이 질화물층 전체는 또한 제3A에 도시된 　와같이, HTO 층(506)으로 커버된다.
그리고나서 ,제3b도에 도시된 바아같이, HTO 층(506) 및 실리콘 질화물층 (505)은 백에칭(back-etched) 되어 퇴적된 층들(502,503 및 504)을 따라서 측벽들(508)을 형성한다, 그리고나서, 노출된 실리콘 기판 (501)으로 이온이 주입되므로써 , 불순물층들(509)을 형성한다. 그리고나서, 실리콘 질화물층(506) 및 실리콘 산화물층(504)로 이루어진 측벽들(508)을 제3c에 도시된 바와같이 제거하고 나서 제3c에 도시된 바와같이 디바이스가 제조되는 영역들(521)을 물리적으로 그리고 전기적으로 서로 분리시키는 산화물층들(510)을 형성한다. 마침내, 제3d도에 도시된 바와같이, 실리콘 질화물층(505), 실리콘 질화물층(503) 및 실리콘 산화물층(502)이 제거된다. 첫번째 언급된 종래의 기술은 LOCOS분리 단계보다 정확하게 한 단계를 더 갖는데. 특히 실리콘 기판을 에칭하는 단계를 갖는다. 그러나, 체널들(305)내의 실리콘 기판(301)의 측벽들(301a)이 또한 산화되기 때문에 선택적인 산화가 치수 변화를 초래한다, 게다가, 영역둘(320)을 서로 분리시키는 산화물층들(307)은 배럴 형상으로 형상되므로써 전계가 채널들(305)의 단부들(ends)(310)에 집중되는데, 그로인해 미세한 트랜지스터 (fine transistor)의 임계 전압이 더욱 낮게 된다. 따라서 첫 번째 언금된 종래 기술은 소위 역협 채널 효과 (reverse narrow chnnel effect)와 같은 문제를 갖는다.
두 번째 언급된 종래 기술에서, 실리콘 질화물층(406) 밑에 실리콘 산화물층(405)을 형성하므로써 응력을 어느 정도 경감시킬 수 잇지만, 실리콘 산화물층(405)단계와 실리콘 질화물층(406) 형성 단계 및 에칭백 실행 단계가 추가로 필요하기 때문에 단계수가 증가된다, 게다가. 산화물층들(407) 형성시 실리콘 산화물층(405)이 어느정도 응력을 경감할 수 있을 지라도, 치수 변화가 실리콘 질화물층(405)에 의해 억제되기 때문에, 응력 경감은 충분치 않게 된다. 게다가, 첫 번째 언급된 종래 기술과 유사하게, 두 번째 언급된 종래 기술 또한 산화물층들(407)배럴 형성되기 때문에 역 협 채널 효과문제를 갖는다.
세 번째 언급된 종래 기술은 공간들(507)을 형성하므로써 어느 정도 응력을 경감시킬 수 있다 그러나, 상기 방법은 공간들(507)을 형성하기 위한 에칭 단계와, 실리콘 질화물층들(505) 및 실리콘 산화물층들(506)을 형성하는 단계들 및 그들을 에칭백하는 단계들과 같은 추가단계들을 필요로한다. 게다다, 이 방법은 실리콘 기판(501)이 에칭되지 않기 때문에 다른 방법들보다도 디바이스가 제조되는 영역들을 물리적으로 분리시키는 능력이 훨씬 작다. 더구나, 실리콘 기판(501)의 표면 스텝이 산화물층들(510)의 형성 후 보다 작게 만들어지도록 될 때 필드 산화물층들(510)의 단부들(510a)은 제3D에 도시된 바와같이 실리콘 기판(501)표면 아래로 가라 앉는다. 첫 번째 및 두 번째 서술된 종래 기술과 유사하게, 세 번째 언급된 종래 기술 또한 역 협 채널 효과의 문제를 갖는다.
따라서, 종래 기술은 응력 경감 문제, 치수 변화, 제조 단계수 증가 및 역 협 채널 효과룰 동시에 해결할수 없다,
본 발명의 목적은 단계 부가수를 아주 작게 하여도 치수 변화 및 응력 발생을 억제하고또한 역 협 채널 효과가 초래되는 것을 어렵게 하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명은 디바이스가 각각 제조되는 인접 영역들(Y)을 물리적으로 그리고 전기적으로 분리시키는 영역(X)내에 실리콘 산화물층(A)을 형성하는 단계를 구비하는 반도체 장치 제조 방법을 제공하는 것인데, 이방법은 반도체 기판 표면에 있는 채널을 단지 상기 영역(X)의 중앙내에만 형성하는 단계에 의해 특징지어 진다.
본 발명은 또한(a)실리콘 산화물층(B)을 반도체 기판상 퇴적시키는 단계와 ,(b)실리콘 질화물층을 실리콘 산화물층상에 퇴적시키는 단계와, (c)디바이스가 각각 제조되는 인접 영역들(Y)을 물리적으로 그리고 전기적으로 분리시키는 영역(X)에 위치되는 실리콘 질화물층을 및 실리콘 산화물층(B)두 부분을 제거하는 단계 및 (d)상기 영역(X)에 걸쳐 실리콘 산화물층(A)을 형성하여 인접 영역들(Y)을 서로 물리적을로 그리고 전기적으로 분리시키는 단계를 구비하는 반도체 장치 제조 방법을 제공하는 것인데, 상기 방법은(e)반도체 기판(101,201)전체에 걸쳐 실리톤 산화물층(c)을 퇴적시키는 단계와, (f)실리콘 산화물층(c)을 에칭백하므로써 측벽들 (106,206)을 형성하는 단계 및(g)실리콘 질화물층 및 측벽들 둘다를 마스크로서 이용하는 반도체 기판을 에칭하므로써 영역(X)내에 채널을 형성하는 단계에 의해 특징지어진다. 상기 단계(e)(f) 및 (g) 단계(c)다음에 실행되고 단계(d)에 앞서 실행된다.
본 실시예에서, 실리콘 산화물층 (A)은 국부 산화에 의해 형성된다.
본 실시예에서, 채널은 약 200A 내지 1500A 범위의 깊이를 갖는다.
본 실시예에서, 실리콘 산화물층 (A)은 수소 및 산소 분위기에서 750。C내지 1200。C온도에서 열산화의 의해 형성 된다.
본 실시예에서, 실리콘 산화물층 (A)은 최소한 1050。C 온도에서 열산화에 의해 형성된다.
본 실시예에서, 상기 방법은 채널 형성 단계 다음 및 실리톤 산화물층 (A)을 형성한ㄴ 단계에 앞서 영역(X)으로 이온 주입하는 단계를 더 포함한다.
본 실시예에서, 상기 방법은 실리콘 산화물층 (A)을 형성하는 단계 다음에 영역(X)으로 이온 주입하는 단계를 더 포함한다.
본 실시예에서, 실리콘 산화물층(C)은 최소한 500A 의 두께를 갖는다.
본 실시예에서, 에칭백은 비등방성 건식 에칭에 의해 실행된다.
상술된 본 발명에 의해 얻어지는 장점은 후술될 것이다,
서술된 바와 같이 ,본 발명을 따른 반도체 장치 제조 방법에서, 채널들은 바이스가 제조되는 영역들을 물리적으로 그리고 전기적으로 서로 분리시키는 영역들의 중앙에서 우선적으로 형성되고 나서 실리콘 산화물층들은 디바이스가 제조되는 영역들을 물리적으로 그리고 전기적으로 서로 분리시키기위하여 형성된다. 따라서, 치수 변화를 감소시키고 상술된 실리콘 산화물층들을 배럴 형상이 아닌 형상으로 형상하므로써 역 협 채널 효과가 초래되는 것을 어렵게한다. 게다가, 치수 변화가 실리콘 질하물층들등에 의해 억제되지 않기 때문에 종래 기술보다 작은 응력을 초래한다. 종래 LOCOS 분리 공정과 비교하여, 본 발명을 따른 부가적인 3단계, 즉 리콘 산화물층을 퇴적하는 단계,에칭백 단계 및 반도체 기판을 에칭 하는 단계를 필요로한다. 따라서, 상기 방법은 부가되는 단계수를 아주 작게 하여도 치수 변화 및 응력 발생을 억제하고,또한 역 협 채널 효과가 초래되는 것을 어렵게한다.
본 발명의 상기 목적과 그외 다른 목적 및 장점이 첨부한 도면을 참조로 상세 후술되는데, 도면에서 동일하거나 유사한 소자에는 동일한 참조 번호가 병기되어 있다.
[본 실시예의 설명]
본 발명의 실시예가 도면을 찹조하여 후술될 것이다.
[실시예 1]
제4a도 내지 제4e도는 본 발명을 따른 제1실시예를 도시한다. 제4a도에 도시된 바와같이,실리콘 산화물층(102)은 실리콘 기판(101)상에 퇴적되고 실리콘 질화물층(103)은 실리콘 산화물층(102)상에 퇴적된다. 실리콘 질화물층(103)의 전체가 포토레지스트(104)로 커버된 후, 포토레지스트 (104)일부분은 디바이스가 제조 되는 영역들 (111)을 물리적으로 그리고 전기적으로 분리시키는 영역들(110)에서 제거된다. 그리고 나서,실리콘 질화물층(103) 및 실리콘 산화물층(102)은 마스크로서 작용하는 잔여 포토레지스트(104)로 에칭된다.
그리고 나서, 제4b도에 도시된 바와같이 , 실리콘 산화물층 (105)은 실리콘 질화물층(103) 및 노출된 실리콘 기판 (101)에 걸쳐 퇴적된다. 실리콘 산화물층 (105)은 최소한 500A 두께를 갖는다.
그리고나서, 실리콘 산화물층 (105)은 비등방성 건식 에칭에 의해 에칭백되므로써 측벽들(106)을 형성한 다음 실리콘 기판(101)은 영역들(110)내에서 에칭되므로써 제4c도에 도시된 바와같은 채널들(107)을 형성한다. 그에 따라 형성된 채널(107)들은 200 내지 1500Å 범위의 깊이를 갖는다.
그리고나서, 측벽들(106)은 습식 에칭에 의해 제거된 다음 수소 (H2) 및 산소 (O2)분위기에서 750내지 1200。C 의 온도 범위에서 열산화를 받으므로써 제4d도에 도시되는 바와 같이 실리콘 산화물층 (108)을 형성하여 디바이스가 제조되는 영역들 (111)을 물리적으로 전기적으로 분리시킨다. 제4d에 도시된 바와같이, 실리콘 산화물층 (108)은 자신의 대향 단부들에서 버드 헤드들 (bird's heads)(109)를 갖는다.
그리고 나서 실리콘 산화물층 (102) 및 실리콘 질화물층(103)은 제4e도에 도시된 바와같이 습식 에칭에 의해 제거된다. 제4e도에서 알수 있는 바와 같이 ,실리콘 산화물층(108)외 버드 헤드 (109)은 습식 에칭으로 인해 보다 작게 된다.
제4a도 내지 제4e도에 도시 되어 있지 않지만, 이온 주입이 채널들(107)형성 다음에 실행되어 영역들(110)내에서 표면 인버젼(surface inversion)을 방지한다. 또한, 영역들 (11)로의 이온 주입은 실리콘 산화물층(108)이 퇴적된 후 실행 될 수 있다.
[실시예 2]
제5a도 내지 제5도는 본 발명을 따른 제2실시예를 도시한다. 제4d도를 참조하여 제1 실시예에서 서술된 바와같이 ,실리콘 산화물층들(108)이 자신의 대향 단부들에서 버드 헤드들(109)를 갖는 것을 피할 수 없다. 제2실시예는 버드 헤드들(109)의 크기를 감소시키는 것이다.
제5a도에 도시된 바와같이 . 실리콘 산화물층들(202)은 실리콘 기판(201)상에 퇴적되고 실리콘 질화물층(203)은 실리콘 산화물층(202)상에 퇴적된다. 실리콘 질화물층은 (203)전체가 포토레지스트(204)로 커버된 후,포토레지트 (204)일부분은 디바이스가 제조되는 영역들 (211)을 물리적으로 그리고 전기적으로 분리시키는 영역들(210)에서 제거된다. 그리고나서 실리콘 질화물층(203) 및 실리콘 산화물층들(202)은 마스크로서 작용자여 포토레지트 (204)로 에칭된다.
그리고 나서, 제5b도에 도시된 바와같이 ,실리콘 산화물층(205)은 실리콘 질화물층 (203) 및 노출된 실리콘 기판(201)에 걸쳐 퇴적된다. 실리콘 산화물층(205)은 최소한 500A두께를 갖는다.
그리고 나서 실리콘 산화물층(205)은 비등방성 건식 에칭에 의해 에칭백되어 측벽들(206)을 형성한 다음 실리콘 기판(201)은 영역들(210)에서 에칭되어 제5c도에 도시된 바와같이 채널들(207)을 형성한다. 그에 따라서 형성된 채널들(207)은 200 내지 1500A범위의 깊이를 갖는다.
그리고 나서, 측별들(206)은 습식 에칭에 의해 제거된 다음 수소(H2) 및 산소 (O2)분위기에서 적어도 최소한 1050。C 온도에서 열 산화를 받아 제5d도에 도시된 바와같이 실리콘 산화물층(208)을 형성하여 디바이스가 제조도는 영역들(211)을 물리적으로 그리고 전기적으로 분리시zls다. 제5d도에 도시된 바와같이 최소한 1050。C 온도에서 열 산화는 실리콘 산화물층들(208)점도를 상승시키는데 이로인해 제1실시예에서 형성된 실리콘 산화물층(108)(제4d도에 도시)의 보드 헤드 들보다 작은 실리콘 산화물층들(208)의 버드 헤드들(209)이 형성된다.
그리고나서, 실리콘 산화물층(202) 및 실리콘 질화물층(203)은 제5e도에 도시된 바와같이 습식 에칭에 의해 제거된다. 제5e도에서 알수 있는 바와같이 ,실리콘 산화물층들(208)의 버드 헤드들(209)은 제1실시예의 버드헤드들(109)보다 상당히 작게 되어, 버드 헤드들(209)은 실리콘 기판(201)의 표면상에서 거의 돌출 되지 않게 된다.
제1실시예와 유사하게, 제2실시예에서, 이온 주입 단계는 채널들(207)형성 다음 또는 실리콘 산화물층들(208)이 퇴적된후 배치되어 영역들(210)내에서 표면 인버젼이 초래되는 것을 방지한다.

Claims (8)

  1. (a)실리콘 산화물층(B)(102,202)을 반도체 기판(101,201)상에 퇴적시키는 단계와, (b)실리콘 질화물층 (103,203)을 상기 실리콘 산화물층(102,202)상에 퇴적시키는 단계와 (c)디바이스가 각각 제조되는 인접 영역들(Y)(111,211)을 물리적으로 그리고 전기적으로 분리시키는 영역(X)(110,210)내에 위치되는 상기 실리콘 산화물층(B)(102,202) 및 상기 실리콘 질화물층 (103,203)두 부분을 제거하는 단계 및(d) 상기 영역(X)(110.210)에 걸쳐 실리콘 산화물층(A)(108,208)을 형성하기여 상기 인접 여역들 (Y)(111,211)을 물리적 그리고 전기적으로 서로 분리시키는 단계를 포함하는 반도체 장치 제조 방법에 있어서, (e)상기 반도체 기판(101,201) 전체에 걸쳐 실리콘 산화물층(C)(105,205)을 퇴적시키는 단계와, (f)상기 실리콘 산화물층(C)(105,205)을 에칭백하므로써 측벽들(106,206)을 형성하는 단계와,(g) 상기 측벽들(106,206) 및 상기 실리콘 질화물층 (103,203)둘다를 마스크로서 이용하여 상기 반도체 기판(101,202)을 에칭하므로써 상기 영역(X)(110,210)내에 채널(107,207)을 형성하는 단계를 포함하는데,상기 단계(e),(f) 및(g)는 산기 단계(c)다음에 실행되고 상기 단계(d)에 앞서 실행되는 것을 특징으로 하는 반도체 장치 제조하는 방법.
  2. 제1항에 있어서, 상기 실리콘 산화물층(A)(108,208)은 국부 산화에 의해 형성되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 채널(107,207)은 약 200A 내지 1500A 범위의 깊이를 갖는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 실리콘 산화물층(A)(108,208)은 수소 및 산소 분위기에소 750내지 1200。C의 온도 범위에서 열산화에 의해 형선되는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 실리콘 산화물층(A)(108,208)은 최소한 온도 1500。C의 온도에서 열 산화에 의해 형성되는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 채널(107,207)형성 단계 다음에 그리고 상기 실리콘산화물층(A)(108,208)형성 단계 앞서 상기 영역(X)(110,210)으로 이온 주입하는 단계를 더 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 실리콘 산화물층(A)(108,208)형성 단계 앞서 상기 영역(X)(110,210)으로 이온 주입하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 실리콘 산화물층(C)(105,205)은 최소한 500A 두께를 갖는 반도체 장치 제조 방법.
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