JP2001176983A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 同一半導体基板上に異なる膜厚のゲート酸化
膜を形成する場合、ゲート酸化膜を複数回のゲート酸化
工程で形成すると、１回のゲート酸化で形成された酸化
膜に比較し、ゲート酸化膜の信頼性が低下する。 【解決手段】 半導体基板１上に分離酸化膜２を形成
し、次に半導体基板１の表面を全面に酸化し、第１のト
ランジスタ領域３及び第２のトランジスタ領域４に第１
のゲート酸化膜５を形成する。次に第１のトランジスタ
領域３のみフォトレジスト６で覆い、第２のトランジス
タ領域４に存在する第１のゲート酸化膜５の表面をエッ
チングし、薄い第２のゲート酸化膜７を形成する。次に
フォトレジスト６を除去することで、第１のトランジス
タ領域３には厚い第１のゲート酸化膜５、第２のトラン
ジスタ領域には薄い第２のゲート酸化膜７が形成でき
る。ここでは、第１のゲート酸化膜５及び第２のゲート
酸化膜７は共に１回の酸化で形成しており、信頼性の高
いゲート酸化膜の形成が可能である。
膜を形成する場合、ゲート酸化膜を複数回のゲート酸化
工程で形成すると、１回のゲート酸化で形成された酸化
膜に比較し、ゲート酸化膜の信頼性が低下する。 【解決手段】 半導体基板１上に分離酸化膜２を形成
し、次に半導体基板１の表面を全面に酸化し、第１のト
ランジスタ領域３及び第２のトランジスタ領域４に第１
のゲート酸化膜５を形成する。次に第１のトランジスタ
領域３のみフォトレジスト６で覆い、第２のトランジス
タ領域４に存在する第１のゲート酸化膜５の表面をエッ
チングし、薄い第２のゲート酸化膜７を形成する。次に
フォトレジスト６を除去することで、第１のトランジス
タ領域３には厚い第１のゲート酸化膜５、第２のトラン
ジスタ領域には薄い第２のゲート酸化膜７が形成でき
る。ここでは、第１のゲート酸化膜５及び第２のゲート
酸化膜７は共に１回の酸化で形成しており、信頼性の高
いゲート酸化膜の形成が可能である。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型トランジス
タを含む半導体装置に関し、特に異なる膜厚のゲート酸
化膜を有するＭＯＳ型トランジスタを同一半導体基板に
混載している半導体装置と、その製造方法に関する。
タを含む半導体装置に関し、特に異なる膜厚のゲート酸
化膜を有するＭＯＳ型トランジスタを同一半導体基板に
混載している半導体装置と、その製造方法に関する。
【０００２】
【従来の技術】例えば、ＭＯＳ型トランジスタをメモリ
素子とする半導体装置では、メモリセル構成するＭＯＳ
型トランジスタと、周辺回路を構成するＭＯＳ型トラン
ジスタとでは、要求される耐圧等の違いにより各ＭＯＳ
型トランジスタのゲート酸化膜を異なる膜厚に形成する
必要がある。このように、異なる膜厚のゲート酸化膜の
ＭＯＳ型トランジスタを同一半導体基板に形成する技術
として、特開昭５８−１００４５０号公報に記載された
技術がある。
素子とする半導体装置では、メモリセル構成するＭＯＳ
型トランジスタと、周辺回路を構成するＭＯＳ型トラン
ジスタとでは、要求される耐圧等の違いにより各ＭＯＳ
型トランジスタのゲート酸化膜を異なる膜厚に形成する
必要がある。このように、異なる膜厚のゲート酸化膜の
ＭＯＳ型トランジスタを同一半導体基板に形成する技術
として、特開昭５８−１００４５０号公報に記載された
技術がある。
【０００３】図５は前記公報に記載の技術の工程フロー
を説明するための工程順縦断面図である。図５（ａ）の
ように、半導体基板１上に素子分離酸化膜２を形成した
後、前記素子分離酸化膜２によって区画形成される第１
のトランジスタ領域３及び第２のトランジスタ領域４の
前記半導体基板の表面を酸化してそれぞれ第１のゲート
酸化膜２１を形成する。次に、図５（ｂ）のように、前
記半導体基板１の全面に窒化膜２２を成長し、フォトレ
ジスト２３をパターニングし、前記第２のトランジスタ
領域４のみ選択的に窒化膜２２を除去する。次に、図５
（ｃ）のように、前記フォトレジスト２３を除去したの
ち、前記半導体基板１の表面を酸化する。この時、第１
のトランジスタ領域３には、窒化膜２２が存在するため
第１のゲート酸化膜２１は酸化されないが、第２のトラ
ンジスタ領域４の第１のゲート酸化膜２１はさらに酸化
され、第１のゲート酸化膜２１より厚い第２のゲート酸
化膜２４が形成される。しかる後、図５（ｄ）のよう
に、前記窒化膜２２を除去することで、同一半導体基板
上に異なる膜厚のゲート酸化膜を形成することができ
る。
を説明するための工程順縦断面図である。図５（ａ）の
ように、半導体基板１上に素子分離酸化膜２を形成した
後、前記素子分離酸化膜２によって区画形成される第１
のトランジスタ領域３及び第２のトランジスタ領域４の
前記半導体基板の表面を酸化してそれぞれ第１のゲート
酸化膜２１を形成する。次に、図５（ｂ）のように、前
記半導体基板１の全面に窒化膜２２を成長し、フォトレ
ジスト２３をパターニングし、前記第２のトランジスタ
領域４のみ選択的に窒化膜２２を除去する。次に、図５
（ｃ）のように、前記フォトレジスト２３を除去したの
ち、前記半導体基板１の表面を酸化する。この時、第１
のトランジスタ領域３には、窒化膜２２が存在するため
第１のゲート酸化膜２１は酸化されないが、第２のトラ
ンジスタ領域４の第１のゲート酸化膜２１はさらに酸化
され、第１のゲート酸化膜２１より厚い第２のゲート酸
化膜２４が形成される。しかる後、図５（ｄ）のよう
に、前記窒化膜２２を除去することで、同一半導体基板
上に異なる膜厚のゲート酸化膜を形成することができ
る。
【０００４】また、前記公報に記載されている他の製造
方法を図６を用いて説明する。図６は工程フローを説明
するための工程順縦断面図である。図６（ａ）のよう
に、半導体基板１上に、素子分離酸化膜２を形成して第
１及び第２のトランジスタ領域３，４を区画形成した
後、前記半導体基板１の表面を酸化して第１のトランジ
スタ領域３及び第２のトランジスタ領域４にそれぞれ第
１のゲート酸化膜２５を形成する。次に、図６（ｂ）の
ように、フォトレジスト２７をパターニングし、第２の
トランジスタ領域４のみ選択的に第１のゲート酸化膜２
５を除去する。次に、図６（ｃ）のように、前記フォト
レジスト２７を除去したのち、前記半導体基板の表面を
酸化する。この時、第１のトランジスタ領域３の第１の
ゲート酸化膜２５はさらに酸化され、第１のゲート酸化
膜２５より厚い第２のゲート酸化膜２８が形成され、ま
た、第２のトランジスタ領域４には、酸化された膜厚だ
け第２のゲート酸化膜２９が形成され、同一半導体基板
上に異なる膜厚のゲート酸化膜２８，２９を形成するこ
とができる。
方法を図６を用いて説明する。図６は工程フローを説明
するための工程順縦断面図である。図６（ａ）のよう
に、半導体基板１上に、素子分離酸化膜２を形成して第
１及び第２のトランジスタ領域３，４を区画形成した
後、前記半導体基板１の表面を酸化して第１のトランジ
スタ領域３及び第２のトランジスタ領域４にそれぞれ第
１のゲート酸化膜２５を形成する。次に、図６（ｂ）の
ように、フォトレジスト２７をパターニングし、第２の
トランジスタ領域４のみ選択的に第１のゲート酸化膜２
５を除去する。次に、図６（ｃ）のように、前記フォト
レジスト２７を除去したのち、前記半導体基板の表面を
酸化する。この時、第１のトランジスタ領域３の第１の
ゲート酸化膜２５はさらに酸化され、第１のゲート酸化
膜２５より厚い第２のゲート酸化膜２８が形成され、ま
た、第２のトランジスタ領域４には、酸化された膜厚だ
け第２のゲート酸化膜２９が形成され、同一半導体基板
上に異なる膜厚のゲート酸化膜２８，２９を形成するこ
とができる。
【０００５】また、前記公報に記載の技術の他にも、例
えば、特開平７−１０６４４５号公報、特開平１１−１
７７０４７号公報にもそれぞれ同一半導体基板上に異な
る膜厚のゲート酸化膜を形成する技術が記載されてい
る。これらの公報の技術でも、最初に複数の領域にゲー
ト酸化膜を形成した後、選択された領域にさらにゲート
酸化膜を成長して膜厚を厚くする技術が、あるいは、最
初に選択された領域にのみゲート酸化膜を形成した後、
当該選択された領域と他の領域をそれぞれ酸化処理する
ことで各領域に異なる膜厚のゲート酸化膜を形成する技
術が提案されている。
えば、特開平７−１０６４４５号公報、特開平１１−１
７７０４７号公報にもそれぞれ同一半導体基板上に異な
る膜厚のゲート酸化膜を形成する技術が記載されてい
る。これらの公報の技術でも、最初に複数の領域にゲー
ト酸化膜を形成した後、選択された領域にさらにゲート
酸化膜を成長して膜厚を厚くする技術が、あるいは、最
初に選択された領域にのみゲート酸化膜を形成した後、
当該選択された領域と他の領域をそれぞれ酸化処理する
ことで各領域に異なる膜厚のゲート酸化膜を形成する技
術が提案されている。
【０００６】
【発明が解決しようとする課題】このように、従来の製
造方法では、同一半導体基板上に異なる膜厚のゲート酸
化膜を形成するために異なる製造方法が提案されている
が、いずれの製造方法の場合でも、厚いゲート酸化膜を
形成する際には、２回あるいはそれ以上のゲート酸化工
程で形成している。このため、この複数回のゲート酸化
工程で形成される厚いゲート酸化膜において電気特性上
の問題が生じている。すなわち、図７は、１回の酸化で
形成した８０Åのゲート酸化膜と、２回の酸化で形成し
た８０Åのゲート酸化膜の経時絶縁破壊特性を比較した
ものである。図中では１回の酸化で形成したゲート酸化
膜をSingle Oxide、２回の酸化で形成したゲート酸化膜
をmulti oxide と表示している。２回のゲート酸化で形
成したゲート酸化膜は、１回のゲート酸化で形成したゲ
ート酸化膜より、破壊に到るまでの酸化膜への注入電荷
量Ｑｂｄが少ない。これは、ゲート酸化膜を２回の酸化
に分けて形成する場合、２回目のゲート酸化時に、ゲー
ト酸化膜中に、電子のトラップ領域が形成されるため、
ゲート酸化膜の経時絶縁破壊特性が低下すると考えられ
る。このように２回のゲート酸化にて形成されたゲート
酸化膜は、その信頼性が低下するという問題がある。
造方法では、同一半導体基板上に異なる膜厚のゲート酸
化膜を形成するために異なる製造方法が提案されている
が、いずれの製造方法の場合でも、厚いゲート酸化膜を
形成する際には、２回あるいはそれ以上のゲート酸化工
程で形成している。このため、この複数回のゲート酸化
工程で形成される厚いゲート酸化膜において電気特性上
の問題が生じている。すなわち、図７は、１回の酸化で
形成した８０Åのゲート酸化膜と、２回の酸化で形成し
た８０Åのゲート酸化膜の経時絶縁破壊特性を比較した
ものである。図中では１回の酸化で形成したゲート酸化
膜をSingle Oxide、２回の酸化で形成したゲート酸化膜
をmulti oxide と表示している。２回のゲート酸化で形
成したゲート酸化膜は、１回のゲート酸化で形成したゲ
ート酸化膜より、破壊に到るまでの酸化膜への注入電荷
量Ｑｂｄが少ない。これは、ゲート酸化膜を２回の酸化
に分けて形成する場合、２回目のゲート酸化時に、ゲー
ト酸化膜中に、電子のトラップ領域が形成されるため、
ゲート酸化膜の経時絶縁破壊特性が低下すると考えられ
る。このように２回のゲート酸化にて形成されたゲート
酸化膜は、その信頼性が低下するという問題がある。
【０００７】本発明の目的は、同一半導体基板上に異な
る膜厚のゲート酸化膜を形成する半導体装置において、
信頼性の高いゲート酸化膜を有するＭＯＳ型トランジス
タを含む半導体装置とその製造方法を提供することであ
る。
る膜厚のゲート酸化膜を形成する半導体装置において、
信頼性の高いゲート酸化膜を有するＭＯＳ型トランジス
タを含む半導体装置とその製造方法を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
の複数の領域にそれぞれ厚さの異なるゲート酸化膜を有
する半導体装置において、前記各ゲート酸化膜はそれぞ
れ前記半導体基板の表面を１回の酸化処理により形成し
た酸化膜で構成されていることを特徴としている。すな
わち、前記複数の領域の各ゲート酸化膜は、同時に酸化
処理により形成され、かつ一部の領域のゲート酸化膜は
前記ゲート酸化膜がエッチングされてその膜厚が低減さ
れているゲート酸化膜である。あるいは、前記複数の領
域の各ゲート酸化膜はそれぞれ異なる酸化処理により異
なる膜厚に形成されたゲート酸化膜である。
の複数の領域にそれぞれ厚さの異なるゲート酸化膜を有
する半導体装置において、前記各ゲート酸化膜はそれぞ
れ前記半導体基板の表面を１回の酸化処理により形成し
た酸化膜で構成されていることを特徴としている。すな
わち、前記複数の領域の各ゲート酸化膜は、同時に酸化
処理により形成され、かつ一部の領域のゲート酸化膜は
前記ゲート酸化膜がエッチングされてその膜厚が低減さ
れているゲート酸化膜である。あるいは、前記複数の領
域の各ゲート酸化膜はそれぞれ異なる酸化処理により異
なる膜厚に形成されたゲート酸化膜である。
【０００９】また、本発明は、半導体基板上の第１の領
域及び第２の領域に異なる厚さのゲート酸化膜を形成す
る半導体装置の製造方法において、前記第１の領域及び
前記第２の領域の前記半導体基板を酸化して第１のゲー
ト酸化膜を形成する工程と、前記第２の領域のみ選択的
に前記第１のゲート酸化膜の表面側の一部をエッチンッ
グにより除去して膜厚を低減した第２のゲート酸化膜を
形成する工程を備えることを特徴とする。この場合、前
記第１のゲート酸化膜の表面側の一部のエッチングをウ
ェットエッチングで行う。
域及び第２の領域に異なる厚さのゲート酸化膜を形成す
る半導体装置の製造方法において、前記第１の領域及び
前記第２の領域の前記半導体基板を酸化して第１のゲー
ト酸化膜を形成する工程と、前記第２の領域のみ選択的
に前記第１のゲート酸化膜の表面側の一部をエッチンッ
グにより除去して膜厚を低減した第２のゲート酸化膜を
形成する工程を備えることを特徴とする。この場合、前
記第１のゲート酸化膜の表面側の一部のエッチングをウ
ェットエッチングで行う。
【００１０】あるいは、本発明は、半導体基板上の第１
の領域及び第２の領域に異なる厚さのゲート酸化膜を形
成する半導体装置の製造方法において、前記第１の領域
及び前記第２の領域の前記半導体基板を酸化して第１の
ゲート酸化膜を形成する工程と、窒化膜を前記第１の領
域の前記第１のゲート酸化膜上に形成する工程と、前記
第２の領域の前記第１のゲート酸化膜を除去する工程
と、前記窒化膜をマスクとし、前記半導体基板を酸化す
ることで、前記第２の領域に前記第１のゲート酸化膜と
は膜厚の異なる第２のゲート酸化膜を形成する工程を備
えることを特徴とする。
の領域及び第２の領域に異なる厚さのゲート酸化膜を形
成する半導体装置の製造方法において、前記第１の領域
及び前記第２の領域の前記半導体基板を酸化して第１の
ゲート酸化膜を形成する工程と、窒化膜を前記第１の領
域の前記第１のゲート酸化膜上に形成する工程と、前記
第２の領域の前記第１のゲート酸化膜を除去する工程
と、前記窒化膜をマスクとし、前記半導体基板を酸化す
ることで、前記第２の領域に前記第１のゲート酸化膜と
は膜厚の異なる第２のゲート酸化膜を形成する工程を備
えることを特徴とする。
【００１１】本発明の半導体装置では、半導体基板に形
成される複数の領域の各ゲート酸化膜は、それぞれ１回
の酸化処理により形成されているので、信頼性の高いゲ
ート酸化膜を得ることができ、各領域に形成されるＭＯ
Ｓ型トランジスタの特性を向上することができる。ま
た、本発明の製造方法では、第１の膜厚の第１のゲート
酸化膜を形成した後に、一部の領域の第１のゲート酸化
膜の膜厚を低減することにより、あるいは、第１のゲー
ト酸化膜の一部を除去して改めて第２のゲート酸化膜を
形成することにより、本発明の半導体装置を製造するこ
とが可能になる。
成される複数の領域の各ゲート酸化膜は、それぞれ１回
の酸化処理により形成されているので、信頼性の高いゲ
ート酸化膜を得ることができ、各領域に形成されるＭＯ
Ｓ型トランジスタの特性を向上することができる。ま
た、本発明の製造方法では、第１の膜厚の第１のゲート
酸化膜を形成した後に、一部の領域の第１のゲート酸化
膜の膜厚を低減することにより、あるいは、第１のゲー
ト酸化膜の一部を除去して改めて第２のゲート酸化膜を
形成することにより、本発明の半導体装置を製造するこ
とが可能になる。
【００１２】
【発明の実施の形態】本発明の前記した目的、構成およ
び効果を明確にすべく、添付した図面を参照しながら、
本発明の実施の形態を以下に詳述する。図１は本発明の
第１の実施形態の工程順縦断面図である。先ず、図１
（ａ）のように、半導体基板１上に素子分離酸化膜２を
形成して第１のトランジスタ領域及び第２のトランジス
タ領域を区画形成する。ここで、第１のトランジスタ領
域に形成するＭＯＳ型トランジスタはゲート酸化膜の膜
厚が厚くされ、第２のトランジスタ領域に形成するＭＯ
Ｓ型トランジスタはゲート酸化膜の膜厚が薄く形成され
るものとする。その上で、前記半導体基板の表面を酸化
し、第１のトランジスタ領域３及び第２のトランジスタ
領域４にそれぞれ第１のゲート酸化膜５を５０Åの膜厚
に形成する。
び効果を明確にすべく、添付した図面を参照しながら、
本発明の実施の形態を以下に詳述する。図１は本発明の
第１の実施形態の工程順縦断面図である。先ず、図１
（ａ）のように、半導体基板１上に素子分離酸化膜２を
形成して第１のトランジスタ領域及び第２のトランジス
タ領域を区画形成する。ここで、第１のトランジスタ領
域に形成するＭＯＳ型トランジスタはゲート酸化膜の膜
厚が厚くされ、第２のトランジスタ領域に形成するＭＯ
Ｓ型トランジスタはゲート酸化膜の膜厚が薄く形成され
るものとする。その上で、前記半導体基板の表面を酸化
し、第１のトランジスタ領域３及び第２のトランジスタ
領域４にそれぞれ第１のゲート酸化膜５を５０Åの膜厚
に形成する。
【００１３】次に、図１（ｂ）のように、第１のトラン
ジスタ領域３のみフォトレジスト６で覆い、第２のトラ
ンジスタ領域４に存在する第１のゲート酸化膜５の表面
を所要の厚さでエッチングし、前記第１のゲート酸化膜
５の膜厚を低減する。ここでは第１のゲート酸化膜５を
表面から２０Åの厚さでエッチングし、結果として図１
（ｃ）のように、膜厚が３０Åの薄い第２のゲート酸化
膜７を形成する。ここで、前記エッチングは、例えば、
酸化膜のエッチングレートが２０Å／分と非常に遅い、
重量比ＨＦ：ＮＨ4 Ｆ：Ｈ2 Ｏ＝１：１９０：９２０の
バッファードフッ酸を用いたウェットエッチング法を採
用することが可能である。しかる上で、図１（ｄ）のよ
うに、前記フォトレジスト６を除去することで、第１の
トランジスタ領域３には５０Åの第１のゲート酸化膜５
が形成され、第２のトランジスタ領域には３０Åの第２
のゲート酸化膜７が形成される。
ジスタ領域３のみフォトレジスト６で覆い、第２のトラ
ンジスタ領域４に存在する第１のゲート酸化膜５の表面
を所要の厚さでエッチングし、前記第１のゲート酸化膜
５の膜厚を低減する。ここでは第１のゲート酸化膜５を
表面から２０Åの厚さでエッチングし、結果として図１
（ｃ）のように、膜厚が３０Åの薄い第２のゲート酸化
膜７を形成する。ここで、前記エッチングは、例えば、
酸化膜のエッチングレートが２０Å／分と非常に遅い、
重量比ＨＦ：ＮＨ4 Ｆ：Ｈ2 Ｏ＝１：１９０：９２０の
バッファードフッ酸を用いたウェットエッチング法を採
用することが可能である。しかる上で、図１（ｄ）のよ
うに、前記フォトレジスト６を除去することで、第１の
トランジスタ領域３には５０Åの第１のゲート酸化膜５
が形成され、第２のトランジスタ領域には３０Åの第２
のゲート酸化膜７が形成される。
【００１４】このように、同一の半導体基板の各トラン
ジスタ領域にそれぞれ膜厚の異なるゲート酸化膜が形成
された後は、従来から行われている手法によりそれぞれ
ＭＯＳトランジスタが形成される。例えば、図２を参照
すると、前記半導体基板１をＰ型のシリコン基板とした
場合、前記各ゲート酸化膜５，７上にポリシリコン等の
ゲート材料膜を形成した後、前記ゲート材料膜及びゲー
ト酸化膜を選択的にエッチングしてゲート電極８，９を
形成する。しかる上で、前記ゲート電極８，９を用いた
自己整合法により各トランジスタ領域３，４にＮ型の不
純物を高濃度にイオン注入してＮ型ソース・ドレイン領
域１０，１１を形成する。これにより、同一半導体基板
にゲート酸化膜の膜厚が異なる、特性の異なるＮチャネ
ルＭＯＳ型トランジスタ１２，１３が搭載された半導体
装置が構成される。
ジスタ領域にそれぞれ膜厚の異なるゲート酸化膜が形成
された後は、従来から行われている手法によりそれぞれ
ＭＯＳトランジスタが形成される。例えば、図２を参照
すると、前記半導体基板１をＰ型のシリコン基板とした
場合、前記各ゲート酸化膜５，７上にポリシリコン等の
ゲート材料膜を形成した後、前記ゲート材料膜及びゲー
ト酸化膜を選択的にエッチングしてゲート電極８，９を
形成する。しかる上で、前記ゲート電極８，９を用いた
自己整合法により各トランジスタ領域３，４にＮ型の不
純物を高濃度にイオン注入してＮ型ソース・ドレイン領
域１０，１１を形成する。これにより、同一半導体基板
にゲート酸化膜の膜厚が異なる、特性の異なるＮチャネ
ルＭＯＳ型トランジスタ１２，１３が搭載された半導体
装置が構成される。
【００１５】以上のように、本発明の半導体装置では、
第１のゲート酸化膜５及び第２のゲート酸化膜７は共に
１回の酸化で形成されている。そのため、図７に示した
特性から、２回の酸化で形成したゲート酸化膜に比較し
て経時絶縁破壊特性の高いゲート酸化膜として構成され
る。これにより、第１及び第２の各領域の異なる膜厚の
第１及び第２の各ゲート酸化膜５，７の信頼性を向上で
き、当該ゲート酸化膜で形成されるＭＯＳ型トランジス
タ１２，１３の信頼性を向上することが可能になる。
第１のゲート酸化膜５及び第２のゲート酸化膜７は共に
１回の酸化で形成されている。そのため、図７に示した
特性から、２回の酸化で形成したゲート酸化膜に比較し
て経時絶縁破壊特性の高いゲート酸化膜として構成され
る。これにより、第１及び第２の各領域の異なる膜厚の
第１及び第２の各ゲート酸化膜５，７の信頼性を向上で
き、当該ゲート酸化膜で形成されるＭＯＳ型トランジス
タ１２，１３の信頼性を向上することが可能になる。
【００１６】次に、本発明の第２の実施形態について図
３を用いて説明する。図３（ａ）において、前記第１の
実施形態と同様に、半導体基板１上に素子分離酸化膜２
を形成し第１及び第２のトランジスタ領域３，４を区画
形成する。次に、前記半導体基板１の表面の全面を酸化
し、第１のトランジスタ領域３及び第２のトランジスタ
領域４にそれぞれ第１のゲート酸化膜５を５０Åの膜厚
に形成する。さらに、前記半導体基板の全面に窒化膜１
４を成長した後、前記第１のトランジスタ領域３のみレ
ジスト１５で覆う。そして、図３（ｂ）のように、前記
レジスト１５をマスクにして、前記第２のトランジスタ
領域４にある前記窒化膜１４及び第１のゲート酸化膜５
をエッチングにより除去する。
３を用いて説明する。図３（ａ）において、前記第１の
実施形態と同様に、半導体基板１上に素子分離酸化膜２
を形成し第１及び第２のトランジスタ領域３，４を区画
形成する。次に、前記半導体基板１の表面の全面を酸化
し、第１のトランジスタ領域３及び第２のトランジスタ
領域４にそれぞれ第１のゲート酸化膜５を５０Åの膜厚
に形成する。さらに、前記半導体基板の全面に窒化膜１
４を成長した後、前記第１のトランジスタ領域３のみレ
ジスト１５で覆う。そして、図３（ｂ）のように、前記
レジスト１５をマスクにして、前記第２のトランジスタ
領域４にある前記窒化膜１４及び第１のゲート酸化膜５
をエッチングにより除去する。
【００１７】次に、図３（ｃ）のように、前記フォトレ
ジスト１５を除去した後、前記半導体基板１の表面を酸
化する。これにより、窒化膜１４が存在していない第２
のトランジスタ領域４に第２のゲート酸化膜７を３０Å
の膜厚に形成する。このとき第１のトランジスタ領域３
にある第１のゲート酸化膜５は窒化膜１４で覆われてい
て酸化されないため膜厚は５０Åのままである。次に、
図３（ｄ）のように、前記窒化膜１４を除去すること
で、第１のトランジスタ領域３には５０Åの第１のゲー
ト酸化膜５、第２のトランジスタ領域４には３０Åの第
２のゲート酸化膜７が形成される。
ジスト１５を除去した後、前記半導体基板１の表面を酸
化する。これにより、窒化膜１４が存在していない第２
のトランジスタ領域４に第２のゲート酸化膜７を３０Å
の膜厚に形成する。このとき第１のトランジスタ領域３
にある第１のゲート酸化膜５は窒化膜１４で覆われてい
て酸化されないため膜厚は５０Åのままである。次に、
図３（ｄ）のように、前記窒化膜１４を除去すること
で、第１のトランジスタ領域３には５０Åの第１のゲー
ト酸化膜５、第２のトランジスタ領域４には３０Åの第
２のゲート酸化膜７が形成される。
【００１８】このように、同一半導体基板の第１及び第
２のトランジスタ領域３，４にそれぞれ膜厚の異なるゲ
ート酸化膜５，７が形成されるため、各トランジスタ領
域３，４にそれぞれ図２に示した第１の実施形態と同様
に、ゲート酸化膜の異なるＭＯＳ型トランジスタを形成
することが可能になる。そして、このように構成された
第２の実施形態の半導体装置においても、第１のゲート
酸化膜５及び第２のゲート酸化膜７は共に１回の酸化で
形成されているため、第１の実施形態と同様に、経時絶
縁破壊特性の高いゲート酸化膜として構成される。これ
により、第１及び第２の各領域３，４の異なる膜厚の第
１及び第２の各ゲート酸化膜５，７の信頼性を向上で
き、当該ゲート酸化膜で形成されるＭＯＳ型トランジス
タの信頼性を向上することが可能になる。
２のトランジスタ領域３，４にそれぞれ膜厚の異なるゲ
ート酸化膜５，７が形成されるため、各トランジスタ領
域３，４にそれぞれ図２に示した第１の実施形態と同様
に、ゲート酸化膜の異なるＭＯＳ型トランジスタを形成
することが可能になる。そして、このように構成された
第２の実施形態の半導体装置においても、第１のゲート
酸化膜５及び第２のゲート酸化膜７は共に１回の酸化で
形成されているため、第１の実施形態と同様に、経時絶
縁破壊特性の高いゲート酸化膜として構成される。これ
により、第１及び第２の各領域３，４の異なる膜厚の第
１及び第２の各ゲート酸化膜５，７の信頼性を向上で
き、当該ゲート酸化膜で形成されるＭＯＳ型トランジス
タの信頼性を向上することが可能になる。
【００１９】次に、本発明の第３の実施形態について説
明する。第３の実施形態では、同一半導体基板に３つの
トランジスタ領域を形成し、各トランジスタ領域にそれ
ぞれ異なる膜厚のゲート酸化膜を形成した例である。図
４（ａ）において、半導体基板１上に素子分離酸化膜２
を形成し、第１ないし第３のトランジスタ領域３，４，
１６を区画形成する。そして、前記第１のトランジスタ
領域３ないし第３のトランジスタ領域１６のそれぞれに
５０Åの第１のゲート酸化膜５を形成する。次いで、前
記半導体基板の全面に窒化膜１７を成長した後、前記第
１及び第３のトランジスタ領域３，１６のみフォトレジ
スト１８で覆う。次いで、前記フォトレジスト１８をマ
スクにして、前記第２のトランジスタ領域４にある前記
窒化膜１７を除去し、さらに第２のトランジスタ領域４
の第１のゲート酸化膜５をエッチングにより除去する。
明する。第３の実施形態では、同一半導体基板に３つの
トランジスタ領域を形成し、各トランジスタ領域にそれ
ぞれ異なる膜厚のゲート酸化膜を形成した例である。図
４（ａ）において、半導体基板１上に素子分離酸化膜２
を形成し、第１ないし第３のトランジスタ領域３，４，
１６を区画形成する。そして、前記第１のトランジスタ
領域３ないし第３のトランジスタ領域１６のそれぞれに
５０Åの第１のゲート酸化膜５を形成する。次いで、前
記半導体基板の全面に窒化膜１７を成長した後、前記第
１及び第３のトランジスタ領域３，１６のみフォトレジ
スト１８で覆う。次いで、前記フォトレジスト１８をマ
スクにして、前記第２のトランジスタ領域４にある前記
窒化膜１７を除去し、さらに第２のトランジスタ領域４
の第１のゲート酸化膜５をエッチングにより除去する。
【００２０】しかる上で、図４（ｂ）のように、前記レ
ジスト１８を除去した後、前記半導体基板１の表面を酸
化する。これにより、窒化膜１７が存在していない第２
のトランジスタ領域４に第２のゲート酸化膜７を３０Å
の膜厚に形成する。このとき第１及び第２のトランジス
タ領域３，４にある第１のゲート酸化膜５は窒化膜１７
で覆われていて酸化されないため膜厚は５０Åのままで
ある。
ジスト１８を除去した後、前記半導体基板１の表面を酸
化する。これにより、窒化膜１７が存在していない第２
のトランジスタ領域４に第２のゲート酸化膜７を３０Å
の膜厚に形成する。このとき第１及び第２のトランジス
タ領域３，４にある第１のゲート酸化膜５は窒化膜１７
で覆われていて酸化されないため膜厚は５０Åのままで
ある。
【００２１】次に、図４（ｃ）のように、第１及び第２
のトランジスタ領域３をフォトレジスト１９で覆い、第
３のトランジスタ領域１６の第１のゲート酸化膜５のみ
エッチングにより表面側を１０Å除去し、図４（ｄ）の
ように、４０Åの膜厚の第３のゲート酸化膜２０を形成
する。このエッチングにはウェットエッチングを利用す
る。その後、前記フォトレジスト１９を除去することに
より、第１ないし第３のトランジスタ領域３，４，１６
のそれぞれに、いずれも１回の酸化によって形成された
膜厚が異なる３種類のゲート酸化膜５，７，２０が形成
できる。したがって、第１ないし第３のトランジスタ領
域のそれぞれに膜厚が異なるゲート酸化膜を有するＭＯ
Ｓ型トランジスタが構成でき、かつ各ＭＯＳ型トランジ
スタの特性を向上することが可能になる。
のトランジスタ領域３をフォトレジスト１９で覆い、第
３のトランジスタ領域１６の第１のゲート酸化膜５のみ
エッチングにより表面側を１０Å除去し、図４（ｄ）の
ように、４０Åの膜厚の第３のゲート酸化膜２０を形成
する。このエッチングにはウェットエッチングを利用す
る。その後、前記フォトレジスト１９を除去することに
より、第１ないし第３のトランジスタ領域３，４，１６
のそれぞれに、いずれも１回の酸化によって形成された
膜厚が異なる３種類のゲート酸化膜５，７，２０が形成
できる。したがって、第１ないし第３のトランジスタ領
域のそれぞれに膜厚が異なるゲート酸化膜を有するＭＯ
Ｓ型トランジスタが構成でき、かつ各ＭＯＳ型トランジ
スタの特性を向上することが可能になる。
【００２２】ここでは３種類膜厚のゲート酸化膜の形成
方法について述べたが、４種類以上の膜厚を持つゲート
酸化膜も同様に形成できる。また、その製造方法として
は、最初に全てのゲート酸化膜を形成し、その後に一部
のゲート酸化膜を異なる厚さまでエッチングする方法、
あるいは、各ゲート酸化膜毎に順序的にゲート酸化膜を
形成する方法等、本発明の製造方法を適宜に組み合わせ
た方法が採用できる。
方法について述べたが、４種類以上の膜厚を持つゲート
酸化膜も同様に形成できる。また、その製造方法として
は、最初に全てのゲート酸化膜を形成し、その後に一部
のゲート酸化膜を異なる厚さまでエッチングする方法、
あるいは、各ゲート酸化膜毎に順序的にゲート酸化膜を
形成する方法等、本発明の製造方法を適宜に組み合わせ
た方法が採用できる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置は、半導体基板の複数の領域に形成されている各ゲー
ト酸化膜はいずれも１回の酸化処理によって形成されて
いるので、信頼性の高いゲート酸化膜が得られ、さらに
信頼性の高いＭＯＳ型トランジスタが得られるという効
果を有する。また、本発明の製造方法では、同一半導体
基板に異なる膜厚のゲート酸化膜をそれぞれ１回の酸化
処理によって形成することが可能となり、本発明の半導
体装置の製造が実現できる。
置は、半導体基板の複数の領域に形成されている各ゲー
ト酸化膜はいずれも１回の酸化処理によって形成されて
いるので、信頼性の高いゲート酸化膜が得られ、さらに
信頼性の高いＭＯＳ型トランジスタが得られるという効
果を有する。また、本発明の製造方法では、同一半導体
基板に異なる膜厚のゲート酸化膜をそれぞれ１回の酸化
処理によって形成することが可能となり、本発明の半導
体装置の製造が実現できる。
【図１】本発明の第１の実施形態を製造工程順に示す縦
断面図である。
断面図である。
【図２】第１の実施形態で製造されたＭＯＳ型トランジ
スタを含む半導体装置の縦断面図である。
スタを含む半導体装置の縦断面図である。
【図３】本発明の第２の実施形態を製造工程順に示す縦
断面図である。
断面図である。
【図４】本発明の第３の実施形態を製造工程順に示す縦
断面図である。
断面図である。
【図５】第１の従来技術を製造工程順に示す縦断面図で
ある。
ある。
【図６】第２の従来技術を製造工程順に示す縦断面図で
ある。
ある。
【図７】ゲート酸化回数が異なるゲート酸化膜の経時絶
縁破壊特性を示す図である。
縁破壊特性を示す図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ 第１のトランジスタ領域 ４ 第２のトランジスタ領域 ５ 第１のゲート酸化膜 ６ フォトレジスト ７ 第２のゲート酸化膜 ８，９ ゲート電極 １０，１１ ソース・ドレイン領域 １２，１３ ＭＯＳ型トランジスタ １４ 窒化膜 １５ フォトレジスト １６ 第３のトランジスタ領域 １７ 窒化膜 １８ フォトレジスト １９ フォトレジスト ２０ 第３のゲート酸化膜
Claims (6)
- 【請求項１】 半導体基板上の複数の領域にそれぞれ厚
さの異なるゲート酸化膜を有する半導体装置において、
前記各ゲート酸化膜はそれぞれ前記半導体基板の表面を
１回の酸化処理により形成した酸化膜で構成されている
ことを特徴とする半導体装置。 - 【請求項２】 前記複数の領域の各ゲート酸化膜は、同
時に酸化処理により形成され、かつ一部の領域のゲート
酸化膜は前記ゲート酸化膜がエッチングされてその膜厚
が低減されているゲート酸化膜であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記複数の領域の各ゲート酸化膜はそれ
ぞれ異なる酸化処理により異なる膜厚に形成されたゲー
ト酸化膜であることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 半導体基板上の第１の領域及び第２の領
域に異なる厚さのゲート酸化膜を形成する半導体装置の
製造方法において、前記第１の領域及び前記第２の領域
の前記半導体基板を酸化して第１のゲート酸化膜を形成
する工程と、前記第２の領域のみ選択的に前記第１のゲ
ート酸化膜の表面側の一部をエッチンッグにより除去し
て膜厚を低減した第２のゲート酸化膜を形成する工程を
備えることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１のゲート酸化膜の表面側の一部
のエッチングをウェットエッチングでおこなうことを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上の第１の領域及び第２の領
域に異なる厚さのゲート酸化膜を形成する半導体装置の
製造方法において、前記第１の領域及び前記第２の領域
の前記半導体基板を酸化して第１のゲート酸化膜を形成
する工程と、窒化膜を前記第１の領域の前記第１のゲー
ト酸化膜上に形成する工程と、前記第２の領域の前記第
１のゲート酸化膜を除去する工程と、前記窒化膜をマス
クとし、前記半導体基板を酸化することで、前記第２の
領域に前記第１のゲート酸化膜とは膜厚の異なる第２の
ゲート酸化膜を形成する工程を備えることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36024199A JP2001176983A (ja) | 1999-12-20 | 1999-12-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36024199A JP2001176983A (ja) | 1999-12-20 | 1999-12-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176983A true JP2001176983A (ja) | 2001-06-29 |
Family
ID=18468532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36024199A Pending JP2001176983A (ja) | 1999-12-20 | 1999-12-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176983A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069024A (ja) * | 2001-08-22 | 2003-03-07 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR20030057282A (ko) * | 2001-12-28 | 2003-07-04 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100723467B1 (ko) * | 2001-01-17 | 2007-05-30 | 삼성전자주식회사 | 부분식각에 의한 게이트 산화막의 형성방법 |
| KR100938732B1 (ko) * | 2001-11-15 | 2010-01-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2010219455A (ja) * | 2009-03-19 | 2010-09-30 | National Institute Of Advanced Industrial Science & Technology | 絶縁ゲート型半導体装置の製造方法 |
| CN105355596A (zh) * | 2014-08-20 | 2016-02-24 | 北大方正集团有限公司 | 一种cmos器件制造方法 |
| CN110504218A (zh) * | 2019-08-29 | 2019-11-26 | 长江存储科技有限责任公司 | 半导体器件的制造方法和形成cmos器件的方法 |
-
1999
- 1999-12-20 JP JP36024199A patent/JP2001176983A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723467B1 (ko) * | 2001-01-17 | 2007-05-30 | 삼성전자주식회사 | 부분식각에 의한 게이트 산화막의 형성방법 |
| JP2003069024A (ja) * | 2001-08-22 | 2003-03-07 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100938732B1 (ko) * | 2001-11-15 | 2010-01-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 및 그 제조 방법 |
| KR20030057282A (ko) * | 2001-12-28 | 2003-07-04 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2010219455A (ja) * | 2009-03-19 | 2010-09-30 | National Institute Of Advanced Industrial Science & Technology | 絶縁ゲート型半導体装置の製造方法 |
| CN105355596A (zh) * | 2014-08-20 | 2016-02-24 | 北大方正集团有限公司 | 一种cmos器件制造方法 |
| CN110504218A (zh) * | 2019-08-29 | 2019-11-26 | 长江存储科技有限责任公司 | 半导体器件的制造方法和形成cmos器件的方法 |
| CN110504218B (zh) * | 2019-08-29 | 2020-08-14 | 长江存储科技有限责任公司 | 半导体器件的制造方法和形成cmos器件的方法 |
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