JPH08298323A

JPH08298323A - 半導体装置の製造方法

Info

Publication number: JPH08298323A
Application number: JP10357695A
Authority: JP
Inventors: Yasutaka Kobayashi; 康孝小林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-04-27
Filing date: 1995-04-27
Publication date: 1996-11-12

Abstract

(57)【要約】【目的】フィールド酸化膜と基板・能動領域の境界付
近の犠牲酸化膜を十分に形成することができる信頼性の
高い半導体基板上にゲート酸化膜を形成する半導体装置
の製造方法を提供する。【構成】半導体基板上にゲート酸化膜を形成する半導
体装置の製造方法において、基板１表面を全てウェット
Ｏ₂雰囲気で熱酸化し酸化膜２を形成する工程と、その
後、ゲート酸化膜３を形成する工程とを施す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、ＭＯＳデバイスにおけるゲート酸化
膜の製造方法に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図４は従来の
メモリＬＳＩデバイスにおけるゲート酸化膜の製造工程
断面図である。

【０００３】（１）まず、図４（ａ）に示すように、通
常の選択酸化法によりシリコン半導体基板（以下、基板
と略称する）１０１上に、フィールド酸化膜１０２を形
成して、素子分離を行う。（２）次に、図４（ｂ）に示すように、能動領域に残留
する窒化物除去等の目的から犠牲酸化膜１０３を形成す
る。

【０００４】（３）その後、図４（ｃ）に示すように、
前記犠牲酸化膜１０３上からイオン注入を行って、基板
１０１表面近傍にトランジスタのチャネルとなる不純物
層１０４を形成する。（４）その後、図４（ｄ）に示すように、犠牲酸化膜１
０３〔図４（ｃ）参照〕を沸酸溶液等で除去する。

【０００５】（５）次に、図４（ｅ）に示すように、ゲ
ート酸化膜１０５を形成する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
た従来のゲート酸化膜の形成方法によると、以下に述べ
るような問題点があった。すなわち、図４に示す犠牲酸
化膜１０３は、２００〜５００Å程度の比較的薄い膜厚
で形成されるため、熱酸化は一般的にドライＯ₂雰囲気
で処理されるのが通例であった。この場合、フィールド
酸化膜と基板・能動領域の境界付近は、酸化レートが他
の部分に比べ遅くなるため、犠牲酸化膜を十分に形成す
ることができず、素子分離端でのゲート酸化膜質が低下
するという欠点がある。

【０００７】また、上記製造工程を組み換えて、図４の
工程順を（ａ）→（ｂ）→（ｄ）→（ｅ）→（ｃ）とし
て、チャネルの不純物プロファイル制御性を高め、トラ
ンジスタ特性の向上を行う場合は、ゲート酸化膜のイオ
ン注入によるダメージ起因の膜質劣化を起こすなど、技
術的に満足できるものは得られなかった。本発明は、上
記問題点を除去し、フィールド酸化膜と基板・能動領域
の境界付近の犠牲酸化膜を十分に形成することができる
信頼性の高い半導体基板上にゲート酸化膜を形成する半
導体装置の製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、（１）半導体基板上にゲート酸化膜を形成する半導体装
置の製造方法において、基板表面を全てウェットＯ₂雰
囲気で熱酸化する工程と、その後、ゲート酸化膜を形成
する工程とを施すようにしたものである。

【０００９】（２）半導体基板上にゲート酸化膜を形成
する半導体装置の製造方法において、第１の酸化膜を形
成する工程と、この第１の酸化膜を介して処理を行う工
程と、その後、前記第１の酸化膜上に更に酸化膜を重ね
てゲート酸化膜を形成する工程とを施すようにしたもの
である。（３）上記（２）記載の半導体装置の製造方法におい
て、前記処理はイオン注入である。

【００１０】（４）上記（２）記載の半導体装置の製造
方法において、前記処理はホトリソグラフィ処理であ
る。（５）上記（２）記載の半導体装置の製造方法におい
て、前記処理はエッチング処理である。

【００１１】

【作用】

（１）請求項１記載の半導体装置の製造方法によれば、
ゲート酸化膜形成工程よりも前の酸化を、全てウェット
Ｏ₂雰囲気としたので、ドライＯ₂雰囲気の酸化に比べ
て、酸化レートが速く、生産性の向上を図ることができ
る。また、図２に示すように、ゲート酸化膜形成工程よ
りも前の酸化工程を、ウェットＯ₂雰囲気で処理したも
のは、ゲート酸化膜のＭＯＳダイオード耐圧特性がドラ
イＯ₂雰囲気処理に比べ著しく向上するなど、素子特性
の改善を図ることができる。

【００１２】（２）請求項２記載の半導体装置の製造方
法によれば、ゲート酸化工程を複数回に分け、その間に
処理を行うようにしたので、基板表面近傍のチャネルプ
ロファイルの熱酸化による変化が軽減され、トランジス
タ特性の向上を図ることができる。（３）請求項３記載の半導体装置の製造方法によれば、
ゲート酸化工程を複数回に分け、その間にチャネル形成
のイオン注入を行うようにしたので、基板表面近傍のチ
ャネルプロファイルの熱酸化による変化が軽減され、ト
ランジスタ特性の向上を図ることができる。さらに、ゲ
ート酸化膜上からのイオン注入処理後に、ゲート酸化膜
を再酸化することによって、イオン注入によるダメージ
でＳｉ／ＳｉＯ₂の結合子が崩れた場合、再結合化する
ことが可能となるので、ゲート酸化膜の品質向上を図る
ことができる。

【００１３】（４）請求項４記載の半導体装置の製造方
法によれば、ゲート酸化工程を複数回に分け、その間に
ホトリソグラフィ処理を行うようにしたので、ホトリソ
グラフィ処理に伴うレジスト残りが生じるような場合に
も、後で行う酸化膜の形成で、酸化還元されることにな
り、ゲート酸化膜の品質向上を図ることができる。（５）請求項５記載の半導体装置の製造方法によれば、
ゲート酸化工程を複数回に分け、その間にエッチング処
理を行うようにしたので、エッチング処理に伴うゲート
酸化膜のダメージによる劣化を防ぐことができ、ゲート
酸化膜の品質向上を図ることができる。

【００１４】

【実施例】本発明の実施例について図を参照しながら説
明する。図１は本発明の第１実施例を示す半導体装置の
製造工程断面図である。（１）まず、図１（ａ）に示すように、基板１上に選択
酸化時のマスクの一部となる酸化膜２を３００〜５００
Å形成する。ここで、酸化膜２は、８５０〜９５０℃の
ウェットＯ₂雰囲気で熱酸化して形成し、決してドライ
Ｏ₂雰囲気で処理しない。

【００１５】（２）次に、図１（ｂ）に示すように、窒
化シリコン膜３を１５００〜２０００Åの膜厚でＣＶＤ
法を用いて形成する。（３）次に、図１（ｃ）に示すように、ホトリソグラフ
ィ技術を用いて図示しないホトレジストをパターニング
し、これをマスクとして窒化シリコン膜３の一部をドラ
イエッチングにより除去し、図示しないホトレジストを
除去する。

【００１６】（４）続いて、図１（ｄ）に示すように、
パターニングされた窒化シリコン膜３をマスクとして１
０００℃程度のウェットＯ₂雰囲気で熱酸化を行い、５
０００〜６０００Å程度の厚いフィールド酸化膜４を形
成する。（５）その後、図１（ｅ）に示すように、図１（ｄ）に
示した窒化シリコン膜３、酸化膜２を順次、リン酸及び
沸酸溶液で除去し、素子分離を完成させる。

【００１７】その後の工程は、図４の従来例と変わりな
いが、本発明の第１実施例の場合、図１（ａ）で形成す
る酸化膜２は８５０〜９５０℃のウェットＯ₂雰囲気で
形成し、ドライＯ₂雰囲気では処理しないようにしたの
で、生産性の向上を図ることができる。また、図２
（ａ）は、前酸化の処理として、ウエットＯ₂雰囲気
で、８５０℃で１００Åの酸化膜を形成した場合、図２
（ｂ）は、前酸化の処理として、ドライＯ₂雰囲気で、
９５０℃で１００Åの酸化膜を形成した場合、ゲート電
極をグラウンにして、シリコン基板に負電位（Ｖ）を印
加した場合のリーク電流（Ａ）を示している。

【００１８】この図２（ａ）に示すように、ゲート酸化
膜形成工程よりも前の酸化工程をウェットＯ₂雰囲気で
処理したものは、ゲート酸化膜のＭＯＳダイオード耐圧
特性が、ドライＯ₂雰囲気処理に比べ著しく向上し、素
子特性が改善できることが確認できた。上記第１実施例
によれば、選択酸化法のマスクとなる酸化膜及びゲート
酸化膜形成前の犠牲酸化膜の酸化条件に適用した例を説
明したが、ゲート酸化膜形成前に基板表面を酸化する工
程であれば、他の工程にも適用が可能である。

【００１９】図３は本発明の第２実施例を示すゲート酸
化膜の製造工程断面図である。（１）まず、図３（ａ）において、基板１１にはフィー
ルド酸化膜１２と第１回目のゲート酸化膜１３が形成さ
れているが、ここでは、所望のゲート酸化膜厚の１／２
乃至１／３程度の膜厚しか生成しない。（２）続いて、図３（ｂ）に示すように、ゲート酸化膜
１３上からイオン注入を行って、基板１１表面近傍にト
ランジスタのチャネルとなる不純物層１４を形成する。

【００２０】（３）その後、図３（ｃ）に示すように、
再度熱酸化を行って、最終的な所望の膜厚となる第２回
目のゲート酸化膜１５を形成する。なお、上記ゲート酸
化膜の形成は、２回に分けるだけでなく、３回またはそ
れ以上の複数回に分けるようにしてもよい。上記第２実
施例では、ゲート酸化膜形成後にイオン注入を行い、さ
らに酸化を重ねて堆積する例を説明したが、イオン注入
の代わりにホトリソグラフィ処理あるいはエッチング処
理を行い、酸化を行う場合にも適用することができる。

【００２１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００２２】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。（１）請求項１記載の発明によれば、ゲート酸化膜形成
工程よりも前の酸化を全てウェットＯ₂雰囲気としてい
るため、ドライＯ₂雰囲気の酸化に比べて酸化レートが
速く、生産性の向上を図ることができる。

【００２３】また、図２に示すように、ゲート酸化膜形
成工程よりも前の酸化工程を、ウェットＯ₂雰囲気で処
理したものは、ゲート酸化膜のＭＯＳダイオード耐圧特
性がドライＯ₂雰囲気処理に比べ著しく向上するなど、
素子特性の改善を図ることができる。（２）請求項２記載の発明によれば、ゲート酸化工程を
複数回に分け、その間に処理を行うようにしたので、基
板表面近傍のチャネルプロファイルの熱酸化による変化
が軽減され、トランジスタ特性の向上を図ることができ
る。

【００２４】（３）請求項３記載の発明によれば、ゲー
ト酸化工程を複数回に分け、その間にチャネル形成のイ
オン注入を行うようにしたので、基板表面近傍のチャネ
ルプロファイルの熱酸化による変化が軽減され、トラン
ジスタ特性の向上を図ることができる。さらに、ゲート
酸化膜上からのイオン注入処理後に、ゲート酸化膜を再
酸化することによって、イオン注入によるダメージでＳ
ｉ／ＳｉＯ₂の結合子が崩れた場合、再結合化すること
が可能となるので、ゲート酸化膜の品質向上を図ること
ができる。

【００２５】（４）請求項４記載の発明によれば、ゲー
ト酸化工程を複数回に分け、その間にホトリソグラフィ
処理を行うようにしたので、ホトリソグラフィ処理に伴
うレジスト残りが生じるような場合にも、後で行う酸化
膜の形成で、酸化還元されることになり、ゲート酸化膜
の品質向上を図ることができる。（５）請求項５記載の発明によれば、ゲート酸化工程を
複数回に分け、その間にエッチング処理を行うようにし
たので、エッチング処理に伴うゲート酸化膜のダメージ
による劣化を防ぐことができ、ゲート酸化膜の品質向上
を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図である。

【図２】従来の半導体基板の処理と本発明の半導体基板
の処理とを対比したＶ−Ｉ特性図である。

【図３】本発明の第２実施例を示す半導体装置の製造工
程断面図である。

【図４】従来のメモリＬＳＩデバイスにおけるゲート酸
化膜の製造工程断面図である。

【符号の説明】

１，１１基板２酸化膜３窒化シリコン膜４，１２フィールド酸化膜１３，１５ゲート酸化膜１４不純物層

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート酸化膜を形成する
半導体装置の製造方法において、（ａ）基板表面を全て
ウェットＯ₂雰囲気で熱酸化する工程と、（ｂ）その
後、ゲート酸化膜を形成する工程とを施すことを特徴と
する半導体装置の製造方法。
【請求項２】半導体基板上にゲート酸化膜を形成する
半導体装置の製造方法において、（ａ）第１の酸化膜を
形成する工程と、（ｂ）該第１の酸化膜を介して処理を
行う工程と、（ｃ）その後、前記第１の酸化膜上に更に
酸化膜を重ねてゲート酸化膜を形成する工程とを施すこ
とを特徴とする半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記（ｂ）工程における処理はイオン注入であ
ることを特徴とする半導体装置の製造方法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、前記（ｂ）工程における処理はホトリソグラフ
ィ処理であることを特徴とする半導体装置の製造方法。
【請求項５】請求項２記載の半導体装置の製造方法に
おいて、前記（ｂ）工程における処理はエッチング処理
であることを特徴とする半導体装置の製造方法。