JP3171764B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳細にはＳＯＩ（SiliconOn Insulato
r）基板に形成されたメサ構造を有するデバイスであっ
て、特にメサ型シリコン周辺部での電界集中を緩和する
半導体装置及びその製造方法に関する。
方法に関し、より詳細にはＳＯＩ（SiliconOn Insulato
r）基板に形成されたメサ構造を有するデバイスであっ
て、特にメサ型シリコン周辺部での電界集中を緩和する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＳＯＩ
構造を有する基板を用いてデバイスを製造する場合、そ
の性能を左右する重要な技術の一つが素子分離である。
これには大きく分けて２通りの方法がある。一方は、Ｌ
ＯＣＯＳ酸化のように選択的な酸化を行って素子分離す
る方法と、トップシリコンを島状（メサ構造）にエッチ
ングすることによってシリコンの島（メサ）と島（メ
サ）を物理的に分離する方法である。
構造を有する基板を用いてデバイスを製造する場合、そ
の性能を左右する重要な技術の一つが素子分離である。
これには大きく分けて２通りの方法がある。一方は、Ｌ
ＯＣＯＳ酸化のように選択的な酸化を行って素子分離す
る方法と、トップシリコンを島状（メサ構造）にエッチ
ングすることによってシリコンの島（メサ）と島（メ
サ）を物理的に分離する方法である。
【０００３】一般的なＬＯＣＯＳ膜による素子分離方法
を、以下に示す。図３５に示したように、基板としてシ
リコン基板５１上に埋め込み酸化膜５２及びトップシリ
コン層５３が形成されたＳＯＩ基板５０を用いる。この
ＳＯＩ基板５０上に薄い酸化膜（図示せず）及びＳｉＮ
膜５４を順次堆積する。その後、素子分離領域となりう
る領域５５のＳｉＮ膜５４を、フォトリソグラフィと異
方性ドライエッチング工程によって除去する。次いで、
ＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ膜５６を形成する。
この際、完全に電気的分離を行うためには、図３６及び
３７に示したように、素子分離領域となりうる領域５５
のトップシリコン層５３が全て酸化されて、ＬＯＣＯＳ
膜５６が埋め込み酸化膜５２と接触することが望まし
い。
を、以下に示す。図３５に示したように、基板としてシ
リコン基板５１上に埋め込み酸化膜５２及びトップシリ
コン層５３が形成されたＳＯＩ基板５０を用いる。この
ＳＯＩ基板５０上に薄い酸化膜（図示せず）及びＳｉＮ
膜５４を順次堆積する。その後、素子分離領域となりう
る領域５５のＳｉＮ膜５４を、フォトリソグラフィと異
方性ドライエッチング工程によって除去する。次いで、
ＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ膜５６を形成する。
この際、完全に電気的分離を行うためには、図３６及び
３７に示したように、素子分離領域となりうる領域５５
のトップシリコン層５３が全て酸化されて、ＬＯＣＯＳ
膜５６が埋め込み酸化膜５２と接触することが望まし
い。
【０００４】その後、図３８に示したように、ＳｉＮ膜
５４を全て除去する。次いで、これらＬＯＣＯＳ膜５６
及び分離されたトップシリコン層５３ａ上に、ゲート酸
化膜（図示せず）及びゲート電極となるポリシリコン５
７を堆積する。このようにＬＯＣＯＳ膜により素子分離
を行う場合、特に、トップシリコン層の膜厚が薄いＳＯ
Ｉ基板を用いたときには、次のような問題が起こる。つ
まり、ＬＯＣＯＳ酸化が進行し、ＬＯＣＯＳ膜がＳＯＩ
基板の埋め込み酸化膜と接触した瞬間から、図３７中の
矢印で示したように、埋め込み酸化膜を通って回り込ん
でくる酸素が、トップシリコン層を下層から酸化してゆ
き、トップシリコン層を薄くしてしまう。
５４を全て除去する。次いで、これらＬＯＣＯＳ膜５６
及び分離されたトップシリコン層５３ａ上に、ゲート酸
化膜（図示せず）及びゲート電極となるポリシリコン５
７を堆積する。このようにＬＯＣＯＳ膜により素子分離
を行う場合、特に、トップシリコン層の膜厚が薄いＳＯ
Ｉ基板を用いたときには、次のような問題が起こる。つ
まり、ＬＯＣＯＳ酸化が進行し、ＬＯＣＯＳ膜がＳＯＩ
基板の埋め込み酸化膜と接触した瞬間から、図３７中の
矢印で示したように、埋め込み酸化膜を通って回り込ん
でくる酸素が、トップシリコン層を下層から酸化してゆ
き、トップシリコン層を薄くしてしまう。
【０００５】ＳＯＩ構造のトランジスタは、トップシリ
コンの膜厚でその特性が大きく変化するため、上記のよ
うなトップシリコン層の薄膜化の問題は、デバイス特性
上、致命的なものとなる。特に、トップシリコン層の膜
厚が薄い場合には、顕著となる。また、以下にメサ構造
による素子分離方法を示す。
コンの膜厚でその特性が大きく変化するため、上記のよ
うなトップシリコン層の薄膜化の問題は、デバイス特性
上、致命的なものとなる。特に、トップシリコン層の膜
厚が薄い場合には、顕著となる。また、以下にメサ構造
による素子分離方法を示す。
【０００６】上記と同様のＳＯＩ基板６０を用いる。ま
ず、フォトリソグラフィと異方性ドライエッチング工程
によって、ＳＯＩ基板６０の素子分離領域となりうる領
域のトップシリコン層６３を除去する。これによって、
素子分離領域となりうる領域においては、埋め込み酸化
膜６２が露出されることとなり、物理的に分離されたメ
サ型シリコン６３ａが形成され、このメサ型シリコン６
３ａは、隣接するメサ型シリコンと電気的にも分離され
る。次いで、図３９に示したように、このＳＯＩ基板６
０上に薄い酸化膜（図示せず）を形成し、続いて、これ
らメサ型シリコン６３ａを含むＳＯＩ基板６０上にゲー
ト電極６４を形成する。
ず、フォトリソグラフィと異方性ドライエッチング工程
によって、ＳＯＩ基板６０の素子分離領域となりうる領
域のトップシリコン層６３を除去する。これによって、
素子分離領域となりうる領域においては、埋め込み酸化
膜６２が露出されることとなり、物理的に分離されたメ
サ型シリコン６３ａが形成され、このメサ型シリコン６
３ａは、隣接するメサ型シリコンと電気的にも分離され
る。次いで、図３９に示したように、このＳＯＩ基板６
０上に薄い酸化膜（図示せず）を形成し、続いて、これ
らメサ型シリコン６３ａを含むＳＯＩ基板６０上にゲー
ト電極６４を形成する。
【０００７】この場合には、埋め込み酸化膜６２が露出
した状態での酸化量がとても小さい（ゲート酸化膜であ
る薄い酸化膜分のみである）ために、上記のような酸素
の回り込みによるトップシリコン層の薄膜化の問題はな
いが、一方、次のような問題を有する。つまり、図３９
中Ｙの拡大図である図４０に示したように、メサ型シリ
コン６３ａの上表面端部分は、上面と共に側面もゲート
電極６４に被覆されることとなる。よって、例えば、ゲ
ート電極にオン作動時の電位が与えられた場合には、メ
サ型シリコン６３ａの上表面端部分は２方向から電界を
受けることとなる。これにより、メサ型シリコン６３ａ
の上表面端部分は他の部分に比べて先に反転して（チャ
ネルが形成されて）しまい、図４１中Ｋに示したよう
に、ゲート電圧−ドライブ電流曲線に欠陥(kink)が現れ
ることとなり、トランジスタのオン／オフ特性を悪くす
る。
した状態での酸化量がとても小さい（ゲート酸化膜であ
る薄い酸化膜分のみである）ために、上記のような酸素
の回り込みによるトップシリコン層の薄膜化の問題はな
いが、一方、次のような問題を有する。つまり、図３９
中Ｙの拡大図である図４０に示したように、メサ型シリ
コン６３ａの上表面端部分は、上面と共に側面もゲート
電極６４に被覆されることとなる。よって、例えば、ゲ
ート電極にオン作動時の電位が与えられた場合には、メ
サ型シリコン６３ａの上表面端部分は２方向から電界を
受けることとなる。これにより、メサ型シリコン６３ａ
の上表面端部分は他の部分に比べて先に反転して（チャ
ネルが形成されて）しまい、図４１中Ｋに示したよう
に、ゲート電圧−ドライブ電流曲線に欠陥(kink)が現れ
ることとなり、トランジスタのオン／オフ特性を悪くす
る。
【０００８】また、このような問題点を解決するため
に、例えば、図４５に示したように、メサ型シリコン７
３ａの側面のみに酸化膜７５を形成することにより、図
４６に示した側壁からの電界を緩和する半導体装置が提
案されている。このような半導体装置は、以下のように
して形成することができる。図４２に示したように、シ
リコン基板７１上に埋め込み酸化膜７２及びトップシリ
コン７３層が形成されたＳＯＩ基板７０を用いる。この
ＳＯＩ基板７０の上に薄い酸化膜（図示せず）及びＳｉ
Ｎ膜７４を堆積する。その後、素子分離領域となりうる
領域７７のＳｉＮ膜７４及びトップシリコン層７３を、
フォトリソグラフィと異方性ドライエッチング工程によ
って除去し、メサ型シリコン７３ａを形成する。
に、例えば、図４５に示したように、メサ型シリコン７
３ａの側面のみに酸化膜７５を形成することにより、図
４６に示した側壁からの電界を緩和する半導体装置が提
案されている。このような半導体装置は、以下のように
して形成することができる。図４２に示したように、シ
リコン基板７１上に埋め込み酸化膜７２及びトップシリ
コン７３層が形成されたＳＯＩ基板７０を用いる。この
ＳＯＩ基板７０の上に薄い酸化膜（図示せず）及びＳｉ
Ｎ膜７４を堆積する。その後、素子分離領域となりうる
領域７７のＳｉＮ膜７４及びトップシリコン層７３を、
フォトリソグラフィと異方性ドライエッチング工程によ
って除去し、メサ型シリコン７３ａを形成する。
【０００９】次いで、図４３に示したように、ＳｉＮ膜
７４をマスクにして、メサ型シリコン７３ａの側面を酸
化雰囲気にさらすことによって、メサ型シリコン７３ａ
の側壁のみに酸化膜７５を形成する。その後、図４４に
示したように、ＳｉＮ膜７４を除去し、メサ型シリコン
７３ａを含むＳＯＩ基板７０上にゲート電極７６を形成
する。
７４をマスクにして、メサ型シリコン７３ａの側面を酸
化雰囲気にさらすことによって、メサ型シリコン７３ａ
の側壁のみに酸化膜７５を形成する。その後、図４４に
示したように、ＳｉＮ膜７４を除去し、メサ型シリコン
７３ａを含むＳＯＩ基板７０上にゲート電極７６を形成
する。
【００１０】しかし、この方法においては、埋め込み酸
化膜７２が露出した状態での酸化を必要とするために、
上述のＬＯＣＯＳ酸化と同様に、メサ型シリコン７３ａ
の薄膜化が問題となる。また、上記方法ではメサ型シリ
コン７３ａの上表面端部分に十分なバーズビークと呼ば
れる酸化膜を形成できない（バーズビークが延びる方向
と同じ方向にメサ型シリコン７３ａ側壁の酸化膜７５が
成長するので、見かけのバーズビークは大きくできな
い）ため、後の洗浄工程等によって、図４７に示したよ
うに、ＳＯＩ基板７０全面の酸化膜７２及び７５が少し
ずつ除去される。この結果、このＳＯＩ基板７０の上
に、図４８に示したように、ゲート電極７６を形成し、
ゲート電極にオン作動時の電位を与えた場合には、図４
９に示したように、メサ型シリコン７３ａの上表面端部
で２方向から電界を受けることとなり、オン／オフ特性
を悪くする。
化膜７２が露出した状態での酸化を必要とするために、
上述のＬＯＣＯＳ酸化と同様に、メサ型シリコン７３ａ
の薄膜化が問題となる。また、上記方法ではメサ型シリ
コン７３ａの上表面端部分に十分なバーズビークと呼ば
れる酸化膜を形成できない（バーズビークが延びる方向
と同じ方向にメサ型シリコン７３ａ側壁の酸化膜７５が
成長するので、見かけのバーズビークは大きくできな
い）ため、後の洗浄工程等によって、図４７に示したよ
うに、ＳＯＩ基板７０全面の酸化膜７２及び７５が少し
ずつ除去される。この結果、このＳＯＩ基板７０の上
に、図４８に示したように、ゲート電極７６を形成し、
ゲート電極にオン作動時の電位を与えた場合には、図４
９に示したように、メサ型シリコン７３ａの上表面端部
で２方向から電界を受けることとなり、オン／オフ特性
を悪くする。
【００１１】本発明は上記課題に鑑みなされたものであ
り、メサ型シリコン周辺部での電界集中を緩和すること
ができる半導体装置及びその製造方法を提供することを
目的とする。
り、メサ型シリコン周辺部での電界集中を緩和すること
ができる半導体装置及びその製造方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、 (i)
少なくとも絶縁層及びトップシリコン層が順次形成され
たＳＯＩ基板のトップシリコン層をメサ型シリコン膜に
加工し、 (ii)該メサ型シリコン膜を含むＳＯＩ基板上全面に酸化
阻止膜を形成し、次いで、前記メサ型シリコン膜の上表
面端部に存在する前記酸化阻止膜を除去し、 (iii) 酸化処理に付して、前記メサ型シリコン膜の上表
面端部に、後に形成するゲート酸化膜よりも厚い酸化膜
を形成し、 (iv)前記メサ型シリコン膜を含むＳＯＩ基板上にゲート
絶縁膜及びゲート電極を形成することにより、
少なくとも絶縁層及びトップシリコン層が順次形成され
たＳＯＩ基板のトップシリコン層をメサ型シリコン膜に
加工し、 (ii)該メサ型シリコン膜を含むＳＯＩ基板上全面に酸化
阻止膜を形成し、次いで、前記メサ型シリコン膜の上表
面端部に存在する前記酸化阻止膜を除去し、 (iii) 酸化処理に付して、前記メサ型シリコン膜の上表
面端部に、後に形成するゲート酸化膜よりも厚い酸化膜
を形成し、 (iv)前記メサ型シリコン膜を含むＳＯＩ基板上にゲート
絶縁膜及びゲート電極を形成することにより、
【００１３】ソース／ドレイン領域及びチャネル領域が
形成されたメサ型シリコン膜、該メサ型シリコン膜上に
形成されたゲート酸化膜及び前記メサ型シリコン膜上に
前記ゲート酸化膜を介して配設されたゲート電極とから
なり、前記ゲート電極下であってメサ型シリコン膜の上
表面端部に、前記ゲート酸化膜よりも厚い酸化膜が形成
されて構成される半導体装置を製造する半導体装置の製
造方法が提供される。
形成されたメサ型シリコン膜、該メサ型シリコン膜上に
形成されたゲート酸化膜及び前記メサ型シリコン膜上に
前記ゲート酸化膜を介して配設されたゲート電極とから
なり、前記ゲート電極下であってメサ型シリコン膜の上
表面端部に、前記ゲート酸化膜よりも厚い酸化膜が形成
されて構成される半導体装置を製造する半導体装置の製
造方法が提供される。
【００１４】さらに、(i) 絶縁層及びトップシリコン層
が順次形成されたＳＯＩ基板上に所望のパターンを有す
る酸化阻止膜を形成し、(ii)該酸化阻止膜をマスクとし
て用い、前記トップシリコン層の全てが酸化されない程
度にＬＯＣＯＳ酸化に付し、(iii) 次いで、該酸化阻止
膜をマスクとして用い、前記トップシリコン層をメサ型
シリコン膜に加工することにより、メサ型シリコン膜の
上表面端部に、後に形成するゲート酸化膜よりも厚い酸
化膜を形成し、(iv)前記メサ型シリコン膜を含むＳＯＩ
基板上にゲート絶縁膜及びゲート電極を形成する上記半
導体装置の製造方法が提供される。
が順次形成されたＳＯＩ基板上に所望のパターンを有す
る酸化阻止膜を形成し、(ii)該酸化阻止膜をマスクとし
て用い、前記トップシリコン層の全てが酸化されない程
度にＬＯＣＯＳ酸化に付し、(iii) 次いで、該酸化阻止
膜をマスクとして用い、前記トップシリコン層をメサ型
シリコン膜に加工することにより、メサ型シリコン膜の
上表面端部に、後に形成するゲート酸化膜よりも厚い酸
化膜を形成し、(iv)前記メサ型シリコン膜を含むＳＯＩ
基板上にゲート絶縁膜及びゲート電極を形成する上記半
導体装置の製造方法が提供される。
【００１５】本発明における半導体装置は、主としてメ
サ型シリコン膜、ゲート酸化膜及びゲート電極により構
成され、さらに、メサ型シリコン膜の上表面端部であっ
て、ゲート電極に被覆された部分に、ゲート酸化膜より
も厚い酸化膜を有している。このような半導体装置は、
ＳＯＩ、ＳＯＳ（Silicon On Sapphire)、ＳＩＭＯＸ(S
eparation by Implanted Oxygen)構造を有する基板を用
いて製造することができる。このような基板は、基板上
に絶縁層及びトップシリコン層が形成されたもの、また
は絶縁性基板上にトップシリコンが形成されたものであ
る。その具体例としては、シリコン基板上にスピネル、
Ａｌ2 Ｏ3 −ＭｇＯ、ＢＰ、ＣａＦ2 又はＳｒＯ等の単
結晶絶縁膜及びシリコンが形成された基板、サファイヤ
等の絶縁性基板上にシリコンが形成された基板、シリコ
ン基板上にＳｉＮ又はＳｉＯ2 等の絶縁膜及び単結晶シ
リコンが形成された基板、シリコン基板にＯ+ イオン注
入を行うか又はシリコン基板を陽極化成酸化することに
より埋め込み酸化膜を形成し、この埋め込み酸化膜上に
シリコンが形成されている基板等を挙げることができ
る。シリコン基板上に絶縁層が形成されている場合に
は、その絶縁層の膜厚は５０〜１００ｎｍ程度、また、
絶縁層上に形成されているトップシリコン層は、１０〜
５００ｎｍ程度使用されることが多いが、これに限定さ
れるものではない。
サ型シリコン膜、ゲート酸化膜及びゲート電極により構
成され、さらに、メサ型シリコン膜の上表面端部であっ
て、ゲート電極に被覆された部分に、ゲート酸化膜より
も厚い酸化膜を有している。このような半導体装置は、
ＳＯＩ、ＳＯＳ（Silicon On Sapphire)、ＳＩＭＯＸ(S
eparation by Implanted Oxygen)構造を有する基板を用
いて製造することができる。このような基板は、基板上
に絶縁層及びトップシリコン層が形成されたもの、また
は絶縁性基板上にトップシリコンが形成されたものであ
る。その具体例としては、シリコン基板上にスピネル、
Ａｌ2 Ｏ3 −ＭｇＯ、ＢＰ、ＣａＦ2 又はＳｒＯ等の単
結晶絶縁膜及びシリコンが形成された基板、サファイヤ
等の絶縁性基板上にシリコンが形成された基板、シリコ
ン基板上にＳｉＮ又はＳｉＯ2 等の絶縁膜及び単結晶シ
リコンが形成された基板、シリコン基板にＯ+ イオン注
入を行うか又はシリコン基板を陽極化成酸化することに
より埋め込み酸化膜を形成し、この埋め込み酸化膜上に
シリコンが形成されている基板等を挙げることができ
る。シリコン基板上に絶縁層が形成されている場合に
は、その絶縁層の膜厚は５０〜１００ｎｍ程度、また、
絶縁層上に形成されているトップシリコン層は、１０〜
５００ｎｍ程度使用されることが多いが、これに限定さ
れるものではない。
【００１６】メサ型シリコン膜は、上記の基板のトップ
シリコン層が、公知の方法、例えばフォトリソグラフィ
及びエッチング工程により島状にパターニングされて形
成されている。このメサ型シリコン膜は、ソース／ドレ
イン領域及びチャネル領域が形成されたメサ型トランジ
スタの活性領域として機能する。ソース／ドレイン領域
は、公知の方法、例えば、Ｐ型又はＮ型の不純物を注入
することにより形成することができる。
シリコン層が、公知の方法、例えばフォトリソグラフィ
及びエッチング工程により島状にパターニングされて形
成されている。このメサ型シリコン膜は、ソース／ドレ
イン領域及びチャネル領域が形成されたメサ型トランジ
スタの活性領域として機能する。ソース／ドレイン領域
は、公知の方法、例えば、Ｐ型又はＮ型の不純物を注入
することにより形成することができる。
【００１７】メサ型シリコン膜上に形成されているゲー
ト酸化膜は、公知の方法、例えば熱酸化法により、３〜
１００ｎｍ程度の膜厚で形成されていることが好まし
い。ゲート電極は、ポリシリコン、タングステン、チタ
ン、ニッケル、コバルト、タンタル、アルミニウム、ゲ
ルマニウム及びこれら金属のシリサイド、ポリサイド等
により形成されていてもよい。このゲート電極は、公知
の方法で３０〜１００ｎｍ程度の膜厚で形成されている
ことが好ましい。
ト酸化膜は、公知の方法、例えば熱酸化法により、３〜
１００ｎｍ程度の膜厚で形成されていることが好まし
い。ゲート電極は、ポリシリコン、タングステン、チタ
ン、ニッケル、コバルト、タンタル、アルミニウム、ゲ
ルマニウム及びこれら金属のシリサイド、ポリサイド等
により形成されていてもよい。このゲート電極は、公知
の方法で３０〜１００ｎｍ程度の膜厚で形成されている
ことが好ましい。
【００１８】メサ型シリコン膜の上表面端部に形成され
た酸化膜は、少なくともゲート電極に被覆されている部
分（少なくともゲート電極直下）に形成されていればよ
く、最も膜厚の厚い部分で５〜３００ｎｍ程度に形成さ
れていることが好ましい。しかし、電源電圧やゲート酸
化膜の膜厚により適宜調整することができる。また、メ
サ型シリコン膜の上表面端部に配設されるゲート酸化膜
よりも厚い酸化膜と基板表面との間、つまり、ゲート電
極に被覆されているメサ型シリコン膜の側壁に、ＳｉＯ
2 、ＳｉＮ等によるスペーサーを形成してもよい。この
ようなスペーサは、メサ型シリコン膜の上表面端部に酸
化膜を形成し、次いで、基板上全面にＳｉＯ2 、ＳｉＮ
等を１０〜５００ｎｍ程度の膜厚で形成し、異方性エッ
チング等により全面エッチバックを行うことにより形成
することができる。
た酸化膜は、少なくともゲート電極に被覆されている部
分（少なくともゲート電極直下）に形成されていればよ
く、最も膜厚の厚い部分で５〜３００ｎｍ程度に形成さ
れていることが好ましい。しかし、電源電圧やゲート酸
化膜の膜厚により適宜調整することができる。また、メ
サ型シリコン膜の上表面端部に配設されるゲート酸化膜
よりも厚い酸化膜と基板表面との間、つまり、ゲート電
極に被覆されているメサ型シリコン膜の側壁に、ＳｉＯ
2 、ＳｉＮ等によるスペーサーを形成してもよい。この
ようなスペーサは、メサ型シリコン膜の上表面端部に酸
化膜を形成し、次いで、基板上全面にＳｉＯ2 、ＳｉＮ
等を１０〜５００ｎｍ程度の膜厚で形成し、異方性エッ
チング等により全面エッチバックを行うことにより形成
することができる。
【００１９】本発明の半導体装置の製造方法において
は、メサ型シリコン膜を形成した後、基板上全面に酸化
阻止膜を形成し、次いでメサ型シリコン膜の上表面端部
に位置する酸化阻止膜を除去する。この場合の酸化阻止
膜は、特に限定されるものではないが、ＳｉＮ膜が好ま
しい。この際の酸化阻止膜は、公知の方法で、２０〜２
００ｎｍ程度の膜厚で形成することが好ましい。メサ型
シリコン膜の上表面端部に位置する酸化阻止膜を除去す
る方法としては、スパッタリング効果が強い異方性ドラ
イエッチングにより、平坦な面はエッチングされず、角
を有する形状のみがエッチングされる条件を選択して行
うことが好ましい。例えば、ガスは、Ｃ３Ｆ８又はＣ４
Ｆ８等のＣ−Ｆ系ガス、流量は装置によって適宜調整す
ることができる。圧力はｍＴｏｒｒオーダー、ソースパ
ワーは２０００〜３０００Ｗ、バイアスは５００〜７０
０Ｗの条件が挙げられる。また、トップシリコン層上に
第１酸化阻止膜を形成し、メサ型シリコンをパターニン
グする際に、第１酸化阻止膜を一緒にパターニングして
もよい。この場合には、このメサ型シリコン及び第１酸
化阻止膜上全面に、第２酸化阻止膜を形成し、さらに、
第２酸化阻止膜上全面に平坦化膜を形成する。第１及び
第２酸化阻止膜としては、上記と同様のものを用いるこ
とができる。この場合の第１酸化阻止膜の膜厚は１０〜
５００ｎｍ程度、第２酸化阻止膜の膜厚は５〜５００ｎ
ｍ程度が好ましい。平坦化膜としては、特に限定される
ものではないが、ＳＯＧ、ＢＰＳＧ、ＰＳＧ等を２０ｎ
ｍ〜２μｍ程度の膜厚で形成することが好ましい。その
後、平坦化膜を、メサ型シリコン膜と同程度の高さを有
するまでエッチングする。この際のエッチングは、公知
の方法、例えば、上部電極やチャンバー・ウォール等反
応室内に２００℃以上の高温部を持たせ、そこへＣＦ４
を導入、圧力が数ｍＴｏｒｒになるように流量をコント
ロールし、ソースパワー１５００〜２５００Ｗ、バイア
ス４００〜６００Ｗでエッチングする方法により行うこ
とができる。得られた平坦化膜をマスクとして用い、第
１及び第２酸化阻止膜をエッチング除去する。この際の
エッチングは、マスクされていない第２酸化阻止膜と、
メサ型シリコン膜の上表面端部に配置する第１酸化阻止
膜とを除去し、メサ型シリコン膜の上表面端部のみが露
出するような等方的なエッチング条件を選択して行うこ
とが好ましい。具体的には、例えば、ＣＦ４と０２を圧
力が数Ｔｏｒｒ（例えば、２Ｔｏｒｒ）になるようにコ
ントロールし、０２は全流量の４０％以上、バイアスパ
ワーを２００〜３００Ｗにすることでエッチングするこ
とができる。
は、メサ型シリコン膜を形成した後、基板上全面に酸化
阻止膜を形成し、次いでメサ型シリコン膜の上表面端部
に位置する酸化阻止膜を除去する。この場合の酸化阻止
膜は、特に限定されるものではないが、ＳｉＮ膜が好ま
しい。この際の酸化阻止膜は、公知の方法で、２０〜２
００ｎｍ程度の膜厚で形成することが好ましい。メサ型
シリコン膜の上表面端部に位置する酸化阻止膜を除去す
る方法としては、スパッタリング効果が強い異方性ドラ
イエッチングにより、平坦な面はエッチングされず、角
を有する形状のみがエッチングされる条件を選択して行
うことが好ましい。例えば、ガスは、Ｃ３Ｆ８又はＣ４
Ｆ８等のＣ−Ｆ系ガス、流量は装置によって適宜調整す
ることができる。圧力はｍＴｏｒｒオーダー、ソースパ
ワーは２０００〜３０００Ｗ、バイアスは５００〜７０
０Ｗの条件が挙げられる。また、トップシリコン層上に
第１酸化阻止膜を形成し、メサ型シリコンをパターニン
グする際に、第１酸化阻止膜を一緒にパターニングして
もよい。この場合には、このメサ型シリコン及び第１酸
化阻止膜上全面に、第２酸化阻止膜を形成し、さらに、
第２酸化阻止膜上全面に平坦化膜を形成する。第１及び
第２酸化阻止膜としては、上記と同様のものを用いるこ
とができる。この場合の第１酸化阻止膜の膜厚は１０〜
５００ｎｍ程度、第２酸化阻止膜の膜厚は５〜５００ｎ
ｍ程度が好ましい。平坦化膜としては、特に限定される
ものではないが、ＳＯＧ、ＢＰＳＧ、ＰＳＧ等を２０ｎ
ｍ〜２μｍ程度の膜厚で形成することが好ましい。その
後、平坦化膜を、メサ型シリコン膜と同程度の高さを有
するまでエッチングする。この際のエッチングは、公知
の方法、例えば、上部電極やチャンバー・ウォール等反
応室内に２００℃以上の高温部を持たせ、そこへＣＦ４
を導入、圧力が数ｍＴｏｒｒになるように流量をコント
ロールし、ソースパワー１５００〜２５００Ｗ、バイア
ス４００〜６００Ｗでエッチングする方法により行うこ
とができる。得られた平坦化膜をマスクとして用い、第
１及び第２酸化阻止膜をエッチング除去する。この際の
エッチングは、マスクされていない第２酸化阻止膜と、
メサ型シリコン膜の上表面端部に配置する第１酸化阻止
膜とを除去し、メサ型シリコン膜の上表面端部のみが露
出するような等方的なエッチング条件を選択して行うこ
とが好ましい。具体的には、例えば、ＣＦ４と０２を圧
力が数Ｔｏｒｒ（例えば、２Ｔｏｒｒ）になるようにコ
ントロールし、０２は全流量の４０％以上、バイアスパ
ワーを２００〜３００Ｗにすることでエッチングするこ
とができる。
【００２０】上記のようにして得られた上表面端部に存
在する酸化阻止膜が除去されたメサ型シリコン膜を酸化
処理に付す。この場合の酸化処理の条件は、例えば、７
００〜１２００℃程度の温度範囲で、平坦なシリコンウ
ェハ上で５〜５００ｎｍ程度の酸化膜を得られる条件を
選択することが好ましい。これにより、メサ型シリコン
膜の上表面端部に、後の工程で形成するゲート酸化膜よ
りも厚い、例えば、最も厚い部分（コーナー部）がゲー
ト酸化膜の２倍以上の膜厚となる酸化膜を形成すること
ができる。
在する酸化阻止膜が除去されたメサ型シリコン膜を酸化
処理に付す。この場合の酸化処理の条件は、例えば、７
００〜１２００℃程度の温度範囲で、平坦なシリコンウ
ェハ上で５〜５００ｎｍ程度の酸化膜を得られる条件を
選択することが好ましい。これにより、メサ型シリコン
膜の上表面端部に、後の工程で形成するゲート酸化膜よ
りも厚い、例えば、最も厚い部分（コーナー部）がゲー
ト酸化膜の２倍以上の膜厚となる酸化膜を形成すること
ができる。
【００２１】その後、公知の方法によって、ゲート酸化
膜の形成、ゲート電極の形成、ソース／ドレイン領域の
形成、しきい値電圧の制御等の工程を任意に行うことに
より半導体装置を得ることができる。さらに、半導体装
置の別の製造方法としては、ＳＯＩ基板に、所望の形状
を有する酸化阻止膜を形成し、この酸化阻止膜を利用し
てＬＯＣＯＳ酸化を行ったのち、メサ型シリコン膜を形
成してもよい。まず、ＳＯＩ基板上に酸化阻止膜を形成
したのち、素子分離膜形成領域に、公知の方法、例えば
フォトリソグラフィ及びエッチング工程により開口部を
形成する。そして、得られたＳＯＩ基板を、公知の方法
によりＬＯＣＯＳ酸化に付す。この際のＬＯＣＯＳ酸化
条件としては、７００〜１２００℃程度の温度範囲で、
平坦なシリコンウェハ上で５〜５００ｎｍ程度の酸化膜
を得られる条件を選択することが好ましい。つまり、こ
の酸化により、素子分離膜形成領域のトップシリコン層
を酸化するが、トップシリコン層が深さ方向に完全に酸
化されるのではなく、完全に素子形成領域が分離されな
いように酸化する。具体的には、トップシリコン層の膜
厚の１０〜９０％程度を酸化する。なお、この際の酸化
は、ゲート酸化膜、電源電圧、トップシリコン層の形状
等により適宜調整することができる。その後、このＬＯ
ＣＯＳ膜と残存するトップシリコン層とを、ＬＯＣＯＳ
酸化で用いた酸化阻止膜を利用して、公知の方法、例え
ば異方性エッチングで、トップシリコン層下の絶縁層が
露出されるまで除去する。これにより、上表面端部に、
後に形成するゲート酸化膜よりも厚い酸化膜を有するメ
サ型シリコン膜を形成することができる。
膜の形成、ゲート電極の形成、ソース／ドレイン領域の
形成、しきい値電圧の制御等の工程を任意に行うことに
より半導体装置を得ることができる。さらに、半導体装
置の別の製造方法としては、ＳＯＩ基板に、所望の形状
を有する酸化阻止膜を形成し、この酸化阻止膜を利用し
てＬＯＣＯＳ酸化を行ったのち、メサ型シリコン膜を形
成してもよい。まず、ＳＯＩ基板上に酸化阻止膜を形成
したのち、素子分離膜形成領域に、公知の方法、例えば
フォトリソグラフィ及びエッチング工程により開口部を
形成する。そして、得られたＳＯＩ基板を、公知の方法
によりＬＯＣＯＳ酸化に付す。この際のＬＯＣＯＳ酸化
条件としては、７００〜１２００℃程度の温度範囲で、
平坦なシリコンウェハ上で５〜５００ｎｍ程度の酸化膜
を得られる条件を選択することが好ましい。つまり、こ
の酸化により、素子分離膜形成領域のトップシリコン層
を酸化するが、トップシリコン層が深さ方向に完全に酸
化されるのではなく、完全に素子形成領域が分離されな
いように酸化する。具体的には、トップシリコン層の膜
厚の１０〜９０％程度を酸化する。なお、この際の酸化
は、ゲート酸化膜、電源電圧、トップシリコン層の形状
等により適宜調整することができる。その後、このＬＯ
ＣＯＳ膜と残存するトップシリコン層とを、ＬＯＣＯＳ
酸化で用いた酸化阻止膜を利用して、公知の方法、例え
ば異方性エッチングで、トップシリコン層下の絶縁層が
露出されるまで除去する。これにより、上表面端部に、
後に形成するゲート酸化膜よりも厚い酸化膜を有するメ
サ型シリコン膜を形成することができる。
【００２２】
【作用】本発明の半導体装置によれば、メサ型シリコン
膜の上表面端部にゲート酸化膜よりも厚い酸化膜が形成
されているので、ゲート電極に電圧を印加した際に生じ
るメサ型シリコン膜の上表面端部でのゲート−チャネル
間容量を小さくするとともに、メサ型シリコン膜内のチ
ャネル領域への２方向からの電界集中を緩和し、結果と
して、半導体装置のオン／オフ特性が改善される。
膜の上表面端部にゲート酸化膜よりも厚い酸化膜が形成
されているので、ゲート電極に電圧を印加した際に生じ
るメサ型シリコン膜の上表面端部でのゲート−チャネル
間容量を小さくするとともに、メサ型シリコン膜内のチ
ャネル領域への２方向からの電界集中を緩和し、結果と
して、半導体装置のオン／オフ特性が改善される。
【００２３】また、本発明の半導体装置の製造方法によ
れば、メサ型シリコン膜を有する基板上全面に酸化阻止
膜を形成し、次いでメサ型シリコン膜の上表面端部に位
置する酸化阻止膜を除去し、得られた酸化阻止膜をマス
クとして酸化処理することにより、メサ型シリコン膜の
上表面端部にゲート酸化膜よりも厚い酸化膜を形成する
ので、酸化処理する際には、ＳＯＩ基板を構成する絶縁
層が酸化雰囲気から保護されるこことなる。これによ
り、従来のＬＯＣＯＳ酸化による素子分離方法に見られ
るような、酸化プロセス中のトップシリコンの薄膜化が
防止される。
れば、メサ型シリコン膜を有する基板上全面に酸化阻止
膜を形成し、次いでメサ型シリコン膜の上表面端部に位
置する酸化阻止膜を除去し、得られた酸化阻止膜をマス
クとして酸化処理することにより、メサ型シリコン膜の
上表面端部にゲート酸化膜よりも厚い酸化膜を形成する
ので、酸化処理する際には、ＳＯＩ基板を構成する絶縁
層が酸化雰囲気から保護されるこことなる。これによ
り、従来のＬＯＣＯＳ酸化による素子分離方法に見られ
るような、酸化プロセス中のトップシリコンの薄膜化が
防止される。
【００２４】さらに、ＳＯＩ基板に、所望の形状を有す
る酸化阻止膜を形成し、この酸化阻止膜を利用してＬＯ
ＣＯＳ酸化を行ったのち、メサ型シリコン膜を形成する
場合には、メサ型シリコン膜の上表面端部に十分な膜厚
を有するバーズビークが形成されることとなり、プロセ
ス中の洗浄工程等によって、基板上に形成された酸化膜
の膜厚が減少しても、メサ型シリコン膜の上表面端部が
露出することが回避される。
る酸化阻止膜を形成し、この酸化阻止膜を利用してＬＯ
ＣＯＳ酸化を行ったのち、メサ型シリコン膜を形成する
場合には、メサ型シリコン膜の上表面端部に十分な膜厚
を有するバーズビークが形成されることとなり、プロセ
ス中の洗浄工程等によって、基板上に形成された酸化膜
の膜厚が減少しても、メサ型シリコン膜の上表面端部が
露出することが回避される。
【００２５】
【実施例】以下に、本発明の半導体装置であるメサ型Ｍ
ＯＳトランジスタ及びその製造方法の実施例を図面に基
づいて説明する。 実施例１ 図１及び図１のＡ−Ａ線断面図である図１２に示したよ
うに、メサ型ＭＯＳトランジスタ７は、ＳＯＩ基板１０
を構成するメサ型シリコン１３ａの上に、ゲート酸化膜
２１を介してゲート電極１９が配設されて構成されてい
る。メサ型シリコン１３ａは、ゲート電極１９直下のチ
ャネル領域９と、チャネル領域９に隣接するソース／ド
レイン領域８とからなる。また、メサ型シリコン１３ａ
の上表面端部（ゲート電極１９に電圧を印加した際にゲ
ート電極１９からの電界が集中する部分）には、ゲート
酸化膜２１よりも厚い酸化膜１８が形成されている。
ＯＳトランジスタ及びその製造方法の実施例を図面に基
づいて説明する。 実施例１ 図１及び図１のＡ−Ａ線断面図である図１２に示したよ
うに、メサ型ＭＯＳトランジスタ７は、ＳＯＩ基板１０
を構成するメサ型シリコン１３ａの上に、ゲート酸化膜
２１を介してゲート電極１９が配設されて構成されてい
る。メサ型シリコン１３ａは、ゲート電極１９直下のチ
ャネル領域９と、チャネル領域９に隣接するソース／ド
レイン領域８とからなる。また、メサ型シリコン１３ａ
の上表面端部（ゲート電極１９に電圧を印加した際にゲ
ート電極１９からの電界が集中する部分）には、ゲート
酸化膜２１よりも厚い酸化膜１８が形成されている。
【００２６】このように構成されるメサ型ＭＯＳトラン
ジスタ７においては、図１２中Ｘの拡大図である図２に
示したように、ゲート電極１９のオン作動時の電位が与
えられた場合にも、酸化膜１８により、ゲート−チャネ
ル容量を中策することができ、よって、メサ型シリコン
１３ａのチャネル領域への上及び側面の２方向からの電
界集中を緩和することができる。これにより、図３に示
したようなゲート電圧−ドライブ電流曲線を得ることが
でき、トランジスタのオン／オフ特性を改善することが
できる。
ジスタ７においては、図１２中Ｘの拡大図である図２に
示したように、ゲート電極１９のオン作動時の電位が与
えられた場合にも、酸化膜１８により、ゲート−チャネ
ル容量を中策することができ、よって、メサ型シリコン
１３ａのチャネル領域への上及び側面の２方向からの電
界集中を緩和することができる。これにより、図３に示
したようなゲート電圧−ドライブ電流曲線を得ることが
でき、トランジスタのオン／オフ特性を改善することが
できる。
【００２７】以下に、メサ型ＭＯＳトランジスタの製造
方法について説明する。シリコン基板１１上に、埋め込
み酸化膜１２が２００ｎｍ程度、トップシリコン層１３
が１００ｎｍ程度が形成されたＳＯＩ基板１０を用い
る。図４に示したように、このＳＯＩ基板１０のトップ
シリコン層１３上に、５ｎｍ程度の酸化膜（図示せず）
と６０ｎｍ程度のＳｉＮ膜１４とを堆積する。
方法について説明する。シリコン基板１１上に、埋め込
み酸化膜１２が２００ｎｍ程度、トップシリコン層１３
が１００ｎｍ程度が形成されたＳＯＩ基板１０を用い
る。図４に示したように、このＳＯＩ基板１０のトップ
シリコン層１３上に、５ｎｍ程度の酸化膜（図示せず）
と６０ｎｍ程度のＳｉＮ膜１４とを堆積する。
【００２８】次いで、図５に示したように、フォトリソ
グラフィと異方性ドライエッチング工程によって、後に
素子分離領域となりうる領域１５のＳｉＮ膜１４、酸化
膜及びトップシリコン層１３を全て除去することによ
り、その領域１５の埋め込み酸化膜１２を露出させると
ともに、メサ型シリコン１３ａを形成する。さらに、図
６に示したように、ＳＯＩ基板１０上全面に、ＳｉＮ膜
１６を４０ｎｍ程度堆積して、ＳｉＮ膜１４及び露出し
ている埋め込み酸化膜１２をＳｉＮ膜１６で被覆する。
そして、ＳｉＮ膜１６上に、平坦化能力に優れたＳＯＧ
膜１７を堆積することによって平坦化を行う。
グラフィと異方性ドライエッチング工程によって、後に
素子分離領域となりうる領域１５のＳｉＮ膜１４、酸化
膜及びトップシリコン層１３を全て除去することによ
り、その領域１５の埋め込み酸化膜１２を露出させると
ともに、メサ型シリコン１３ａを形成する。さらに、図
６に示したように、ＳＯＩ基板１０上全面に、ＳｉＮ膜
１６を４０ｎｍ程度堆積して、ＳｉＮ膜１４及び露出し
ている埋め込み酸化膜１２をＳｉＮ膜１６で被覆する。
そして、ＳｉＮ膜１６上に、平坦化能力に優れたＳＯＧ
膜１７を堆積することによって平坦化を行う。
【００２９】次いで、図７に示したように、ＳＯＧ膜１
７全面を、エッチバックによってメサ型シリコン１３ａ
の上面と同位置まで除去する。そして、図８に示したよ
うに、残されたＳＯＧ膜１７ａをマスクにＳｉＮ膜１６
をエッチングによって除去する。この際、ＳｉＮが等方
的なドライエッチングで５０ｎｍ程度エッチングされる
ような条件を選択する。これにより、メサ型シリコン１
３ａ上に堆積されたＳｉＮ膜１４の大部分は残り、メサ
型シリコン１３ａの上表面端部（後の工程で形成される
ゲート電極からの電界が集中する部分）のみのシリコン
が露出する。
７全面を、エッチバックによってメサ型シリコン１３ａ
の上面と同位置まで除去する。そして、図８に示したよ
うに、残されたＳＯＧ膜１７ａをマスクにＳｉＮ膜１６
をエッチングによって除去する。この際、ＳｉＮが等方
的なドライエッチングで５０ｎｍ程度エッチングされる
ような条件を選択する。これにより、メサ型シリコン１
３ａ上に堆積されたＳｉＮ膜１４の大部分は残り、メサ
型シリコン１３ａの上表面端部（後の工程で形成される
ゲート電極からの電界が集中する部分）のみのシリコン
が露出する。
【００３０】次いで、図９に示したように、残されたＳ
ＯＧ膜１７ａを全て除去する。その後、図１０に示した
ように、例えば、９００℃程度のパイロジェニック酸化
で平坦なベアシリコンウェハ上で１００ｎｍ程度の酸化
膜が得られる条件で、メサ型シリコン１３ａの上表面端
部の最も厚い部分が７０ｎｍ程度になる酸化膜１８を得
る。
ＯＧ膜１７ａを全て除去する。その後、図１０に示した
ように、例えば、９００℃程度のパイロジェニック酸化
で平坦なベアシリコンウェハ上で１００ｎｍ程度の酸化
膜が得られる条件で、メサ型シリコン１３ａの上表面端
部の最も厚い部分が７０ｎｍ程度になる酸化膜１８を得
る。
【００３１】次いで、図１１に示したように、１５０℃
程度に加熱したリン酸によってメサ型シリコン１３ａ及
び埋め込み酸化膜１２上に残存するＳｉＮ膜１４、１６
を除去する。そして、イオン注入により、メサ型シリコ
ン１３ａ及びＳＯＩ基板１０の不純物濃度を調節する。
その後、図１２に示したように、これら酸化膜１８を有
するメサ型シリコン１３ａを含むＳＯＩ基板１０上全面
に、膜厚８ｎｍ程度のゲート酸化膜２１を形成し、さら
に、ゲート電極となるポリシリコン１９を堆積する。
程度に加熱したリン酸によってメサ型シリコン１３ａ及
び埋め込み酸化膜１２上に残存するＳｉＮ膜１４、１６
を除去する。そして、イオン注入により、メサ型シリコ
ン１３ａ及びＳＯＩ基板１０の不純物濃度を調節する。
その後、図１２に示したように、これら酸化膜１８を有
するメサ型シリコン１３ａを含むＳＯＩ基板１０上全面
に、膜厚８ｎｍ程度のゲート酸化膜２１を形成し、さら
に、ゲート電極となるポリシリコン１９を堆積する。
【００３２】以下、通常のイオン注入、熱処理等の工程
を経ることにより、図１に示すようなメサ型ＭＯＳトラ
ンジスタ７を得る。 実施例２ 上記実施例１と同様に、図４〜図１１に示したように、
メサ型シリコン１３ａの上表面端部に酸化膜１８を形成
する。
を経ることにより、図１に示すようなメサ型ＭＯＳトラ
ンジスタ７を得る。 実施例２ 上記実施例１と同様に、図４〜図１１に示したように、
メサ型シリコン１３ａの上表面端部に酸化膜１８を形成
する。
【００３３】その後、図１３に示したように、これら酸
化膜１８を有するメサ型シリコン１３ａを含むＳＯＩ基
板１０上全面に、膜厚１００ｎｍ程度のＳｉＮ膜２０を
形成する。次いで、図１４に示したように、ＳｉＮ膜２
０を異方性のドライエッチングによってエッチバックす
ることにより、メサ型シリコン１３ａの上表面端部に形
成された酸化膜１８と埋め込み酸化膜１２表面との段差
部、つまりメサ型シリコン１３ａの側壁にＳｉＮによる
スペーサ２０ａを形成することができる。これにより、
酸化膜１８と埋め込み酸化膜１２とによる段差を緩和す
ることができ、この段差に起因するゲート電極の加工の
困難さを回避することができる。
化膜１８を有するメサ型シリコン１３ａを含むＳＯＩ基
板１０上全面に、膜厚１００ｎｍ程度のＳｉＮ膜２０を
形成する。次いで、図１４に示したように、ＳｉＮ膜２
０を異方性のドライエッチングによってエッチバックす
ることにより、メサ型シリコン１３ａの上表面端部に形
成された酸化膜１８と埋め込み酸化膜１２表面との段差
部、つまりメサ型シリコン１３ａの側壁にＳｉＮによる
スペーサ２０ａを形成することができる。これにより、
酸化膜１８と埋め込み酸化膜１２とによる段差を緩和す
ることができ、この段差に起因するゲート電極の加工の
困難さを回避することができる。
【００３４】その後、図１５に示したように、これら酸
化膜１８及びスペーサ２０ａを有するメサ型シリコン１
３ａを含むＳＯＩ基板１０上全面に、ゲート酸化膜２１
を形成し、さらに、ゲート電極となるポリシリコン１９
を堆積する。 実施例３ シリコン基板３１上に、埋め込み酸化膜３２が２００ｎ
ｍ程度、トップシリコン層３３が１００ｎｍ程度が形成
されたＳＯＩ基板３０を用いる。図１６に示したよう
に、このＳＯＩ基板３０のトップシリコン層３３上に、
５ｎｍ程度の酸化膜（図示せず）と６０ｎｍ程度のＳｉ
Ｎ膜３４とを堆積する。
化膜１８及びスペーサ２０ａを有するメサ型シリコン１
３ａを含むＳＯＩ基板１０上全面に、ゲート酸化膜２１
を形成し、さらに、ゲート電極となるポリシリコン１９
を堆積する。 実施例３ シリコン基板３１上に、埋め込み酸化膜３２が２００ｎ
ｍ程度、トップシリコン層３３が１００ｎｍ程度が形成
されたＳＯＩ基板３０を用いる。図１６に示したよう
に、このＳＯＩ基板３０のトップシリコン層３３上に、
５ｎｍ程度の酸化膜（図示せず）と６０ｎｍ程度のＳｉ
Ｎ膜３４とを堆積する。
【００３５】次いで、図１７に示したように、フォトリ
ソグラフィと異方性ドライエッチング工程によって、後
に素子分離領域となりうる領域３５のＳｉＮ膜３４のみ
を除去することにより、その領域３５のトップシリコン
層３３を露出させる。その後、図１８に示したように、
素子分離領域となりうる領域３５におけるトップシリコ
ン層３３を深さ方向に少し残すように（トップシリコン
の全膜厚分の酸化はしない）、ＬＯＣＯＳ酸化を行う。
酸化条件は、例えば、９００℃程度のパイロジェニック
酸化で、平坦なベアシリコンウェハ上で１００ｎｍ程度
の酸化膜が得られる条件で、素子分離領域となりうる領
域３５に、酸化されずに残ったトップシリコン層３３の
最小膜厚が５０ｎｍ程度になる酸化膜３６を得る。この
際、素子領域間は、酸化されずに残った薄いトップシリ
コン層３３でつながっており、素子分離が十分に行われ
ていない状態となる。
ソグラフィと異方性ドライエッチング工程によって、後
に素子分離領域となりうる領域３５のＳｉＮ膜３４のみ
を除去することにより、その領域３５のトップシリコン
層３３を露出させる。その後、図１８に示したように、
素子分離領域となりうる領域３５におけるトップシリコ
ン層３３を深さ方向に少し残すように（トップシリコン
の全膜厚分の酸化はしない）、ＬＯＣＯＳ酸化を行う。
酸化条件は、例えば、９００℃程度のパイロジェニック
酸化で、平坦なベアシリコンウェハ上で１００ｎｍ程度
の酸化膜が得られる条件で、素子分離領域となりうる領
域３５に、酸化されずに残ったトップシリコン層３３の
最小膜厚が５０ｎｍ程度になる酸化膜３６を得る。この
際、素子領域間は、酸化されずに残った薄いトップシリ
コン層３３でつながっており、素子分離が十分に行われ
ていない状態となる。
【００３６】次いで、図１９に示したように、残存する
ＳｉＮ膜３４をマスクにして、素子分離領域となりうる
領域３５の酸化膜３６（ここでは１００ｎｍの膜厚だけ
ＬＯＣＯＳ酸化した膜）と、その下層に残っているトッ
プシリコン層３３（ここでは５０ｎｍのシリコンが残っ
ている）とを、異方性ドライエッングで順次除去する。
これにより、素子領域間は完全に分離されることとなる
とともに、上表面端部分に酸化膜３６ａを有するメサ型
シリコン３３ａを形成する。
ＳｉＮ膜３４をマスクにして、素子分離領域となりうる
領域３５の酸化膜３６（ここでは１００ｎｍの膜厚だけ
ＬＯＣＯＳ酸化した膜）と、その下層に残っているトッ
プシリコン層３３（ここでは５０ｎｍのシリコンが残っ
ている）とを、異方性ドライエッングで順次除去する。
これにより、素子領域間は完全に分離されることとなる
とともに、上表面端部分に酸化膜３６ａを有するメサ型
シリコン３３ａを形成する。
【００３７】さらに、図２０に示したように、１５０℃
程度に加熱したリン酸によってＳｉＮ膜３４を除去し、
イオン注入により、メサ型シリコン３３ａ及びＳＯＩ基
板３０の不純物濃度を調節する。その後、図２１に示し
たように、上表面端部分に酸化膜３６ａを有するメサ型
シリコン３３ａを含むＳＯＩ基板３０上全面に、膜厚８
ｎｍ程度のゲート酸化膜３９を形成し、さらに、ゲート
電極となるポリシリコン３７を堆積する。 実施例４ 上記実施例２と同様に、図１６〜図２０に示したよう
に、メサ型シリコン３３ａの上表面端部に酸化膜３６ａ
を形成する。
程度に加熱したリン酸によってＳｉＮ膜３４を除去し、
イオン注入により、メサ型シリコン３３ａ及びＳＯＩ基
板３０の不純物濃度を調節する。その後、図２１に示し
たように、上表面端部分に酸化膜３６ａを有するメサ型
シリコン３３ａを含むＳＯＩ基板３０上全面に、膜厚８
ｎｍ程度のゲート酸化膜３９を形成し、さらに、ゲート
電極となるポリシリコン３７を堆積する。 実施例４ 上記実施例２と同様に、図１６〜図２０に示したよう
に、メサ型シリコン３３ａの上表面端部に酸化膜３６ａ
を形成する。
【００３８】その後、図２２に示したように、これら酸
化膜３６ａを有するメサ型シリコン３３ａを含むＳＯＩ
基板３０上全面に、膜厚１００ｎｍ程度のＳｉＮ膜３８
を形成する。次いで、図２３に示したように、ＳｉＮ膜
３８を異方性のドライエッチングによってエッチバック
することにより、メサ型シリコン３３ａの上表面端部に
形成された酸化膜３６ａと埋め込み酸化膜３２表面との
段差部、つまりメサ型シリコン３３ａの側壁にＳｉＮに
よるスペーサ３８ａを形成することができる。これによ
り、酸化膜３６ａと埋め込み酸化膜３２とによる段差を
緩和することができ、この段差に起因するゲート電極の
加工の困難さを回避することができる。
化膜３６ａを有するメサ型シリコン３３ａを含むＳＯＩ
基板３０上全面に、膜厚１００ｎｍ程度のＳｉＮ膜３８
を形成する。次いで、図２３に示したように、ＳｉＮ膜
３８を異方性のドライエッチングによってエッチバック
することにより、メサ型シリコン３３ａの上表面端部に
形成された酸化膜３６ａと埋め込み酸化膜３２表面との
段差部、つまりメサ型シリコン３３ａの側壁にＳｉＮに
よるスペーサ３８ａを形成することができる。これによ
り、酸化膜３６ａと埋め込み酸化膜３２とによる段差を
緩和することができ、この段差に起因するゲート電極の
加工の困難さを回避することができる。
【００３９】その後、図２４に示したように、これら酸
化膜３６ａ及びスペーサ３８ａを有するメサ型シリコン
３３ａを含むＳＯＩ基板３０上全面に、ゲート酸化膜３
９を形成し、さらに、ゲート電極となるポリシリコン３
７を堆積する。 実施例５ 図２５に示したように、シリコン基板４１上に、埋め込
み酸化膜４２が２００ｎｍ程度、トップシリコン層４３
が１００ｎｍ程度が形成されたＳＯＩ基板４０を用い
る。
化膜３６ａ及びスペーサ３８ａを有するメサ型シリコン
３３ａを含むＳＯＩ基板３０上全面に、ゲート酸化膜３
９を形成し、さらに、ゲート電極となるポリシリコン３
７を堆積する。 実施例５ 図２５に示したように、シリコン基板４１上に、埋め込
み酸化膜４２が２００ｎｍ程度、トップシリコン層４３
が１００ｎｍ程度が形成されたＳＯＩ基板４０を用い
る。
【００４０】図２６に示したように、フォトリソグラフ
ィと異方性ドライエッチング工程によって、後に素子分
離領域となりうる領域４５のトップシリコン層４３を全
て除去することにより、その領域４５の埋め込み酸化膜
４２を露出させるとともに、メサ型シリコン４３ａを形
成する。さらに、図２７に示したように、ＳＯＩ基板４
０上全面に、ＣＶＤ酸化膜（図示せず）を５ｎｍ、Ｓｉ
Ｎ膜４４を４０ｎｍ程度堆積する。
ィと異方性ドライエッチング工程によって、後に素子分
離領域となりうる領域４５のトップシリコン層４３を全
て除去することにより、その領域４５の埋め込み酸化膜
４２を露出させるとともに、メサ型シリコン４３ａを形
成する。さらに、図２７に示したように、ＳＯＩ基板４
０上全面に、ＣＶＤ酸化膜（図示せず）を５ｎｍ、Ｓｉ
Ｎ膜４４を４０ｎｍ程度堆積する。
【００４１】次いで、図２８に示したように、メサ型シ
リコン４３ａの上表面端部のＳｉＮ膜４４を、スパッタ
リング効果の強い条件の異方性ドライエッチングで除去
する。この際のエッチングは、例えば、エッチングチャ
ンバー内にエッチングガスとしてＣ3 Ｆ8 を３０ＳＣＣ
Ｍ流しながら、圧力を３ｍｔｏｒｒにコントロールし、
ソースパワーを２８００Ｗ、バイアスパワーを６００Ｗ
に設定して行う。このようなエッチング条件により、角
を有する形状に対してのみエッチングレートが得られ、
平坦な面を持った形状はエッチングできない。
リコン４３ａの上表面端部のＳｉＮ膜４４を、スパッタ
リング効果の強い条件の異方性ドライエッチングで除去
する。この際のエッチングは、例えば、エッチングチャ
ンバー内にエッチングガスとしてＣ3 Ｆ8 を３０ＳＣＣ
Ｍ流しながら、圧力を３ｍｔｏｒｒにコントロールし、
ソースパワーを２８００Ｗ、バイアスパワーを６００Ｗ
に設定して行う。このようなエッチング条件により、角
を有する形状に対してのみエッチングレートが得られ、
平坦な面を持った形状はエッチングできない。
【００４２】そして、図２９に示したように、残された
ＳｉＮ膜４４ａをマスクとして、例えば、９００℃程度
のパイロジェニック酸化で平坦なベアシリコンウェハ上
で１００ｎｍ程度の酸化膜が得られる条件で、メサ型シ
リコン３３ａの上表面端部の最も厚い部分が７０ｎｍ程
度になる酸化膜４６を得る。次いで、図３０に示したよ
うに、１５０℃程度に加熱したリン酸によってメサ型シ
リコン４３ａ及び埋め込み酸化膜４２上に残存するＳｉ
Ｎ膜４４ａを除去する。そして、イオン注入により、メ
サ型シリコン４３ａ及びＳＯＩ基板４０の不純物濃度を
調節する。
ＳｉＮ膜４４ａをマスクとして、例えば、９００℃程度
のパイロジェニック酸化で平坦なベアシリコンウェハ上
で１００ｎｍ程度の酸化膜が得られる条件で、メサ型シ
リコン３３ａの上表面端部の最も厚い部分が７０ｎｍ程
度になる酸化膜４６を得る。次いで、図３０に示したよ
うに、１５０℃程度に加熱したリン酸によってメサ型シ
リコン４３ａ及び埋め込み酸化膜４２上に残存するＳｉ
Ｎ膜４４ａを除去する。そして、イオン注入により、メ
サ型シリコン４３ａ及びＳＯＩ基板４０の不純物濃度を
調節する。
【００４３】その後、図３１に示したように、これら酸
化膜４６を有するメサ型シリコン４３ａを含むＳＯＩ基
板４０上全面に、膜厚８ｎｍ程度のゲート酸化膜４９を
形成し、さらに、ゲート電極となるポリシリコン４７を
堆積する。 実施例６ 上記実施例５と同様に、図２５〜図３０に示したよう
に、ＳｉＮ膜４４ａで被覆されたメサ型シリコン４３ａ
の上表面端部に酸化膜４６を形成する。
化膜４６を有するメサ型シリコン４３ａを含むＳＯＩ基
板４０上全面に、膜厚８ｎｍ程度のゲート酸化膜４９を
形成し、さらに、ゲート電極となるポリシリコン４７を
堆積する。 実施例６ 上記実施例５と同様に、図２５〜図３０に示したよう
に、ＳｉＮ膜４４ａで被覆されたメサ型シリコン４３ａ
の上表面端部に酸化膜４６を形成する。
【００４４】その後、図３２に示したように、これら酸
化膜４６ａを有するメサ型シリコン４３ａ及びＳｉＮ膜
４４ａを含むＳＯＩ基板４０上全面に、膜厚１００ｎｍ
程度のＳｉＮ膜４８を形成する。次いで、図３３に示し
たように、ＳｉＮ膜４８を異方性のドライエッチングに
よってエッチバックすることにより、メサ型シリコン４
３ａの上表面端部に形成された酸化膜４６と埋め込み酸
化膜４２表面との段差部、つまりメサ型シリコン４３ａ
の側壁にＳｉＮによるスペーサ４８ａを形成することが
できる。これにより、酸化膜４６と埋め込み酸化膜４２
とによる段差を緩和することができ、この段差に起因す
るゲート電極の加工の困難さを回避することができる。
化膜４６ａを有するメサ型シリコン４３ａ及びＳｉＮ膜
４４ａを含むＳＯＩ基板４０上全面に、膜厚１００ｎｍ
程度のＳｉＮ膜４８を形成する。次いで、図３３に示し
たように、ＳｉＮ膜４８を異方性のドライエッチングに
よってエッチバックすることにより、メサ型シリコン４
３ａの上表面端部に形成された酸化膜４６と埋め込み酸
化膜４２表面との段差部、つまりメサ型シリコン４３ａ
の側壁にＳｉＮによるスペーサ４８ａを形成することが
できる。これにより、酸化膜４６と埋め込み酸化膜４２
とによる段差を緩和することができ、この段差に起因す
るゲート電極の加工の困難さを回避することができる。
【００４５】その後、図３４に示したように、これら酸
化膜４６及びスペーサ４８ａを有するメサ型シリコン４
３ａを含むＳＯＩ基板４０上全面に、ゲート酸化膜４９
を形成し、さらに、ゲート電極となるポリシリコン４７
を堆積する。
化膜４６及びスペーサ４８ａを有するメサ型シリコン４
３ａを含むＳＯＩ基板４０上全面に、ゲート酸化膜４９
を形成し、さらに、ゲート電極となるポリシリコン４７
を堆積する。
【００４６】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、酸化処理する際には、ＳＯＩ基板を構成する絶縁層
を酸化雰囲気から保護することができる。よって、酸化
プロセス中の絶縁層からの酸素の回り込みによるトップ
シリコンの薄膜化を防止することができる。また、メサ
型シリコン膜の上表面端部に十分な膜厚を有するバーズ
ビークを形成することにより、プロセス中の洗浄工程等
によって、基板上に形成された酸化膜の膜厚が減少して
も、メサ型シリコン膜の上表面端部が露出することを回
避することができ、製造工程における制限がなくなり、
自由度が得られることとなる。
ば、酸化処理する際には、ＳＯＩ基板を構成する絶縁層
を酸化雰囲気から保護することができる。よって、酸化
プロセス中の絶縁層からの酸素の回り込みによるトップ
シリコンの薄膜化を防止することができる。また、メサ
型シリコン膜の上表面端部に十分な膜厚を有するバーズ
ビークを形成することにより、プロセス中の洗浄工程等
によって、基板上に形成された酸化膜の膜厚が減少して
も、メサ型シリコン膜の上表面端部が露出することを回
避することができ、製造工程における制限がなくなり、
自由度が得られることとなる。
【００４７】さらに、ゲート電極に電圧を印加した際に
生じるメサ型シリコン膜の上表面端部でのゲート−チャ
ネル間容量を小さくすることができるとともに、メサ型
シリコン膜内のチャネル領域への２方向からの電界集中
を緩和することができ、ひいては、オン／オフ特性が改
善された非常に高性能の半導体装置を製造することが可
能となる。
生じるメサ型シリコン膜の上表面端部でのゲート−チャ
ネル間容量を小さくすることができるとともに、メサ型
シリコン膜内のチャネル領域への２方向からの電界集中
を緩和することができ、ひいては、オン／オフ特性が改
善された非常に高性能の半導体装置を製造することが可
能となる。
【図１】本発明の半導体装置の実施例を示す要部の概略
斜視図である。
斜視図である。
【図２】本発明の半導体装置のメサ型シリコン膜の上表
面端部における電界集中を説明するための概略断面図で
ある。
面端部における電界集中を説明するための概略断面図で
ある。
【図３】本発明の半導体装置のドライブ電流−ゲート電
圧特性を示す図である。
圧特性を示す図である。
【図４】本発明の半導体装置の製造方法の第１実施例を
示す第１概略工程図である。
示す第１概略工程図である。
【図５】本発明の半導体装置の製造方法の第１実施例を
示す第２概略工程図である。
示す第２概略工程図である。
【図６】本発明の半導体装置の製造方法の第１実施例を
示す第３概略工程図である。
示す第３概略工程図である。
【図７】本発明の半導体装置の製造方法の第１実施例を
示す第４概略工程図である。
示す第４概略工程図である。
【図８】本発明の半導体装置の製造方法の第１実施例を
示す第５概略工程図である。
示す第５概略工程図である。
【図９】本発明の半導体装置の製造方法の第１実施例を
示す第６概略工程図である。
示す第６概略工程図である。
【図１０】本発明の半導体装置の製造方法の第１実施例
を示す第７概略工程図である。
を示す第７概略工程図である。
【図１１】本発明の半導体装置の製造方法の第１実施例
を示す第８概略工程図である。
を示す第８概略工程図である。
【図１２】本発明の半導体装置の製造方法の第１実施例
を示す第９概略工程図である。
を示す第９概略工程図である。
【図１３】本発明の半導体装置の製造方法の第２実施例
を示す概略工程図である。
を示す概略工程図である。
【図１４】本発明の半導体装置の製造方法の第２実施例
を示す概略工程図である。
を示す概略工程図である。
【図１５】本発明の半導体装置の製造方法の第２実施例
を示す概略工程図である。
を示す概略工程図である。
【図１６】本発明の半導体装置の製造方法の第３実施例
を示す第１概略工程図である。
を示す第１概略工程図である。
【図１７】本発明の半導体装置の製造方法の第３実施例
を示す第２概略工程図である。
を示す第２概略工程図である。
【図１８】本発明の半導体装置の製造方法の第３実施例
を示す第３概略工程図である。
を示す第３概略工程図である。
【図１９】本発明の半導体装置の製造方法の第３実施例
を示す第４概略工程図である。
を示す第４概略工程図である。
【図２０】本発明の半導体装置の製造方法の第３実施例
を示す第５概略工程図である。
を示す第５概略工程図である。
【図２１】本発明の半導体装置の製造方法の第３実施例
を示す第６概略工程図である。
を示す第６概略工程図である。
【図２２】本発明の半導体装置の製造方法の第４実施例
を示す概略工程図である。
を示す概略工程図である。
【図２３】本発明の半導体装置の製造方法の第４実施例
を示す概略工程図である。
を示す概略工程図である。
【図２４】本発明の半導体装置の製造方法の第４実施例
を示す概略工程図である。
を示す概略工程図である。
【図２５】本発明の半導体装置の製造方法の第５実施例
を示す第１概略工程図である。
を示す第１概略工程図である。
【図２６】本発明の半導体装置の製造方法の第５実施例
を示す第２概略工程図である。
を示す第２概略工程図である。
【図２７】本発明の半導体装置の製造方法の第５実施例
を示す第３概略工程図である。
を示す第３概略工程図である。
【図２８】本発明の半導体装置の製造方法の第５実施例
を示す第４概略工程図である。
を示す第４概略工程図である。
【図２９】本発明の半導体装置の製造方法の第５実施例
を示す第５概略工程図である。
を示す第５概略工程図である。
【図３０】本発明の半導体装置の製造方法の第５実施例
を示す第６概略工程図である。
を示す第６概略工程図である。
【図３１】本発明の半導体装置の製造方法の第５実施例
を示す第７概略工程図である。
を示す第７概略工程図である。
【図３２】本発明の半導体装置の製造方法の第６実施例
を示す概略工程図である。
を示す概略工程図である。
【図３３】本発明の半導体装置の製造方法の第６実施例
を示す概略工程図である。
を示す概略工程図である。
【図３４】本発明の半導体装置の製造方法の第６実施例
を示す概略工程図である。
を示す概略工程図である。
【図３５】従来の半導体装置の製造方法を示す第１概略
工程図である。
工程図である。
【図３６】従来の半導体装置の製造方法を示す第２概略
工程図である。
工程図である。
【図３７】従来の半導体装置の製造方法を示す第３概略
工程図である。
工程図である。
【図３８】従来の半導体装置の製造方法を示す第４概略
工程図である。
工程図である。
【図３９】従来の別の半導体装置を示す要部の概略断面
図である。
図である。
【図４０】図３９におけるＹの拡大図である。
【図４１】図３９の半導体装置のドライブ電流−ゲート
電圧特性を示す図である。
電圧特性を示す図である。
【図４２】従来の半導体装置のさらに別の製造方法を示
す第１概略工程図である。
す第１概略工程図である。
【図４３】従来の半導体装置のさらに別の製造方法を示
す第２概略工程図である。
す第２概略工程図である。
【図４４】従来の半導体装置のさらに別の製造方法を示
す第３概略工程図である。
す第３概略工程図である。
【図４５】従来の半導体装置のさらに別の製造方法を示
す第４概略工程図である。
す第４概略工程図である。
【図４６】図４５におけるＺの拡大図である。
【図４７】従来の半導体装置のさらに別の製造方法を示
す概略工程図である。
す概略工程図である。
【図４８】従来の半導体装置のさらに別の製造方法を示
す概略工程図である。
す概略工程図である。
【図４９】図４８におけるＭの拡大図である。
７ メサ型ＭＯＳトランジスタ（半導体装置） ８ ソース／ドレイン領域 ９ チャネル領域 １０、３０、４０ ＳＯＩ基板 １１、３１、４１ シリコン基板 １２、３２、４２ 埋め込み絶縁膜（絶縁層） １３、３３、４３ トップシリコン層 １３ａ、３３ａ、４３ａ メサ型シリコン膜 １４、３４、４４ ＳｉＮ膜（酸化阻止膜） １５、３５、４５ 素子分離となりうる領域 １６ ＳｉＮ膜（酸化阻止膜） １７ ＳＯＧ膜（平坦化膜） １８、３６ａ、４６ 酸化膜 １９、３７、４７ ゲート電極 ２０、３８、４８ ＳｉＮ膜 ２０ａ、３８ａ、４８ａ スペーサ ２１、３９、４９ ゲート絶縁膜 ３６、 ＬＯＣＯＳ膜 ３６ａ ＬＯＣＯＳ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (5)
- 【請求項１】 (i) 少なくとも絶縁層及びトップシリコ
ン層が順次形成されたＳＯＩ基板のトップシリコン層を
メサ型シリコン膜に加工し、 (ii)該メサ型シリコン膜を含むＳＯＩ基板上全面に酸化
阻止膜を形成し、次いで、前記メサ型シリコン膜の上表
面端部に存在する前記酸化阻止膜を除去し、 (iii) 酸化処理に付して、前記メサ型シリコン膜の上表
面端部に、後に形成するゲート酸化膜よりも厚い酸化膜
を形成し、 (iv)前記メサ型シリコン膜を含むＳＯＩ基板上にゲート
絶縁膜及びゲート電極を形成することにより、 ソース／ドレイン領域及びチャネル領域が形成されたメ
サ型シリコン膜、 該メサ型シリコン膜上に形成されたゲート酸化膜及び前
記メサ型シリコン膜上に前記ゲート酸化膜を介して配設
されたゲート電極とからなり、前記ゲート電極下であっ
てメサ型シリコン膜の上表面端部に、前記ゲート酸化膜
よりも厚い酸化膜が形成されて構成される半導体装置を
製造することを特徴とする半導体装置の製造方法。 - 【請求項２】 工程(i) において、ＳＯＩ基板上にさら
に第１酸化阻止膜を形成し、該第１酸化阻止膜ととも
に、トップシリコン層をメサ型シリコン膜に加工し、 工程(ii)において、ＳＯＩ基板上全面に酸化阻止膜を形
成する工程が、前記第１酸化阻止膜を有する該メサ型シ
リコン膜を含むＳＯＩ基板上全面に、さらに第２酸化阻
止膜を形成することによりなされ、 メサ型シリコン膜の上表面端部に存在する前記酸化阻止
膜を除去する工程が、第２酸化阻止膜上全面に平坦化膜
を形成し、該平坦化膜を、前記メサ型シリコン膜の高さ
と同程度残存するようにエッチングし、該残存する平坦
化膜をマスクとして、前記メサ型シリコン膜の上表面端
部に存在する前記第１酸化阻止膜と第２酸化阻止膜とを
除去することによってなされる請求項１記載の半導体装
置の製造方法。 - 【請求項３】 工程(ii)の酸化阻止膜を除去する方法
が、異方性ドライエッチングである請求項１記載の半導
体装置の製造方法。 - 【請求項４】 (i) 絶縁層及びトップシリコン層が順次
形成されたＳＯＩ基板上に所望のパターンを有する酸化
阻止膜を形成し、 (ii)該酸化阻止膜をマスクとして用い、前記トップシリ
コン層の全てが酸化されない程度にＬＯＣＯＳ酸化に付
し、 (iii) 次いで、該酸化阻止膜をマスクとして用い、前記
トップシリコン層をメサ型シリコン膜に加工することに
より、メサ型シリコン膜の上表面端部に、後に形成する
ゲート酸化膜よりも厚い酸化膜を形成し、 (iv)前記メサ型シリコン膜を含むＳＯＩ基板上にゲート
絶縁膜及びゲート電極を形成することを特徴とする半導
体装置の製造方法。 - 【請求項５】 工程(iii)の後、メサ型シリコン膜の側
壁にサイドウォールスペーサを形成する請求項１又は４
に記載の半導体装置の製造方法。
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