JP2531688B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型の半導体装置の製造方法に関す
る。
る。
ソースおよびドレイン拡散層が絶縁膜上に存在するMI
SFET（メタル インシュレイタ セミコンダクタ フィ
ールド イフェクト トランジスタ（Metal Insulator
Semiconductor Field Effect Transistor））はその構
造上、高密度化および高速化の点において、単結晶半導
体基板上に素子全体が存在するものよりも有利である。
先に本発明者らが特願昭61−73989号において提案したM
ISFETの具体的構造を第４図に示す。
SFET（メタル インシュレイタ セミコンダクタ フィ
ールド イフェクト トランジスタ（Metal Insulator
Semiconductor Field Effect Transistor））はその構
造上、高密度化および高速化の点において、単結晶半導
体基板上に素子全体が存在するものよりも有利である。
先に本発明者らが特願昭61−73989号において提案したM
ISFETの具体的構造を第４図に示す。
図において、１は単結晶シリコン基板、２は窒化シリ
コンあるいは二酸化シリコンを主成分とする絶縁膜、７
はシリコン膜（ソース領域）、８はシリコン膜（ドレイ
ン領域）、９は単結晶シリコン膜（チャネル領域）、10
はゲート酸化膜、11はソース空乏層、12はドレイン空乏
層、13は多結晶シリコンからなるゲート電極、14は二酸
化シリコン膜、15は層間膜あるいはパッシベーション
膜、16は電極配線用金属膜、18はタングステンあるいは
シリサイド膜である。
コンあるいは二酸化シリコンを主成分とする絶縁膜、７
はシリコン膜（ソース領域）、８はシリコン膜（ドレイ
ン領域）、９は単結晶シリコン膜（チャネル領域）、10
はゲート酸化膜、11はソース空乏層、12はドレイン空乏
層、13は多結晶シリコンからなるゲート電極、14は二酸
化シリコン膜、15は層間膜あるいはパッシベーション
膜、16は電極配線用金属膜、18はタングステンあるいは
シリサイド膜である。
本FETでは、単結晶半導体基板１と直接に接するソ
ースおよびドレイン空乏層11、12は非常に小さな部分に
限られているため、ソースおよびドレイン領域と単結晶
半導体基板１との間に生じる寄生容量を大幅に低減で
き、高速な動作が期待できる。また、拡散層７、８と
電極配線用金属膜16とのコンタクトを絶縁膜２上で取っ
ているため、金属と拡散層とが反応して拡散層と基板と
の接合が破壊されることがない。さらに、チップ上に
拡散層領域という形で存在していた面積を小さくできる
ため、高密度に素子を配列することが可能となる。その
上、このFETを用いて相補型MISFETを構成すると、寄
生バイポーラトランジスタのベース幅が大となるために
電流増幅率が低下し、ラッチアップ耐性が向上する。以
上４点に加え、本FETでは、ゲート電極13の下のチャ
ネル領域９の下部が半導体基板１と電気的に導通してい
るため、素子領域が基板に対して完全に絶縁されている
SOI（シリコン オン インシュレイタ（Siricon On In
sulator））基板を用いて作製したFETにおいて問題とな
る基板電位の変動から生じるしきい値電圧の変動は生じ
ない。最後に、本FETでは、溝中にゲート電極13が配
置された構造となっているため、ゲート電極13を加工し
た後、層間膜15を堆積することによって基板表面を平坦
にすることができる。しかし、このような構造の微細な
半導体装置を従来技術により作製する場合に、以下に述
べるような欠点があった。
ースおよびドレイン空乏層11、12は非常に小さな部分に
限られているため、ソースおよびドレイン領域と単結晶
半導体基板１との間に生じる寄生容量を大幅に低減で
き、高速な動作が期待できる。また、拡散層７、８と
電極配線用金属膜16とのコンタクトを絶縁膜２上で取っ
ているため、金属と拡散層とが反応して拡散層と基板と
の接合が破壊されることがない。さらに、チップ上に
拡散層領域という形で存在していた面積を小さくできる
ため、高密度に素子を配列することが可能となる。その
上、このFETを用いて相補型MISFETを構成すると、寄
生バイポーラトランジスタのベース幅が大となるために
電流増幅率が低下し、ラッチアップ耐性が向上する。以
上４点に加え、本FETでは、ゲート電極13の下のチャ
ネル領域９の下部が半導体基板１と電気的に導通してい
るため、素子領域が基板に対して完全に絶縁されている
SOI（シリコン オン インシュレイタ（Siricon On In
sulator））基板を用いて作製したFETにおいて問題とな
る基板電位の変動から生じるしきい値電圧の変動は生じ
ない。最後に、本FETでは、溝中にゲート電極13が配
置された構造となっているため、ゲート電極13を加工し
た後、層間膜15を堆積することによって基板表面を平坦
にすることができる。しかし、このような構造の微細な
半導体装置を従来技術により作製する場合に、以下に述
べるような欠点があった。
従来は、第５図（ａ）〜（ｇ）に示すごとき手順によ
り、第４図に示したMISFETを形成していた。
り、第４図に示したMISFETを形成していた。
すなわち、まず、単結晶半導体基板１の上に絶縁膜２
を形成する（第５図（ａ））。次いで、その上に公知の
フォトリソグラフィーによりパターニングされたレジス
ト膜３を形成する（第５図（ｂ））。次に、レジスト膜
３をマスクとして、反応性イオンエッチング法（以下RI
E法と称す）等により、絶縁膜２をエッチングして単結
晶半導体基板１の表面を露出させた後、レジスト膜３を
除去する（第５図（ｃ））。その後、化学的気相成長法
（以下CVD法と称す）や分子線エピタキシー法（以下MBE
法と称す）等の半導体エピタキシャル成長法により半導
体膜19を形成する（第５図（ｄ））。この結果、露出し
た単結晶半導体基板１上にはエピタキシャル単結晶半導
体膜４が形成され、絶縁膜２の表面および開口部側面に
は多結晶半導体膜５が形成される。このようにして形成
した基板上にLOCOS法等の素子間分離法を施して素子間
分離用絶縁領域を形成し、かつ、素子領域を形成する
（第５図（ｅ））。この後、半導体膜19上にゲート酸化
膜10を形成し、次いで、ゲート電極用材料膜13′を堆積
する。続いて、絶縁膜２の存在しない領域上に形成され
た溝21にエッチングマスク用材料膜３を埋め（第５図
（ｆ））、この溝21に埋められたマスク用材料膜３をエ
ッチングマスクとしてゲート電極用材料膜13′をエッチ
ングし、ゲート電極13を形成する（第５図（ｇ））。
を形成する（第５図（ａ））。次いで、その上に公知の
フォトリソグラフィーによりパターニングされたレジス
ト膜３を形成する（第５図（ｂ））。次に、レジスト膜
３をマスクとして、反応性イオンエッチング法（以下RI
E法と称す）等により、絶縁膜２をエッチングして単結
晶半導体基板１の表面を露出させた後、レジスト膜３を
除去する（第５図（ｃ））。その後、化学的気相成長法
（以下CVD法と称す）や分子線エピタキシー法（以下MBE
法と称す）等の半導体エピタキシャル成長法により半導
体膜19を形成する（第５図（ｄ））。この結果、露出し
た単結晶半導体基板１上にはエピタキシャル単結晶半導
体膜４が形成され、絶縁膜２の表面および開口部側面に
は多結晶半導体膜５が形成される。このようにして形成
した基板上にLOCOS法等の素子間分離法を施して素子間
分離用絶縁領域を形成し、かつ、素子領域を形成する
（第５図（ｅ））。この後、半導体膜19上にゲート酸化
膜10を形成し、次いで、ゲート電極用材料膜13′を堆積
する。続いて、絶縁膜２の存在しない領域上に形成され
た溝21にエッチングマスク用材料膜３を埋め（第５図
（ｆ））、この溝21に埋められたマスク用材料膜３をエ
ッチングマスクとしてゲート電極用材料膜13′をエッチ
ングし、ゲート電極13を形成する（第５図（ｇ））。
しかし、この方法では、ゲート電極13の加工をドライ
エッチング等の高精度加工技術を用いて行うと、ゲート
電極用材料膜13′を堆積した後に存在する溝21の側壁の
傾斜のために、溝21の側壁に形成されたゲート電極用材
料膜13′の一部が溝21の中に埋められたエッチングマス
ク用材料膜３にマスクされ、第５図（ｇ）に示すごと
く、薄い壁状に残る。通常、ゲート電極13の加工後に引
き続いて行われるソース・ドレインのイオン打ち込み30
（第６図）は、チャネリングを防止するため、基板表面
に対して斜め方向から行う。壁状のゲート電極13の残り
は、このイオン打ち込みの際の陰の部分31を増大させ、
ソース・ドレイン形状の非対称性を大きくする。このこ
とは電気特性の非対称性の増大を意味する。さらに重要
な点は、第７図に示すように、引き続く層間膜15の堆積
によってゲート電極13の加工後に基板上に存在する溝を
埋めて基板表面の平坦化を行った後も層間膜15の壁状の
突起が残り、引き続く工程で形成される電極配線22の断
線32の原因となり、微細化を阻害し、信頼性を低下させ
る。
エッチング等の高精度加工技術を用いて行うと、ゲート
電極用材料膜13′を堆積した後に存在する溝21の側壁の
傾斜のために、溝21の側壁に形成されたゲート電極用材
料膜13′の一部が溝21の中に埋められたエッチングマス
ク用材料膜３にマスクされ、第５図（ｇ）に示すごと
く、薄い壁状に残る。通常、ゲート電極13の加工後に引
き続いて行われるソース・ドレインのイオン打ち込み30
（第６図）は、チャネリングを防止するため、基板表面
に対して斜め方向から行う。壁状のゲート電極13の残り
は、このイオン打ち込みの際の陰の部分31を増大させ、
ソース・ドレイン形状の非対称性を大きくする。このこ
とは電気特性の非対称性の増大を意味する。さらに重要
な点は、第７図に示すように、引き続く層間膜15の堆積
によってゲート電極13の加工後に基板上に存在する溝を
埋めて基板表面の平坦化を行った後も層間膜15の壁状の
突起が残り、引き続く工程で形成される電極配線22の断
線32の原因となり、微細化を阻害し、信頼性を低下させ
る。
本発明の目的は、ソース、ドレイン拡散層の大部分が
絶縁膜上に持ち上げられており、しかもゲート電極加工
後の層間膜堆積後に表面が平坦であることを特徴とし、
かつ、微細なMISFETのゲート電極を自己整合的に形成し
得る製造方法を提供し、LSIの微細化、電極配線の高信
頼性化を達成することにある。
絶縁膜上に持ち上げられており、しかもゲート電極加工
後の層間膜堆積後に表面が平坦であることを特徴とし、
かつ、微細なMISFETのゲート電極を自己整合的に形成し
得る製造方法を提供し、LSIの微細化、電極配線の高信
頼性化を達成することにある。
本発明の製造方法は、ゲート電極用材料膜を堆積した
後に、基板上に存在するゲート電極用材料膜の溝の側壁
の傾斜領域の幅以上の厚さの膜（第１の膜と称す）を引
き続き形成することを要旨とし、その後、この第１の膜
の溝の内部に埋め込まれたエッチングマスク用材料膜を
マスクとして用いて微細なゲート電極を加工する。
後に、基板上に存在するゲート電極用材料膜の溝の側壁
の傾斜領域の幅以上の厚さの膜（第１の膜と称す）を引
き続き形成することを要旨とし、その後、この第１の膜
の溝の内部に埋め込まれたエッチングマスク用材料膜を
マスクとして用いて微細なゲート電極を加工する。
ゲート電極を加工した後にマスク用材料膜を除去する
と、ゲート電極の両脇に壁状に突起した上記第１の膜が
残る。しかし、この壁状に突起した第１の膜は、マスク
用材料膜とともに除去することができる。このことによ
り、ソース・ドレインのイオン打ち込みの際に陰となる
部分の増大を防ぎ、ソース・ドレイン形状の非対称性の
増大を防ぐと共に、ゲート電極加工後にゲート電極の両
脇に存在する溝を層間膜あるいはパッシベーション膜を
堆積することにより埋め、素子表面を平坦化することが
できる。
と、ゲート電極の両脇に壁状に突起した上記第１の膜が
残る。しかし、この壁状に突起した第１の膜は、マスク
用材料膜とともに除去することができる。このことによ
り、ソース・ドレインのイオン打ち込みの際に陰となる
部分の増大を防ぎ、ソース・ドレイン形状の非対称性の
増大を防ぐと共に、ゲート電極加工後にゲート電極の両
脇に存在する溝を層間膜あるいはパッシベーション膜を
堆積することにより埋め、素子表面を平坦化することが
できる。
本発明の方法により作製された半導体装置の実施例を
第２図に示す。また、それに至る製造方法を第１図
（ａ）〜（ｍ）を用いて詳細に説明する。
第２図に示す。また、それに至る製造方法を第１図
（ａ）〜（ｍ）を用いて詳細に説明する。
まず、単結晶シリコン基板１に絶縁膜としてCVD法等
により窒化シリコン膜あるいは二酸化シリコン膜２を形
成する（第１図（ａ））。その上にフォトリソグラフィ
ーによりパターニングされたレジスト膜３を形成する
（第１図（ｂ））。次に、レジスト膜３をマスクとし
て、RIE法等により、窒化シリコン膜あるいは二酸化シ
リコン膜２をエッチングしてシリコン基板１を露出さ
せ、開口部65を形成した後、レジスト膜３を除去する
（第１図（ｃ））。その後、700℃以上の高温を用いるC
VD法やMBE法等のシリコンエピタキシャル成長法により
表面の平滑なシリコン膜19を成長させ、単結晶シリコン
膜４および多結晶シリコン膜５を形成する（第１図
（ｄ））。続いて、シリコン膜19の表面を酸化してシリ
コン酸化膜６を形成した後、素子となる領域を形成する
ためのマスク用材料膜を堆積する。例えば、マスク用材
料膜として窒化シリコン膜20とレジスト膜３を用いる。
リソグラフィーとドライエッチングを用いてこのマスク
用材料膜をパターニングし、素子領域を決定する（第１
図（ｅ））。このときの、素子領域、すなわちチャネル
領域61とソース・ドレイン拡散層領域62、およびそれ以
外の素子間分離領域、すなわち63およびゲート電極引き
出し領域64の平面上での関係を第３図に示す。厚い絶縁
膜２は、ソース・ドレイン拡散層領域62と素子間分離領
域63の領域にある。続いて、リソグラフィーとドライエ
ッチングを用いてレジスト膜３をマスクとして窒化膜20
を加工した後、この窒化膜20を酸化のマスクとして選択
酸化を行い、素子領域の分離領域63とゲート電極引き出
し領域64の酸化を同時に行う。あるいは、別の素子領域
形成工程として、レジスト膜３をマスクとしてドライエ
ッチングによりシリコン膜19をエッチングし、素子領域
を分離し、続いて、レジスト膜３を除去した後、後で形
成されるゲート電極用金属膜と基板とを絶縁するため
に、窒化シリコン膜20をマスクとしてゲート電極引き出
し領域64を酸化する。この後、マスク用材料膜を除去
し、ゲート酸化を行ってゲート酸化膜10を形成した後、
ゲート電極用多結晶シリコン膜13′を堆積する（第１図
（ｆ））。第１図（ｆ）は、第３図のＡ−Ａ′断面を示
している。従来は、この後直ちにレジストを厚く塗布
し、エッチバックを行うことにより、厚い絶縁膜２の存
在しない開口部65内に存在する溝内にレジスト膜を埋め
込んでいた（第５図（ｆ））、しかし、本発明では、第
１図（ｇ）に示すようにゲート電極用多結晶シリコン膜
13′の堆積後に厚い絶縁膜２の存在しない開口部65内に
存在する溝21の側壁の傾斜領域の幅d1と等しいか、やや
厚い厚さd2の酸化膜あるいは窒化膜等の膜17をCVD法に
よって堆積する。膜17としては、エッチング速度が上記
ゲート電極用材料膜13′のエッチング速度以上である材
料の膜を用いる。このとき膜17として酸化膜を用いる場
合には、多結晶シリコン膜13′を酸化することによって
も形成できる。この後、レジストを厚く塗布し、エッチ
バックを行うことにより、厚い絶縁膜の存在しない開口
部65内に存在する溝21内にレジスト膜３を埋め込む（第
１図（ｈ））。この埋め込まれたレジスト膜３をマスク
としてまずゲート電極用多結晶シリコン13′上の、溝の
側壁の傾斜領域の幅d1と等しいか、やや厚い厚さd2の酸
化膜あるいは窒化膜等の膜17を反応性イオンエッチング
を用いて高精度にエッチングする。続いて、多結晶シリ
コン13′をECRプラズマエッチング法を用いてエッチン
グする（第１図（ｉ））。その後、レジスト膜３を除去
すると第１図（ｊ）に示すようにゲート電極用多結晶シ
リコン膜13上の酸化膜あるいは窒化膜等の膜17の一部が
エッチング後の多結晶シリコン膜13の両端の上に突起状
の壁として残る。この突起状の壁は、多結晶シリコン膜
13上の酸化膜あるいは窒化膜等の膜17をフッ酸等を用い
てエッチングすることによって除去される（第１図
（ｋ））。
により窒化シリコン膜あるいは二酸化シリコン膜２を形
成する（第１図（ａ））。その上にフォトリソグラフィ
ーによりパターニングされたレジスト膜３を形成する
（第１図（ｂ））。次に、レジスト膜３をマスクとし
て、RIE法等により、窒化シリコン膜あるいは二酸化シ
リコン膜２をエッチングしてシリコン基板１を露出さ
せ、開口部65を形成した後、レジスト膜３を除去する
（第１図（ｃ））。その後、700℃以上の高温を用いるC
VD法やMBE法等のシリコンエピタキシャル成長法により
表面の平滑なシリコン膜19を成長させ、単結晶シリコン
膜４および多結晶シリコン膜５を形成する（第１図
（ｄ））。続いて、シリコン膜19の表面を酸化してシリ
コン酸化膜６を形成した後、素子となる領域を形成する
ためのマスク用材料膜を堆積する。例えば、マスク用材
料膜として窒化シリコン膜20とレジスト膜３を用いる。
リソグラフィーとドライエッチングを用いてこのマスク
用材料膜をパターニングし、素子領域を決定する（第１
図（ｅ））。このときの、素子領域、すなわちチャネル
領域61とソース・ドレイン拡散層領域62、およびそれ以
外の素子間分離領域、すなわち63およびゲート電極引き
出し領域64の平面上での関係を第３図に示す。厚い絶縁
膜２は、ソース・ドレイン拡散層領域62と素子間分離領
域63の領域にある。続いて、リソグラフィーとドライエ
ッチングを用いてレジスト膜３をマスクとして窒化膜20
を加工した後、この窒化膜20を酸化のマスクとして選択
酸化を行い、素子領域の分離領域63とゲート電極引き出
し領域64の酸化を同時に行う。あるいは、別の素子領域
形成工程として、レジスト膜３をマスクとしてドライエ
ッチングによりシリコン膜19をエッチングし、素子領域
を分離し、続いて、レジスト膜３を除去した後、後で形
成されるゲート電極用金属膜と基板とを絶縁するため
に、窒化シリコン膜20をマスクとしてゲート電極引き出
し領域64を酸化する。この後、マスク用材料膜を除去
し、ゲート酸化を行ってゲート酸化膜10を形成した後、
ゲート電極用多結晶シリコン膜13′を堆積する（第１図
（ｆ））。第１図（ｆ）は、第３図のＡ−Ａ′断面を示
している。従来は、この後直ちにレジストを厚く塗布
し、エッチバックを行うことにより、厚い絶縁膜２の存
在しない開口部65内に存在する溝内にレジスト膜を埋め
込んでいた（第５図（ｆ））、しかし、本発明では、第
１図（ｇ）に示すようにゲート電極用多結晶シリコン膜
13′の堆積後に厚い絶縁膜２の存在しない開口部65内に
存在する溝21の側壁の傾斜領域の幅d1と等しいか、やや
厚い厚さd2の酸化膜あるいは窒化膜等の膜17をCVD法に
よって堆積する。膜17としては、エッチング速度が上記
ゲート電極用材料膜13′のエッチング速度以上である材
料の膜を用いる。このとき膜17として酸化膜を用いる場
合には、多結晶シリコン膜13′を酸化することによって
も形成できる。この後、レジストを厚く塗布し、エッチ
バックを行うことにより、厚い絶縁膜の存在しない開口
部65内に存在する溝21内にレジスト膜３を埋め込む（第
１図（ｈ））。この埋め込まれたレジスト膜３をマスク
としてまずゲート電極用多結晶シリコン13′上の、溝の
側壁の傾斜領域の幅d1と等しいか、やや厚い厚さd2の酸
化膜あるいは窒化膜等の膜17を反応性イオンエッチング
を用いて高精度にエッチングする。続いて、多結晶シリ
コン13′をECRプラズマエッチング法を用いてエッチン
グする（第１図（ｉ））。その後、レジスト膜３を除去
すると第１図（ｊ）に示すようにゲート電極用多結晶シ
リコン膜13上の酸化膜あるいは窒化膜等の膜17の一部が
エッチング後の多結晶シリコン膜13の両端の上に突起状
の壁として残る。この突起状の壁は、多結晶シリコン膜
13上の酸化膜あるいは窒化膜等の膜17をフッ酸等を用い
てエッチングすることによって除去される（第１図
（ｋ））。
この後、ゲート電極用多結晶シリコン膜13の表面を酸
化して酸化膜14を形成する。このとき同時に、拡散層と
なるべき、厚い絶縁膜２上の多結晶シリコン膜19の表面
も酸化される。しかし、その膜厚は、増速酸化が生じる
高濃度に不純物がドープされたゲート電極用多結晶シリ
コン膜13上の酸化膜14よりも薄い。続いて、ソース・ド
レイン形成用のイオン打ち込みとアニールを行い、ソー
ス・ドレイン拡散層11、12を形成する（第１図
（ｌ））。この後、ソース・ドレイン拡散層11、12上の
酸化膜をエッチング除去し、拡散層上部のシリコンを露
出させる。このとき、ゲート電極用多結晶シリコン13の
表面には、酸化膜14が残っている。露出したシリコン膜
上にタングステン膜18を選択的に成長させる。あるい
は、露出したシリコン膜上にチタン、モリブデン、タン
グステン等の金属膜を堆積し、熱処理することにより該
金属膜をシリサイド化してシリサイド層を形成し、拡散
層を低抵抗化する（第１図（ｍ））。この後、層間膜あ
るいはパッシベーション膜15を堆積することにより、ゲ
ート電極用多結晶シリコン膜13の両脇の溝を埋め、層間
膜15の堆積後の表面を平坦化する。最終的な断面の形状
を第２図に示す。
化して酸化膜14を形成する。このとき同時に、拡散層と
なるべき、厚い絶縁膜２上の多結晶シリコン膜19の表面
も酸化される。しかし、その膜厚は、増速酸化が生じる
高濃度に不純物がドープされたゲート電極用多結晶シリ
コン膜13上の酸化膜14よりも薄い。続いて、ソース・ド
レイン形成用のイオン打ち込みとアニールを行い、ソー
ス・ドレイン拡散層11、12を形成する（第１図
（ｌ））。この後、ソース・ドレイン拡散層11、12上の
酸化膜をエッチング除去し、拡散層上部のシリコンを露
出させる。このとき、ゲート電極用多結晶シリコン13の
表面には、酸化膜14が残っている。露出したシリコン膜
上にタングステン膜18を選択的に成長させる。あるい
は、露出したシリコン膜上にチタン、モリブデン、タン
グステン等の金属膜を堆積し、熱処理することにより該
金属膜をシリサイド化してシリサイド層を形成し、拡散
層を低抵抗化する（第１図（ｍ））。この後、層間膜あ
るいはパッシベーション膜15を堆積することにより、ゲ
ート電極用多結晶シリコン膜13の両脇の溝を埋め、層間
膜15の堆積後の表面を平坦化する。最終的な断面の形状
を第２図に示す。
このように、本発明の方法では、自己整合的にゲート
電極を形成できる。また、平坦化を阻害し、かつ、ソー
ス・ドレイン拡散層11、12のイオン打ち込み時のオフ角
度の効果によるソース・ドレイン拡散層11、12の形状の
非対称性を大きくするゲート多結晶シリコン13の両端上
の壁状の突起の発生を防止でき、ゲート電極用多結晶シ
リコン膜13の加工後に層間膜あるいはパッシベーション
膜15を堆積することにより、ゲート多結晶シリコン13両
脇の溝を埋め、層間膜あるいはパッシベーション膜15の
堆積後の表面を平坦化することができる。
電極を形成できる。また、平坦化を阻害し、かつ、ソー
ス・ドレイン拡散層11、12のイオン打ち込み時のオフ角
度の効果によるソース・ドレイン拡散層11、12の形状の
非対称性を大きくするゲート多結晶シリコン13の両端上
の壁状の突起の発生を防止でき、ゲート電極用多結晶シ
リコン膜13の加工後に層間膜あるいはパッシベーション
膜15を堆積することにより、ゲート多結晶シリコン13両
脇の溝を埋め、層間膜あるいはパッシベーション膜15の
堆積後の表面を平坦化することができる。
なお、上記実施例はあくまでも例示であり、本発明の
精神を逸脱しない範囲で種々の変更あるいは改良を行い
得ることは言うまでもない。
精神を逸脱しない範囲で種々の変更あるいは改良を行い
得ることは言うまでもない。
例えば、上記実施例では、ゲート絶縁膜を有するMISF
ETの実施例を示したが、ゲート絶縁膜を有しないMESFET
にも本発明を適用できることは言うまでもない。
ETの実施例を示したが、ゲート絶縁膜を有しないMESFET
にも本発明を適用できることは言うまでもない。
以上説明したように、本発明の方法によれば、自己整
合的にゲート電極を形成でき、また、従来問題となった
ゲート電極の両端上の壁の発生を防止できるので、素子
を平坦化できると共に、ソース・ドレイン領域の形状の
非対称性を小さくできるので、電気特性の非対称性を低
減できる。従って、このようにして作製されるFETは、
従来に比べて層間膜上あるいはパッシベーション膜上に
形成される電極配線の加工が容易となり、断線を防止で
きるので、微細化および高信頼化が実現できる。
合的にゲート電極を形成でき、また、従来問題となった
ゲート電極の両端上の壁の発生を防止できるので、素子
を平坦化できると共に、ソース・ドレイン領域の形状の
非対称性を小さくできるので、電気特性の非対称性を低
減できる。従って、このようにして作製されるFETは、
従来に比べて層間膜上あるいはパッシベーション膜上に
形成される電極配線の加工が容易となり、断線を防止で
きるので、微細化および高信頼化が実現できる。
第１図（ａ）〜（ｍ）は、本発明の半導体装置の製造方
法の一実施例を示す工程断面図、第２図は、本発明の製
造方法によって作製された一実施例の半導体装置の断面
図、第３図は、第２図に示した半導体装置の平面図、第
４図は、従来の方法により作製された半導体装置の断面
図、第５図（ａ）〜（ｇ）は、第４図の半導体装置の製
造方法を示す工程断面図、第６図および第７図は、従来
方法の問題点を説明するための図である。 １……単結晶シリコン基板 ２……絶縁膜 ３……レジスト膜 ４……単結晶シリコン膜 ５……多結晶シリコン膜 ６……二酸化シリコン膜 ７……シリコン膜（ソース領域） ８……シリコン膜（ドレイン領域） ９……単結晶シリコン膜（チャネル領域） 10……ゲート酸化膜 11……ソース空乏層 12……ドレイン空乏層 13……ゲート電極 13′……ゲート電極用多結晶シリコン膜 14……二酸化シリコン膜 15……層間膜あるいはパッシベーション膜 16……電極配線用金属膜 17……酸化膜あるいは窒化膜等（第１の膜） 18……タングステン膜あるいはシリサイド膜 19……シリコン膜 20……窒化膜 21……溝 61……チャネル領域 62……ソースあるいはドレイン領域 63……素子間分離領域 64……ゲート電極引き出し領域 65……開口部 d1……溝側壁の傾斜領域の幅 d2……第１の膜の厚さ
法の一実施例を示す工程断面図、第２図は、本発明の製
造方法によって作製された一実施例の半導体装置の断面
図、第３図は、第２図に示した半導体装置の平面図、第
４図は、従来の方法により作製された半導体装置の断面
図、第５図（ａ）〜（ｇ）は、第４図の半導体装置の製
造方法を示す工程断面図、第６図および第７図は、従来
方法の問題点を説明するための図である。 １……単結晶シリコン基板 ２……絶縁膜 ３……レジスト膜 ４……単結晶シリコン膜 ５……多結晶シリコン膜 ６……二酸化シリコン膜 ７……シリコン膜（ソース領域） ８……シリコン膜（ドレイン領域） ９……単結晶シリコン膜（チャネル領域） 10……ゲート酸化膜 11……ソース空乏層 12……ドレイン空乏層 13……ゲート電極 13′……ゲート電極用多結晶シリコン膜 14……二酸化シリコン膜 15……層間膜あるいはパッシベーション膜 16……電極配線用金属膜 17……酸化膜あるいは窒化膜等（第１の膜） 18……タングステン膜あるいはシリサイド膜 19……シリコン膜 20……窒化膜 21……溝 61……チャネル領域 62……ソースあるいはドレイン領域 63……素子間分離領域 64……ゲート電極引き出し領域 65……開口部 d1……溝側壁の傾斜領域の幅 d2……第１の膜の厚さ
Claims (2)
- 【請求項１】単結晶半導体基板上に絶縁膜を形成する工
程と、上記絶縁膜に上記単結晶半導体基板表面が露出す
るように開口部を形成する工程と、上記開口部および上
記絶縁膜上に半導体膜を形成する工程と、素子間分離用
絶縁領域を形成する工程と、上記半導体膜上にゲート電
極用材料膜を堆積する工程と、エッチング速度がほぼ上
記ゲート電極用材料膜のエッチング速度以上である第１
の膜を、その膜厚がほぼ上記絶縁膜の上記開口部内に存
在する上記ゲート電極用材料膜の溝側壁の傾斜領域の幅
以上に形成する工程と、上記開口部内に存在する上記第
１の膜の溝内にエッチングマスク用材料膜を埋める工程
と、上記マスク用材料膜をマスクとして上記ゲート電極
用材料膜および上記第１の膜をエッチングする工程と、
上記ゲート電極用材料膜の上に存在する上記マスク用材
料膜および上記第１の膜を除去する工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】上記ゲート電極用材料膜を堆積する前に、
上記半導体膜上にゲート絶縁膜を形成することを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178993A JP2531688B2 (ja) | 1987-07-20 | 1987-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178993A JP2531688B2 (ja) | 1987-07-20 | 1987-07-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6423574A JPS6423574A (en) | 1989-01-26 |
| JP2531688B2 true JP2531688B2 (ja) | 1996-09-04 |
Family
ID=16058238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62178993A Expired - Fee Related JP2531688B2 (ja) | 1987-07-20 | 1987-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531688B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4619839B2 (ja) * | 2005-03-16 | 2011-01-26 | 株式会社東芝 | パターン形成方法 |
-
1987
- 1987-07-20 JP JP62178993A patent/JP2531688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6423574A (en) | 1989-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |