JP2000031489A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000031489A JP2000031489A JP10192801A JP19280198A JP2000031489A JP 2000031489 A JP2000031489 A JP 2000031489A JP 10192801 A JP10192801 A JP 10192801A JP 19280198 A JP19280198 A JP 19280198A JP 2000031489 A JP2000031489 A JP 2000031489A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- semiconductor device
- soi layer
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 51
- 229920005591 polysilicon Polymers 0.000 claims abstract description 51
- 150000004767 nitrides Chemical class 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 46
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 28
- 238000001312 dry etching Methods 0.000 abstract description 17
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 6
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 96
- 238000000151 deposition Methods 0.000 description 44
- 238000010586 diagram Methods 0.000 description 25
- 230000005684 electric field Effects 0.000 description 18
- 238000005530 etching Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Abstract
(57)【要約】
【課題】 トレンチ分離によって素子分離されたＳＯＩ
ＭＯＳトランジスタにおいて、ＳＯＩ層の端縁部のゲー
ト酸化膜の絶縁破壊を防止するとともに、ゲート電極下
のＳＯＩ層の端縁部において寄生ＭＯＳトランジスタが
形成されることを防止したＳＯＩＭＯＳトランジスタの
製造方法を提供する。 【解決手段】 窒化膜６を温度１６０℃程度のリン酸に
よって除去した後、ポリシリコン膜５を等方性ドライエ
ッチングにより除去することで、下敷き酸化膜４および
サイドウォール酸化膜７がデポジション酸化膜８に囲ま
れて残った形状とする。その後、フッ酸により下敷き酸
化膜４、サイドウォール酸化膜７、デポジション酸化膜
８を同時に除去する。
ＭＯＳトランジスタにおいて、ＳＯＩ層の端縁部のゲー
ト酸化膜の絶縁破壊を防止するとともに、ゲート電極下
のＳＯＩ層の端縁部において寄生ＭＯＳトランジスタが
形成されることを防止したＳＯＩＭＯＳトランジスタの
製造方法を提供する。 【解決手段】 窒化膜６を温度１６０℃程度のリン酸に
よって除去した後、ポリシリコン膜５を等方性ドライエ
ッチングにより除去することで、下敷き酸化膜４および
サイドウォール酸化膜７がデポジション酸化膜８に囲ま
れて残った形状とする。その後、フッ酸により下敷き酸
化膜４、サイドウォール酸化膜７、デポジション酸化膜
８を同時に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＳＯＩ（Silicon On Insulator）基板
上に形成する半導体装置の製造方法に関するものであ
る。
方法に関し、特にＳＯＩ（Silicon On Insulator）基板
上に形成する半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】ＳＯＩ基板上に形成する半導体装置（以
後、ＳＯＩ半導体装置と呼称）の素子分離技術として、
分離領域を酸化膜で埋め込むトレンチ分離がある。以
下、トレンチ分離によって素子分離されたＳＯＩＭＯＳ
トランジスタの製造方法を、工程を順に示す図２９〜図
３８を用いて説明する。
後、ＳＯＩ半導体装置と呼称）の素子分離技術として、
分離領域を酸化膜で埋め込むトレンチ分離がある。以
下、トレンチ分離によって素子分離されたＳＯＩＭＯＳ
トランジスタの製造方法を、工程を順に示す図２９〜図
３８を用いて説明する。
【０００３】まず、図２９に示すようにシリコン基板１
と、該シリコン基板１内に埋め込まれた埋め込み酸化膜
２と、埋め込み酸化膜２上に形成されるＳＯＩ層３とで
構成されるＳＯＩ基板を準備し、ＳＯＩ層３上に熱酸化
法により厚さ１００〜３００オングストローム程度の下
敷き酸化膜４を形成し、さらにその上にＣＶＤ法により
厚さ２０００オングストローム程度の窒化膜６を形成す
る。そして、後に説明する活性領域となる部分に対応す
るように窒化膜６上にレジスト１０１をパターニングす
る。
と、該シリコン基板１内に埋め込まれた埋め込み酸化膜
２と、埋め込み酸化膜２上に形成されるＳＯＩ層３とで
構成されるＳＯＩ基板を準備し、ＳＯＩ層３上に熱酸化
法により厚さ１００〜３００オングストローム程度の下
敷き酸化膜４を形成し、さらにその上にＣＶＤ法により
厚さ２０００オングストローム程度の窒化膜６を形成す
る。そして、後に説明する活性領域となる部分に対応す
るように窒化膜６上にレジスト１０１をパターニングす
る。
【０００４】なお、ＳＯＩ基板は、ＳＩＭＯＸ（separa
tion by implanted oxygen）法、ウエハ張合せ（bondin
g）法、その他いかなる方法で形成されたＳＯＩ基板で
あっても構わない。
tion by implanted oxygen）法、ウエハ張合せ（bondin
g）法、その他いかなる方法で形成されたＳＯＩ基板で
あっても構わない。
【０００５】次に、図３０に示すように、レジスト１０
１をマスクとして窒化膜６をＲＩＥ（reactiv ion etch
ing）などの異方性ドライエッチングにより選択的に除
去する。なお、窒化膜６と下敷き酸化膜４とを比べた場
合、両者のエッチング条件は近似しており、窒化膜６を
エッチングする条件では下敷き酸化膜４もエッチングさ
れてしまう。その選択比は１〜２程度である。
１をマスクとして窒化膜６をＲＩＥ（reactiv ion etch
ing）などの異方性ドライエッチングにより選択的に除
去する。なお、窒化膜６と下敷き酸化膜４とを比べた場
合、両者のエッチング条件は近似しており、窒化膜６を
エッチングする条件では下敷き酸化膜４もエッチングさ
れてしまう。その選択比は１〜２程度である。
【０００６】次に、ＴＥＯＳ（tetraethyl orthosilica
te）を用いたＣＶＤ法により全面に渡って厚さ５００オ
ングストローム程度の酸化膜を形成し、当該酸化膜がサ
イドウォール酸化膜７として窒化膜６および下敷き酸化
膜４の側面に自己整合的に残るように異方性エッチング
を施すことで図３１に示す構成を得る。
te）を用いたＣＶＤ法により全面に渡って厚さ５００オ
ングストローム程度の酸化膜を形成し、当該酸化膜がサ
イドウォール酸化膜７として窒化膜６および下敷き酸化
膜４の側面に自己整合的に残るように異方性エッチング
を施すことで図３１に示す構成を得る。
【０００７】次に、図３２に示すように、窒化膜６およ
びサイドウォール酸化膜７をマスクとして、異方性ドラ
イエッチングによりＳＯＩ層３を選択的に除去する。
びサイドウォール酸化膜７をマスクとして、異方性ドラ
イエッチングによりＳＯＩ層３を選択的に除去する。
【０００８】次に、図３３に示すように、ＣＶＤ法によ
りＳＯＩ層３、下敷き酸化膜４、窒化膜６の合計厚さよ
りも厚い（例えば５０００オングストローム程度）デポ
ジション酸化膜８を全面に渡って形成して活性領域およ
び分離領域を覆った後、ＣＭＰ（Chemical Mechanical
Polishing）を用いてデポジション酸化膜８を窒化膜６
が露出するまで研磨して平坦化を行う。なお、図３３は
デポジション酸化膜８の平坦化の途中の状態を示してい
る。
りＳＯＩ層３、下敷き酸化膜４、窒化膜６の合計厚さよ
りも厚い（例えば５０００オングストローム程度）デポ
ジション酸化膜８を全面に渡って形成して活性領域およ
び分離領域を覆った後、ＣＭＰ（Chemical Mechanical
Polishing）を用いてデポジション酸化膜８を窒化膜６
が露出するまで研磨して平坦化を行う。なお、図３３は
デポジション酸化膜８の平坦化の途中の状態を示してい
る。
【０００９】次に、窒化膜６を温度１６０℃程度のリン
酸によって除去すると、図３４に示すように下敷き酸化
膜４およびサイドウォール酸化膜７がデポジション酸化
膜８に囲まれて残った形状となる。次に、ＳＯＩ層３内
にチャネル注入（チャネルドープ）するために下敷き酸
化膜４を介して不純物を注入した後、下敷き酸化膜４を
フッ酸を用いて除去する。なお、図３４においてはフッ
酸により下敷き酸化膜４、サイドウォール酸化膜７、デ
ポジション酸化膜８が同時に除去される状態を矢印によ
り示している。
酸によって除去すると、図３４に示すように下敷き酸化
膜４およびサイドウォール酸化膜７がデポジション酸化
膜８に囲まれて残った形状となる。次に、ＳＯＩ層３内
にチャネル注入（チャネルドープ）するために下敷き酸
化膜４を介して不純物を注入した後、下敷き酸化膜４を
フッ酸を用いて除去する。なお、図３４においてはフッ
酸により下敷き酸化膜４、サイドウォール酸化膜７、デ
ポジション酸化膜８が同時に除去される状態を矢印によ
り示している。
【００１０】ここで、図３５において下敷き酸化膜４が
完全に除去される前の状態を示し、図３６において下敷
き酸化膜４が完全に除去された状態を示す。図３６に示
すように、ＳＯＩ層３の端縁部近傍のデポジション酸化
膜８において窪み部ＤＰが形成されている。これは、熱
酸化膜である下敷き酸化膜４よりもＴＥＯＳ酸化膜であ
るサイドウォール酸化膜７の方がフッ酸により速く除去
されるため、下敷き酸化膜４が完全に除去される前にサ
イドウォール酸化膜７が除去されてしまい、サイドウォ
ール酸化膜７が無くなった部分でデポジション酸化膜８
の除去が促進されるからである。
完全に除去される前の状態を示し、図３６において下敷
き酸化膜４が完全に除去された状態を示す。図３６に示
すように、ＳＯＩ層３の端縁部近傍のデポジション酸化
膜８において窪み部ＤＰが形成されている。これは、熱
酸化膜である下敷き酸化膜４よりもＴＥＯＳ酸化膜であ
るサイドウォール酸化膜７の方がフッ酸により速く除去
されるため、下敷き酸化膜４が完全に除去される前にサ
イドウォール酸化膜７が除去されてしまい、サイドウォ
ール酸化膜７が無くなった部分でデポジション酸化膜８
の除去が促進されるからである。
【００１１】次に、図３７に示すように、ＳＯＩ層３上
に厚さ７０オングストローム程度のゲート酸化膜９を形
成した後、ゲート酸化膜９およびデポジション酸化膜８
上に厚さ２０００オングストローム程度のゲート電極１
０を形成する。
に厚さ７０オングストローム程度のゲート酸化膜９を形
成した後、ゲート酸化膜９およびデポジション酸化膜８
上に厚さ２０００オングストローム程度のゲート電極１
０を形成する。
【００１２】その後、パターニングされたゲート電極１
０をマスクとしてＳＯＩ層３内に不純物注入を行って自
己整合的にソース／ドレイン領域（図示せず）を形成
し、ゲート電極１０の下部以外のゲート酸化膜９を除去
した後、全面的に層間絶縁膜１１を形成する。そして、
層間絶縁膜１１を貫通しゲート電極１０およびソース／
ドレイン領域に達するコンタクトホールＣＨを設け、該
コンタクトホールＣＨ内に導体層を埋め込んで配線層１
２を形成することで、図３８に示すＳＯＩ半導体装置が
得られる。
０をマスクとしてＳＯＩ層３内に不純物注入を行って自
己整合的にソース／ドレイン領域（図示せず）を形成
し、ゲート電極１０の下部以外のゲート酸化膜９を除去
した後、全面的に層間絶縁膜１１を形成する。そして、
層間絶縁膜１１を貫通しゲート電極１０およびソース／
ドレイン領域に達するコンタクトホールＣＨを設け、該
コンタクトホールＣＨ内に導体層を埋め込んで配線層１
２を形成することで、図３８に示すＳＯＩ半導体装置が
得られる。
【００１３】
【発明が解決しようとする課題】従来のＳＯＩ半導体装
置は以上のような工程を経て製造されていたので以下の
ような問題点を有していた。すなわち、ＳＯＩ層３上の
下敷き酸化膜４を除去に際して、図３６に示すように、
ＳＯＩ層３の端縁部近傍のデポジション酸化膜８におい
て窪み部ＤＰが形成されてしまう。その状態で、ＳＯＩ
層３上にゲート酸化膜９およびゲート電極１０を形成す
ると、窪み部ＤＰの上部にもゲート酸化膜９およびゲー
ト電極１０が形成されることになる。
置は以上のような工程を経て製造されていたので以下の
ような問題点を有していた。すなわち、ＳＯＩ層３上の
下敷き酸化膜４を除去に際して、図３６に示すように、
ＳＯＩ層３の端縁部近傍のデポジション酸化膜８におい
て窪み部ＤＰが形成されてしまう。その状態で、ＳＯＩ
層３上にゲート酸化膜９およびゲート電極１０を形成す
ると、窪み部ＤＰの上部にもゲート酸化膜９およびゲー
ト電極１０が形成されることになる。
【００１４】図３９に窪み部ＤＰの詳細図を示す。図３
９に矢示するように、装置動作時には、窪み部ＤＰに入
り込んだゲート電極１０からもＳＯＩ層３の端縁部のゲ
ート酸化膜９に対して電界が印加されるため、ＳＯＩ層
３の主面上のゲート酸化膜９よりも電界強度が高くな
り、ゲート酸化膜９の絶縁破壊の原因となってゲート酸
化膜に対する信頼性が低下するという問題があった。
９に矢示するように、装置動作時には、窪み部ＤＰに入
り込んだゲート電極１０からもＳＯＩ層３の端縁部のゲ
ート酸化膜９に対して電界が印加されるため、ＳＯＩ層
３の主面上のゲート酸化膜９よりも電界強度が高くな
り、ゲート酸化膜９の絶縁破壊の原因となってゲート酸
化膜に対する信頼性が低下するという問題があった。
【００１５】また、電界の集中によりゲート電極下のＳ
ＯＩ層３の端縁部にはゲート電極下のＳＯＩ層３の他の
部分よりも低い電圧でチャネルが形成されて電流が流れ
るようになり、ＳＯＩ層３の端縁部において部分的にＭ
ＯＳトランジスタがＯＮする可能性があった。このＭＯ
Ｓトランジスタを寄生ＭＯＳトランジスタと呼称する。
寄生ＭＯＳトランジスタは、本来のＭＯＳトランジスタ
がＯＮしないようなゲート電圧でもＯＮする可能性があ
るので、消費電力の浪費を招くという問題があった。
ＯＩ層３の端縁部にはゲート電極下のＳＯＩ層３の他の
部分よりも低い電圧でチャネルが形成されて電流が流れ
るようになり、ＳＯＩ層３の端縁部において部分的にＭ
ＯＳトランジスタがＯＮする可能性があった。このＭＯ
Ｓトランジスタを寄生ＭＯＳトランジスタと呼称する。
寄生ＭＯＳトランジスタは、本来のＭＯＳトランジスタ
がＯＮしないようなゲート電圧でもＯＮする可能性があ
るので、消費電力の浪費を招くという問題があった。
【００１６】本発明は上記のような問題点を解消するた
めになされたもので、トレンチ分離によって素子分離さ
れたＳＯＩＭＯＳトランジスタにおいて、ＳＯＩ層の端
縁部のゲート酸化膜の絶縁破壊を防止するとともに、ゲ
ート電極下のＳＯＩ層の端縁部において寄生ＭＯＳトラ
ンジスタが形成されることを防止したＳＯＩＭＯＳトラ
ンジスタの製造方法を提供することを目的とする。
めになされたもので、トレンチ分離によって素子分離さ
れたＳＯＩＭＯＳトランジスタにおいて、ＳＯＩ層の端
縁部のゲート酸化膜の絶縁破壊を防止するとともに、ゲ
ート電極下のＳＯＩ層の端縁部において寄生ＭＯＳトラ
ンジスタが形成されることを防止したＳＯＩＭＯＳトラ
ンジスタの製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、シリコン基板上に、埋め
込み酸化膜およびＳＯＩ層を積層したＳＯＩ基板に形成
される半導体装置の製造方法であって、前記ＳＯＩ基板
上に熱酸化法によって第１の酸化膜を形成する工程(ａ)
と、前記第１の酸化膜上にポリシリコン膜、窒化膜を順
に形成する工程(ｂ)と、前記窒化膜を選択的に除去した
後、残った前記窒化膜をマスクとして前記ポリシリコン
膜を選択的に除去して、前記第１の酸化膜上にポリシリ
コン膜および窒化膜の膜の積層体を形成する工程(ｃ)
と、前記積層体の側面から、前記積層体の周囲の前記第
１の酸化膜の上部にかけてサイドウォール酸化膜を形成
する工程(ｄ)と、前記サイドウォール酸化膜および前記
積層体をマスクとして、前記ＳＯＩ層を選択的に除去し
て活性領域を規定し、前記活性領域、前記第１の酸化
膜、前記積層体、前記サイドウォール酸化膜で構成され
る構造体を形成する工程(ｅ)と、前記窒化膜の上主面が
露出するように、前記構造体を分離酸化膜で埋め込む工
程(ｆ)と、前記積層体を除去する工程(ｇ)と、前記活性
領域の上主面が露出するまで、少なくとも前記サイドウ
ォール酸化膜、前記第１の酸化膜、前記分離酸化膜を等
方的に除去する工程(ｈ)とを備えている。
載の半導体装置の製造方法は、シリコン基板上に、埋め
込み酸化膜およびＳＯＩ層を積層したＳＯＩ基板に形成
される半導体装置の製造方法であって、前記ＳＯＩ基板
上に熱酸化法によって第１の酸化膜を形成する工程(ａ)
と、前記第１の酸化膜上にポリシリコン膜、窒化膜を順
に形成する工程(ｂ)と、前記窒化膜を選択的に除去した
後、残った前記窒化膜をマスクとして前記ポリシリコン
膜を選択的に除去して、前記第１の酸化膜上にポリシリ
コン膜および窒化膜の膜の積層体を形成する工程(ｃ)
と、前記積層体の側面から、前記積層体の周囲の前記第
１の酸化膜の上部にかけてサイドウォール酸化膜を形成
する工程(ｄ)と、前記サイドウォール酸化膜および前記
積層体をマスクとして、前記ＳＯＩ層を選択的に除去し
て活性領域を規定し、前記活性領域、前記第１の酸化
膜、前記積層体、前記サイドウォール酸化膜で構成され
る構造体を形成する工程(ｅ)と、前記窒化膜の上主面が
露出するように、前記構造体を分離酸化膜で埋め込む工
程(ｆ)と、前記積層体を除去する工程(ｇ)と、前記活性
領域の上主面が露出するまで、少なくとも前記サイドウ
ォール酸化膜、前記第１の酸化膜、前記分離酸化膜を等
方的に除去する工程(ｈ)とを備えている。
【００１８】本発明に係る請求項２記載の半導体装置の
製造方法は、前記工程(ｆ)に先だって、熱酸化法により
前記構造体を酸化し、前記サイドウォール酸化膜に接す
る前記ポリシリコン膜の側面に第２の酸化膜を形成する
工程をさらに備え、前記工程(ｈ)が、前記第２の酸化膜
を併せて除去する工程を含んでいる。
製造方法は、前記工程(ｆ)に先だって、熱酸化法により
前記構造体を酸化し、前記サイドウォール酸化膜に接す
る前記ポリシリコン膜の側面に第２の酸化膜を形成する
工程をさらに備え、前記工程(ｈ)が、前記第２の酸化膜
を併せて除去する工程を含んでいる。
【００１９】本発明に係る請求項３記載の半導体装置の
製造方法は、前記工程(ｄ)に先だって、熱酸化法により
前記積層体および前記第１の酸化膜を酸化し、前記ポリ
シリコン膜の側面に第２の酸化膜を形成するとともに、
前記積層体の周囲の前記第１の酸化膜の厚さを厚くする
工程をさらに備え、前記工程(ｄ)が、前記積層体の側面
から、前記厚さの増した第１の酸化膜上にかけて前記サ
イドウォール酸化膜を形成する工程を含み、前記工程
(ｈ)が、前記第２の酸化膜を併せて除去する工程を含ん
でいる。
製造方法は、前記工程(ｄ)に先だって、熱酸化法により
前記積層体および前記第１の酸化膜を酸化し、前記ポリ
シリコン膜の側面に第２の酸化膜を形成するとともに、
前記積層体の周囲の前記第１の酸化膜の厚さを厚くする
工程をさらに備え、前記工程(ｄ)が、前記積層体の側面
から、前記厚さの増した第１の酸化膜上にかけて前記サ
イドウォール酸化膜を形成する工程を含み、前記工程
(ｈ)が、前記第２の酸化膜を併せて除去する工程を含ん
でいる。
【００２０】
【発明の実施の形態】＜Ａ．実施の形態１＞本発明に係
る実施の形態１として、ＳＯＩ基板上に形成され、トレ
ンチ分離によって素子分離されたＳＯＩＭＯＳトランジ
スタ１００の製造方法を、製造工程を順示す図１〜図１
０を用いて説明する。なお、ＳＯＩＭＯＳトランジスタ
１００の構成は最終工程を説明する図１０に示す。
る実施の形態１として、ＳＯＩ基板上に形成され、トレ
ンチ分離によって素子分離されたＳＯＩＭＯＳトランジ
スタ１００の製造方法を、製造工程を順示す図１〜図１
０を用いて説明する。なお、ＳＯＩＭＯＳトランジスタ
１００の構成は最終工程を説明する図１０に示す。
【００２１】＜Ａ−１．製造方法＞まず、図１に示すよ
うにシリコン基板１と、該シリコン基板１内に埋め込ま
れた埋め込み酸化膜２と、埋め込み酸化膜２上に形成さ
れるＳＯＩ層３とで構成されるＳＯＩ基板を準備し、Ｓ
ＯＩ層３上に熱酸化法により厚さ１００〜３００オング
ストローム程度の下敷き酸化膜４（第１の酸化膜）を形
成し、さらにその上にＣＶＤ法により厚さ５００オング
ストローム程度のポリシリコン膜５をデポジションす
る。そして、ポリシリコン膜５の上にＣＶＤ法により７
００℃程度の温度条件で厚さ１０００〜３０００オング
ストローム程度の窒化膜６を形成する。そして、後に説
明する活性領域となる部分に対応するように窒化膜６上
にレジスト１０１をパターニングする。なお、ＳＯＩ基
板は、ＳＩＭＯＸ（separation by implanted oxygen）
法、ウエハ張合せ法、その他いかなる方法で形成された
ＳＯＩ基板であっても構わない。
うにシリコン基板１と、該シリコン基板１内に埋め込ま
れた埋め込み酸化膜２と、埋め込み酸化膜２上に形成さ
れるＳＯＩ層３とで構成されるＳＯＩ基板を準備し、Ｓ
ＯＩ層３上に熱酸化法により厚さ１００〜３００オング
ストローム程度の下敷き酸化膜４（第１の酸化膜）を形
成し、さらにその上にＣＶＤ法により厚さ５００オング
ストローム程度のポリシリコン膜５をデポジションす
る。そして、ポリシリコン膜５の上にＣＶＤ法により７
００℃程度の温度条件で厚さ１０００〜３０００オング
ストローム程度の窒化膜６を形成する。そして、後に説
明する活性領域となる部分に対応するように窒化膜６上
にレジスト１０１をパターニングする。なお、ＳＯＩ基
板は、ＳＩＭＯＸ（separation by implanted oxygen）
法、ウエハ張合せ法、その他いかなる方法で形成された
ＳＯＩ基板であっても構わない。
【００２２】次に、図２に示すように、レジスト１０１
をマスクとして窒化膜６を異方性ドライエッチングによ
り選択的に除去する。
をマスクとして窒化膜６を異方性ドライエッチングによ
り選択的に除去する。
【００２３】次に、図３に示すように、窒化膜６をマス
クとしてポリシリコン膜５をＲＩＥ（reactiv ion etch
ing）などの異方性ドライエッチングにより選択的に除
去することで、窒化膜６とポリシリコン膜５との積層体
を得る。ここで、ポリシリコン膜５と下敷き酸化膜４と
を比べた場合、両者のエッチング条件は大きく異なり、
ポリシリコン膜５をエッチングする条件では下敷き酸化
膜４は殆どエッチングされず、その選択比は１０以上と
なる。
クとしてポリシリコン膜５をＲＩＥ（reactiv ion etch
ing）などの異方性ドライエッチングにより選択的に除
去することで、窒化膜６とポリシリコン膜５との積層体
を得る。ここで、ポリシリコン膜５と下敷き酸化膜４と
を比べた場合、両者のエッチング条件は大きく異なり、
ポリシリコン膜５をエッチングする条件では下敷き酸化
膜４は殆どエッチングされず、その選択比は１０以上と
なる。
【００２４】次に、ＴＥＯＳ（tetraethyl orthosilica
te）を用いたＣＶＤ法により全面に渡って厚さ５００オ
ングストローム程度の酸化膜を形成し、当該酸化膜がサ
イドウォール酸化膜７として窒化膜６、ポリシリコン膜
５の側面に自己整合的に残るように異方性エッチングを
施すことで図４に示す構成を得る。
te）を用いたＣＶＤ法により全面に渡って厚さ５００オ
ングストローム程度の酸化膜を形成し、当該酸化膜がサ
イドウォール酸化膜７として窒化膜６、ポリシリコン膜
５の側面に自己整合的に残るように異方性エッチングを
施すことで図４に示す構成を得る。
【００２５】次に、図５に示すように、窒化膜６および
サイドウォール酸化膜７をマスクとして、異方性ドライ
エッチングによりＳＯＩ層３を選択的に除去すること
で、窒化膜６、ポリシリコン層５、下敷き酸化膜４、サ
イドウォール酸化膜７、ＳＯＩ層３で構成される構造体
を得る。なお、選択的に得られるＳＯＩ層３は後に説明
する工程で半導体装置が形成される領域となるので、活
性領域と呼称し、活性領域の周囲は他の活性領域との電
気的分離のための領域となるので分離領域と呼称する。
また、ＳＯＩ層３の平面形状は矩形であり、その縦横の
辺の長さは同程度に設定される。
サイドウォール酸化膜７をマスクとして、異方性ドライ
エッチングによりＳＯＩ層３を選択的に除去すること
で、窒化膜６、ポリシリコン層５、下敷き酸化膜４、サ
イドウォール酸化膜７、ＳＯＩ層３で構成される構造体
を得る。なお、選択的に得られるＳＯＩ層３は後に説明
する工程で半導体装置が形成される領域となるので、活
性領域と呼称し、活性領域の周囲は他の活性領域との電
気的分離のための領域となるので分離領域と呼称する。
また、ＳＯＩ層３の平面形状は矩形であり、その縦横の
辺の長さは同程度に設定される。
【００２６】次に、図６に示すように、ＣＶＤ法により
ＳＯＩ層３、下敷き酸化膜４、ポリシリコン膜５、窒化
膜６の合計厚さよりも厚い（例えば５０００オングスト
ローム程度）デポジション酸化膜８（分離酸化膜）を全
面に渡って形成して活性領域および分離領域を覆った
後、ＣＭＰを用いてデポジション酸化膜８を窒化膜６が
露出するまで研磨して平坦化を行う。なお、図６はデポ
ジション酸化膜８の平坦化の途中の状態を示している。
ＳＯＩ層３、下敷き酸化膜４、ポリシリコン膜５、窒化
膜６の合計厚さよりも厚い（例えば５０００オングスト
ローム程度）デポジション酸化膜８（分離酸化膜）を全
面に渡って形成して活性領域および分離領域を覆った
後、ＣＭＰを用いてデポジション酸化膜８を窒化膜６が
露出するまで研磨して平坦化を行う。なお、図６はデポ
ジション酸化膜８の平坦化の途中の状態を示している。
【００２７】次に、窒化膜６を温度１６０℃程度のリン
酸によって除去した後、ポリシリコン膜５をプラズマエ
ッチングやダウンフローエッチングなどの等方性ドライ
エッチングにより除去すると、図７に示すように下敷き
酸化膜４およびサイドウォール酸化膜７がデポジション
酸化膜８に囲まれて残った形状となる。なお、窒化膜６
をリン酸によって除去し、またポリシリコン膜５の除去
に等方性ドライエッチングを使用するのは、窒化膜６や
ポリシリコン膜５の側面が垂直ではなく下に広がる傾斜
を有して形成された場合、そこに接するサイドウォール
酸化膜７の内壁も同様の傾斜を有することになり、異方
性ドライエッチングではサイドウォール酸化膜７の内壁
近傍に窒化膜６やポリシリコン膜５が残るからである。
酸によって除去した後、ポリシリコン膜５をプラズマエ
ッチングやダウンフローエッチングなどの等方性ドライ
エッチングにより除去すると、図７に示すように下敷き
酸化膜４およびサイドウォール酸化膜７がデポジション
酸化膜８に囲まれて残った形状となる。なお、窒化膜６
をリン酸によって除去し、またポリシリコン膜５の除去
に等方性ドライエッチングを使用するのは、窒化膜６や
ポリシリコン膜５の側面が垂直ではなく下に広がる傾斜
を有して形成された場合、そこに接するサイドウォール
酸化膜７の内壁も同様の傾斜を有することになり、異方
性ドライエッチングではサイドウォール酸化膜７の内壁
近傍に窒化膜６やポリシリコン膜５が残るからである。
【００２８】そして、ＳＯＩ層３内にチャネル注入（チ
ャネルドープ）するために下敷き酸化膜４を介して不純
物を注入した後、下敷き酸化膜４をフッ酸を用いて除去
する。
ャネルドープ）するために下敷き酸化膜４を介して不純
物を注入した後、下敷き酸化膜４をフッ酸を用いて除去
する。
【００２９】なお、図７においてはフッ酸により下敷き
酸化膜４、サイドウォール酸化膜７、デポジション酸化
膜８が同時に除去される状態を矢印により示している。
酸化膜４、サイドウォール酸化膜７、デポジション酸化
膜８が同時に除去される状態を矢印により示している。
【００３０】また、フッ酸によるウエットエッチングの
代わりに、等方性のドライエッチングにより下敷き酸化
膜４、サイドウォール酸化膜７、デポジション酸化膜８
を除去するようにしても良い。
代わりに、等方性のドライエッチングにより下敷き酸化
膜４、サイドウォール酸化膜７、デポジション酸化膜８
を除去するようにしても良い。
【００３１】ここで、図８において下敷き酸化膜４が完
全に除去された状態を示す。図８に示すように、ＳＯＩ
層３の端縁部近傍のデポジション酸化膜８においては図
３６に示したような窪み等は形成されていない。これ
は、ＳＯＩ層３の全面に下敷き酸化膜４が形成されてい
るので、ＴＥＯＳ酸化膜であるサイドウォール酸化膜７
の方がフッ酸により速く除去されても、熱酸化膜である
下敷き酸化膜４は残り、ＳＯＩ層３の端縁部上に酸化膜
が無くなった場合のように、ＳＯＩ層３の端縁部近傍の
デポジション酸化膜８の除去が促進されることがないか
らである。
全に除去された状態を示す。図８に示すように、ＳＯＩ
層３の端縁部近傍のデポジション酸化膜８においては図
３６に示したような窪み等は形成されていない。これ
は、ＳＯＩ層３の全面に下敷き酸化膜４が形成されてい
るので、ＴＥＯＳ酸化膜であるサイドウォール酸化膜７
の方がフッ酸により速く除去されても、熱酸化膜である
下敷き酸化膜４は残り、ＳＯＩ層３の端縁部上に酸化膜
が無くなった場合のように、ＳＯＩ層３の端縁部近傍の
デポジション酸化膜８の除去が促進されることがないか
らである。
【００３２】次に、図９に示すように、ＳＯＩ層３上に
厚さ７０オングストローム程度のゲート酸化膜９を形成
した後、ゲート酸化膜９およびデポジション酸化膜８上
に厚さ２０００オングストローム程度のゲート電極１０
をポリシリコン等の導電体で形成する。
厚さ７０オングストローム程度のゲート酸化膜９を形成
した後、ゲート酸化膜９およびデポジション酸化膜８上
に厚さ２０００オングストローム程度のゲート電極１０
をポリシリコン等の導電体で形成する。
【００３３】その後、ゲート電極１０をパターニングす
る。そして、パターニングしたゲート電極１０をマスク
としてＳＯＩ層３内に不純物注入を行って自己整合的に
ソース／ドレイン領域（図示せず）を形成し、ゲート電
極１０の下部以外のゲート酸化膜９を除去した後、全面
的に層間絶縁膜１１を形成する。そして、層間絶縁膜１
１を貫通しゲート電極１０およびソース／ドレイン領域
に達するコンタクトホールＣＨを設け、該コンタクトホ
ールＣＨ内に導体層を埋め込んで配線層１２を形成する
ことで、図１０に示すＳＯＩＭＯＳトランジスタ１００
が得られる。なお、図１０はＳＯＩＭＯＳトランジスタ
１００をゲート電極の短辺側から見た断面図であり、図
１〜図９はゲート電極の長辺側から見た断面図である。
る。そして、パターニングしたゲート電極１０をマスク
としてＳＯＩ層３内に不純物注入を行って自己整合的に
ソース／ドレイン領域（図示せず）を形成し、ゲート電
極１０の下部以外のゲート酸化膜９を除去した後、全面
的に層間絶縁膜１１を形成する。そして、層間絶縁膜１
１を貫通しゲート電極１０およびソース／ドレイン領域
に達するコンタクトホールＣＨを設け、該コンタクトホ
ールＣＨ内に導体層を埋め込んで配線層１２を形成する
ことで、図１０に示すＳＯＩＭＯＳトランジスタ１００
が得られる。なお、図１０はＳＯＩＭＯＳトランジスタ
１００をゲート電極の短辺側から見た断面図であり、図
１〜図９はゲート電極の長辺側から見た断面図である。
【００３４】＜Ａ−２．特徴的作用効果＞以上説明した
ようにＳＯＩＭＯＳトランジスタ１００の製造工程にお
いては、酸化膜に対するエッチング選択比が大きなポリ
シリコン膜５を下敷き酸化膜４の上部に形成するので、
ポリシリコン膜５のパターニングに際して下敷き酸化膜
４が除去されることが防止される。そして、ＳＯＩ層３
の全面に下敷き酸化膜４が残った状態でサイドウォール
酸化膜７、下敷き酸化膜４、デポジション酸化膜８を除
去するので、エッチング速度の違いからサイドウォール
酸化膜７が速く除去されても、熱酸化膜である下敷き酸
化膜４は残り、ＳＯＩ層３の端縁部上に酸化膜が無くな
った場合のように、ＳＯＩ層３の端縁部近傍のデポジシ
ョン酸化膜８の除去が促進されることがないので、ＳＯ
Ｉ層３の端縁部近傍のデポジション酸化膜８において窪
み等が形成されない。従って、窪み部に入り込んだゲー
ト電極１０からの電界により、ＳＯＩ層３の端縁部のゲ
ート酸化膜９の電界強度が高くなるという現象が発生せ
ず、電界集中によるゲート酸化膜９の絶縁破壊が防止さ
れ、ゲート酸化膜に対する信頼性を向上したＳＯＩＭＯ
Ｓトランジスタ１００を得ることができる。
ようにＳＯＩＭＯＳトランジスタ１００の製造工程にお
いては、酸化膜に対するエッチング選択比が大きなポリ
シリコン膜５を下敷き酸化膜４の上部に形成するので、
ポリシリコン膜５のパターニングに際して下敷き酸化膜
４が除去されることが防止される。そして、ＳＯＩ層３
の全面に下敷き酸化膜４が残った状態でサイドウォール
酸化膜７、下敷き酸化膜４、デポジション酸化膜８を除
去するので、エッチング速度の違いからサイドウォール
酸化膜７が速く除去されても、熱酸化膜である下敷き酸
化膜４は残り、ＳＯＩ層３の端縁部上に酸化膜が無くな
った場合のように、ＳＯＩ層３の端縁部近傍のデポジシ
ョン酸化膜８の除去が促進されることがないので、ＳＯ
Ｉ層３の端縁部近傍のデポジション酸化膜８において窪
み等が形成されない。従って、窪み部に入り込んだゲー
ト電極１０からの電界により、ＳＯＩ層３の端縁部のゲ
ート酸化膜９の電界強度が高くなるという現象が発生せ
ず、電界集中によるゲート酸化膜９の絶縁破壊が防止さ
れ、ゲート酸化膜に対する信頼性を向上したＳＯＩＭＯ
Ｓトランジスタ１００を得ることができる。
【００３５】また、ＳＯＩ層３の端縁部のゲート酸化膜
９に電界が集中することが防止されるので、ＳＯＩ層３
の端縁部において寄生ＭＯＳトランジスタが形成される
ことがなく、本来のＭＯＳトランジスタがＯＮしないよ
うなゲート電圧で寄生ＭＯＳトランジスタがＯＮして、
消費電力の浪費を招くという問題を解消できる。
９に電界が集中することが防止されるので、ＳＯＩ層３
の端縁部において寄生ＭＯＳトランジスタが形成される
ことがなく、本来のＭＯＳトランジスタがＯＮしないよ
うなゲート電圧で寄生ＭＯＳトランジスタがＯＮして、
消費電力の浪費を招くという問題を解消できる。
【００３６】＜Ｂ．実施の形態２＞本発明に係る実施の
形態２として、ＳＯＩ基板上に形成され、トレンチ分離
によって素子分離されたＳＯＩＭＯＳトランジスタ２０
０の構成および製造方法を、製造工程を順示す図１１〜
図１８を用いて説明する。なお、ＳＯＩＭＯＳトランジ
スタ２００の構成は、最終工程を説明する図１８に示
す。
形態２として、ＳＯＩ基板上に形成され、トレンチ分離
によって素子分離されたＳＯＩＭＯＳトランジスタ２０
０の構成および製造方法を、製造工程を順示す図１１〜
図１８を用いて説明する。なお、ＳＯＩＭＯＳトランジ
スタ２００の構成は、最終工程を説明する図１８に示
す。
【００３７】＜Ｂ−１．製造方法および装置構成＞ここ
で、図１１に示す構成に至るまでの工程は、本発明に係
る実施の形態１において図１〜図４を用いて説明した工
程と同じであるので説明は省略し、図１１に示すよう
に、窒化膜６およびサイドウォール酸化膜７をマスクと
して、異方性ドライエッチングによりＳＯＩ層３を選択
的に除去して、窒化膜６、ポリシリコン層５、下敷き酸
化膜４、サイドウォール酸化膜７、ＳＯＩ層３で構成さ
れる構造体を得た後の工程について図１２〜図１８を用
いて説明する。
で、図１１に示す構成に至るまでの工程は、本発明に係
る実施の形態１において図１〜図４を用いて説明した工
程と同じであるので説明は省略し、図１１に示すよう
に、窒化膜６およびサイドウォール酸化膜７をマスクと
して、異方性ドライエッチングによりＳＯＩ層３を選択
的に除去して、窒化膜６、ポリシリコン層５、下敷き酸
化膜４、サイドウォール酸化膜７、ＳＯＩ層３で構成さ
れる構造体を得た後の工程について図１２〜図１８を用
いて説明する。
【００３８】図１１に示す構造体を得た後、熱酸化法に
より構造体を酸化することでポリシリコン膜５の側面に
酸化膜１４（第２の酸化膜）を形成することで図１２に
示す構成を得る。なお、ポリシリコン膜５の側面はサイ
ドウォール酸化膜７に覆われているが、熱酸化に際して
ポリシリコン膜５の側面にまで酸化剤である酸素が浸入
することで酸化膜１４が形成されることになる。また、
酸化膜１４の形成に際してはＳＯＩ層３の側面に酸化膜
１３が形成されることになる。なお、酸化膜１３および
１４の厚みは３００オングストローム程度である。
より構造体を酸化することでポリシリコン膜５の側面に
酸化膜１４（第２の酸化膜）を形成することで図１２に
示す構成を得る。なお、ポリシリコン膜５の側面はサイ
ドウォール酸化膜７に覆われているが、熱酸化に際して
ポリシリコン膜５の側面にまで酸化剤である酸素が浸入
することで酸化膜１４が形成されることになる。また、
酸化膜１４の形成に際してはＳＯＩ層３の側面に酸化膜
１３が形成されることになる。なお、酸化膜１３および
１４の厚みは３００オングストローム程度である。
【００３９】次に、図１３に示すように、ＣＶＤ法によ
りＳＯＩ層３、下敷き酸化膜４、ポリシリコン膜５、層
窒化膜６の合計厚さよりも厚い（例えば５０００オング
ストローム程度）デポジション酸化膜８（分離酸化膜）
を全面に渡って形成して活性領域および分離領域を覆っ
た後、ＣＭＰを用いてデポジション酸化膜８を窒化膜６
が露出するまで研磨して平坦化を行う。なお、図１３は
デポジション酸化膜８の平坦化の途中の状態を示してい
る。
りＳＯＩ層３、下敷き酸化膜４、ポリシリコン膜５、層
窒化膜６の合計厚さよりも厚い（例えば５０００オング
ストローム程度）デポジション酸化膜８（分離酸化膜）
を全面に渡って形成して活性領域および分離領域を覆っ
た後、ＣＭＰを用いてデポジション酸化膜８を窒化膜６
が露出するまで研磨して平坦化を行う。なお、図１３は
デポジション酸化膜８の平坦化の途中の状態を示してい
る。
【００４０】次に、窒化膜６を温度１６０℃程度のリン
酸によって除去した後、ポリシリコン膜５をプラズマエ
ッチングやダウンフローエッチングなどの等方性ドライ
エッチングにより除去すると、図１４に示すように下敷
き酸化膜４およびサイドウォール酸化膜７がデポジショ
ン酸化膜８に囲まれて残った形状となる。なお、サイド
ウォール酸化膜７の内壁の下部には酸化膜１４が残る。
酸によって除去した後、ポリシリコン膜５をプラズマエ
ッチングやダウンフローエッチングなどの等方性ドライ
エッチングにより除去すると、図１４に示すように下敷
き酸化膜４およびサイドウォール酸化膜７がデポジショ
ン酸化膜８に囲まれて残った形状となる。なお、サイド
ウォール酸化膜７の内壁の下部には酸化膜１４が残る。
【００４１】そして、ＳＯＩ層３内にチャネル注入（チ
ャネルドープ）するために下敷き酸化膜４を介して不純
物を注入した後、下敷き酸化膜４をフッ酸を用いて除去
する。なお、フッ酸によるウエットエッチングの代わり
に、等方性のドライエッチングにより下敷き酸化膜４、
サイドウォール酸化膜７、デポジション酸化膜８、酸化
膜１４を除去するようにしても良い。また、図１４にお
いてはフッ酸により下敷き酸化膜４、サイドウォール酸
化膜７、デポジション酸化膜８、酸化膜１４が同時に除
去される状態を矢印により示している。
ャネルドープ）するために下敷き酸化膜４を介して不純
物を注入した後、下敷き酸化膜４をフッ酸を用いて除去
する。なお、フッ酸によるウエットエッチングの代わり
に、等方性のドライエッチングにより下敷き酸化膜４、
サイドウォール酸化膜７、デポジション酸化膜８、酸化
膜１４を除去するようにしても良い。また、図１４にお
いてはフッ酸により下敷き酸化膜４、サイドウォール酸
化膜７、デポジション酸化膜８、酸化膜１４が同時に除
去される状態を矢印により示している。
【００４２】ここで、図１５において下敷き酸化膜４が
完全に除去される前の状態を示し、図１６において下敷
き酸化膜４が完全に除去された状態を示す。図１６に示
すように、ＳＯＩ層３の端縁部近傍のデポジション酸化
膜８においては図３６に示したような窪み等は形成され
ていない。これは、ＳＯＩ層３の全面に下敷き酸化膜４
が形成され、また、サイドウォール酸化膜７の内壁の下
部には酸化膜１４が存在するので、実質的にサイドウォ
ール酸化膜７の下部の厚みが増しているからである。す
なわち、サイドウォール酸化膜７の下部の厚みが増すこ
とで、サイドウォール酸化膜７と下敷き酸化膜４の除去
速度のバランスが取れ、サイドウォール酸化膜７が速く
除去され過ぎるということがなく、また、サイドウォー
ル酸化膜７が除去されても、熱酸化膜である下敷き酸化
膜４は残り、ＳＯＩ層３の端縁部上に酸化膜が無くなっ
た場合のように、ＳＯＩ層３の端縁部近傍のデポジショ
ン酸化膜８の除去が促進されることがないからである。
完全に除去される前の状態を示し、図１６において下敷
き酸化膜４が完全に除去された状態を示す。図１６に示
すように、ＳＯＩ層３の端縁部近傍のデポジション酸化
膜８においては図３６に示したような窪み等は形成され
ていない。これは、ＳＯＩ層３の全面に下敷き酸化膜４
が形成され、また、サイドウォール酸化膜７の内壁の下
部には酸化膜１４が存在するので、実質的にサイドウォ
ール酸化膜７の下部の厚みが増しているからである。す
なわち、サイドウォール酸化膜７の下部の厚みが増すこ
とで、サイドウォール酸化膜７と下敷き酸化膜４の除去
速度のバランスが取れ、サイドウォール酸化膜７が速く
除去され過ぎるということがなく、また、サイドウォー
ル酸化膜７が除去されても、熱酸化膜である下敷き酸化
膜４は残り、ＳＯＩ層３の端縁部上に酸化膜が無くなっ
た場合のように、ＳＯＩ層３の端縁部近傍のデポジショ
ン酸化膜８の除去が促進されることがないからである。
【００４３】次に、図１７に示すように、ＳＯＩ層３上
に厚さ７０オングストローム程度のゲート酸化膜９を形
成した後、ゲート酸化膜９およびデポジション酸化膜８
上に厚さ２０００オングストローム程度のゲート電極１
０をポリシリコン等の導電体で形成する。
に厚さ７０オングストローム程度のゲート酸化膜９を形
成した後、ゲート酸化膜９およびデポジション酸化膜８
上に厚さ２０００オングストローム程度のゲート電極１
０をポリシリコン等の導電体で形成する。
【００４４】その後、ゲート電極１０をパターニングす
る。そして、パターニングしたゲート電極１０をマスク
としてＳＯＩ層３内に不純物注入を行って自己整合的に
ソース／ドレイン領域（図示せず）を形成し、ゲート電
極１０の下部以外のゲート酸化膜９を除去した後、全面
的に層間絶縁膜１１を形成する。そして、層間絶縁膜１
１を貫通しゲート電極１０およびソース／ドレイン領域
に達するコンタクトホールＣＨを設け、該コンタクトホ
ールＣＨ内に導体層を埋め込んで配線層１２を形成する
ことで、図１８に示すＳＯＩＭＯＳトランジスタ２００
が得られる。なお、図１８はＳＯＩＭＯＳトランジスタ
２００をゲート電極の短辺側から見た断面図であり、図
１１〜図１７はゲート電極の長辺側から見た断面図であ
る。
る。そして、パターニングしたゲート電極１０をマスク
としてＳＯＩ層３内に不純物注入を行って自己整合的に
ソース／ドレイン領域（図示せず）を形成し、ゲート電
極１０の下部以外のゲート酸化膜９を除去した後、全面
的に層間絶縁膜１１を形成する。そして、層間絶縁膜１
１を貫通しゲート電極１０およびソース／ドレイン領域
に達するコンタクトホールＣＨを設け、該コンタクトホ
ールＣＨ内に導体層を埋め込んで配線層１２を形成する
ことで、図１８に示すＳＯＩＭＯＳトランジスタ２００
が得られる。なお、図１８はＳＯＩＭＯＳトランジスタ
２００をゲート電極の短辺側から見た断面図であり、図
１１〜図１７はゲート電極の長辺側から見た断面図であ
る。
【００４５】＜Ｂ−２．特徴的作用効果＞以上説明した
ようにＳＯＩＭＯＳトランジスタ２００の製造工程にお
いては、酸化膜に対するエッチング選択比が大きなポリ
シリコン膜５を下敷き酸化膜４の上部に形成するので、
ポリシリコン膜５のパターニングに際して下敷き酸化膜
４が除去されることが防止され、ＳＯＩ層３の全面に下
敷き酸化膜４が残り、また、サイドウォール酸化膜７の
内壁の下部には酸化膜１４が存在し、実質的にサイドウ
ォール酸化膜７の下部の厚みが増した状態で、サイドウ
ォール酸化膜７、下敷き酸化膜４、デポジション酸化膜
８を除去するので、サイドウォール酸化膜７と下敷き酸
化膜４の除去速度のバランスが取れ、サイドウォール酸
化膜７が速く除去され過ぎるということがない。また、
サイドウォール酸化膜７が除去されても、熱酸化膜であ
る下敷き酸化膜４は残り、ＳＯＩ層３の端縁部上に酸化
膜が無くなった場合のように、ＳＯＩ層３の端縁部近傍
のデポジション酸化膜８の除去が促進されることがない
ので、ＳＯＩ層３の端縁部近傍のデポジション酸化膜８
において窪み等が形成されない。従って、窪み部に入り
込んだゲート電極１０からの電界により、ＳＯＩ層３の
端縁部のゲート酸化膜９の電界強度が高くなるという現
象が発生せず、電界集中によるゲート酸化膜９の絶縁破
壊が防止され、ゲート酸化膜に対する信頼性を向上した
ＳＯＩＭＯＳトランジスタ２００を得ることができる。
ようにＳＯＩＭＯＳトランジスタ２００の製造工程にお
いては、酸化膜に対するエッチング選択比が大きなポリ
シリコン膜５を下敷き酸化膜４の上部に形成するので、
ポリシリコン膜５のパターニングに際して下敷き酸化膜
４が除去されることが防止され、ＳＯＩ層３の全面に下
敷き酸化膜４が残り、また、サイドウォール酸化膜７の
内壁の下部には酸化膜１４が存在し、実質的にサイドウ
ォール酸化膜７の下部の厚みが増した状態で、サイドウ
ォール酸化膜７、下敷き酸化膜４、デポジション酸化膜
８を除去するので、サイドウォール酸化膜７と下敷き酸
化膜４の除去速度のバランスが取れ、サイドウォール酸
化膜７が速く除去され過ぎるということがない。また、
サイドウォール酸化膜７が除去されても、熱酸化膜であ
る下敷き酸化膜４は残り、ＳＯＩ層３の端縁部上に酸化
膜が無くなった場合のように、ＳＯＩ層３の端縁部近傍
のデポジション酸化膜８の除去が促進されることがない
ので、ＳＯＩ層３の端縁部近傍のデポジション酸化膜８
において窪み等が形成されない。従って、窪み部に入り
込んだゲート電極１０からの電界により、ＳＯＩ層３の
端縁部のゲート酸化膜９の電界強度が高くなるという現
象が発生せず、電界集中によるゲート酸化膜９の絶縁破
壊が防止され、ゲート酸化膜に対する信頼性を向上した
ＳＯＩＭＯＳトランジスタ２００を得ることができる。
【００４６】また、ＳＯＩ層３の端縁部のゲート酸化膜
９に電界が集中することが防止されるので、ＳＯＩ層３
の端縁部において寄生ＭＯＳトランジスタが形成される
ことがなく、本来のＭＯＳトランジスタがＯＮしないよ
うなゲート電圧で寄生ＭＯＳトランジスタがＯＮして、
消費電力の浪費を招くという問題を解消できる。
９に電界が集中することが防止されるので、ＳＯＩ層３
の端縁部において寄生ＭＯＳトランジスタが形成される
ことがなく、本来のＭＯＳトランジスタがＯＮしないよ
うなゲート電圧で寄生ＭＯＳトランジスタがＯＮして、
消費電力の浪費を招くという問題を解消できる。
【００４７】＜Ｃ．実施の形態３＞本発明に係る実施の
形態３として、ＳＯＩ基板上に形成され、トレンチ分離
によって素子分離されたＳＯＩＭＯＳトランジスタ３０
０の製造方法を、製造工程を順示す図１９〜図２８を用
いて説明する。なお、ＳＯＩＭＯＳトランジスタ３００
の構成は、最終工程を説明する図２８に示す。
形態３として、ＳＯＩ基板上に形成され、トレンチ分離
によって素子分離されたＳＯＩＭＯＳトランジスタ３０
０の製造方法を、製造工程を順示す図１９〜図２８を用
いて説明する。なお、ＳＯＩＭＯＳトランジスタ３００
の構成は、最終工程を説明する図２８に示す。
【００４８】＜Ｃ−１．製造方法＞ここで、図１９に示
す構成に至るまでの工程は、本発明に係る実施の形態１
において図１および図２を用いて説明した工程と同じで
あるので説明は省略し、図１９に示すように、窒化膜６
をマスクとしてポリシリコン膜５をＲＩＥなどの異方性
ドライエッチングにより選択的に除去して、窒化膜６と
ポリシリコン膜５との積層体を得た後の工程について図
２０〜図２８を用いて説明する。
す構成に至るまでの工程は、本発明に係る実施の形態１
において図１および図２を用いて説明した工程と同じで
あるので説明は省略し、図１９に示すように、窒化膜６
をマスクとしてポリシリコン膜５をＲＩＥなどの異方性
ドライエッチングにより選択的に除去して、窒化膜６と
ポリシリコン膜５との積層体を得た後の工程について図
２０〜図２８を用いて説明する。
【００４９】図１９に示す構成を得た後、熱酸化法によ
りポリシリコン膜５の下部以外の下敷き酸化膜４をさら
に成長させて２００〜５００オングストローム程度の酸
化膜１５（厚さの増した第１の酸化膜）を得るととも
に、ポリシリコン膜５の側面に２００〜５００オングス
トローム程度の酸化膜１６（第２の酸化膜）を形成する
ことで図２０に示す構成を得る。
りポリシリコン膜５の下部以外の下敷き酸化膜４をさら
に成長させて２００〜５００オングストローム程度の酸
化膜１５（厚さの増した第１の酸化膜）を得るととも
に、ポリシリコン膜５の側面に２００〜５００オングス
トローム程度の酸化膜１６（第２の酸化膜）を形成する
ことで図２０に示す構成を得る。
【００５０】次に、ＴＥＯＳを用いたＣＶＤ法により全
面に渡って厚さ５００オングストローム程度の酸化膜を
形成し、当該酸化膜がサイドウォール酸化膜７として窒
化膜６および酸化膜１６の側面に自己整合的に残るよう
に異方性エッチングを施すことで図２１に示す構成を得
る。
面に渡って厚さ５００オングストローム程度の酸化膜を
形成し、当該酸化膜がサイドウォール酸化膜７として窒
化膜６および酸化膜１６の側面に自己整合的に残るよう
に異方性エッチングを施すことで図２１に示す構成を得
る。
【００５１】次に、図２２に示すように、窒化膜６およ
びサイドウォール酸化膜７をマスクとして、異方性ドラ
イエッチングによりＳＯＩ層３を選択的に除去すること
で、窒化膜６、ポリシリコン層５、下敷き酸化膜４、サ
イドウォール酸化膜７、酸化膜１５、ＳＯＩ層３で構成
される構造体を得る。なお、選択的に得られるＳＯＩ層
３は後に説明する工程で半導体装置が形成される領域と
なるので、活性領域と呼称し、活性領域の周囲は他の活
性領域との電気的分離のための領域となるので分離領域
と呼称する。また、ＳＯＩ層３の平面形状は矩形であ
り、その縦横の辺の長さは同程度に設定される。
びサイドウォール酸化膜７をマスクとして、異方性ドラ
イエッチングによりＳＯＩ層３を選択的に除去すること
で、窒化膜６、ポリシリコン層５、下敷き酸化膜４、サ
イドウォール酸化膜７、酸化膜１５、ＳＯＩ層３で構成
される構造体を得る。なお、選択的に得られるＳＯＩ層
３は後に説明する工程で半導体装置が形成される領域と
なるので、活性領域と呼称し、活性領域の周囲は他の活
性領域との電気的分離のための領域となるので分離領域
と呼称する。また、ＳＯＩ層３の平面形状は矩形であ
り、その縦横の辺の長さは同程度に設定される。
【００５２】次に、図２３に示すように、ＣＶＤ法によ
りＳＯＩ層３、下敷き酸化膜４、ポリシリコン膜５、層
窒化膜６の合計厚さよりも厚い（例えば５０００オング
ストローム程度）デポジション酸化膜８（分離酸化膜）
を全面に渡って形成して活性領域および分離領域を覆っ
た後、ＣＭＰを用いてデポジション酸化膜８を窒化膜６
が露出するまで研磨して平坦化を行う。なお、図２３は
デポジション酸化膜８の平坦化の途中の状態を示してい
る。
りＳＯＩ層３、下敷き酸化膜４、ポリシリコン膜５、層
窒化膜６の合計厚さよりも厚い（例えば５０００オング
ストローム程度）デポジション酸化膜８（分離酸化膜）
を全面に渡って形成して活性領域および分離領域を覆っ
た後、ＣＭＰを用いてデポジション酸化膜８を窒化膜６
が露出するまで研磨して平坦化を行う。なお、図２３は
デポジション酸化膜８の平坦化の途中の状態を示してい
る。
【００５３】次に、窒化膜６を温度１６０℃程度のリン
酸によって除去した後、ポリシリコン膜５をプラズマエ
ッチングやダウンフローエッチングなどの等方性ドライ
エッチングにより除去すると、図２４に示すように下敷
き酸化膜４およびサイドウォール酸化膜７がデポジショ
ン酸化膜８に囲まれて残った形状となる。なお、サイド
ウォール酸化膜７の内壁の下部には酸化膜１６が残り、
ＳＯＩ層３の端縁部には酸化膜１５が残る。
酸によって除去した後、ポリシリコン膜５をプラズマエ
ッチングやダウンフローエッチングなどの等方性ドライ
エッチングにより除去すると、図２４に示すように下敷
き酸化膜４およびサイドウォール酸化膜７がデポジショ
ン酸化膜８に囲まれて残った形状となる。なお、サイド
ウォール酸化膜７の内壁の下部には酸化膜１６が残り、
ＳＯＩ層３の端縁部には酸化膜１５が残る。
【００５４】そして、ＳＯＩ層３内にチャネル注入（チ
ャネルドープ）するために下敷き酸化膜４を介して不純
物を注入した後、下敷き酸化膜４をフッ酸を用いて除去
する。なお、フッ酸によるウエットエッチングの代わり
に、等方性のドライエッチングにより下敷き酸化膜４、
サイドウォール酸化膜７、デポジション酸化膜８、酸化
膜１４を除去するようにしても良い。また、図２４にお
いてはフッ酸により下敷き酸化膜４、サイドウォール酸
化膜７、デポジション酸化膜８、酸化膜１４が同時に除
去される状態を矢印により示している。
ャネルドープ）するために下敷き酸化膜４を介して不純
物を注入した後、下敷き酸化膜４をフッ酸を用いて除去
する。なお、フッ酸によるウエットエッチングの代わり
に、等方性のドライエッチングにより下敷き酸化膜４、
サイドウォール酸化膜７、デポジション酸化膜８、酸化
膜１４を除去するようにしても良い。また、図２４にお
いてはフッ酸により下敷き酸化膜４、サイドウォール酸
化膜７、デポジション酸化膜８、酸化膜１４が同時に除
去される状態を矢印により示している。
【００５５】ここで、図２５において下敷き酸化膜４が
完全に除去される前の状態を示し、図２６において下敷
き酸化膜４が完全に除去された状態を示す。図２６に示
すように、ＳＯＩ層３の端縁部においては酸化膜１５が
残り、ＳＯＩ層３の端縁部近傍のデポジション酸化膜８
においては図３６に示したような窪み等は形成されてい
ない。これは、ＳＯＩ層３の全面に下敷き酸化膜４が形
成され、特にＳＯＩ層３の端縁部においては下敷き酸化
膜４よりも厚い酸化膜１５が形成され、また、サイドウ
ォール酸化膜７の内壁の下部には酸化膜１６が存在する
ので、実質的にサイドウォール酸化膜７の下部の厚みが
増しているからである。すなわち、サイドウォール酸化
膜７の下部の厚みが増すことで、サイドウォール酸化膜
７と下敷き酸化膜４の除去速度のバランスが取れ、サイ
ドウォール酸化膜７が速く除去され過ぎるということが
なく、また、サイドウォール酸化膜７が除去されても、
ＳＯＩ層３の端縁部においては熱酸化膜である酸化膜１
５は残り、ＳＯＩ層３の端縁部上に酸化膜が無くなった
場合のように、ＳＯＩ層３の端縁部近傍のデポジション
酸化膜８の除去が促進されることがないからである。な
お、下敷き酸化膜４よりも厚い酸化膜１５は下敷き酸化
膜４の除去後も多少は残る場合があるが、装置動作に対
する悪影響はない。
完全に除去される前の状態を示し、図２６において下敷
き酸化膜４が完全に除去された状態を示す。図２６に示
すように、ＳＯＩ層３の端縁部においては酸化膜１５が
残り、ＳＯＩ層３の端縁部近傍のデポジション酸化膜８
においては図３６に示したような窪み等は形成されてい
ない。これは、ＳＯＩ層３の全面に下敷き酸化膜４が形
成され、特にＳＯＩ層３の端縁部においては下敷き酸化
膜４よりも厚い酸化膜１５が形成され、また、サイドウ
ォール酸化膜７の内壁の下部には酸化膜１６が存在する
ので、実質的にサイドウォール酸化膜７の下部の厚みが
増しているからである。すなわち、サイドウォール酸化
膜７の下部の厚みが増すことで、サイドウォール酸化膜
７と下敷き酸化膜４の除去速度のバランスが取れ、サイ
ドウォール酸化膜７が速く除去され過ぎるということが
なく、また、サイドウォール酸化膜７が除去されても、
ＳＯＩ層３の端縁部においては熱酸化膜である酸化膜１
５は残り、ＳＯＩ層３の端縁部上に酸化膜が無くなった
場合のように、ＳＯＩ層３の端縁部近傍のデポジション
酸化膜８の除去が促進されることがないからである。な
お、下敷き酸化膜４よりも厚い酸化膜１５は下敷き酸化
膜４の除去後も多少は残る場合があるが、装置動作に対
する悪影響はない。
【００５６】次に、図２７に示すように、ＳＯＩ層３上
に厚さ７０オングストローム程度のゲート酸化膜９を形
成した後、ゲート酸化膜９およびデポジション酸化膜８
上に厚さ２０００オングストローム程度のゲート電極１
０をポリシリコン等の導電体で形成する。
に厚さ７０オングストローム程度のゲート酸化膜９を形
成した後、ゲート酸化膜９およびデポジション酸化膜８
上に厚さ２０００オングストローム程度のゲート電極１
０をポリシリコン等の導電体で形成する。
【００５７】その後、ゲート電極１０をパターニングす
る。そして、パターニングしたゲート電極１０をマスク
としてＳＯＩ層３内に不純物注入を行って自己整合的に
ソース／ドレイン領域（図示せず）を形成し、ゲート電
極１０の下部以外のゲート酸化膜９を除去した後、全面
的に層間絶縁膜１１を形成する。そして、層間絶縁膜１
１を貫通しゲート電極１０およびソース／ドレイン領域
に達するコンタクトホールＣＨを設け、該コンタクトホ
ールＣＨ内に導体層を埋め込んで配線層１２を形成する
ことで、図２８に示すＳＯＩＭＯＳトランジスタ３００
が得られる。なお、図２８はＳＯＩＭＯＳトランジスタ
３００をゲート電極の短辺側から見た断面図であり、図
１１〜図１７はゲート電極の長辺側から見た断面図であ
る。
る。そして、パターニングしたゲート電極１０をマスク
としてＳＯＩ層３内に不純物注入を行って自己整合的に
ソース／ドレイン領域（図示せず）を形成し、ゲート電
極１０の下部以外のゲート酸化膜９を除去した後、全面
的に層間絶縁膜１１を形成する。そして、層間絶縁膜１
１を貫通しゲート電極１０およびソース／ドレイン領域
に達するコンタクトホールＣＨを設け、該コンタクトホ
ールＣＨ内に導体層を埋め込んで配線層１２を形成する
ことで、図２８に示すＳＯＩＭＯＳトランジスタ３００
が得られる。なお、図２８はＳＯＩＭＯＳトランジスタ
３００をゲート電極の短辺側から見た断面図であり、図
１１〜図１７はゲート電極の長辺側から見た断面図であ
る。
【００５８】＜Ｃ−２．特徴的作用効果＞以上説明した
ようにＳＯＩＭＯＳトランジスタ３００の製造工程にお
いては、酸化膜に対するエッチング選択比が大きなポリ
シリコン膜５を下敷き酸化膜４の上部に形成するので、
ポリシリコン膜５のパターニングに際して下敷き酸化膜
４が除去されることが防止されるのでＳＯＩ層３の全面
に下敷き酸化膜４が残る。また、サイドウォール酸化膜
７の内壁の下部には酸化膜１６が存在するとともに、Ｓ
ＯＩ層３の端縁部には下敷き酸化膜４よりも厚い酸化膜
１５が残るので、実質的にサイドウォール酸化膜７の下
部の厚みが増した状態となる。この状態でサイドウォー
ル酸化膜７、下敷き酸化膜４、デポジション酸化膜８を
除去するので、サイドウォール酸化膜７と下敷き酸化膜
４の除去速度のバランスが取れ、サイドウォール酸化膜
７が速く除去され過ぎるということがない。また、サイ
ドウォール酸化膜７が除去されても、熱酸化膜である下
敷き酸化膜４と酸化膜１５は残り、ＳＯＩ層３の端縁部
上に酸化膜が無くなった場合のように、ＳＯＩ層３の端
縁部近傍のデポジション酸化膜８の除去が促進されるこ
とがないので、ＳＯＩ層３の端縁部近傍のデポジション
酸化膜８において窪み等が形成されない。従って、窪み
部に入り込んだゲート電極１０からの電界により、ＳＯ
Ｉ層３の端縁部のゲート酸化膜９の電界強度が高くなる
という現象が発生せず、電界集中によるゲート酸化膜９
の絶縁破壊が防止され、ゲート酸化膜に対する信頼性を
向上したＳＯＩＭＯＳトランジスタ３００を得ることが
できる。
ようにＳＯＩＭＯＳトランジスタ３００の製造工程にお
いては、酸化膜に対するエッチング選択比が大きなポリ
シリコン膜５を下敷き酸化膜４の上部に形成するので、
ポリシリコン膜５のパターニングに際して下敷き酸化膜
４が除去されることが防止されるのでＳＯＩ層３の全面
に下敷き酸化膜４が残る。また、サイドウォール酸化膜
７の内壁の下部には酸化膜１６が存在するとともに、Ｓ
ＯＩ層３の端縁部には下敷き酸化膜４よりも厚い酸化膜
１５が残るので、実質的にサイドウォール酸化膜７の下
部の厚みが増した状態となる。この状態でサイドウォー
ル酸化膜７、下敷き酸化膜４、デポジション酸化膜８を
除去するので、サイドウォール酸化膜７と下敷き酸化膜
４の除去速度のバランスが取れ、サイドウォール酸化膜
７が速く除去され過ぎるということがない。また、サイ
ドウォール酸化膜７が除去されても、熱酸化膜である下
敷き酸化膜４と酸化膜１５は残り、ＳＯＩ層３の端縁部
上に酸化膜が無くなった場合のように、ＳＯＩ層３の端
縁部近傍のデポジション酸化膜８の除去が促進されるこ
とがないので、ＳＯＩ層３の端縁部近傍のデポジション
酸化膜８において窪み等が形成されない。従って、窪み
部に入り込んだゲート電極１０からの電界により、ＳＯ
Ｉ層３の端縁部のゲート酸化膜９の電界強度が高くなる
という現象が発生せず、電界集中によるゲート酸化膜９
の絶縁破壊が防止され、ゲート酸化膜に対する信頼性を
向上したＳＯＩＭＯＳトランジスタ３００を得ることが
できる。
【００５９】また、ＳＯＩ層３の端縁部のゲート酸化膜
９に電界が集中することが防止されるので、ＳＯＩ層３
の端縁部において寄生ＭＯＳトランジスタが形成される
ことがなく、本来のＭＯＳトランジスタがＯＮしないよ
うなゲート電圧で寄生ＭＯＳトランジスタがＯＮして、
消費電力の浪費を招くという問題を解消できる。
９に電界が集中することが防止されるので、ＳＯＩ層３
の端縁部において寄生ＭＯＳトランジスタが形成される
ことがなく、本来のＭＯＳトランジスタがＯＮしないよ
うなゲート電圧で寄生ＭＯＳトランジスタがＯＮして、
消費電力の浪費を招くという問題を解消できる。
【００６０】
【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、酸化膜に対するエッチング選択比
が大きなポリシリコン膜を第１の酸化膜の上部に形成す
るので、ポリシリコン膜のパターニングに際して第１の
酸化膜が除去されることが防止される。そして、活性領
域の全面に第１の酸化膜が残った状態でサイドウォール
酸化膜、第１の酸化膜、分離酸化膜を除去するので、エ
ッチング速度の違いからサイドウォール酸化膜が速く除
去されても、熱酸化膜である第１の酸化膜は残り、活性
領域の端縁部上に酸化膜が無くなった場合のように、活
性領域の端縁部近傍の分離酸化膜の除去が促進されるこ
とがないので、活性領域の端縁部近傍の分離酸化膜にお
いて窪み等が形成されない。従って、例えば活性領域に
ＭＯＳトランジスタを形成する場合、活性領域上にゲー
ト酸化膜を形成し、また活性領域上から、その周囲の分
離酸化膜上にかけてゲート電極を形成することになる
が、活性領域の端縁部近傍の分離酸化膜には窪み等が形
成されていないので、窪み部に入り込んだゲート電極か
らの電界により、活性領域の端縁部のゲート酸化膜の電
界強度が高くなるという現象が発生せず、電界集中によ
るゲート酸化膜の絶縁破壊が防止され、ゲート酸化膜に
対する信頼性を向上したＭＯＳトランジスタを得ること
ができる。また、活性領域の端縁部のゲート酸化膜に電
界が集中することが防止されるので、活性領域の端縁部
において寄生ＭＯＳトランジスタが形成されることがな
く、本来のＭＯＳトランジスタがＯＮしないようなゲー
ト電圧で寄生ＭＯＳトランジスタがＯＮして、消費電力
の浪費を招くという問題を解消できる。
の製造方法によれば、酸化膜に対するエッチング選択比
が大きなポリシリコン膜を第１の酸化膜の上部に形成す
るので、ポリシリコン膜のパターニングに際して第１の
酸化膜が除去されることが防止される。そして、活性領
域の全面に第１の酸化膜が残った状態でサイドウォール
酸化膜、第１の酸化膜、分離酸化膜を除去するので、エ
ッチング速度の違いからサイドウォール酸化膜が速く除
去されても、熱酸化膜である第１の酸化膜は残り、活性
領域の端縁部上に酸化膜が無くなった場合のように、活
性領域の端縁部近傍の分離酸化膜の除去が促進されるこ
とがないので、活性領域の端縁部近傍の分離酸化膜にお
いて窪み等が形成されない。従って、例えば活性領域に
ＭＯＳトランジスタを形成する場合、活性領域上にゲー
ト酸化膜を形成し、また活性領域上から、その周囲の分
離酸化膜上にかけてゲート電極を形成することになる
が、活性領域の端縁部近傍の分離酸化膜には窪み等が形
成されていないので、窪み部に入り込んだゲート電極か
らの電界により、活性領域の端縁部のゲート酸化膜の電
界強度が高くなるという現象が発生せず、電界集中によ
るゲート酸化膜の絶縁破壊が防止され、ゲート酸化膜に
対する信頼性を向上したＭＯＳトランジスタを得ること
ができる。また、活性領域の端縁部のゲート酸化膜に電
界が集中することが防止されるので、活性領域の端縁部
において寄生ＭＯＳトランジスタが形成されることがな
く、本来のＭＯＳトランジスタがＯＮしないようなゲー
ト電圧で寄生ＭＯＳトランジスタがＯＮして、消費電力
の浪費を招くという問題を解消できる。
【００６１】本発明に係る請求項２記載の半導体装置の
製造方法によれば、酸化膜に対するエッチング選択比が
大きなポリシリコン膜を第１の酸化膜の上部に形成する
ので、ポリシリコン膜５のパターニングに際して第１の
酸化膜が除去されることが防止され、活性領域の全面に
第１の酸化膜が残り、また、サイドウォール酸化膜の内
壁の下部には第２の酸化膜が存在し、実質的にサイドウ
ォール酸化膜の下部の厚みが増した状態で、サイドウォ
ール酸化膜、第１の酸化膜、分離酸化膜を除去するの
で、サイドウォール酸化膜と第１の酸化膜の除去速度の
バランスが取れ、サイドウォール酸化膜が速く除去され
過ぎるということがない。また、サイドウォール酸化膜
が除去されても、熱酸化膜である第１の酸化膜は残り、
活性領域の端縁部上に酸化膜が無くなった場合のよう
に、活性領域の端縁部近傍の分離酸化膜の除去が促進さ
れることがないので、活性領域の端縁部近傍の分離酸化
膜において窪み等が形成されない。
製造方法によれば、酸化膜に対するエッチング選択比が
大きなポリシリコン膜を第１の酸化膜の上部に形成する
ので、ポリシリコン膜５のパターニングに際して第１の
酸化膜が除去されることが防止され、活性領域の全面に
第１の酸化膜が残り、また、サイドウォール酸化膜の内
壁の下部には第２の酸化膜が存在し、実質的にサイドウ
ォール酸化膜の下部の厚みが増した状態で、サイドウォ
ール酸化膜、第１の酸化膜、分離酸化膜を除去するの
で、サイドウォール酸化膜と第１の酸化膜の除去速度の
バランスが取れ、サイドウォール酸化膜が速く除去され
過ぎるということがない。また、サイドウォール酸化膜
が除去されても、熱酸化膜である第１の酸化膜は残り、
活性領域の端縁部上に酸化膜が無くなった場合のよう
に、活性領域の端縁部近傍の分離酸化膜の除去が促進さ
れることがないので、活性領域の端縁部近傍の分離酸化
膜において窪み等が形成されない。
【００６２】本発明に係る請求項３記載の半導体装置の
製造方法によれば、酸化膜に対するエッチング選択比が
大きなポリシリコン膜を第１の酸化膜の上部に形成する
ので、ポリシリコン膜のパターニングに際して第１の酸
化膜が除去されることが防止されるので活性領域の全面
に第１の酸化膜が残る。また、サイドウォール酸化膜の
内壁の下部には第２の酸化膜が存在するとともに、活性
領域の端縁部には厚みが増した第１の酸化膜が残るの
で、実質的にサイドウォール酸化膜の下部の厚みが増し
た状態となる。この状態でサイドウォール酸化膜、第１
の酸化膜、分離酸化膜を除去するので、サイドウォール
酸化膜と第１の酸化膜の除去速度のバランスが取れ、サ
イドウォール酸化膜が速く除去され過ぎるということが
ない。また、サイドウォール酸化膜が除去されても、熱
酸化膜である第１の酸化膜および厚みの増した第１の酸
化膜は残り、活性領域の端縁部上に酸化膜が無くなった
場合のように、活性領域の端縁部近傍の分離酸化膜の除
去が促進されることがないので、活性領域の端縁部近傍
の分離酸化膜において窪み等が形成されない。
製造方法によれば、酸化膜に対するエッチング選択比が
大きなポリシリコン膜を第１の酸化膜の上部に形成する
ので、ポリシリコン膜のパターニングに際して第１の酸
化膜が除去されることが防止されるので活性領域の全面
に第１の酸化膜が残る。また、サイドウォール酸化膜の
内壁の下部には第２の酸化膜が存在するとともに、活性
領域の端縁部には厚みが増した第１の酸化膜が残るの
で、実質的にサイドウォール酸化膜の下部の厚みが増し
た状態となる。この状態でサイドウォール酸化膜、第１
の酸化膜、分離酸化膜を除去するので、サイドウォール
酸化膜と第１の酸化膜の除去速度のバランスが取れ、サ
イドウォール酸化膜が速く除去され過ぎるということが
ない。また、サイドウォール酸化膜が除去されても、熱
酸化膜である第１の酸化膜および厚みの増した第１の酸
化膜は残り、活性領域の端縁部上に酸化膜が無くなった
場合のように、活性領域の端縁部近傍の分離酸化膜の除
去が促進されることがないので、活性領域の端縁部近傍
の分離酸化膜において窪み等が形成されない。
【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図９】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１１】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１２】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１３】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１４】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１５】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１６】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１７】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１８】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１９】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２０】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２１】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２２】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２３】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２４】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２５】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２６】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２７】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２８】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２９】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３０】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３１】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３２】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３３】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３４】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３５】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３６】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３７】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３８】 従来の半導体装置の製造工程を示す図であ
る。
る。
【図３９】 従来の半導体装置の製造方法の問題点を説
明する図である。
明する図である。
３ ＳＯＩ層、４ 下敷き酸化膜、５ ポリシリコン
膜、６ 窒化膜、７ サイドウォール酸化膜、８ デポ
ジション酸化膜、１３，１４，１５，１６ 酸化膜。
膜、６ 窒化膜、７ サイドウォール酸化膜、８ デポ
ジション酸化膜、１３，１４，１５，１６ 酸化膜。
Claims (3)
- 【請求項１】 シリコン基板上に、埋め込み酸化膜およ
びＳＯＩ層を積層したＳＯＩ基板に形成される半導体装
置の製造方法であって、 (ａ)前記ＳＯＩ基板上に熱酸化法によって第１の酸化膜
を形成する工程と、 (ｂ)前記第１の酸化膜上にポリシリコン膜、窒化膜を順
に形成する工程と、 (ｃ)前記窒化膜を選択的に除去した後、残った前記窒化
膜をマスクとして前記ポリシリコン膜を選択的に除去し
て、前記第１の酸化膜上にポリシリコン膜および窒化膜
の膜の積層体を形成する工程と、 (ｄ)前記積層体の側面から、前記積層体の周囲の前記第
１の酸化膜の上部にかけてサイドウォール酸化膜を形成
する工程と、 (ｅ)前記サイドウォール酸化膜および前記積層体をマス
クとして、前記ＳＯＩ層を選択的に除去して活性領域を
規定し、前記活性領域、前記第１の酸化膜、前記積層
体、前記サイドウォール酸化膜で構成される構造体を形
成する工程と、 (ｆ)前記窒化膜の上主面が露出するように、前記構造体
を分離酸化膜で埋め込む工程と、 (ｇ)前記積層体を除去する工程と、 (ｈ)前記活性領域の上主面が露出するまで、少なくとも
前記サイドウォール酸化膜、前記第１の酸化膜、前記分
離酸化膜を等方的に除去する工程とを備える半導体装置
の製造方法。 - 【請求項２】 前記工程(ｆ)に先だって、 熱酸化法により前記構造体を酸化し、前記サイドウォー
ル酸化膜に接する前記ポリシリコン膜の側面に第２の酸
化膜を形成する工程をさらに備え、 前記工程(ｈ)は、 前記第２の酸化膜を併せて除去する工程を含む、請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記工程(ｄ)に先だって、 熱酸化法により前記積層体および前記第１の酸化膜を酸
化し、前記ポリシリコン膜の側面に第２の酸化膜を形成
するとともに、前記積層体の周囲の前記第１の酸化膜の
厚さを厚くする工程をさらに備え、 前記工程(ｄ)は、 前記積層体の側面から、前記厚さの増した第１の酸化膜
上にかけて前記サイドウォール酸化膜を形成する工程を
含み、 前記工程(ｈ)は、 前記第２の酸化膜を併せて除去する工程を含む、請求項
１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192801A JP2000031489A (ja) | 1998-07-08 | 1998-07-08 | 半導体装置の製造方法 |
| US09/221,121 US6225148B1 (en) | 1998-07-08 | 1998-12-28 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192801A JP2000031489A (ja) | 1998-07-08 | 1998-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031489A true JP2000031489A (ja) | 2000-01-28 |
Family
ID=16297226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192801A Pending JP2000031489A (ja) | 1998-07-08 | 1998-07-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6225148B1 (ja) |
| JP (1) | JP2000031489A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274913B1 (en) * | 1998-10-05 | 2001-08-14 | Intel Corporation | Shielded channel transistor structure with embedded source/drain junctions |
| JP2006319164A (ja) * | 2005-05-13 | 2006-11-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| US8110470B2 (en) | 2009-08-31 | 2012-02-07 | Globalfoundries Singapore Pte. Ltd. | Asymmetrical transistor device and method of fabrication |
| US8575683B1 (en) * | 2012-05-16 | 2013-11-05 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239745A (ja) | 1991-01-23 | 1992-08-27 | Nec Corp | 半導体装置の製造方法 |
| JP3171764B2 (ja) * | 1994-12-19 | 2001-06-04 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| JP3462301B2 (ja) * | 1995-06-16 | 2003-11-05 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5736435A (en) * | 1995-07-03 | 1998-04-07 | Motorola, Inc. | Process for fabricating a fully self-aligned soi mosfet |
| JP3472401B2 (ja) * | 1996-01-17 | 2003-12-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-07-08 JP JP10192801A patent/JP2000031489A/ja active Pending
- 1998-12-28 US US09/221,121 patent/US6225148B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6225148B1 (en) | 2001-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4947931B2 (ja) | 半導体装置 | |
| US6524931B1 (en) | Method for forming a trench isolation structure in an integrated circuit | |
| US5786263A (en) | Method for forming a trench isolation structure in an integrated circuit | |
| US5989977A (en) | Shallow trench isolation process | |
| US6174785B1 (en) | Method of forming trench isolation region for semiconductor device | |
| US8053897B2 (en) | Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components | |
| JP3764401B2 (ja) | 半導体装置の製造方法 | |
| US5895254A (en) | Method of manufacturing shallow trench isolation structure | |
| JP4437570B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US5882981A (en) | Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material | |
| EP0981158A2 (en) | Method of forming buried strap for trench capacitor | |
| KR100273615B1 (ko) | 반도체장치및그제조방법 | |
| JP2001257259A (ja) | 素子分離構造形成方法 | |
| JP2012028805A (ja) | 半導体装置の製造方法 | |
| JPH10107139A (ja) | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 | |
| US6372606B1 (en) | Method of forming isolation trenches in a semiconductor device | |
| US6335556B1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US6849521B2 (en) | Method for manufacturing a semiconductor device | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| JP3972486B2 (ja) | 半導体装置の製造方法 | |
| US6603174B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20000020911A (ko) | 스페이서로 보호되는 박막의 질화막 라이너를 갖는 트렌치 소자분리방법 및 구조 | |
| KR20010001206A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR19980060506A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| US20050158963A1 (en) | Method of forming planarized shallow trench isolation |