JPH08222710A

JPH08222710A - 半導体装置

Info

Publication number: JPH08222710A
Application number: JP7029732A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高; Katsuhiro Suma; 克博須磨; Takahiro Tsuruta; 孝弘鶴田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-02-17
Filing date: 1995-02-17
Publication date: 1996-08-30
Also published as: US20020047157A1; US6586803B2; US20040067614A1; US5982005A; US6787853B2

Abstract

(57)【要約】【目的】素子分離がより完全で、ソフトエラーが少な
く、しかも製造が容易なＤＲＡＭを提供する。【構成】ＳＯＩ基板１０にメモリセル１７などを形成
する。メモリセル１７などを含む素子活性領域以外のシ
リコン活性層１２をエッチングすることによりメサ分離
領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
にＳＯＩ（Silicon (Semiconductor) On Insulator）基
板を用いた半導体記憶装置に関する。

【０００２】

【従来の技術】半導体装置の１つとしてデータの記憶が
可能な半導体記憶装置が提供されている。一般に半導体
記憶装置は、ランダムアクセスメモリ（ＲＡＭ）に代表
される揮発性メモリと、リードオンリーメモリ（ＲＯ
Ｍ）に代表される不揮発性メモリとに大別される。揮発
性メモリはさらに、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）と、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）とに大別される。また不揮発性メモリに
は、マスクＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、Ｅ
ＥＰＲＯＭ、ヒューズＲＯＭなどがある。

【０００３】ＤＲＡＭの最も一般的なメモリセルは、ｐ
型シリコン基板上に形成されたｎチャネルＭＯＳトラン
ジスタおよびキャパシタから構成される。このトランジ
スタの一方ソース／ドレイン電極はビット線に接続さ
れ、他方ソース／ドレイン電極はそのキャパシタのスト
レージノードに接続される。したがって、ワード線が立
上がると、そのトランジスタがオンとなることによりビ
ット線の電圧がキャパシタに与えられる。そして、ワー
ド線が立下がることによりキャパシタにデータがストア
される。

【０００４】上記のようにＤＲＡＭのメモリセルでは、
キャパシタに電荷が蓄積されることによりデータがスト
アされるため、メモリセルのリフレッシュが必要となる
が、メモリセルの構造が単純であるため、大規模な記憶
容量を有するＤＲＡＭを低コストで製造することができ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍのメモリセルではキャパシタに電荷が蓄積されること
によりデータがストアされるため、パッケージ、配線材
料などで生じたα粒子がシリコン基板に入射し、これに
よりキャパシタに蓄積された電荷量が変化することがあ
った。すなわち、ストアされたデータの論理が反転する
という、いわゆるソフトエラーが生じやすいという問題
があった。特に、トレンチ型メモリセルではそのキャパ
シタがシリコン基板中に形成されるため、スタック型メ
モリセルに比べてソフトエラーが生じやすい。

【０００６】また、シリコン基板上に形成された素子は
ＬＯＣＯＳ（Locational Oxidationof Silicon ）法、
フィールドシールド法などによる素子分離領域によって
電気的に分離されるが、シリコン基板が厚いために完全
な素子分離は原理的に不可能であった。そのため、寄生
ＭＯＳトランジスタがオンになることにより正常な動作
が妨げられるという、いわゆるラッチアップが生じやす
いという問題があった。

【０００７】また、上述したＬＯＣＯＳ分離領域および
フィールドシールド分離領域は一般に素子活性領域より
も厚くなるため、それらの領域にわたって種々の膜を形
成するのは困難であった。

【０００８】さらに、ＤＲＡＭの冗長回路などではヒュ
ーズリンクが用いられるが、そのヒューズリンクをレー
ザで溶断するとき、そのレーザ照射によってそのヒュー
ズリンク下のシリコン基板が損傷を受けないようにその
ヒューズリンクの配置または構造を工夫しなければなら
ないという問題があった。これと同様に、ボンディング
パッドにワイヤをボンディングするとき、そのボンディ
ングによる衝撃によってシリコン基板が損傷を受けない
ようにパッドの配置または構造を工夫しなければならな
いという問題があった。

【０００９】なお、本出願人は特願平６−２６０３５５
号においてＳＯＩ基板を用いた半導体記憶装置を提案し
ているが、ＬＯＣＯＳ法またはフィールドシールド法に
より素子が分離されているため、その素子分離領域と素
子活性領域との段差が大きく、その後の積層工程が困難
であるという課題が残されている。また、シリコン上を
複数のチップに切り分けるというダイシング工程におい
てＬＯＣＯＳ分離領域、フィールドシールド分離領域、
シリコン活性層、埋込酸化層などに亀裂が入りやすいと
いう課題も残されている。

【００１０】それゆえにこの発明の目的は、ソフトエラ
ーがほとんど生じないＤＲＡＭを提供することである。

【００１１】この発明の他の目的は、より大規模な記憶
容量を有するＤＲＡＭを提供することである。

【００１２】この発明のさらに他の目的は、製造が容易
な半導体装置を提供することである。

【００１３】この発明のさらに他の目的は、素子分離が
より十分な半導体装置を提供することである。

【００１４】この発明のさらに他の目的は、ヒューズリ
ンクを溶断するためのレーザ照射による損傷が低減され
た半導体装置を提供することである。

【００１５】この発明のさらに他の目的は、ボンディン
グによる損傷が低減された半導体装置を提供することで
ある。

【００１６】この発明のさらに他の目的は、ダイシング
による損傷が低減された半導体装置を提供することであ
る。

【００１７】

【課題を解決するための手段】請求項１に係る半導体装
置は、データの記憶が可能であって、ＳＯＩ基板、複数
の素子および素子分離領域を備える。ＳＯＩ基板は、半
導体基板、埋込絶縁層および半導体活性層を含む。埋込
絶縁層は半導体基板上に形成される。半導体活性層は埋
込絶縁層上に形成される。複数の素子はＳＯＩ基板上に
形成される。素子分離領域は、複数の素子のいずれかの
間であって少なくとも半導体活性層を除去することによ
り形成される。

【００１８】請求項２に係る半導体装置においては、上
記請求項１の構成に加えて、上記素子分離領域が半導体
活性層だけでなく埋込絶縁層をも除去することにより形
成される。

【００１９】請求項３に係る半導体装置においては、上
記請求項２の構成に加えて、ＳＯＩ基板はさらにその中
に形成された第１の溝を含み、複数の素子は第１の溝に
形成されたキャパシタを有するトレンチメモリセルを含
む。

【００２０】請求項４に係る半導体装置においては、上
記請求項１〜３の構成に加えて、上記ＳＯＩ基板がさら
に、切断されるべきダイシングライン上に形成された第
２の溝を含む。

【００２１】請求項５に係る半導体装置は、ＳＯＩ基
板、およびトレンチメモリセルを備える。ＳＯＩ基板
は、半導体基板、埋込絶縁層、半導体活性層および第１
の溝を含む。埋込絶縁層は半導体基板上に形成される。
半導体活性層は埋込絶縁層上に形成される。第１の溝は
半導体活性層を貫通して少なくとも埋込絶縁層に達する
ように形成される。トレンチメモリセルは第１の溝に形
成されたキャパシタを有する。

【００２２】請求項６に係る半導体装置はさらに、上記
請求項５の構成に加えて、フィールドシールド分離領域
を備える。フィールドシールド分離領域はフィールドシ
ールド絶縁膜およびフィールドシールド導電膜を含む。
フィールドシールド絶縁膜は半導体活性層上に形成され
る。フィールドシールド導電膜はフィールドシールド絶
縁膜上に形成される。フィールドシールド導電膜には一
定電圧が与えられる。キャパシタのセルプレート電極は
フィールドシールド導電膜により構成される。

【００２３】請求項７に係る半導体装置においては、上
記請求項５の構成に加えて、第１の溝が半導体活性層だ
けでなく埋込絶縁層をも貫通して半導体基板に達するよ
うに形成される。キャパシタは、セルプレート電極、誘
電膜およびストレージノード電極を含む。セルプレート
電極は半導体基板により構成される。誘電膜は第１の溝
上に形成される。ストレージノード電極は誘電膜上に形
成される。半導体基板には一定電圧が与えられる。

【００２４】請求項８に係る半導体装置においては、上
記請求項７の構成に加えて、キャパシタがさらにポリシ
リコン層を含む。ポリシリコン層は半導体基板と誘電膜
との間に形成される。ストレージノード電極はポリシリ
コンからなる。

【００２５】請求項９に係る半導体装置においては、上
記請求項５の構成に加えて、第１の溝が埋込絶縁層内に
底を有する。

【００２６】請求項１０に係る半導体装置においては、
上記請求項５の構成に加えて、ＳＯＩ基板がさらに第２
の溝を含む。第２の溝は切断されるべきダイシングライ
ン上に形成される。

【００２７】請求項１１に係る半導体装置は、ＳＯＩ基
板、複数の素子、素子分離領域およびヒューズリンクを
備える。ＳＯＩ基板は、半導体基板、埋込絶縁層および
半導体活性層を含む。埋込絶縁層は半導体基板上に形成
される。半導体活性層は埋込絶縁層上に形成される。複
数の素子はＳＯＩ基板上に形成される。ヒューズリンク
は素子分離領域上に形成される。

【００２８】請求項１２に係る半導体装置は、ＳＯＩ基
板、複数の素子、第１および第２のフィールドシールド
分離領域、層間絶縁膜ならびにヒューズリンクを備え
る。ＳＯＩ基板は、半導体基板、埋込絶縁層および半導
体活性層を含む。埋込絶縁層は半導体基板上に形成され
る。半導体活性層は埋込絶縁層上に形成される。複数の
素子はＳＯＩ基板上に形成される。第１のフィールドシ
ールド分離領域は、第１のフィールドシールド絶縁膜お
よび第１のフィールドシールド導電膜を含む。第１のフ
ィールドシールド絶縁膜は、複数の素子のいずれかの間
であって半導体活性層上に形成される。第１のフィール
ドシールド導電膜は第１のフィールドシールド絶縁膜上
に形成される。第１のフィールドシールド導電膜には一
定電圧が与えられる。第２のフィールドシールド分離領
域は、第２のフィールドシールド絶縁膜および第２のフ
ィールドシールド導電膜を含む。第２のフィールドシー
ルド絶縁膜は上記いずれかの素子の間であって半導体活
性層上に第１のフィールドシールド絶縁膜と離隔して形
成される。第２のフィールドシールド導電膜は第２のフ
ィールドシールド絶縁膜上に形成される。第２のフィー
ルドシールド導電膜には一定電圧が与えられる。層間絶
縁膜は第１および第２のフィールドシールド分離領域の
間に形成される。ヒューズリンクは層間絶縁膜上に形成
される。

【００２９】請求項１３に係る半導体装置は、ＳＯＩ基
板、複数の素子、第１および第２の素子分離領域、層間
絶縁膜ならびにヒューズリンクを備える。ＳＯＩ基板
は、半導体基板、層間絶縁膜および半導体活性層を含
む。層間絶縁膜は半導体基板上に形成される。半導体活
性層は層間絶縁膜上に形成される。複数の素子はＳＯＩ
基板上に形成される。第１の素子分離領域は、複数の素
子のいずれかの間であって埋込絶縁層上に形成される。
第２の素子分離領域は、上記いずれかの素子の間であっ
て埋込絶縁層上に第１の素子分離領域と離隔して形成さ
れる。層間絶縁膜は第１および第２の素子分離領域の間
に形成される。

【００３０】請求項１４に係る半導体装置は、ＳＯＩ基
板およびヒューズリンクを備える。ＳＯＩ基板は、半導
体基板、埋込絶縁層および半導体活性層を含む。埋込絶
縁層は半導体基板上に形成される。半導体活性層は埋込
絶縁層上に形成される。ヒューズリンクは半導体活性層
により形成される。

【００３１】請求項１５に係る半導体装置は、半導体基
板、複数の素子、ＬＯＣＯＳ分離領域、ヒューズリンク
およびフィールドシールド分離領域を備える。複数の素
子は半導体基板上に形成される。ＬＯＣＯＳ分離領域は
複数の素子のいずれかの間に形成される。ヒューズリン
クはＬＯＣＯＳ分離領域上に形成される。フィールドシ
ールド分離領域はフィールドシールド絶縁膜およびフィ
ールドシールド導電膜を含む。フィールドシールド絶縁
膜は、上記いずれかの素子以外の他のいずれかの素子の
間であって半導体基板上に形成される。フィールドシー
ルド導電膜はフィールドシールド絶縁膜上に形成され
る。フィールドシールド導電膜には一定電圧が与えられ
る。

【００３２】請求項１６に係る半導体装置においては、
上記請求項１５の構成に加えて、半導体基板が埋込絶縁
層および半導体活性層を含む。埋込絶縁層は半導体基板
の中に埋込まれる。半導体活性層はその主面を露出する
ように埋込絶縁層上に形成される。ＬＯＣＯＳ分離領域
は埋込絶縁層上に形成される。フィールドシールド絶縁
膜は半導体活性層上に形成される。

【００３３】請求項１７に係る半導体装置においては、
上記請求項１６の構成に加えて、ヒューズリンクがフィ
ールドシールド導電膜と同じ層に形成される。

【００３４】請求項１８に係る半導体装置は、ＳＯＩ基
板、複数の素子、素子分離領域、フィールドシールド分
離領域およびヒューズリンクを備える。ＳＯＩ基板は、
半導体基板、埋込絶縁層および半導体活性層を含む。埋
込絶縁層は半導体基板上に形成される。半導体活性層は
埋込絶縁層上に形成される。複数の素子はＳＯＩ基板上
に形成される。素子分離領域は、複数の素子のいずれか
の間であって埋込絶縁層上に形成される。フィールドシ
ールド分離領域はフィールドシールド絶縁膜およびフィ
ールドシールド導電膜を含む。フィールドシールド絶縁
膜は上記いずれかの素子以外の他のいずれかの素子の間
であって半導体活性層上に形成される。フィールドシー
ルド導電膜はフィールドシールド絶縁膜上に形成され
る。ヒューズリンクはＳＯＩ基板上であってフィールド
シールド導電膜と同じ層に形成される。

【００３５】請求項１９に係る半導体装置は、ＳＯＩ基
板、複数の素子、第１のフィールドシールド分離領域、
層間絶縁膜およびボンディングパッドを備える。ＳＯＩ
基板は、半導体基板、埋込絶縁層および半導体活性層を
含む。埋込絶縁層は半導体基板上に形成される。半導体
活性層は埋込絶縁層上に形成される。複数の素子はＳＯ
Ｉ基板上に形成される。第１のフィールドシールド分離
領域は第１のフィールドシールド絶縁膜および第１のフ
ィールドシールド導電膜を含む。第１のフィールドシー
ルド絶縁膜は、複数の素子のいずれかの間であって半導
体活性層上に形成される。第１のフィールドシールド導
電膜は第１のフィールドシールド絶縁膜上に形成され
る。層間絶縁膜は第１のフィールドシールド導電膜上に
形成される。ボンディングパッドは層間絶縁膜上に形成
される。

【００３６】請求項２０に係る半導体装置はさらに、上
記請求項１９の構成に加えて、第２および第３のフィー
ルドシールド分離領域を備える。第２のフィールドシー
ルド分離領域は第２のフィールドシールド絶縁膜および
第２のフィールドシールド導電膜を含む。第２のフィー
ルドシールド絶縁膜は、上記いずれかの素子の間であっ
て半導体活性層上に第１のフィールドシールド分離領域
の一方側に離隔して形成される。第２のフィールドシー
ルド導電膜は第２のフィールドシールド絶縁膜上に形成
される。第２のフィールドシールド導電膜には一定電圧
が与えられる。第３のフィールドシールド分離領域は第
３のフィールドシールド絶縁膜および第３のフィールド
シールド導電膜を含む。第３のフィールドシールド絶縁
膜は上記いずれかの素子の間であって半導体活性層上に
第１のフィールドシールド分離領域の他方側に離隔して
形成される。第３のフィールドシールド導電膜は第３の
フィールドシールド絶縁膜上に形成される。第３のフィ
ールドシールド導電膜には一定電圧が与えられる。

【００３７】請求項２１に係る半導体装置は、ＳＯＩ基
板、複数の素子、第１および第２のフィールドシールド
分離領域、層間絶縁膜ならびにボンディングパッドを備
える。ＳＯＩ基板は、半導体基板、埋込絶縁層および半
導体活性層を含む。埋込絶縁層は半導体基板上に形成さ
れる。半導体活性層は埋込絶縁層上に形成される。複数
の素子はＳＯＩ基板上に形成される。第１のフィールド
シールド分離領域は第１のフィールドシールド絶縁膜お
よび第１のフィールドシールド導電膜を含む。第１のフ
ィールドシールド絶縁膜は、複数の素子のいずれかの間
であって半導体活性層上に形成される。第１のフィール
ドシールド導電膜は第１のフィールドシールド絶縁膜上
に形成される。第１のフィールドシールド導電膜には一
定電圧が与えられる。第２のフィールドシールド分離領
域は第２のフィールドシールド絶縁膜および第２のフィ
ールドシールド導電膜を含む。第２のフィールドシール
ド絶縁膜は、上記いずれかの素子の間であって半導体活
性層上に第１のフィールドシールド絶縁膜と離隔して形
成される。第２のフィールドシールド導電膜は第２のフ
ィールドシールド絶縁膜上に形成される。第２のフィー
ルドシールド導電膜には一定電圧が与えられる。層間絶
縁膜は第１および第２のフィールドシールド分離領域の
間に形成される。ボンディングパッドは層間絶縁膜上に
形成される。

【００３８】請求項２２に係る半導体装置は、ＳＯＩ基
板、複数の素子、第１および第２の素子分離領域、層間
絶縁膜およびボンディングパッドを備える。ＳＯＩ基板
は、半導体基板、埋込絶縁層および半導体活性層を含
む。埋込絶縁層は半導体基板上に形成される。半導体活
性層は埋込絶縁層上に形成される。複数の素子はＳＯＩ
基板上に形成される。第１の素子分離領域は、複数の素
子のいずれかの間であって埋込絶縁層上に形成される。
第２の素子分離領域は上記いずれかの素子の間であって
埋込絶縁層上に第１の素子分離領域と離隔して形成され
る。層間絶縁膜は第１および第２の素子分離領域の間に
形成される。ボンディングパッドは層間絶縁膜上に形成
される。

【００３９】請求項２３に係る半導体装置は、ＳＯＩ基
板およびフィールドシールド分離領域を備える。ＳＯＩ
基板は、半導体基板、埋込絶縁層および半導体活性層を
含む。埋込絶縁層は半導体基板上に形成される。半導体
活性層は埋込絶縁層上に形成される。フィールドシール
ド分離領域はフィールドシールド絶縁膜およびフィール
ドシールド導電膜を含む。フィールドシールド絶縁膜は
半導体活性層上に形成される。フィールドシールド導電
膜は、フィールドシールド絶縁膜上であって切断される
べきダイシングライン以外の所定領域に形成される。

【００４０】請求項２４に係る半導体装置は、ＳＯＩ基
板およびＬＯＣＯＳ分離領域を備える。ＳＯＩ基板は、
半導体基板、埋込絶縁層および半導体活性層を含む。埋
込絶縁層は半導体基板上に形成される。半導体活性層は
埋込絶縁層上に形成される。ＬＯＣＯＳ分離領域は、埋
込絶縁層上であって切断されるべきダイシングライン以
外の所定領域に形成される。

【００４１】請求項２５に係る半導体装置は、半導体基
板、ＬＯＣＯＳ分離領域およびフィールドシールド分離
領域を備える。ＬＯＣＯＳ分離領域は、半導体基板上で
あって切断されるべきダイシングライン以外の所定領域
に形成される。フィールドシールド分離領域はフィール
ドシールド絶縁膜およびフィールドシールド導電膜を含
む。フィールドシールド絶縁膜は半導体基板上であって
ＬＯＣＯＳ分離領域のダイシングラインの側と反対側に
ＬＯＣＯＳ分離領域と隣接して形成される。フィールド
シールド導電膜は、フィールドシールド絶縁膜およびＬ
ＯＣＯＳ分離領域上に形成される。フィールドシールド
導電膜は、ダイシングラインからＬＯＣＯＳ分離領域の
エッジまでの距離よりも遠いところに位置付けられたエ
ッジを有する。

【００４２】請求項２６に係る半導体装置においては、
上記請求項２５の構成に加えて、半導体基板が埋込絶縁
層および半導体活性層を含む。埋込絶縁層は半導体基板
中に埋込まれる。半導体活性層はその主面を露出するよ
うに埋込絶縁層上に形成される。ＬＯＣＯＳ分離領域は
埋込絶縁層上に形成さる。フィールドシールド絶縁膜は
半導体活性層上に形成される。

【００４３】請求項２７に係る半導体装置は、ＳＯＩ基
板を含む。ＳＯＩ基板は、半導体基板、埋込絶縁層、半
導体活性層および溝を含む。埋込絶縁層は半導体基板上
に形成される。半導体活性層は埋込絶縁層上に形成され
る。溝は、切断されるべきダイシングライン上に形成さ
れ、半導体活性層を貫通して少なくとも埋込絶縁層に達
する。

【００４４】

【作用】請求項１に係る半導体装置においては、素子の
活性領域以外の半導体活性層を除去することにより活性
領域が島（メサ；mesa）状に形成されているので、素子
分離領域と活性領域との段差が小さい。そのため、その
後の積層工程が容易である。また、メサ状の活性領域下
には絶縁層が埋込まれているので、各素子は他の素子と
ほぼ完全に分離される。

【００４５】請求項２に係る半導体装置においては、上
記請求項１の作用に加えて、半導体活性層だけでなくそ
の下の埋込絶縁層までもが除去されるため、各素子の活
性領域は他の活性領域とより完全に分離される。

【００４６】請求項３に係る半導体装置においては、上
記請求項２の作用に加えて、トレンチメモリセルが用い
られているため、エッチング工程においてトレンチメモ
リセルのための溝と素子分離のための溝とを同時に形成
することができる。

【００４７】請求項４に係る半導体装置においては、上
記請求項１〜３の作用に加えて、エッチング工程におい
てトレンチメモリセルまたは素子分離のための溝とダイ
シングライン上の溝とを同時に形成することができる。

【００４８】請求項５に係る半導体装置においては、Ｓ
ＯＩ基板中の溝にトレンチメモリセルのキャパシタが形
成されるため、埋込絶縁層を有しないバルクシリコン基
板を用いた従来のＤＲＡＭと比較して、キャパシタの一
部が埋込絶縁層によって囲まれているのでソフトエラー
が低減される。

【００４９】請求項６に係る半導体装置においては、上
記請求項５の作用に加えて、セルプレート電極がフィー
ルドシールド導電膜と共通にされているので、製造工程
が簡略化される。

【００５０】請求項７に係る半導体装置においては、上
記請求項５の作用に加えて、セルプレート電極が半導体
基板により構成されるので、セルプレート電極を形成す
る工程を必要としない。また、バルクシリコン基板を用
いた従来のＤＲＡＭのようにトレンチキャパシタのため
のウェルを形成する工程を必要としない。

【００５１】請求項８に係る半導体装置においては、上
記請求項７の作用に加えて、トレンチメモリセルのキャ
パシタがポリシリコンからなるセルプレート電極および
ストレージノード電極により構成されるので、キャパシ
タの信頼性が向上する。

【００５２】請求項９に係る半導体装置においては、上
記請求項５の作用に加えて、キャパシタ用の溝が浅くそ
の底は埋込絶縁層内で止まっているので、キャパシタを
半導体基板から電気的に分離するための絶縁膜を形成す
る必要がない。しかもキャパシタは埋込絶縁層によって
半導体基板と電気的に分離されているので、ソフトエラ
ーはほとんど発生しない。

【００５３】請求項１０に係る半導体装置においては、
上記請求項５の作用に加えて、ダイシングライン上に溝
が形成されているので、ダイシングが容易になるととも
に、ダイシングのときに半導体活性層、埋込絶縁層など
に亀裂が生じることはない。

【００５４】請求項１１に係る半導体装置においては、
ヒューズリンクの下に素子分離領域が形成され、さらに
その下の埋込絶縁層が形成されているので、ヒューズを
レーザで溶断するときに半導体基板が損傷を受けること
はない。

【００５５】請求項１２に係る半導体装置においては、
ヒューズリンクの下にはフィールドシールド分離領域が
形成されていないので、溶断されたヒューズリンクがフ
ィールドシールド導電膜と短絡することはない。また、
ヒューズリンク下にフィールドシールド分離領域は形成
されていないが、埋込絶縁層が形成されているので、ヒ
ューズリンクをレーザで溶断するときに半導体基板が損
傷を受けることはない。

【００５６】請求項１３に係る半導体装置においては、
ヒューズリンクの下に素子分離領域は形成されていない
が、埋込絶縁層が形成されているので、ヒューズリンク
を溶断するときに半導体基板が損傷を受けることはな
い。

【００５７】請求項１４に係る半導体装置においては、
ヒューズリンクが半導体活性層により形成されているの
で、ヒューズリンクのための導電層を形成する工程を必
要としない。

【００５８】請求項１５に係る半導体装置においては、
ＬＯＣＯＳ分離領域およびフィールドシールド分離領域
がともに形成され、ヒューズリンクの下にはそのＬＯＣ
ＯＳ分離領域が形成されているので、ヒューズリンクを
レーザで溶断するときに半導体基板が損傷を受けること
はない。

【００５９】請求項１６に係る半導体装置においては、
上記請求項１５の作用に加えて、ヒューズリンクの下に
ＬＯＣＯＳ分離領域だけでなく埋込絶縁層が形成されて
いるので、ヒューズリンクをレーザで溶断するときにお
ける半導体基板への損傷がより低減される。

【００６０】請求項１７に係る半導体装置においては、
上記請求項１６の作用に加えて、ヒューズリンクがフィ
ールドシールド導電膜と同じ層に形成されるので、ヒュ
ーズリンクのための導電層を別に形成する必要はない。

【００６１】請求項１８に係る半導体装置においては、
フィールドシールド分離領域がＳＯＩ基板上に形成され
かつもう１つの素子分離領域が埋込絶縁層上に直接形成
され、さらにヒューズリンクがフィールドシールド導電
膜と同じ層に形成されるので、ヒューズリンクのための
層を別に形成する必要がない。

【００６２】請求項１９に係る半導体装置においては、
ボンディングパッドの下にフィールドシールド導電膜お
よび埋込絶縁層が形成されているので、ワイヤボンディ
ングによって半導体基板が損傷を受けることはない。

【００６３】請求項２０に係る半導体装置においては、
上記請求項１９の作用に加えて、ボンディングによって
パッドがその下の第１のフィールドシールド導電膜と短
絡したとしてもその第１のフィールドシールド導電膜は
電気的にフローティング状態にあるので、フィールドシ
ールド分離のための一定電圧がボンディングパッドに与
えられることはない。

【００６４】請求項２１に係る半導体装置においては、
ボンディングパッドの下にフィールドシールド導電膜が
形成されていないので、ボンディングによってパッドが
その下のフィールドシールド導電膜と短絡するこはな
い。しかもそのパッドの下には埋込絶縁層が形成されて
いるので、ボンディングによって半導体基板が損傷を受
けることはない。

【００６５】請求項２２に係る半導体装置においては、
ボンディングパッドの下に素子分離領域は形成されてい
ないが、埋込絶縁層が形成されているので、ボンディン
グによって半導体基板が損傷を受けることはない。

【００６６】請求項２３に係る半導体装置においては、
ダイシングライン付近にはフィールドシールド導電膜が
形成されていないので、ダイシングによってフィールド
シールド絶縁膜中に亀裂が生じることはない。

【００６７】請求項２４に係る半導体装置においては、
ダイシングライン付近ににＬＯＣＯＳ分離領域が形成さ
れていないので、ダイシングによってＬＯＣＯＳ分離領
域中に亀裂が生じることはない。

【００６８】請求項２５に係る半導体装置においては、
ダイシングライン付近にＬＯＣＯＳ分離領域が形成され
ていないので、ダイシングによってＬＯＣＯＳ分離領域
中に亀裂が生じることはない。また、フィールドシール
ド導電膜がＬＯＣＯＳ分離領域に乗上げ、そのエッジが
ＬＯＣＯＳ分離領域のエッジよりも後退しているので、
ダイシングによってフィールドシールド導電膜およびフ
ィールドシールド絶縁膜中に亀裂が生じることはない。

【００６９】請求項２６に係る半導体装置においては、
上記請求項２５の作用に加えて、半導体基板としてＳＯ
Ｉ基板が用いられ、その埋込絶縁層上にＬＯＣＯＳ分離
領域が直接形成されているので、ダイシングによって半
導体活性層中に亀裂が生じることはない。

【００７０】請求項２７に係る半導体装置においては、
ダイシングライン付近に溝が形成されているので、ダイ
シングが容易になるとともに、ダイシングによって半導
体活性層、さらには埋込絶縁層中に亀裂が生じることは
ない。

【００７１】

【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。

【００７２】［実施例１］図１は、この発明の実施例１
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図１を参照して、このＤＲＡＭではＳＯＩ基板１
０が用いられる。ＳＯＩ基板１０は、ＳＩＭＯＸ法など
によってシリコン基板に酸化層１４を埋込むことにより
形成される。このＳＯＩ基板１０は、ｐ型シリコン基板
１６と、その上に形成されたＳｉＯ₂からなる埋込酸化
層１４と、さらにその上に形成された薄いｐ型シリコン
活性層１２とから構成される。図１では、ＳＯＩ基板１
０上に２つのスタック型メモリセル１７が形成される。
メモリセル１７の各々は、１つのｎチャネルＭＯＳトラ
ンジスタと、１つのキャパシタとを含む。ｎチャネルＭ
ＯＳトランジスタは、シリコン活性層１２中に形成され
たｎ⁺型ソース／ドレイン領域１８および２０と、シリ
コン活性層１２上に薄い酸化膜を介在して形成されたワ
ード線２２をなすゲート電極とから構成される。ソース
／ドレイン領域２０上にはストレージノード２８が形成
され、さらにその上に薄い誘電層を介在してセルプレー
ト３０が形成される。このストレージノード２８、セル
プレート３０およびその間の誘電層により上記キャパシ
タが構成される。ソース／ドレイン領域１８は２つのメ
モリセル１７に共通する。このソース／ドレイン領域１
８上には中間層２４が形成され、さらにその上にはビッ
ト線２６が形成されている。また、ワード線２２の抵抗
値を実質的に下げるために各ワード線２２に対応して１
本のアルミニウム配線３２が形成される。各ワード線２
２は、対応するアルミニウム配線３２と所定間隔おきに
コンタクトホール（図示せず）を介して接続される。

【００７３】ここで、２つのｎチャネルＭＯＳトランジ
スタのための素子活性領域はメサ分離によって隣接する
他の素子活性領域（図示せず）と電気的に分離される。
すなわち、シリコン活性層１２の素子活性領域以外の部
分はエッチングによって除去され、これにより素子活性
領域が島（メサ）状に形成されている。なお、活性層が
エッチングされた部分には、たとえばＣＶＤ法により層
間絶縁膜３３を形成することにより図示された素子活性
領域が隣接する他の素子活性領域と完全に分離されてい
る。

【００７４】ところで、シリコン活性層１２を熱的に酸
化することによりシリコン酸化膜からなるＬＯＣＯＳ分
離領域を形成する場合においては、ドレイン電流−ゲー
ト電圧（Ｉｄ−Ｖｇ）特性にハンプ現象が生じる可能性
がある。これは、トランジスタのチャネル領域中のエッ
ジ付近にチャネル方向に沿って低いしきい電圧を有する
寄生ＭＯＳトランジスタが生じるためである。この寄生
ＭＯＳトランジスタは、シリコン活性層１２中に注入さ
れたホウ素がＬＯＣＯＳ分離のための酸化膜に吸込まれ
ることにより形成されると考えられる。また、ＬＯＣＯ
Ｓ分離に特有のバーズビークによってチャネル領域中に
応力が残留することによってもこの寄生ＭＯＳトランジ
スタが形成されると考えられる。

【００７５】また、ＬＯＣＯＳ分離を用いた場合におい
ては、ＬＯＣＯＳ分離領域と素子活性領域との間に大き
な段差が生じる。そのため、その土層のトレージノード
２８、セルプレート３０、ビット線２６などの形成が困
難になる。フィールドシールド分離を用いた場合もこれ
と同様に、フィールドシールド分離領域と素子活性領域
との間に大きな段差が生じる。さらにフィールドシール
ド分離を用いた場合においては、シリコン活性層１２上
に酸化膜を形成し、さらにその上にフィールドシールド
ゲートを形成する必要があるため、製造工程の数が多く
なる。

【００７６】しかしながら、この実施例１によれば、素
子活性領域以外の部分がエッチングされ、そこに酸化
膜、窒化膜などの層間絶縁膜３３が充填されるため、シ
リコン活性層１２中に残留応力が発生することはない。
また、シリコン活性層１２を熱的に酸化していないた
め、シリコン活性層１２中のホウ素濃度が低下すること
もない。そのため、寄生ＭＯＳトランジスタが生じるこ
とはなく、トランジスタ中のリーク電流が低減される。

【００７７】また、メサ分離領域と素子活性領域との間
に段差がほとんど生じないため、ストレージノード２
８、セルプレート３０、ビット線２６などの形成工程が
容易になる。さらに、フィールドシールド分離を用いた
場合に比べて、製造工程の数が少なくなる。

【００７８】また、このメモリセル１７のキャパシタは
埋込絶縁層１４によって半導体基板１６と完全に分離さ
れているため、ソフトエラーはほとんど発生しない。さ
らに、シリコン活性層１２の下には埋込酸化層１４が形
成されているため、各素子活性領域は他の素子活性領域
とほとんど完全に分離される。そのため、ラッチアップ
が生じることもなく、メモリセル１７をより高密度で集
積することが可能となる。したがって、大規模な記憶容
量を有するＤＲＡＭを容易に実現することができる。

【００７９】［実施例２］図２は、この発明の実施例２
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図２に示されるように、この実施例２では素子活
性領域以外のシリコン活性層１２がエッチングされるだ
けでなく、その下の埋込酸化層１４までもがエッチング
され、これにより素子分離用の溝３４が形成されてい
る。この素子分離用の溝３４内には酸化膜、窒化膜など
の層間絶縁膜３６が充填されている。その他の構成は図
１の実施例１と同様である。

【００８０】この実施例２によれば、このようなトレン
チ分離領域によって素子活性領域が電気的に分離されて
いるため、上記実施例１の効果に加えて、各素子活性領
域と隣接する他の素子活性領域間の分離がより完全なも
のとなる。

【００８１】［実施例３］図３は、この発明の実施例３
によるＤＲＡＭのメモリセル部分を示す断面図である。
図３に示されるようにこの実施例３では、ＳＯＩ基板１
０上にトレンチ型メモリセル３７が形成される。

【００８２】このＳＯＩ基板１０の素子活性領域以外の
領域にはＬＯＣＯＳ分離用の酸化膜３８が形成される。
また、ＳＯＩ基板１０中にはシリコン活性層１２および
埋込酸化層１４を貫通してｐ型シリコン基板１６に達す
る溝（トレンチ）３９が形成される。この溝３９の周囲
にはｎ⁺型拡散層４２が形成される。また、この溝３９
上にはポリシリコンなどからなるストレージノード２８
が形成される。このストレージノード２８はソース／ド
レイン領域２０と接触する。また、ストレージノード２
８上には誘電膜４０が形成される。さらに、誘電膜４０
上にはポリシリコンなどからなるセルプレート３０が形
成される。ストレージノード２８、誘電膜４０およびセ
ルプレート３０によって、トレンチ型メモリセル３７の
キャパシタが構成される。また、シリコン基板１６には
負電圧が与えられるので、ｐ型シリコン基板１６とｎ⁺
型拡散層４２との間におけるｐｎ接合は逆バイアス状態
となる。そのため、ストレージノード２８はシリコン基
板１８と電気的に分離される。

【００８３】この実施例３によれば、ＳＯＩ基板１０中
にトレンチ型のキャパシタが形成されているため、ソフ
トエラーが低減される。すなわち、バルクシリコン基板
中にトレンチ型のキャパシタが形成される場合にはその
キャパシタの周囲がすべてシリコン基板によって覆われ
るのに対し、この実施例３ではキャパシタの上方部分が
埋込酸化層１４によって覆われているため、バルクシリ
コン基板に形成されたトレンチ型メモリセルに比べてソ
フトエラーが低減される。

【００８４】［実施例４］図４は、この発明の実施例４
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図４に示されるようにこの実施例４では、図３の
実施例３におけるＬＯＣＯＳ分離領域の代わりにフィー
ルドシールド分離領域が形成されている。すなわち、ト
レンチ型のキャパシタ間のシリコン活性層１２上には薄
い酸化膜４３が形成され、さらにその上にフィールドシ
ールドゲート４４が形成されている。このフィールドシ
ールドゲート４４に接地電圧が与えられると、その下の
シリコン活性層１２はオフ状態となる。これによりこの
シリコン活性層１２の両側の領域は互いに電気的に分離
される。

【００８５】この実施例４のようにフィールドシールド
法によって素子活性領域を分離しても、上記実施例３と
同様の効果が得られる。

【００８６】［実施例５］図５は、この発明の実施例５
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図５に示されるようにこの実施例５では、図４に
示されたセルプレート３０とフィールドシールドゲート
４４とを共通にした共通電極４６が形成されている。こ
の共通電極４６には接地電圧が与えられ、これにより共
通電極４６下のシリコン活性層１２がオフ状態となる。
このように、セルプレート電圧が接地電圧の場合にはセ
ルプレートがフィールドシールドゲートと共通にされて
いてもよい。

【００８７】この実施例５によれば、セルプレートがフ
ィールドシールドゲートと共通にされているため、図４
に示されるフィールドシールドゲート４４を形成する工
程が不要となる。したがって、この実施例５のＤＲＡＭ
は図４のＤＲＡＭよりも容易に製造することができる。

【００８８】［実施例６］図６は、この発明の実施例６
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図６に示されるようにこの実施例６では、図３の
ＬＯＣＯＳ分離の代わりにメサ分離が採用されている。
すなわち、シリコン活性層１２の素子活性領域以外の部
分はエッチングにより除去され、さらにその除去された
部分には層間絶縁膜３３が形成されている。

【００８９】この実施例６によれば、ＬＯＣＯＳ分離で
はなくメサ分離が採用されているため、バーズビークに
よる残留応力がシリコン活性層１２中に生じることはな
く、これにより寄生ＭＯＳトランジスタによるリーク電
流が低減される。また、ＬＯＣＯＳ分離が採用された図
３に比べて、メサ分離領域と素子活性領域との間に段差
がほとんど生じないため、ワード線２２、ビット線２６
などを形成する工程が容易となる。

【００９０】［実施例７］図７は、この発明の実施例７
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図７に示されるようにこの実施例７では、図３と
異なり逆トレンチ型のメモリセル４７が形成されてい
る。すなわち、このＳＯＩ基板１０にはシリコン活性層
１２および埋込酸化層１４を貫通してシリコン基板１６
に達する溝３９が形成され、その上に誘電膜４０および
ストレージノード２８が順に形成されている。シリコン
基板１６には接地電圧ＧＮＤが与えられる。したがっ
て、この実施例７ではシリコン基板１６がセルプレート
として機能する。

【００９１】ところで、図４３は、ｐ型のバルクシリコ
ン基板５８に形成された逆トレンチ型メモリセルの構造
を示す断面図である。バルクシリコン基板５８には接地
電圧ＧＮＤが与えられ、これによりシリコン基板５８は
セルプレートとして機能する。また、このトレンチキャ
パシタの上方を取囲むように酸化層１が形成されてい
る。この酸化層１は、ソース／ドレイン領域２０からト
レンチキャパシタの近傍を伝わって流れるリーク電流を
低減するためのものである。また、シリコン基板５８に
与えられる接地電圧ＧＮＤは、セルプレート電圧として
機能するとともに、基板電圧としても機能するため、接
地電圧ＧＮＤの代わりに中間電圧Ｖｃｃ／２などを与え
ることはできない。

【００９２】そこで、セルプレート電圧を基板電圧と独
立して与えるためには、図４４に示されるようにウェル
２を形成する必要がある。図４４では、ｎ型バルクシリ
コン基板３にｐ型ウェル２が形成されている。ここで
は、ウェル２に基板電圧として接地電圧ＧＮＤが与えら
れるとともに、シリコン基板３にセルプレート電圧とし
て中間電圧Ｖｃｃ／２が与えられる。

【００９３】この実施例７によれば、シリコン基板１６
がセルプレートとして用いられているため、図３のよう
にセルプレート３０を形成する必要がない。また、シリ
コン活性層１２がシリコン基板１６と埋込酸化層１４と
によって分離されているため、図４３のようにリーク電
流を防止するための酸化層１を形成する必要がない。さ
らに、図４４のようにウェル２を形成しなくてもセルプ
レート電圧としてシリコン基板１６に独立した電圧を与
えることができる。したがって、シリコン基板１６には
接地電圧ＧＮＤの代わりに中間電圧Ｖｃｃ／２が与えら
れてもよい。

【００９４】［実施例８］図８は、この発明の実施例８
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図８に示されるようにこの実施例８では、図７の
構造に加えて、シリコン基板１６と誘電膜４０との間に
ポリシリコンからなる中間電極４８が形成されている。
したがって、誘電膜４０はポリシリコンとポリシリコン
との間に挟まれるので、このトレンチキャパシタの信頼
性が図７のそれよりも向上する。

【００９５】［実施例９］図９は、この発明の実施例９
によるＤＲＡＭのメモリセル部分の構造を示す断面図で
ある。図９に示されるようにこの実施例９では、図３と
異なり、シャロートレンチ型メモリセル４９が形成され
ている。すなわち、このメモリセル４９のキャパシタ用
の溝５１はシリコン活性層１２のみを貫通して埋込酸化
層１４に達している。したがって、この溝５１の底は埋
込酸化層１４内にとどまっている。

【００９６】この実施例９によれば、キャパシタの周囲
が埋込酸化層１４によって完全に覆われているため、ソ
フトエラーはほとんど生じない。また、このキャパシタ
用の溝５１はシリコン基板１６に達していないため、図
３のようにキャパシタをシリコン基板１６から電気的に
分離するための拡散層４２などを形成する必要がない。

【００９７】［実施例１０］図１０は、この発明の実施
例１０による半導体装置の一部の構造を示す断面図であ
る。図１０を参照して、ＳＯＩ基板１０のシリコン活性
層１２中にはｎ⁺型ソース／ドレイン領域５０が形成さ
れている。また、これらソース／ドレイン領域５０の間
であってそのシリコン活性層１２上には薄い酸化膜を介
在してゲート電極５２が形成されている。このソース／
ドレイン領域５０およびゲート電極５２によりｎチャネ
ルＭＯＳトランジスタが構成される。

【００９８】また、このＳＯＩ基板１０上にはフィール
ドシールド分離領域が形成されている。すなわち、シリ
コン活性層１２の素子活性領域以外の部分の上には薄い
酸化膜が形成され、さらにその上にフィールドシールド
ゲート４４が形成されている。このフィールドシールド
ゲート４４には接地電圧ＧＮＤが与えられ、これにより
フィールドシールドゲート４４下のシリコン活性層１２
がオフ状態とされる。

【００９９】さらに、フィールドシールドゲート４４上
には酸化膜５３が形成され、さらにその上にヒューズリ
ンク５４が形成されている。ヒューズリンク５４は、た
とえばＤＲＡＭにおいては冗長回路を活性化するか否か
に応じて、切断されたり、あるいは切断されなかったり
される。また、ヒューズリンク５４はビット線などと同
じ層内に形成される。

【０１００】この実施例１０によれば、ヒューズリンク
５４の下に埋込酸化層１４が形成されているため、レー
ザ照射によってヒューズリンク５４が溶断されるとき
に、そのレーザ照射によってシリコン基板１６が損傷を
受けることはない。しかもこの実施例１０では、ヒュー
ズリンク５４の下に埋込酸化層１４だけでなくフィール
ドシールドゲート４４が形成されているため、レーザ照
射がシリコン基板１６に与える損傷がより低減される。

【０１０１】また、このＳＯＩ基板１０の代わりにバル
クシリコン基板が用いられるならばレーザ照射によって
損傷を受けたフィールドシールドゲート４４がそのバル
クシリコン基板と短絡するおそれがあるが、この実施例
１０では埋込酸化層１４が形成されているため、損傷を
受けたフィールドシールドゲート４４がシリコン基板１
６と短絡することはない。

【０１０２】［実施例１１］図１１は、この発明の実施
例１１による半導体装置の一部の構造を示す断面図であ
る。図１１に示されるようにこの実施例１１では、図１
０と異なりヒューズリンク５４下のフィールドシールド
ゲート４４がエッチングなどによって除去されている。

【０１０３】この実施例１１では、ヒューズリンク５４
の下にフィールドシールドゲート４４が形成されていな
いため、ヒューズリンク５４を溶断するために照射され
たレーザがＳＯＩ基板１０に損傷を与えるおそれがあ
る。しかし、バルクシリコン基板と異なりこのＳＯＩ基
板１０中には埋込酸化層１４が形成されているため、シ
リコン基板１６がレーザ照射によって損傷を受けること
はほとんどない。また、ヒューズリンク５４の下にフィ
ールドシールドゲート４４が形成されていないため、レ
ーザ照射によってフィールドシールドゲート４４が損傷
を受けることはない。

【０１０４】［実施例１２］図１２は、この発明の実施
例１２による半導体装置の一部の構造を示す断面図であ
る。図１２に示されるようにこの実施例１２では、図１
１と異なりフィールドシールドゲート４４だけでなくそ
の下のシリコン活性層１２がエッチングなどにより除去
されている。

【０１０５】この実施例１２によれば、上記実施例１１
と同様の効果が得られるとともに、ヒューズリンク５４
の下にシリコン活性層１２が形成されていないため、レ
ーザ照射によってシリコン活性層１２が損傷を受けるこ
とはない。

【０１０６】［実施例１３］図１３は、この発明の実施
例１３による半導体装置の一部の構造を示す断面図であ
る。図１３に示されるようにこの実施例１３では、ＳＯ
Ｉ基板１０上にＬＯＣＯＳ分離用の酸化膜３８が形成さ
れている。また、ＳＯＩ基板１０中の埋込酸化層１４上
にはシリコン活性層からなるヒューズリンク５６が形成
されている。

【０１０７】この実施例１３によれば、ヒューズリンク
５６がシリコン活性層１２を利用することにより形成さ
れているため、ヒューズリンク５４を形成するための導
電層を別に形成する必要がない。しかも、このヒューズ
リンク５６の下には埋込酸化層１４が形成されているた
め、レーザ照射によってこのヒューズリンク５６が溶断
されるときにヒューズリンク５６下のシリコン基板１６
が損傷を受けることはない。

【０１０８】［実施例１４］図１４は、この発明の実施
例１４による半導体装置の一部の構造を示す断面図であ
る。図１４に示されるようにこの実施例１４では、図１
１のフィールドシールド分離の代わりにＬＯＣＯＳ分離
が採用されている。すなわち、埋込酸化層１４上のシリ
コン活性層の素子活性領域以外の部分にはＬＯＣＯＳ分
離用の酸化膜３８が形成されている。

【０１０９】この実施例１４によれば、フィールドシー
ルド分離の代わりにＬＯＣＯＳ分離が採用されていても
上記実施例１１と同様の効果が得られる。

【０１１０】［実施例１５］図１５は、この発明の実施
例１５による半導体装置の一部の構造を示す断面図であ
る。図１５に示されるようにこの実施例１５では、図１
４と異なりヒューズリンク５４下のシリコン活性層１２
もエッチングなどにより除去されている。したがって、
ヒューズリンク５４を溶断するためのレーザ照射によっ
てシリコン活性層１２が損傷を受けることはない。した
がって、この実施例１５では図１２のフィールドシール
ド分離の代わりにＬＯＣＯＳ分離が採用されているが、
図１２に示された実施例１２と同様の効果が得られる。

【０１１１】［実施例１６］図１６は、この発明の実施
例１６による半導体装置の一部の構造を示す断面図であ
る。図１６に示されるようにこの実施例１６では、図１
４および１５と異なりＬＯＣＯＳ分離用の酸化膜３８上
にヒューズリンク５４が形成されている。このヒューズ
リンク５４は、たとえばフィールドシールドゲートなど
と同じ層内に形成される。

【０１１２】この実施例１６によれば、ヒューズリンク
５４の下に埋込酸化層１４だけでなくＬＯＣＯＳ分離用
の酸化膜３８が形成されているため、ヒューズリンク５
４を溶断するためのレーザ照射によってシリコン基板１
６が損傷を受けることはない。

【０１１３】［実施例１７］図１７は、この発明の実施
例１７による半導体装置の一部の構造を示す断面図であ
る。図１７に示されるようにこの実施例１７では、図１
６と異なりヒューズリンク５４の下にＬＯＣＯＳ分離の
酸化膜３８が形成されていない。このヒューズリンク５
４は、フィールドシールドゲートと同じ層内に形成され
ている。

【０１１４】この実施例１７によれば、ヒューズリンク
５４の下にＬＯＣＯＳ分離用の酸化膜３８が形成されて
いないため、ヒューズリンク５４を溶断するためのレー
ザ照射によってＬＯＣＯＳ分離用の酸化膜３８が損傷を
受けることはない。しかもヒューズリンク５４の下にＬ
ＯＣＯＳ分離用の酸化膜３８が形成されていないにもか
かわらず埋込酸化層１４は形成されているため、レーザ
照射によってシリコン基板１６が損傷を受けることはほ
とんどない。

【０１１５】［実施例１８］図１８は、この発明の実施
例１８による半導体装置の一部の構造を示す断面図であ
る。図１８に示されるようにこの実施例１８では、図１
７と異なりヒューズリンク５４の下のシリコン活性層１
２も除去されている。

【０１１６】この実施例１８によれば、図１７の実施例
１７と同様の効果が得られるとともに、レーザ照射によ
ってシリコン活性層１２が損傷を受けることはない。

【０１１７】［実施例１９］図１９は、この発明の実施
例１９による半導体装置の一部の構造を示す断面図であ
る。図１９に示されるようにこの実施例１９では、図１
６のＳＯＩ基板の代わりにバルクシリコン基板５８が用
いられている。また、素子分離としてＬＯＣＯＳ分離だ
けでなく、フィールドシールド分離が併せて用いられて
いる。ここで、ヒューズリンク５４はフィールドシール
ドゲート４４と同じ層内であってＬＯＣＯＳ分離用の酸
化膜３８上に形成されている。

【０１１８】この実施例１９によれば、ヒューズリンク
５４がフィールドシールドゲート４４と同じ層内に形成
されているため、ヒューズリンク５４を形成するために
あえて導電層を形成する必要はない。また、ヒューズリ
ンク５４の下にはＬＯＣＯＳ分離用の酸化膜３８が形成
されているため、ヒューズリンク５４を溶断するための
レーザ照射によってシリコン基板５８が損傷を受けるこ
とはない。

【０１１９】［実施例２０］図２０は、この発明の実施
例２０による半導体装置の一部の構造を示す断面図であ
る。図２０に示されるようにこの実施例２０では、図１
９のバルクシリコン基板５８の代わりにＳＯＩ基板１０
が用いられている。したがって、図１９の実施例１９と
同様の効果が得られるとともに、ヒューズリンク５４の
下に埋込酸化層１４が形成されているため、シリコン基
板１６がレーザ照射によって受ける損傷がより低減され
る。

【０１２０】［実施例２１］図２１は、この発明の実施
例２１による半導体装置の一部の構造を示す断面図であ
る。図２１に示されるようにこの実施例２１では、図２
０と異なりヒューズリンク５４の下にはＬＯＣＯＳ分離
用の酸化膜３８が形成されていない。したがって、シリ
コン活性層１２上に酸化膜５３が形成され、さらにその
上にヒューズリンク５４が形成されている。

【０１２１】この実施例２１によれば、ヒューズリンク
５４を溶断するためのレーザ照射によってＬＯＣＯＳ分
離用の酸化膜３８が損傷を受けることはない。また、ヒ
ューズリンク５４の下にＬＯＣＯＳ分離用の酸化膜３８
は形成されていないが、埋込酸化層１４が形成されてい
るため、レーザ照射によってシリコン基板１６が損傷を
受けることはない。

【０１２２】［実施例２２］図２２は、この発明の実施
例２２による半導体装置の一部の構造を示す断面図であ
る。図２２に示されるようにこの実施例２２では、図２
１と異なりヒューズリンク５４下のシリコン活性層１２
も除去されている。したがって、この実施例２２によれ
ば、図２１の実施例２１と同様の効果が得られるととも
に、レーザ照射によってシリコン酸化層１２が損傷を受
けることはない。

【０１２３】［実施例２３］図２３は、この発明の実施
例２３による半導体装置の一部の構造を示す断面図であ
る。図２３に示されるようにこの実施例２３では、素子
分離としてフィールドシールド分離が用いられている。
図２３ではフィールドシールド分離領域のみが示され、
この図示されたフィールドシールド分離領域の両側に素
子活性領域が形成されている。また、図上中央のフィー
ルドシールドゲート４４上には酸化膜５３が形成され、
さらにその上にはボンディングパッド６０が形成されて
いる。このボンディングパッド６０は、たとえばアルミ
ニウム層などをエッチングすることによって形成され
る。

【０１２４】また、図上両側のフィールドシールドゲー
ト４４には接地電圧ＧＮＤがそれぞれ与えられ、これに
よりそのフィールドシールドゲート４４下のシリコン活
性層１２がオフ状態とされている。中央のフィールドシ
ールドゲート４４にも接地電圧ＧＮＤが与えられてもよ
いが、ここではこのフィールドシールドゲート４４には
何らの電圧も与えられていない。したがって、このフィ
ールドシールドゲート４４は電気的にフローティング状
態にされている。このように中央のフィールドシールド
ゲート４４はフローティング状態にされているが、両側
のフィールドシールドゲート４４には接地電圧ＧＮＤが
与えられているので、図示されていない両側の素子活性
領域は十分に分離されている。

【０１２５】この実施例２３によれば、ボンディングパ
ッド６０の下にフィールドシールドゲート４４および埋
込酸化層４４が形成されているため、ボンディングの物
理的な衝撃によってシリコン基板１６が損傷を受けるこ
とはない。また、たとえボンディングの衝撃によってボ
ンディングパッド６０がその下のフィールドシールドゲ
ート４４と短絡したとしてもそのフィールドシールドゲ
ート４４はフローティング状態にされているため、ボン
ディングパッド６０の電圧が変動することはない。

【０１２６】［実施例２４］図２４は、この発明の実施
例２４による半導体装置の一部の構造を示す断面図であ
る。図２４に示されるようにこの実施例２４では、ボン
ディングパッド６０下のフィールドシールドゲート４４
はエッチングにより除去されている。すなわち、シリコ
ン活性層１２上に酸化膜５３が形成され、さらにその上
にボンディングパッド６０が形成されている。

【０１２７】この実施例２４によれば、ボンディングパ
ッド６０下のフィールドシールドゲートが除去されてい
るため、ボンディングの衝撃によってフィールドシール
ドゲート４４が損傷を受けることはない。また、ボンデ
ィングパッド６０の下にはフィールドシールドゲートは
形成されていないが、埋込酸化層１４が形成されている
ため、ボンディングの衝撃によってシリコン基板１６が
損傷を受けることはない。

【０１２８】［実施例２５］図２５は、この発明の実施
例２５による半導体装置の一部の構造を示す断面図であ
る。図２５に示されるようにこの実施例２５では、図２
４と異なりボンディングパッド６０下のシリコン活性層
もエッチングにより除去されている。したがって、埋込
酸化層１４上に酸化膜５３が形成され、さらにその上に
ボンディング６０が形成されている。

【０１２９】この実施例２５によれば、上記実施例２４
と同様の効果が得られるとともに、ボンディングパッド
６０下のシリコン活性層２０が除去されているため、ボ
ンディングの衝撃によってシリコン活性層１２が損傷を
受けることはない。

【０１３０】［実施例２６］図２６は、この発明の実施
例２６による半導体装置の一部の構造を示す断面図であ
る。図２６に示されるようにこの実施例２６では、図２
４のフィールドシールド分離の代わりにＬＯＣＯＳ分離
が用いられている。すなわち、埋込酸化層１４上にはＬ
ＯＣＯＳ分離用の酸化膜３８が形成されている。

【０１３１】この実施例２６によれば、フィールドシー
ルド分離に代えてＬＯＣＯＳ分離が用いられているが、
図２４の実施例２４と同様の効果が得られる。

【０１３２】［実施例２７］図２７は、この発明の実施
例２７による半導体装置の一部の構造を示す断面図であ
る。図２７に示されるようにこの実施例２７では、図２
６に示されたシリコン活性層１２がエッチングなどによ
り除去されている。したがって、この実施例２７によれ
ば、ボンディングパッド６０下にシリコン活性層１２が
形成されていないため、ボンディングの衝撃によってシ
リコン活性層１２が損傷を受けることはない。すなわ
ち、ここでは図２５のフィールドシールド分離に代えて
ＬＯＣＯＳ分離が用いられているが、図２５の実施例２
５と同様の効果が得られる。

【０１３３】［実施例２８］図２８は、この発明の実施
例２８による半導体装置の一部の構造を示す断面図であ
る。図２８に示されるようにこの実施例２８では、ＳＯ
Ｉ基板１０上に素子分離のためのフィールドシールド分
離領域が形成されている。このＳＯＩ基板１０はダイシ
ングライン６２に沿って切断され、複数のチップに分断
される。ここでは、ダイシングライン６２近傍のフィー
ルドシールドゲート４４はエッチングによって除去され
ている。したがって、この実施例２８によれば、ダイシ
ングの衝撃によってフィールドシールドゲート４４内に
亀裂が生じることはない。

【０１３４】［実施例２９］図２９は、この発明の実施
例２９による半導体装置の一部の構造を示す断面図であ
る。図２９に示されるようにこの実施例２９では、図２
８に示されたダイシングライン６２付近のシリコン活性
層１２もエッチングなどにより除去されている。したが
ってこの実施例２９によれば、図２８の実施例２８の効
果が得らるとともに、ダイシングの衝撃によってシリコ
ン活性層１２内に亀裂が生じることはない。

【０１３５】［実施例３０］図３０は、この発明の実施
例３０による半導体装置の一部の構造を示す断面図であ
る。図３０に示されるようにこの実施例３０では、図２
８のフィールドシールド分離の代わりにＬＯＣＯＳ分離
が用いられている。すなわち、埋込酸化層１４上にはＬ
ＯＣＯＳ分離用の酸化膜３８が形成されている。しか
し、ダイシングライン６２付近にはＬＯＣＯＳ分離用の
酸化膜３８は形成されていない。したがってこの実施例
３０によれば、図２８のフィールドシールド分離に代え
てＬＯＣＯＳ分離が用いられているが、図２８の実施例
２８と同様の効果が得られる。

【０１３６】［実施例３１］図３１は、この発明の実施
例３１による半導体装置の一部の構造を示す断面図であ
る。図３１に示されるようにこの実施例３１では、図３
０に示されたダイシングライン６２付近のシリコン活性
層１２がエッチングなどにより除去されている。したが
って、ダイシングの衝撃によってシリコン活性層１２内
に亀裂が生じることはない。すなわち、この実施例３１
によれば、図２９のフィールドシールド分離に代えてＬ
ＯＣＯＳ分離が用いられているが、図２９の実施例２９
と同様の効果が得られる。

【０１３７】［実施例３２］図３２は、この発明の実施
例３２による半導体装置の一部の構造を示す断面図であ
る。図３２に示されるようにこの実施例３２では、バル
クシリコン基板５８上にフィールドシールド分離領域お
よびＬＯＣＯＳ分離領域がともに形成されている。ここ
では、フィールドシールドゲート４４の一部がＬＯＣＯ
Ｓ分離用の酸化膜３８上に形成されている。また、ダイ
シングライン６２付近にはＬＯＣＯＳ分離用の酸化膜３
８だけでなくフィールドシールドゲート４４も形成され
ていない。さらに、フィールドシールドゲート４４のエ
ッジ４４１は、ＬＯＣＯＳ分離用の酸化膜３８のエッジ
３８１よりもダイシングライン６２から遠いところに位
置している。

【０１３８】この実施例３２によれば、ダイシングライ
ン６２付近にＬＯＣＯＳ分離用の酸化膜３８およびフィ
ールドシールドゲート４４がともに形成されていないた
め、ダイシングの衝撃によって酸化膜３８およびフィー
ルドシールドゲート４４内に亀裂が生じることはない。
また、フィールドシールドゲート４４のエッジ４４１が
ＬＯＣＯＳ分離用の酸化膜３８のエッジ３８１よりもダ
イシングライン６２から後退しているため、ダイシング
の衝撃によるフィールドシールドゲート４４への損傷は
より低減される。

【０１３９】［実施例３３］図３３は、この発明の実施
例３３による半導体装置の一部の構造を示す断面図であ
る。図３３に示されるようにこの実施例３３では、図３
２のバルクシリコン基板５８の代わりにＳＯＩ基板１０
が用いられている。

【０１４０】この実施例３３によれば、図３２の実施例
３２と同様に、ダイシングライン６２付近にＬＯＣＯＳ
分離用の酸化膜３８およびフィールドシールドゲート４
４がともに形成されていないため、ダイシングの衝撃に
よって酸化膜３８およびフィールドシールドゲート４４
内に亀裂が生じることはない。

【０１４１】［実施例３４］図３４は、この発明の実施
例３４による半導体装置の一部の構造を示す断面図であ
る。図３４に示されるようにこの実施例３４では、図３
３に示されたダイシングライン６２付近のシリコン活性
層１２がエッチングなどにより除去されている。したが
ってこの実施例３４によれば、図３３の実施例３３の効
果が得られるとともに、ダイシングの衝撃によってシリ
コン活性層１２内に亀裂が生じることはない。

【０１４２】［実施例３５］図３５は、この発明の実施
例３５による半導体装置の一部の構造を示す断面図であ
る。図３５に示されるようにこの実施例３５では、図３
１と異なりシリコン活性層１２だけでなくその下の埋込
酸化層１４までもがエッチングなどによって除去され、
それによりダイシング用の溝６４が形成されている。

【０１４３】したがってこの実施例３５によれば、図３
１の実施例３１の効果が得られるとともに、埋込酸化層
１４に達する深い溝６４が形成されているため、ダイシ
ングの衝撃によって埋込酸化層１４内に亀裂が生じるこ
とはない。しかもダイシングライン６２部分の厚さが図
３１のそれよりも薄いため、ダイシング工程がより容易
になる。

【０１４４】［実施例３６］図３６は、この発明の実施
例３６による半導体装置の一部の構造を示す断面図であ
る。図３６に示されるようにこの実施例３６では、図３
５のＬＯＣＯＳ分離の代わりにフィールドシールド分離
が用いられている。この実施例３６によれば、ＬＯＣＯ
Ｓ分離の代わりにフィールドシールド分離が用いられて
いても図３５の実施例３５と同様の効果が得られる。

【０１４５】［実施例３７］図３７は、この発明の実施
例３７によるＤＲＡＭにおけるメモリセル部、ヒューズ
リンク部、ボンディングパッド部およびダイシング部の
構造を示す断面図である。図３７に示されるメモリセル
部は図３と同様である。ヒューズリンク部では、ヒュー
ズリンク５４下に位置する埋込酸化層１４およびシリコ
ン基板１６がエッチングされることにより溝６６が形成
されている。そして、この溝６６内に酸化膜７０が形成
されている。ボンディング部では、ボンディングパッド
６０下に位置する埋込酸化層１４およびシリコン基板１
６がエッチングされることにより溝６８が形成されてい
る。そして、この溝６８内に酸化膜７０が形成されてい
る。ダイシング部では、ダイシングライン６２付近に位
置する埋込酸化層１４およびシリコン基板１６がエッチ
ングされることにより溝６４が形成されている。そし
て、この溝６４内に酸化膜７０が形成されている。

【０１４６】図３８（ａ）〜（ｄ）は、図３７中のメモ
リセル部を形成する工程を示す断面図である。まず図３
８（ａ）に示されるようなＳＯＩ基板を用意する。次い
で図３８（ｂ）に示されるように、シリコン活性層１２
を局所的に酸化することによりＬＯＣＯＳ分離用の酸化
膜３８を形成する。次いで図３８（ｃ）に示されるよう
に、ＳＯＩ基板１０の所定位置にシリコン活性層１２お
よび埋込酸化層１４を貫通してシリコン基板１６に達す
る溝３９をエッチングにより形成する。

【０１４７】次に、その形成された溝３９の表面にドナ
ーを注入することにより図３８（ｂ）に示されるように
ｎ⁺型拡散層４２を形成する。次いでその溝３９上にポ
リシリコンなどからなるストレージノード２８を形成す
る。さらにそのストレージノード２８上に誘電膜４０を
形成した後、その誘電膜４０上にセルプレート３０を形
成する。

【０１４８】次に、シリコン活性層１２上に薄い酸化膜
を形成した後、ポリシリコンなどからなるワード線２２
を形成する。そして、このワード線２２などが形成され
たＳＯＩ基板１０へドナーを注入することによりソース
／ドレイン領域１８および２０を形成する。次いで層間
絶縁膜を形成し、ソース／ドレイン領域１８上の層間絶
縁膜の部分をエッチングすることによりコンタクトホー
ルを形成する。このコンタクトホールに中間層２４を形
成し、さらにその中間層２４と接触するようにビット線
２６を形成する。ビット線２６上には層間絶縁膜を形成
した後、アルミニウム配線３２を形成する。

【０１４９】図３９（ａ）〜（ｄ）は、ヒューズリンク
部を形成する工程を示す断面図である。図３８（ｂ）と
同時に、図３９（ｂ）に示されるようにシリコン活性層
１２を局所的に酸化することによりＬＯＣＯＳ分離用の
酸化膜３８を形成する。次いで図３８（ｃ）と同時に、
酸化膜３８間の所定領域をエッチングすることにより溝
６６を形成する。そして、この形成された溝６６内に酸
化膜７０を形成する。

【０１５０】次に、図３９（ｄ）に示されるようにゲー
ト電極５２およびソース／ドレイン領域５０を形成した
後、図３８（ｄ）のビット線２６を形成すると同時に、
ヒューズリンク５４を酸化膜７０上に形成する。

【０１５１】図４０（ａ）〜（ｄ）は、図３７中のボン
ディング部を形成する工程を示す断面図である。図３８
（ｂ）および図３９（ｂ）と同時に、図４０（ｂ）に示
されるようにシリコン活性層１２を局所的に酸化するこ
とによりＬＯＣＯＳ分離用の酸化膜３８を形成する。次
いで図３８（ｃ）および図３９（ｃ）と同時に、図４０
（ｃ）に示されるように酸化膜３８間にシリコン基板１
６に達する溝６８をエッチングにより形成する。次いで
図３９（ｃ）の酸化膜７０と同時に、図４０（ｃ）に示
されるようにその形成された溝６８内に酸化膜７０を形
成する。

【０１５２】次に、図３８のビット線２６および図３９
のヒューズリンク５４と同時に、図４０（ｄ）に示され
るように溝６８上にボンディングパッド６０を形成す
る。

【０１５３】図４１は、図３７中のダイシング部を形成
する工程を示す断面図である。図３８（ｂ）、図３９
（ｂ）および図４０（ｂ）と同時に、図４１（ｂ）に示
されるようにシリコン活性層１２を局所的に酸化するこ
とによりＬＯＣＯＳ分離用の酸化膜３８を形成する。次
いで図３８（ｃ）、図３９（ｃ）および図４０（ｃ）と
同時に、図４１（ｃ）に示されるようにダイシングライ
ン６２付近にシリコン基板１６に達する溝６４を形成す
る。そして、図３９および図４０の酸化膜７０とと同時
に、その形成された溝６４内に酸化膜７０を形成する。

【０１５４】次に、図３８のワード線２２および図３９
のゲート電極５２と同時に図４１（ｄ）に示されるよう
にゲート電極５２を形成する。そして、図３８のソース
／ドレイン領域１８，２０および図３９のソース／ドレ
イン領域５０と同時に、図４１（ｄ）に示されるように
ソース／ドレイン領域５０を形成する。

【０１５５】この実施例３７によれば、トレンチ型メモ
リセル３７のキャパシタ用の溝３９を形成すると同時
に、ヒューズリンク５４下の溝６６、ボンディングパッ
ド６０下の溝６８およびダイシングライン６２付近の溝
６４を形成するため、これらの溝３９，６４，６６，６
８を別々に形成する場合に比べて、製造工程が簡略化さ
れる。

【０１５６】［実施例３８］図４２は、この発明の実施
例３８によるＤＲＡＭにおけるメモリセル部、トレンチ
分離部およびダイシング部の構造を示す断面図である。
図４２に示されたメモリセル部は図９に示されたものと
同様に構成される。また、図４２に示されたトレンチ分
離部は図２に示されたトレンチ分離部と同様に構成され
る。さらに、図４２に示されたダイシング部は図３５に
示されたものと同様に構成される。

【０１５７】ここで、シャロートレンチ型メモリセル４
９のキャパシタ用の溝５１を形成すると同時に、トレン
チ分離部における溝３４と、ダイシング部における溝６
４とを形成する。したがって、これらの溝を別々に形成
する場合に比べて、製造工程が簡略化される。

【０１５８】以上、この発明に実施例を詳述したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば半導体、絶縁体の材料などは特に限
定されない。また、トランジスタのゲート電極下のシリ
コン活性層が電気的にフローティング状態とならないよ
うに子のようなトランジスタのボディには一定電圧が与
えられるのが好ましいなど、この発明はその趣旨を逸脱
しない範囲内で当業者の知識に基づき種々の改良、修
正、変形などを加えた態様で実施し得るものである。

【０１５９】

【発明の効果】請求項１に係る半導体装置によれば、Ｓ
ＯＩ基板上に形成された素子がメサ分離またはトレンチ
分離によって分離されているため、ＬＯＣＯＳ分離のよ
うに半導体活性層内に応力が残留することなく、寄生Ｍ
ＯＳトランジスタによるリーク電流が低減される。ま
た、フィールドシールド分離に比べて工程の数が少ない
ため、容易にこれらの素子分離領域を形成することがで
きる。さらに、ＬＯＣＯＳ分離、フィールドシールド分
離の場合に比べて素子分離領域と素子活性領域との間の
段差が小さいため、その後の配線層などを形成する工程
がより容易となる。

【０１６０】請求項２に係る半導体装置によれば、上記
請求項１の効果に加えて、半導体活性層だけでなく埋込
絶縁層をも除去するトレンチ分離によって素子が分離さ
れているため、各素子は他の素子とより完全に分離され
る。

【０１６１】請求項３に係る半導体装置によれば、上記
請求項２の効果に加えて、トレンチメモリセルとトレン
チ分離とが用いられているため、トレンチメモリセルの
キャパシタ用の溝を形成すると同時にトレンチ分離用の
溝を形成することができ、これにより製造工程が簡略化
される。

【０１６２】請求項４に係る半導体装置によれば、上記
請求項１〜３の効果に加えて、トレンチメモリセルおよ
びトレンチ分離のための溝を形成すると同時に、切断さ
れるべきダイシングライン上に溝を形成することができ
るため、製造工程が簡略化される。しかもダイシングラ
イン上に溝が形成されているため、ダイシング工程が容
易になるとともに、ダイシングの衝撃によって半導体活
性層などに亀裂が生じることはない。

【０１６３】請求項５に係る半導体装置によれば、ＳＯ
Ｉ基板中に溝が形成され、その溝内にトレンチメモリセ
ルのキャパシタが形成されるため、バルクの半導体基板
にトレンチメモリセルを形成した場合に比べてソフトエ
ラーが低減される。

【０１６４】請求項６に係る半導体装置によれば、上記
請求項５の効果に加えて、フィールドシールド分離用の
フィールドシールド導電膜によりキャパシタのセルプレ
ート電極が構成されているため、製造工程が簡略化され
る。

【０１６５】請求項７に係る半導体装置によれば、上記
請求項５の効果に加えて、ＳＯＩ基板に逆トレンチ型メ
モリセルが形成されているため、半導体基板をセルプレ
ートとして用いることができ、製造工程が簡略化され
る。しかもこの半導体基板はＳＯＩ基板上に形成される
トランジスタの基板となる半導体活性層と電気的に分離
されているため、この半導体基板にセルプレート電圧と
して所望の電圧を与えることができる。

【０１６６】請求項８に係る半導体装置によれば、上記
請求項７の効果に加えて、メモリセルのキャパシタの両
電極がポリシリコンからなるため、このキャパシタの信
頼性がより向上する。

【０１６７】請求項９に係る半導体装置によれば、上記
請求項５の効果に加えて、トレンチメモリセルとしてそ
の底が半導体基板に達しないで埋込絶縁層内に止まって
いるシャロートレンチ型のメモリセルが用いられている
ため、このメモリセルのキャパシタは埋込絶縁層によっ
て半導体基板と完全に分離されている。そのため、ソフ
トエラーはほとんど生じない。

【０１６８】請求項１０に係る半導体装置によれば、上
記請求項５の効果に加えて、ダイシングライン上に溝が
形成されているため、ダイシングの衝撃によって半導体
活性層などの中に亀裂が生じることはなく、しかもダイ
シングラインの部分が薄いため、ダイシング工程がより
容易になる。また、トレンチ型メモリセルのキャパシタ
用の溝を形成すると同時にダイシングライン上の溝を形
成することができるので、製造工程を簡略化することも
可能である。

【０１６９】請求項１１に係る半導体装置によれば、ヒ
ューズリンクの下に素子分離領域が形成されているた
め、ヒューズリンクを溶断するためのレーザ照射によっ
て半導体基板が損傷を受けることはない。

【０１７０】請求項１２に係る半導体装置によれば、ヒ
ューズリンクの下にフィールドシールド導電膜は形成さ
れていないが、埋込絶縁層が形成されているため、ヒュ
ーズリンクを溶断するためのレーザ照射によって半導体
基板が損傷を受けることはない。

【０１７１】請求項１３に係る半導体装置によれば、ヒ
ューズリンクの下にＬＯＣＯＳ分離、メサ分離またはト
レンチ分離などの素子分離領域は形成されていないが、
埋込絶縁層が形成されているため、ヒューズリンクを溶
断するためのレーザ照射によって半導体基板が損傷を受
けることはない。

【０１７２】請求項１４に係る半導体装置によれば、ヒ
ューズリンクが半導体活性層により構成されているた
め、ヒューズリンクを形成するための導電層を形成する
工程が不要となり、製造工程が簡略化される。

【０１７３】請求項１５に係る半導体装置によれば、フ
ィールドシールド分離領域およびＬＯＣＯＳ分離領域が
ともに形成され、ヒューズリンクの下にＬＯＣＯＳ分離
領域が形成されているため、ヒューズリンクを溶断する
ためのレーザ照射によって半導体基板が損傷を受けるこ
とはない。

【０１７４】請求項１６に係る半導体装置によれば、上
記請求項１５の効果に加えて、半導体基板がＳＯＩ基板
により構成されているため、ヒューズリンクの下にＬＯ
ＣＯＳ分離領域だけでなく埋込絶縁層が形成されている
ため、レーザ照射によって半導体基板に与えられる損傷
はより低減される。

【０１７５】請求項１７に係る半導体装置によれば、上
記請求項１６の効果に加えて、フィールドシールド分離
用のフィールドシールド導電層と同じ層内にヒューズリ
ンクが形成されているため、ヒューズリンクのためだけ
の導電層を形成する工程が不要となり、製造工程が簡略
化される。

【０１７６】請求項１８に係る半導体装置によれば、フ
ィールドシールド分離領域およびＬＯＣＯＳ分離領域を
ともに備え、フィールドシールド分離用の導電膜と同じ
層内にヒューズリンクが形成されているため、ヒューズ
リンクのためだけの導電層を形成する工程が不要とな
り、製造工程が簡略化される。

【０１７７】請求項１９に係る半導体装置によれば、ボ
ンディングパッド下にフィールドシールド分離用の導電
膜および埋込絶縁層が形成されているため、ボンディン
グの衝撃によって半導体基板が損傷を受けることはな
い。

【０１７８】請求項２０に係る半導体装置によれば、上
記請求項１９の効果に加えて、ボンディングパッド下の
フィールドシールド分離の両側にフィールドシールド分
離領域が設けられ、そのボンディングパッド下のフィー
ルドシールド分離用の導電膜は電気的にフローティング
状態にされているため、ボンディングの衝撃によってボ
ンディングパッドがフィールドシールド分離用の導電膜
と短絡したとしてもそのボンディングパッドの電圧が変
動することはない。

【０１７９】請求項２１に係る半導体装置によれば、ボ
ンディングパッド下にフィールドシールド分離用の導電
膜は形成されていないが、埋込絶縁層が形成されている
ため、ボンディングの衝撃によって半導体基板が損傷を
受けることはない。

【０１８０】請求項２２に係る半導体装置によれば、ボ
ンディングパッドの下にＬＯＣＯＳ分離、メサ分離、ト
レンチ分離などの素子分離領域は形成されていないが、
埋込絶縁層が形成されているため、ボンディングの衝撃
によって半導体基板が損傷を受けることはない。

【０１８１】請求項２３に係る半導体装置によれば、ダ
イシングライン付近にフィールドシールド分離用の導電
膜が形成されていないため、ダイシングの衝撃によって
その導電膜中に亀裂が生じることはない。

【０１８２】請求項２４に係る半導体装置によれば、ダ
イシングライン付近にＬＯＣＯＳ分離領域が形成されて
いないため、ダイシングの衝撃によってその分離領域中
に亀裂が生じることはない。

【０１８３】請求項２５に係る半導体装置によれば、ダ
イシングライン付近のＬＯＣＯＳ分離領域およびフィー
ルドシールド分離領域がともに形成されていないため、
ダイシングの衝撃によってＬＯＣＯＳ分離領域およびフ
ィールドシールド分離用の導電膜中に亀裂が生じること
はない。

【０１８４】請求項２６に係る半導体装置によれば、上
記請求項２５の効果に加えて、半導体基板としてＳＯＩ
基板が用いられているため、素子分離がより完全なもの
となる。

【０１８５】請求項２７に係る半導体装置によれば、ダ
イシングライン付近に溝が形成されているため、ダイシ
ングの衝撃によって半導体活性層などの中に亀裂が生じ
ることはない。しかもそのダイシングラインの部分が薄
いため、ダイシングが容易となる。

【図面の簡単な説明】

【図１】この発明の実施例１によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図２】この発明の実施例２によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図３】この発明の実施例３によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図４】この発明の実施例４によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図５】この発明の実施例５によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図６】この発明の実施例６によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図７】この発明の実施例７によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図８】この発明の実施例８によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図９】この発明の実施例９によるＤＲＡＭのメモリ
セル部分の構造を示す断面図である。

【図１０】この発明の実施例１０による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１１】この発明の実施例１１による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１２】この発明の実施例１２による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１３】この発明の実施例１３による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１４】この発明の実施例１４による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１５】この発明の実施例１５による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１６】この発明の実施例１６による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１７】この発明の実施例１７による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１８】この発明の実施例１８による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図１９】この発明の実施例１９による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図２０】この発明の実施例２０による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図２１】この発明の実施例２１による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図２２】この発明の実施例２２による半導体装置の
ヒューズリンク部分の構造を示す断面図である。

【図２３】この発明の実施例２３による半導体装置の
ボンディングパッド部の構造を示す断面図である。

【図２４】この発明の実施例２４による半導体装置の
ボンディングパッド部の構造を示す断面図である。

【図２５】この発明の実施例２５による半導体装置の
ボンディングパッド部の構造を示す断面図である。

【図２６】この発明の実施例２６による半導体装置の
ボンディングパッド部の構造を示す断面図である。

【図２７】この発明の実施例２７による半導体装置の
ボンディングパッド部の構造を示す断面図である。

【図２８】この発明の実施例２８による半導体装置の
ダイシング部の構造を示す断面図である。

【図２９】この発明の実施例２９による半導体装置の
ダイシング部の構造を示す断面図である。

【図３０】この発明の実施例３０による半導体装置の
ダイシング部の構造を示す断面図である。

【図３１】この発明の実施例３１による半導体装置の
ダイシング部の構造を示す断面図である。

【図３２】この発明の実施例３２による半導体装置の
ダイシング部の構造を示す断面図である。

【図３３】この発明の実施例３３による半導体装置の
ダイシング部の構造を示す断面図である。

【図３４】この発明の実施例３４による半導体装置の
ダイシング部の構造を示す断面図である。

【図３５】この発明の実施例３５による半導体装置の
ダイシング部の構造を示す断面図である。

【図３６】この発明の実施例３６による半導体装置の
ダイシング部の構造を示す断面図である。

【図３７】この発明の実施例３７による半導体装置の
メモリセル部、ヒューズリンク部、ボンディングパッド
部およびダイシング部の構造を示す断面図である。

【図３８】図３７中のメモリセル部を形成する工程を
示す断面図である。

【図３９】図３７中のヒューズリンク部を形成する工
程を示す断面図である。

【図４０】図３７中のボンディングパッド部を形成す
る工程を示す断面図である。

【図４１】図３７中のダイシング部を形成する工程を
示す断面図である。

【図４２】この発明の実施例３８による半導体装置の
メモリセル部、トレンチ分離部およびダイシング部の構
造を示す断面図である。

【図４３】バルクシリコン基板に形成されたトレンチ
型メモリセルを備えた従来のＤＲＡＭの一例を示す断面
図である。

【図４４】バルクシリコン基板に形成されたトレンチ
型メモリセルを備えた従来のＤＲＡＭの他の例を示す断
面図である。

【符号の説明】

１０ＳＯＩ基板、１２シリコン活性層、１４埋込
酸化層、１６ｐ型シリコン基板、２８ストレージノ
ード、３０セルプレート、３３，３６層間絶縁膜、
３４素子分離用の溝、３７トレンチ型メモリセル、
３８ＬＯＣＯＳ分離用の酸化膜、３９，５１キャパ
シタ用の溝、４０誘電膜、４３酸化膜、４４フィ
ールドシールドゲート、４６共通電極、４７逆トレ
ンチ型メモリセル、４８中間電極、４９シャロート
レンチ型メモリセル、５４，５６ヒューズリンク、５８
バルクシリコン基板、６０ボンディングパッド、６
２ダイシングライン、６４ダイシング用の溝。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鶴田孝弘兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社ユー・エル・エス・アイ開発研究所内

Claims

【特許請求の範囲】

【請求項１】データの記憶が可能な半導体装置であっ
て、半導体基板と、前記半導体基板上に形成された埋込絶縁
層と、前記埋込絶縁層上に形成された半導体活性層とを
含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって少なくとも前記
半導体活性層を除去することにより形成された素子分離
領域とを備えた半導体装置。
【請求項２】前記素子分離領域は前記半導体活性層だ
けでなく前記埋込絶縁層をも除去することにより形成さ
れることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記ＳＯＩ基板はさらにその中に形成さ
れた第１の溝を含み、前記複数の素子は前記第１の溝に形成されたキャパシタ
を有するトレンチメモリセルを含むことを特徴とする請
求項２に記載の半導体装置。
【請求項４】前記ＳＯＩ基板はさらに切断されるべき
ダイシングライン上に形成された第２の溝を含むことを
特徴とする請求項１から３のいずれかに記載の半導体装
置。
【請求項５】データの記憶が可能な半導体装置であっ
て、半導体基板と、前記半導体基板上に形成された埋込絶縁
層と、前記埋込絶縁層上に形成された半導体活性層と、
前記半導体活性層を貫通して少なくとも前記埋込絶縁層
に達するように形成された第１の溝とを含むＳＯＩ基板
と、前記第１の溝に形成されたキャパシタを有するトレンチ
メモリセルとを備えた半導体装置。
【請求項６】前記半導体活性層上に形成されたフィー
ルドシールド絶縁膜と、前記フィールドシールド絶縁膜
上に形成され、一定電圧が与えられるフィールドシール
ド導電膜とを含むフィールドシールド分離領域をさらに
含み、前記キャパシタのセルプレート電極は前記フィールドシ
ールド導電膜により構成されることを特徴とする請求項
５に記載の半導体装置。
【請求項７】前記第１溝は前記半導体活性層だけでな
く前記埋込絶縁層をも貫通して前記半導体基板に達する
ように形成され、前記キャパシタは、前記半導体基板により構成されたセルプレート電極と、前記第１の溝上に形成された誘電膜と、前記誘電膜上に形成されたストレージノード電極とを含
み、前記半導体基板には一定電圧が与えられることを特徴と
する請求項５に記載の半導体装置。
【請求項８】前記キャパシタはさらに前記半導体基板
と前記誘電膜との間に形成されたポリシリコン層を含
み、前記ストレージノード電極はポリシリコンからなること
を特徴とする請求項７に記載の半導体装置。
【請求項９】前記第１の溝は前記埋込絶縁層内に底を
有することを特徴とする請求項５に記載の半導体装置。
【請求項１０】前記ＳＯＩ基板はさらに切断されるべ
きダイシングライン上に形成された第２の溝を含むこと
を特徴とする請求項５に記載の半導体装置。
【請求項１１】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間に形成された素子分離領
域と、前記素子分離領域上に形成されたヒューズリンクとを備
えた半導体装置。
【請求項１２】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって前記半導体活性
層上に形成された第１のフィールドシールド絶縁膜と、
前記第１のフィールドシールド絶縁膜上に形成され、一
定電圧が与えられる第１のフィールドシールド導電膜と
を含む第１のフィールドシールド分離領域と、前記いずれかの素子の間であって前記半導体活性層上に
前記第１のフィールドシールド絶縁膜と離隔して形成さ
れた第２のフィールドシールド絶縁膜と、前記第２のフ
ィールドシールド絶縁膜上に形成され、一定電圧が与え
られる第２のフィールドシールド導電膜とを含む第２の
フィールドシールド分離領域と、前記第１および第２のフィールドシールド分離領域の間
に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたヒューズリンクとを備え
た半導体装置。
【請求項１３】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって前記埋込絶縁層
上に形成された第１の素子分離領域と、前記いずれかの素子の間であって前記埋込絶縁層上に前
記第１の素子分離領域と離隔して形成された第２の素子
分離領域と、前記第１および第２の素子分離領域の間に形成された層
間絶縁膜と、前記層間絶縁膜上に形成されたヒューズリンクとを備え
た半導体装置。
【請求項１４】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記半導体活性層により形成されたヒューズリンクとを
備えた半導体装置。
【請求項１５】半導体基板と、前記半導体基板上に形成された複数の素子と、前記複数の素子のいずれかの間に形成されたＬＯＣＯＳ
分離領域と、前記ＬＯＣＯＳ分離領域上に形成されたヒューズリンク
と、前記いずれかの素子以外の他のいずれかの素子の間であ
って前記半導体基板上に形成されたフィールドシールド
絶縁膜と、前記フィールドシールド絶縁膜上に形成さ
れ、一定電圧が与えられるフィールドシールド導電膜と
を含むフィールドシールド分離領域とを備えた半導体装
置。
【請求項１６】前記半導体基板は、その中に埋込まれた埋込絶縁層と、その主面を露出するように前記埋込絶縁層上に形成され
た前記半導体活性層とを含み、前記ＬＯＣＯＳ分離領域は前記埋込絶縁層上に形成さ
れ、前記フィールドシールド絶縁膜は前記半導体活性層上に
形成されることを特徴とする請求項１５に記載の半導体
装置。
【請求項１７】前記ヒューズリンクは前記フィールド
シールド導電膜と同じ層に形成されることを特徴とする
請求項１６に記載の半導体装置。
【請求項１８】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって前記埋込絶縁層
上に形成された素子分利領域と、前記いずれかの素子以外の他のいずれかの素子の間であ
って前記半導体活性層上に形成されたフィールドシール
ド絶縁膜と、前記フィールドシールド絶縁膜上に形成さ
れたフィールドシールド導電膜とを含むフィールドシー
ルド分離領域と、前記ＳＯＩ基板上であって前記フィールドシールド導電
膜と同じ層に形成されたヒューズリンクとを備えた半導
体装置。
【請求項１９】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって前記半導体活性
層上に形成された第１のフィールドシールド絶縁膜と、
前記第１のフィールドシールド絶縁膜上に形成された第
１のフィールドシールド導電膜とを含む第１のフィール
ドシールド分離領域と、前記第１のフィールドシールド導電膜上に形成された層
間絶縁膜と、前記層間絶縁膜上に形成されたボンディングパッドとを
備えた半導体装置。
【請求項２０】前記いずれかの素子の間であって前記
半導体活性層上に前記第１のフィールドシールド分離領
域の一方側に離隔して形成された第２のフィールドシー
ルド絶縁膜と、前記第２のフィールドシールド絶縁膜上
に形成され、一定電圧が与えられる第２のフィールドシ
ールド導電膜とを含む第２のフィールドシールド分離領
域と、前記いずれかの素子の間であって前記半導体活性層上に
前記第１のフィールドシールド分離領域の他方側に離隔
して形成された第３のフィールドシールド絶縁膜と、前
記第３のフィールドシールド絶縁膜上に形成され、一定
電圧が与えられる第３のフィールドシールド導電膜とを
含む第３のフィールドシールド分離領域とをさらに備え
たことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって前記半導体活性
層上に形成された第１のフィールドシールド絶縁膜と、
前記第１のフィールドシールド絶縁膜上に形成され、一
定電圧が与えられる第１のフィールドシールド導電膜と
を含む第１のフィールドシールド分離領域と、前記いずれかの素子の間であって前記半導体活性層上に
前記第１のフィールドシールド絶縁膜と離隔して形成さ
れた第２のフィールドシールド絶縁膜と、前記第２のフ
ィールドシールド絶縁膜上に形成され、一定電圧が与え
られる第２のフィールドシールド導電膜とを含む第２の
フィールドシールド分離領域と、前記第１および第２のフィールドシールド分離領域の間
に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたボンディングパッドとを
備えた半導体装置。
【請求項２２】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記ＳＯＩ基板上に形成された複数の素子と、前記複数の素子のいずれかの間であって前記埋込絶縁層
上に形成された第１の素子分離領域と、前記いずれかの素子以外の他のいずれかの素子の間であ
って前記埋込絶縁層上に前記第１の素子分離領域と離隔
して形成された第２の素子分離領域と、前記第１および第２の素子分離領域の間に形成された層
間絶縁膜と、前記層間絶縁膜上に形成されたボンディングパッドとを
備えた半導体装置。
【請求項２３】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記半導体活性層上に形成されたフィールドシールド絶
縁膜と、前記フィールドシールド絶縁膜上であって切断
されるべきダイシングライン以外の所定領域に形成され
たフィールドシールド導電膜とを含むフィールドシール
ド分離領域とを備えた半導体装置。
【請求項２４】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層とを含むＳＯＩ基板と、前記埋込絶縁層上であって切断されるべきダイシングラ
イン以外の所定領域に形成されたＬＯＣＯＳ分離領域と
を備えた半導体装置。
【請求項２５】半導体基板と、前記半導体基板上であって切断されるべきダイシングラ
イン以外の所定領域に形成されたＬＯＣＯＳ分離領域
と、前記半導体基板上であって前記ＬＯＣＯＳ分離領域の前
記ダイシングラインの側と反対側に前記ＬＯＣＯＳ分離
領域と隣接して形成されたフィールドシールド絶縁膜
と、前記フィールドシールド絶縁膜および前記ＬＯＣＯ
Ｓ分離領域上に形成され、前記ダイシングラインから前
記ＬＯＣＯＳ分離領域のエッジまでの距離よりも遠いと
ころに位置付けられたエッジを有するフィールドシール
ド導電膜とを含むフィールドシールド分離領域とを備え
た半導体装置。
【請求項２６】前記半導体基板は、その中に埋込まれた埋込絶縁層と、その主面を露出するように前記埋込絶縁層上に形成され
た半導体活性層とを含み、前記ＬＯＣＯＳ分離領域は前記埋込絶縁層上に形成さ
れ、前記フィールドシールド絶縁膜は前記半導体活性層上に
形成されることを特徴とする請求項２５に記載の半導体
装置。
【請求項２７】半導体基板と、前記半導体基板上に形
成された埋込絶縁層と、前記埋込絶縁層上に形成された
半導体活性層と、切断されるべきダイシングライン上に
形成され、前記半導体活性層を貫通して少なくとも前記
埋込絶縁層に達する溝とを含むＳＯＩ基板を備えた半導
体装置。