JPH06232372A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06232372A JPH06232372A JP5014378A JP1437893A JPH06232372A JP H06232372 A JPH06232372 A JP H06232372A JP 5014378 A JP5014378 A JP 5014378A JP 1437893 A JP1437893 A JP 1437893A JP H06232372 A JPH06232372 A JP H06232372A
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Abstract
(57)【要約】
【目的】ＳＲＡＭにおいてα線耐性を向上させるために
容量素子の容量値を増加させる。 【構成】駆動ＭＯＳトランジスタＴ1 （Ｔ2 ）のゲート
電極１ｃ（１ｂ）を容量素子Ｃ2 （Ｃ1 ）の下部電極と
し、かつこのゲート電極からなる下部電極とその上の容
量誘電体膜２０とその上の容量上部電極１７とを同じ平
面形状にパターニングする。
容量素子の容量値を増加させる。 【構成】駆動ＭＯＳトランジスタＴ1 （Ｔ2 ）のゲート
電極１ｃ（１ｂ）を容量素子Ｃ2 （Ｃ1 ）の下部電極と
し、かつこのゲート電極からなる下部電極とその上の容
量誘電体膜２０とその上の容量上部電極１７とを同じ平
面形状にパターニングする。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に絶縁ゲート電効果トランジスタ（本明細書では
ＭＯＳトランジスタと称す）を有してスタティック型メ
モリセルを構成する半導体記憶装置に関する。
り、特に絶縁ゲート電効果トランジスタ（本明細書では
ＭＯＳトランジスタと称す）を有してスタティック型メ
モリセルを構成する半導体記憶装置に関する。
【０００２】
【従来の技術】一対の駆動ＭＯＳトランジスタと、一対
の駆動ＭＯＳトランジスタのそれぞれのドレインに接続
された一対の転送ＭＯＳトランジスタおよび一対の負荷
素子とを有したスタティック型メモリセルは例えば特開
昭５５−７２０６９号公報に開示されているようによく
知られている。
の駆動ＭＯＳトランジスタのそれぞれのドレインに接続
された一対の転送ＭＯＳトランジスタおよび一対の負荷
素子とを有したスタティック型メモリセルは例えば特開
昭５５−７２０６９号公報に開示されているようによく
知られている。
【０００３】一方、このスタティック型メモリセルにお
いて、メモリチップの封止に用いる材料配線材料からの
α線によるソフトエラーの対策として、駆動用ＭＯＳト
ランジスタと転送ＭＯＳトランジスタと負荷素子との接
続点（ノード）に容量素子を付加したりその容量を増加
させる対策が種々とられている。
いて、メモリチップの封止に用いる材料配線材料からの
α線によるソフトエラーの対策として、駆動用ＭＯＳト
ランジスタと転送ＭＯＳトランジスタと負荷素子との接
続点（ノード）に容量素子を付加したりその容量を増加
させる対策が種々とられている。
【０００４】この容量もしくは容量素子としては、ノー
ド部におけるＭＯＳトランジスタの拡散層によるＰＮ接
合容量の増加やこのノード部に付加するＭＯＳ容量があ
げられる。
ド部におけるＭＯＳトランジスタの拡散層によるＰＮ接
合容量の増加やこのノード部に付加するＭＯＳ容量があ
げられる。
【０００５】その一つとして特開平２−１５００６２号
公報では、駆動ＭＯＳトランジスタのゲート電極を構成
するためにパターニングされた下層導電層と、接地電位
に接続するように別にパターニングされた上層導電層と
の交叉部分にＭＯＳ容量を構成した対策が提案されてい
る。
公報では、駆動ＭＯＳトランジスタのゲート電極を構成
するためにパターニングされた下層導電層と、接地電位
に接続するように別にパターニングされた上層導電層と
の交叉部分にＭＯＳ容量を構成した対策が提案されてい
る。
【０００６】
【発明が解決しようとする課題】上記従来技術は、ノー
ド部におけるＭＯＳトランジスタのソース，ドレインと
なるｎ+ 拡散層とｐ形シリコン基板（ｐ形ウェル）との
間に形成されるＰＮ接合容量やＭＯＳトランジスタのゲ
ート酸化膜によるゲート酸化膜容量に加えて、上述した
ように駆動ＭＯＳトランジスタのゲート電極を容量下部
電極としたＭＯＳ容量を付加してα線耐量を増加させよ
うとしたものである。
ド部におけるＭＯＳトランジスタのソース，ドレインと
なるｎ+ 拡散層とｐ形シリコン基板（ｐ形ウェル）との
間に形成されるＰＮ接合容量やＭＯＳトランジスタのゲ
ート酸化膜によるゲート酸化膜容量に加えて、上述した
ように駆動ＭＯＳトランジスタのゲート電極を容量下部
電極としたＭＯＳ容量を付加してα線耐量を増加させよ
うとしたものである。
【０００７】しかしながら近年メモリセルの面積が縮少
されてくると上記従来技術では上下層導電層の交叉部に
ＭＯＳ容量を形成しているので、十分の容量値を得るこ
とはできない。また、容量値を増やすために間の容量誘
電体膜を薄くすると、上層導電層をドライエッチングで
パターニングする際に薄い容量誘電体膜もエッチングさ
れ、さらに所望形状にパターニングされてあるゲート電
極の下層導電層もエッチングされてしまう。
されてくると上記従来技術では上下層導電層の交叉部に
ＭＯＳ容量を形成しているので、十分の容量値を得るこ
とはできない。また、容量値を増やすために間の容量誘
電体膜を薄くすると、上層導電層をドライエッチングで
パターニングする際に薄い容量誘電体膜もエッチングさ
れ、さらに所望形状にパターニングされてあるゲート電
極の下層導電層もエッチングされてしまう。
【０００８】
【課題を解決するための手段】本発明の特徴は、一対の
駆動ＭＯＳトランジスタと、前記一対の駆動ＭＯＳトラ
ンジスタのそれぞれのドレインに接続された一対の転送
ＭＯＳトランジスタおよび一対の負荷素子とを有し、か
つ前記駆動ＭＯＳトランジスタのそれぞれのゲート電極
を下部電極とする一対の容量素子を有したスタティック
型メモリセルを具備せる半導体記憶装置において、前記
容量素子の下部電極となりかつその一部が前記ゲート電
極を構成する下層導電層とその上に容量誘電体膜を介し
て設けられ前記容量素子の上部電極となる上層導電層と
を有し、前記下層導電層と前記上層導電層とは同じ平面
形状に形成されている半導体記憶装置にある。
駆動ＭＯＳトランジスタと、前記一対の駆動ＭＯＳトラ
ンジスタのそれぞれのドレインに接続された一対の転送
ＭＯＳトランジスタおよび一対の負荷素子とを有し、か
つ前記駆動ＭＯＳトランジスタのそれぞれのゲート電極
を下部電極とする一対の容量素子を有したスタティック
型メモリセルを具備せる半導体記憶装置において、前記
容量素子の下部電極となりかつその一部が前記ゲート電
極を構成する下層導電層とその上に容量誘電体膜を介し
て設けられ前記容量素子の上部電極となる上層導電層と
を有し、前記下層導電層と前記上層導電層とは同じ平面
形状に形成されている半導体記憶装置にある。
【０００９】
【実施例】以下図面を参照して本発明を説明する。
【００１０】図５は本発明が対象とするスタティック型
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【００１１】一対の駆動ＭＯＳトランジスタＴ1 ，Ｔ2
の各一方のドレインが他方のゲートに接続され、それぞ
れのドレインには負荷抵抗Ｒ1 ，Ｒ2 が接続され、
Ｔ1 ，Ｔ2 のソースは所定の電位（例えば接地電位）Ｖ
SSに固定され、Ｒ1 ，Ｒ2 の他端には電源電圧ＶCCが印
加されて、Ｔ1 ，Ｔ2 ，Ｒ1 ，Ｒ2 から成るフリップフ
ロップ回路に微小な電流を供給している。さらにこのフ
リップフロップ回路の蓄積ノードＮ1 , Ｎ2 には転送Ｍ
ＯＳトランジスタＴ3 ，Ｔ4 及び容量素子Ｃ1 ，Ｃ2 が
接続されている。この容量素子Ｃ1 ，Ｃ2 はα線照射に
よる電位変動を防止するため、すなわちソフトエラーを
防止するために形成されている。
の各一方のドレインが他方のゲートに接続され、それぞ
れのドレインには負荷抵抗Ｒ1 ，Ｒ2 が接続され、
Ｔ1 ，Ｔ2 のソースは所定の電位（例えば接地電位）Ｖ
SSに固定され、Ｒ1 ，Ｒ2 の他端には電源電圧ＶCCが印
加されて、Ｔ1 ，Ｔ2 ，Ｒ1 ，Ｒ2 から成るフリップフ
ロップ回路に微小な電流を供給している。さらにこのフ
リップフロップ回路の蓄積ノードＮ1 , Ｎ2 には転送Ｍ
ＯＳトランジスタＴ3 ，Ｔ4 及び容量素子Ｃ1 ，Ｃ2 が
接続されている。この容量素子Ｃ1 ，Ｃ2 はα線照射に
よる電位変動を防止するため、すなわちソフトエラーを
防止するために形成されている。
【００１２】尚、図５において符号１はワード線を示
し、符号２ａ，２ｂはデータ線を示している。また負荷
抵抗Ｒ1 ，Ｒ2 には一般に高抵抗ポリシリコンが用いら
れる。
し、符号２ａ，２ｂはデータ線を示している。また負荷
抵抗Ｒ1 ，Ｒ2 には一般に高抵抗ポリシリコンが用いら
れる。
【００１３】図１は本発明の一実施例の半導体チップの
断面図である。ｎ形シリコン基板１５にＰウェル１６が
形成され、その表面に各ＭＯＳトランジスタを分離する
フィールドシリコン酸化膜８が形成され、各トランジス
タ形成領域上にはゲート酸化膜９が形成されている。多
結晶シリコン膜等の導電膜を用いた第１層目の導電層の
第１の部分により転送ＭＯＳトランジスタのゲート電極
１ａが形成され、導層の第２の部分により駆動ＭＯＳト
ランジスタのゲート電極１ｃが形成されている。この第
１層目の導電層の第２の部分は容量素子の容量下部電極
となる。また駆動ＭＯＳトランジスタのゲート電極１ｃ
を構成する第１層目の導電層の第２の部分はゲート酸化
膜９が一部エッチングされた孔を通して、転送ＭＯＳト
ランジスタのソース拡散層３ｄに直接接続されている。
そしてこの第２の部分上に酸化シリコン膜２０からなる
容量誘電体膜２０が形成され、その上に容量素子の容量
上部電極１７となる第２層目の導電層１７が多結晶シリ
コン膜等の導電膜で形成されている。ここで容量下部電
極となりその一部がゲート電極１ｃとなる第１層目の導
電層の第２の部分と容量素子の容量上部電極１７となる
第２層目の導電層とは、図に示すように同一形状にパタ
ーニングされている。そして多結晶シリコンや金属シリ
サイドなどによる導電膜の第３層目の導電層１２の一端
がシリコン酸化膜１０に形成されて接続孔１９ｂを通し
て容量上部電極１７に接続し、他端（図示せず）が接地
電位ＶSSに固定されている。
断面図である。ｎ形シリコン基板１５にＰウェル１６が
形成され、その表面に各ＭＯＳトランジスタを分離する
フィールドシリコン酸化膜８が形成され、各トランジス
タ形成領域上にはゲート酸化膜９が形成されている。多
結晶シリコン膜等の導電膜を用いた第１層目の導電層の
第１の部分により転送ＭＯＳトランジスタのゲート電極
１ａが形成され、導層の第２の部分により駆動ＭＯＳト
ランジスタのゲート電極１ｃが形成されている。この第
１層目の導電層の第２の部分は容量素子の容量下部電極
となる。また駆動ＭＯＳトランジスタのゲート電極１ｃ
を構成する第１層目の導電層の第２の部分はゲート酸化
膜９が一部エッチングされた孔を通して、転送ＭＯＳト
ランジスタのソース拡散層３ｄに直接接続されている。
そしてこの第２の部分上に酸化シリコン膜２０からなる
容量誘電体膜２０が形成され、その上に容量素子の容量
上部電極１７となる第２層目の導電層１７が多結晶シリ
コン膜等の導電膜で形成されている。ここで容量下部電
極となりその一部がゲート電極１ｃとなる第１層目の導
電層の第２の部分と容量素子の容量上部電極１７となる
第２層目の導電層とは、図に示すように同一形状にパタ
ーニングされている。そして多結晶シリコンや金属シリ
サイドなどによる導電膜の第３層目の導電層１２の一端
がシリコン酸化膜１０に形成されて接続孔１９ｂを通し
て容量上部電極１７に接続し、他端（図示せず）が接地
電位ＶSSに固定されている。
【００１４】この容量素子は蓄積ノードの拡散層３ｄに
電荷を供給することができる。高抵抗素子は第４層目の
導電層である多結晶シリコンに形成された高抵抗部７ｄ
により構成されている。電源電圧ＶCCから供給される微
小電流は低抵抗部７ｂを通してゲート電極１ｃ及び転送
ＭＯＳトランジスタのソース拡散層３ｄに流れる。
電荷を供給することができる。高抵抗素子は第４層目の
導電層である多結晶シリコンに形成された高抵抗部７ｄ
により構成されている。電源電圧ＶCCから供給される微
小電流は低抵抗部７ｂを通してゲート電極１ｃ及び転送
ＭＯＳトランジスタのソース拡散層３ｄに流れる。
【００１５】次に本実施例を平面図を用いてさらに説明
する。図２（Ａ），（Ｂ）は本実施例のレイアウト図で
あり、図２（Ａ）は第１層目の導電層すなわちゲート電
極と第２，３層目の導電層の平面レイアウト図、図２
（Ｂ）は、第４層目の導電膜とアルミニウム電極の平面
レイアウト図である。
する。図２（Ａ），（Ｂ）は本実施例のレイアウト図で
あり、図２（Ａ）は第１層目の導電層すなわちゲート電
極と第２，３層目の導電層の平面レイアウト図、図２
（Ｂ）は、第４層目の導電膜とアルミニウム電極の平面
レイアウト図である。
【００１６】図２（Ａ）においてワード線１ａは転送Ｍ
ＯＳトランジスタＴ3 ，Ｔ4 の共通ゲートとなってい
る。この転送ＭＯＳトランジスタＴ3 ，Ｔ4 のドレイン
拡散層３ａ，３ｂには接続孔４ａ，４ｂを通してアルミ
ニウム電極などのデータ線２ａ，２ｂが接続されてい
る。さらに転送ＭＯＳトランジスタＴ3 ，Ｔ4 のソース
３ｃ，３ｄには駆動ＭＯＳトランジスタＴ1 ，Ｔ2 のゲ
ート電極１ｃ，１ｂが接続孔５ｂ，５ａを通して直接接
続されている。また駆動ＭＯＳトランジスタＴ1 ，Ｔ2
のソース３ｆ，３ｅには接地電位ＶSSに固定されてい
る。第３層目の導電層１２は容量素子の上部電極と接続
孔１９ａ，１９ｂを通して接続されており、さらに接続
孔１４ａ，１４ｂに接続され接地電位ＶSSを与えてい
る。この平面図において、駆動ＭＯＳトランジスタのゲ
ート電極（ゲート電極を構成する第１層目の導電層の第
２の部分）１ｃ，１ｂすなわち容量下部電極と第２層目
の導電層による容量上部電極１７とは同一平面形状とな
っている。
ＯＳトランジスタＴ3 ，Ｔ4 の共通ゲートとなってい
る。この転送ＭＯＳトランジスタＴ3 ，Ｔ4 のドレイン
拡散層３ａ，３ｂには接続孔４ａ，４ｂを通してアルミ
ニウム電極などのデータ線２ａ，２ｂが接続されてい
る。さらに転送ＭＯＳトランジスタＴ3 ，Ｔ4 のソース
３ｃ，３ｄには駆動ＭＯＳトランジスタＴ1 ，Ｔ2 のゲ
ート電極１ｃ，１ｂが接続孔５ｂ，５ａを通して直接接
続されている。また駆動ＭＯＳトランジスタＴ1 ，Ｔ2
のソース３ｆ，３ｅには接地電位ＶSSに固定されてい
る。第３層目の導電層１２は容量素子の上部電極と接続
孔１９ａ，１９ｂを通して接続されており、さらに接続
孔１４ａ，１４ｂに接続され接地電位ＶSSを与えてい
る。この平面図において、駆動ＭＯＳトランジスタのゲ
ート電極（ゲート電極を構成する第１層目の導電層の第
２の部分）１ｃ，１ｂすなわち容量下部電極と第２層目
の導電層による容量上部電極１７とは同一平面形状とな
っている。
【００１７】また図２（Ｂ）に示すように抵抗ポリシリ
は電源電圧ＶCCを高抵抗部７ｃ，７ｄ低抵抗部７ａ，７
ｂから接続孔６ａ，６ｂを通りゲート電極及び拡散層に
供給している。
は電源電圧ＶCCを高抵抗部７ｃ，７ｄ低抵抗部７ａ，７
ｂから接続孔６ａ，６ｂを通りゲート電極及び拡散層に
供給している。
【００１８】次に本実施例メモリセルの製造方法を図３
（Ａ）〜（Ｅ）に示す断面図により、工程順に説明す
る。
（Ａ）〜（Ｅ）に示す断面図により、工程順に説明す
る。
【００１９】まずｎ形シリコン基板１５内にｐ形のウェ
ル１６をボロンイオン注入と熱拡散法により形成した
後、ＭＯＳトランジスタの絶縁分離領域を形成するため
に厚さ１００〜１０００ｎｍのフィールドシリコン酸化
膜８を選択酸化法などにより形成しＭＯＳトランジスタ
の能動領域となる部分に厚さ１０〜５０ｎｍのゲート酸
化膜９を形成する〔図３（Ａ）〕。
ル１６をボロンイオン注入と熱拡散法により形成した
後、ＭＯＳトランジスタの絶縁分離領域を形成するため
に厚さ１００〜１０００ｎｍのフィールドシリコン酸化
膜８を選択酸化法などにより形成しＭＯＳトランジスタ
の能動領域となる部分に厚さ１０〜５０ｎｍのゲート酸
化膜９を形成する〔図３（Ａ）〕。
【００２０】次にゲート酸化膜９の一部に接続孔５ｂを
形成し多結晶シリコンなどの第１層目の導電層をウェハ
全面に堆積した後、膜厚１０〜５０ｎｍのシリコン酸化
膜を容量誘電体膜２０として形成するためにＣＶＤ法に
よって堆積する。続いてＣＶＤ法により膜厚５０〜１０
０ｎｍの容量素子上部電極１７を形成する第１層目の導
電層である多結晶シリコン膜を堆積し、第２層目の導電
層，誘電体膜および第１層目の導電層をフォトリソグラ
フィとドライエッチングにより同一形状にパターニング
加工しゲート電極１ａ，１ｃを形成し、このゲート電極
をマスクにして、ヒ素のイオン注入によりソース，ドレ
インとなるｎ形不純物拡散層３ｂ，３ｄを形成する〔図
３（Ｂ）〕。
形成し多結晶シリコンなどの第１層目の導電層をウェハ
全面に堆積した後、膜厚１０〜５０ｎｍのシリコン酸化
膜を容量誘電体膜２０として形成するためにＣＶＤ法に
よって堆積する。続いてＣＶＤ法により膜厚５０〜１０
０ｎｍの容量素子上部電極１７を形成する第１層目の導
電層である多結晶シリコン膜を堆積し、第２層目の導電
層，誘電体膜および第１層目の導電層をフォトリソグラ
フィとドライエッチングにより同一形状にパターニング
加工しゲート電極１ａ，１ｃを形成し、このゲート電極
をマスクにして、ヒ素のイオン注入によりソース，ドレ
インとなるｎ形不純物拡散層３ｂ，３ｄを形成する〔図
３（Ｂ）〕。
【００２１】次に膜厚１０〜１００ｎｍのシリコン酸化
膜１０を形成し、駆動ＭＯＳトランジスタのソース拡散
層の一部に接続孔１４ａ，１４ｂを形成すると同時に、
容量素子上部電極１７上にも接続孔１９ａ，１９ｂを形
成する。次に第３層目の導電膜となる多結晶シリコン膜
又は金属シリサイド膜をＣＶＤ法やスパッタ法を用い５
０〜５００ｎｍの厚さに堆積し、ドーズ量１０14〜１０
16ｃｍ-2でヒ素またはリンなどのｎ形不純物のイオン打
込みを行って、フォトリソグラフィーとドライエッチン
グにより加工し導電膜１２を形成する〔図３（Ｃ）〕。
膜１０を形成し、駆動ＭＯＳトランジスタのソース拡散
層の一部に接続孔１４ａ，１４ｂを形成すると同時に、
容量素子上部電極１７上にも接続孔１９ａ，１９ｂを形
成する。次に第３層目の導電膜となる多結晶シリコン膜
又は金属シリサイド膜をＣＶＤ法やスパッタ法を用い５
０〜５００ｎｍの厚さに堆積し、ドーズ量１０14〜１０
16ｃｍ-2でヒ素またはリンなどのｎ形不純物のイオン打
込みを行って、フォトリソグラフィーとドライエッチン
グにより加工し導電膜１２を形成する〔図３（Ｃ）〕。
【００２２】次にシリコン酸化膜１３を厚さ５０〜５０
０ｎｍ堆積し、接続孔６ｂを形成する。
０ｎｍ堆積し、接続孔６ｂを形成する。
【００２３】さらにシリコン酸化膜を１０〜１００ｎｍ
堆積し、異方性エッチングによりサイドウォール２２を
形成する。次に第４層目の導電膜となる多結晶シリコン
膜をＣＶＤ法により５０〜５００ｎｍの厚さに堆積し、
フォトリソグラフィーとドライエッチングによりパター
ニングした後、さらにマスクとしてフォトレジストをパ
ターニングし、ヒ素またはリンなどのｎ形不純物をドー
ズ量１０14〜１０16ｃｍ-2でイオン注入し、低抵抗部７
ｂ及び高抵抗部７ｄを形成する〔図３（Ｄ）〕。
堆積し、異方性エッチングによりサイドウォール２２を
形成する。次に第４層目の導電膜となる多結晶シリコン
膜をＣＶＤ法により５０〜５００ｎｍの厚さに堆積し、
フォトリソグラフィーとドライエッチングによりパター
ニングした後、さらにマスクとしてフォトレジストをパ
ターニングし、ヒ素またはリンなどのｎ形不純物をドー
ズ量１０14〜１０16ｃｍ-2でイオン注入し、低抵抗部７
ｂ及び高抵抗部７ｄを形成する〔図３（Ｄ）〕。
【００２４】さらにＣＶＤ法によりシリコン酸化膜とＢ
ＰＳＧ膜の２層層間絶縁膜１１を１００〜１０００ｎｍ
の厚さに堆積し接続孔４ｂを開孔した後、アルミニウム
電極２ｂを１００〜２０００ｎｍの厚さで形成し、フォ
トリソグラフィーとドライエッチングによりパターニン
グする〔図３（Ｅ）〕。
ＰＳＧ膜の２層層間絶縁膜１１を１００〜１０００ｎｍ
の厚さに堆積し接続孔４ｂを開孔した後、アルミニウム
電極２ｂを１００〜２０００ｎｍの厚さで形成し、フォ
トリソグラフィーとドライエッチングによりパターニン
グする〔図３（Ｅ）〕。
【００２５】従来のα線対策ではゲート電極構成の下層
導電層と上層導電層の交叉領域がＭＯＳ容量素子となっ
ていたが、本実施例ではゲート電極（ゲート電極を構成
する第１層目の導電層）の全面上に上部容量素子を形成
しているため従来例より容量素子面積を２０〜４０％程
度増やすことができる。また従来例では上層の導電層を
パターニングのためのドライエッチングで層間容量膜が
薄いため、オーバーエッチ時にエッチングされてしまい
下層のゲート電極や拡散層がエッチングされてしまうと
いう問題があったが、本実施例ではゲート電極パターニ
ングのドライエッチング時に容量素子上部電極と容量誘
電体膜を同時にエッチングすることにより容量素子を形
成しているのでそのような問題はない。また従来プロセ
スに比べ大幅な製造工程の増加もない。
導電層と上層導電層の交叉領域がＭＯＳ容量素子となっ
ていたが、本実施例ではゲート電極（ゲート電極を構成
する第１層目の導電層）の全面上に上部容量素子を形成
しているため従来例より容量素子面積を２０〜４０％程
度増やすことができる。また従来例では上層の導電層を
パターニングのためのドライエッチングで層間容量膜が
薄いため、オーバーエッチ時にエッチングされてしまい
下層のゲート電極や拡散層がエッチングされてしまうと
いう問題があったが、本実施例ではゲート電極パターニ
ングのドライエッチング時に容量素子上部電極と容量誘
電体膜を同時にエッチングすることにより容量素子を形
成しているのでそのような問題はない。また従来プロセ
スに比べ大幅な製造工程の増加もない。
【００２６】図４は本発明の他の実施例を示す断面図で
ある。尚、図４において図１と同一もしくは類似の個所
は同じ符号で示しているから重複する説明は省略する。
この実施例では容量誘電体膜としてシリコン酸化膜２３
とシリコン窒化膜２４を用いている。シリコン窒化膜の
誘電率はシリコン酸化膜の約２倍であるため、シリコン
酸化膜のみの容量膜に比べさらに容量を大きくすること
ができる。これによりさらにソフトエラー耐性が向上す
る。
ある。尚、図４において図１と同一もしくは類似の個所
は同じ符号で示しているから重複する説明は省略する。
この実施例では容量誘電体膜としてシリコン酸化膜２３
とシリコン窒化膜２４を用いている。シリコン窒化膜の
誘電率はシリコン酸化膜の約２倍であるため、シリコン
酸化膜のみの容量膜に比べさらに容量を大きくすること
ができる。これによりさらにソフトエラー耐性が向上す
る。
【００２７】また、上記実施例では負荷素子として高抵
抗ポリシリを用いたが、ＴＦＴを用いても同様の効果を
得ることができる。またトランジスタはｎ形シリコン基
板内に形成されたｐ形ウェル内のｎチャネルＭＯＳトラ
ンジスタを用いて説明したがｐ形シリコン基板に形成さ
れるｎチャネルＭＯＳトランジスタを用いても同様の効
果を得ることができる。
抗ポリシリを用いたが、ＴＦＴを用いても同様の効果を
得ることができる。またトランジスタはｎ形シリコン基
板内に形成されたｐ形ウェル内のｎチャネルＭＯＳトラ
ンジスタを用いて説明したがｐ形シリコン基板に形成さ
れるｎチャネルＭＯＳトランジスタを用いても同様の効
果を得ることができる。
【００２８】
【発明の効果】以上説明したように本発明はゲート電極
を下部電極とし容量誘電体膜をはさんで上部電極を形成
しゲートエッチング時に上部電極及び容量誘電体膜を同
時にエッチングすることにより容量素子を形成している
のでプロセス上製作が簡単で、ソフトエラー耐性の高い
スタティック形ＭＯＳメモリーを実現できる。
を下部電極とし容量誘電体膜をはさんで上部電極を形成
しゲートエッチング時に上部電極及び容量誘電体膜を同
時にエッチングすることにより容量素子を形成している
のでプロセス上製作が簡単で、ソフトエラー耐性の高い
スタティック形ＭＯＳメモリーを実現できる。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の一実施例を示す平面図である。
【図３】本発明の一実施例の製造方法を工程順に示す断
面図である。
面図である。
【図４】本発明の他の実施例を示す断面図である。
【図５】本発明が対象とするスタティックメモリの等価
回路図である。
回路図である。
１ ワード線 １ａ，１ｂ，１ｃ ゲート電極 ２ａ，２ｂ アルミニウム電極（データ線） ３ａ〜３ｆ ドレインまたはソース拡散層 ４ａ，４ｂ，５ａ，５ｂ，５ｃ，６ａ，６ｂ，１４ａ，
１４ｂ，１９ａ，１９ｂ 接続孔 ７ａ，７ｂ 導電膜の低抵抗部 ７ｃ，７ｄ 導電膜の高抵抗部 ８，１０，１３，２３ シリコン酸化膜 ９ ゲート酸化膜 １１ 層間絶縁膜 １２ 導電層 １５ ｎ形シリコン基板 １６ ｐウェル １７ 容量上部電極 ２０ 容量誘電体膜 ２２ サイドウォール ２３ シリコン酸化膜 ２４ シリコン窒化膜
１４ｂ，１９ａ，１９ｂ 接続孔 ７ａ，７ｂ 導電膜の低抵抗部 ７ｃ，７ｄ 導電膜の高抵抗部 ８，１０，１３，２３ シリコン酸化膜 ９ ゲート酸化膜 １１ 層間絶縁膜 １２ 導電層 １５ ｎ形シリコン基板 １６ ｐウェル １７ 容量上部電極 ２０ 容量誘電体膜 ２２ サイドウォール ２３ シリコン酸化膜 ２４ シリコン窒化膜
Claims (3)
- 【請求項１】 一対の駆動ＭＯＳトランジスタと、前記
一対の駆動ＭＯＳトランジスタのそれぞれのドレインに
接続された一対の転送ＭＯＳトランジスタおよび一対の
負荷素子とを有し、かつ前記駆動ＭＯＳトランジスタの
それぞれのゲート電極を下部電極とする一対の容量素子
を有したスタティック型メモリセルを具備せる半導体記
憶装置において、前記容量素子の下部電極となりかつそ
の一部が前記ゲート電極を構成する下層導電層とその上
に容量誘電体膜を介して設けられ前記容量素子の上部電
極となる上層導電層とを有し、前記下層導電層と前記上
層導電層とは同じ平面形状に形成されていることを特徴
とする半導体記憶装置。 - 【請求項２】 前記容量素子の上部電極となる前記上層
導電層は前記駆動ＭＯＳトランジスタのソースを接地電
位に固定する導電膜に接続されていることを特徴とする
請求項１記載に半導体記憶装置。 - 【請求項３】 前記上層および下層導電層のそれぞれは
多結晶シリコンを有して構成されていることを特徴とす
る請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014378A JPH0773115B2 (ja) | 1993-02-01 | 1993-02-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014378A JPH0773115B2 (ja) | 1993-02-01 | 1993-02-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232372A true JPH06232372A (ja) | 1994-08-19 |
| JPH0773115B2 JPH0773115B2 (ja) | 1995-08-02 |
Family
ID=11859389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014378A Expired - Lifetime JPH0773115B2 (ja) | 1993-02-01 | 1993-02-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773115B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19542240A1 (de) * | 1994-11-11 | 1996-05-15 | Nec Corp | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| US6333542B2 (en) | 1998-05-01 | 2001-12-25 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6440790B1 (en) | 1997-02-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having an insulating film positioned between two similarly shaped conductive films |
-
1993
- 1993-02-01 JP JP5014378A patent/JPH0773115B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19542240A1 (de) * | 1994-11-11 | 1996-05-15 | Nec Corp | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| DE19542240C2 (de) * | 1994-11-11 | 2002-04-25 | Nec Corp | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| US6440790B1 (en) | 1997-02-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having an insulating film positioned between two similarly shaped conductive films |
| US6333542B2 (en) | 1998-05-01 | 2001-12-25 | Nec Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773115B2 (ja) | 1995-08-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960206 |