JP2621824B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）の製造方法に関する。
関し、特にＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）の製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭでは、近年集積度を上げながら
も、デバイスのスタンバイ電流を１μＡ以下に抑えるこ
とが望まれている。このためには、メモリセルの１セル
あたりのリーク電流を低減していく必要がある。そこ
で、メモリセルの負荷素子としてこれまでよく用いられ
ていた高抵抗ポリシリコンに代わってＴＦＴ（薄膜トラ
ンジスタ）を用いたメモリセルが使用されるようになっ
ている。
も、デバイスのスタンバイ電流を１μＡ以下に抑えるこ
とが望まれている。このためには、メモリセルの１セル
あたりのリーク電流を低減していく必要がある。そこ
で、メモリセルの負荷素子としてこれまでよく用いられ
ていた高抵抗ポリシリコンに代わってＴＦＴ（薄膜トラ
ンジスタ）を用いたメモリセルが使用されるようになっ
ている。
【０００３】これは、能動素子を負荷素子として用いる
ことで、高いオフ（非導通）抵抗によりリーク電流の低
減を図りつつも、大きなオン（導通）電流を確保できる
ためである。
ことで、高いオフ（非導通）抵抗によりリーク電流の低
減を図りつつも、大きなオン（導通）電流を確保できる
ためである。
【０００４】図５に、ＴＦＴを用いたスタティック型メ
モリセルの等価回路図を示す。このようなスタティック
型メモリセルでは、一般的な半導体製造プロセス技術を
用いて基板上に形成されるＮチャネル型のＭＯＳＦＥＴ
である駆動トランジスタＱ１とその上部にポリシリコン
層を活性層としたＰチャネル型の負荷薄膜トランジスタ
Ｑ２とでＣＭＯＳインバータが構成され、さらに同様に
形成される駆動トランジスタＱ３と負荷薄膜トランジス
タＱ４とで構成されるもう１つのＣＭＯＳインバータと
でフリップフロップ回路が形成され、このフリップフロ
ップ回路に記憶情報が蓄積されるようになる。そして、
ノードＮ１およびＮ２は、このフリップフロップ回路へ
の記憶情報の書き込み及び読み出し用のワード線ＷＬに
より選択される情報の転送トランジスタＱ５およびＱ６
を介してビット線ＢＬおよびＢＬ’に接続される。ここ
で、これらの転送トランジスタはＮチャネル型のＭＯＳ
ＦＥＴで構成される。
モリセルの等価回路図を示す。このようなスタティック
型メモリセルでは、一般的な半導体製造プロセス技術を
用いて基板上に形成されるＮチャネル型のＭＯＳＦＥＴ
である駆動トランジスタＱ１とその上部にポリシリコン
層を活性層としたＰチャネル型の負荷薄膜トランジスタ
Ｑ２とでＣＭＯＳインバータが構成され、さらに同様に
形成される駆動トランジスタＱ３と負荷薄膜トランジス
タＱ４とで構成されるもう１つのＣＭＯＳインバータと
でフリップフロップ回路が形成され、このフリップフロ
ップ回路に記憶情報が蓄積されるようになる。そして、
ノードＮ１およびＮ２は、このフリップフロップ回路へ
の記憶情報の書き込み及び読み出し用のワード線ＷＬに
より選択される情報の転送トランジスタＱ５およびＱ６
を介してビット線ＢＬおよびＢＬ’に接続される。ここ
で、これらの転送トランジスタはＮチャネル型のＭＯＳ
ＦＥＴで構成される。
【０００５】このようなメモリセルにおいて、負荷薄膜
トランジスタＱ２、Ｑ４のソース側は電源電圧Ｖｃｃに
接続され、駆動トランジスタＱ１、Ｑ３のソース側は接
地電位（ＧＮＤ）Ｖｓｓに接続されている。
トランジスタＱ２、Ｑ４のソース側は電源電圧Ｖｃｃに
接続され、駆動トランジスタＱ１、Ｑ３のソース側は接
地電位（ＧＮＤ）Ｖｓｓに接続されている。
【０００６】以下に、図６および図７を用いてこのよう
なメモリセルの従来構造について説明する。図６は前述
の従来のメモリセルの平面図である。ここで、図６
（ａ）は駆動トランジスタおよび転送トランジスタの形
成工程（以下、下地工程と呼称する）後の平面図であ
り、図６（ｂ）はＴＦＴによる負荷薄膜トランジスタお
よびビット線形成後の平面図である。また、図７はこの
メモリセルの断面構造を説明するための製造工程順の断
面図である。ここで、この断面図は図６に記すＡ’−
Ｂ’で切断したところを示している。
なメモリセルの従来構造について説明する。図６は前述
の従来のメモリセルの平面図である。ここで、図６
（ａ）は駆動トランジスタおよび転送トランジスタの形
成工程（以下、下地工程と呼称する）後の平面図であ
り、図６（ｂ）はＴＦＴによる負荷薄膜トランジスタお
よびビット線形成後の平面図である。また、図７はこの
メモリセルの断面構造を説明するための製造工程順の断
面図である。ここで、この断面図は図６に記すＡ’−
Ｂ’で切断したところを示している。
【０００７】図６（ａ）に示すように、シリコン基板の
表面に素子分離絶縁膜１０１に囲われたシリコン活性領
域１０２，１０２ａが形成される。そして、駆動トラン
ジスタのゲート電極１０３および１０３ａがそれぞれダ
イレクトコンタクト１０４，１０４ａを介してシリコン
活性領域１０２ａおよび１０２に接続するように設けら
れる。さらに、転送トランジスタのゲートとなるワード
線１０５，１０５ａが形成される。
表面に素子分離絶縁膜１０１に囲われたシリコン活性領
域１０２，１０２ａが形成される。そして、駆動トラン
ジスタのゲート電極１０３および１０３ａがそれぞれダ
イレクトコンタクト１０４，１０４ａを介してシリコン
活性領域１０２ａおよび１０２に接続するように設けら
れる。さらに、転送トランジスタのゲートとなるワード
線１０５，１０５ａが形成される。
【０００８】そして、前述の駆動トランジスタおよび転
送トランジスタのソース・ドレイン領域は、先述のシリ
コン活性領域のうちゲート用の電極の形成されていない
領域にヒ素等の不純物をイオン注入して設けられる。こ
のようにした後、全体を被覆する層間絶縁膜が形成さ
れ、この層間絶縁膜に接地用コンタクト１０６，１０６
ａが形成される。そして、このコンタクト孔を通して駆
動トランジスタのソース領域と接地用配線１０７が電気
的に接続される。
送トランジスタのソース・ドレイン領域は、先述のシリ
コン活性領域のうちゲート用の電極の形成されていない
領域にヒ素等の不純物をイオン注入して設けられる。こ
のようにした後、全体を被覆する層間絶縁膜が形成さ
れ、この層間絶縁膜に接地用コンタクト１０６，１０６
ａが形成される。そして、このコンタクト孔を通して駆
動トランジスタのソース領域と接地用配線１０７が電気
的に接続される。
【０００９】図６（ｂ）に示すように層間絶縁膜にノー
ド部第１コンタクト１０８，１０８ａが形成され、前述
のゲート電極１０３とＴＦＴ用ゲート電極１０９ａ、前
述のゲート電極１０３ａとＴＦＴ用ゲート電極１０９が
それぞれ電気的に接続される。ここで、前述の駆動トラ
ンジスタのゲート電極とＴＦＴ用ゲート電極はリンある
いはヒ素不純物を含有しＮ+ 領域となる。さらに、ＴＦ
Ｔ用ゲート電極１０９，１０９ａを覆うＴＦＴ用ゲート
絶縁膜の層にノード部第２コンタクト１１０，１１０ａ
が形成され、前述のＴＦＴ用ゲート電極１０９とＴＦＴ
用ドレイン領域１１１ａ、ＴＦＴ用ゲート電極１０９ａ
とＴＦＴ用ドレイン領域１１１がそれぞれ電気的に接続
される。ここで、このＴＦＴ用ドレイン領域１１１，１
１１ａはボロン不純物を含有するＰ+ 領域となる。
ド部第１コンタクト１０８，１０８ａが形成され、前述
のゲート電極１０３とＴＦＴ用ゲート電極１０９ａ、前
述のゲート電極１０３ａとＴＦＴ用ゲート電極１０９が
それぞれ電気的に接続される。ここで、前述の駆動トラ
ンジスタのゲート電極とＴＦＴ用ゲート電極はリンある
いはヒ素不純物を含有しＮ+ 領域となる。さらに、ＴＦ
Ｔ用ゲート電極１０９，１０９ａを覆うＴＦＴ用ゲート
絶縁膜の層にノード部第２コンタクト１１０，１１０ａ
が形成され、前述のＴＦＴ用ゲート電極１０９とＴＦＴ
用ドレイン領域１１１ａ、ＴＦＴ用ゲート電極１０９ａ
とＴＦＴ用ドレイン領域１１１がそれぞれ電気的に接続
される。ここで、このＴＦＴ用ドレイン領域１１１，１
１１ａはボロン不純物を含有するＰ+ 領域となる。
【００１０】さらに、ＴＦＴ用ソース領域１１２，１１
２ａ、ＴＦＴ用チャネル領域１１３，１１３ａが形成さ
れ、ＴＦＴ用ドレイン領域１１１，１１１ａおよびＴＦ
Ｔ用ゲート電極１０９，１０９ａで構成される先述した
２つの負荷薄膜トランジスタが形成される。通常、前述
のＴＦＴ用チャネル領域とＴＦＴ用ドレイン領域との間
にはドレインオフセット領域が形成される。そして、ビ
ット線用コンタクト１１４，１１４ａが設けられ、ビッ
ト線１１５，１１５ａが形成される。ここで、ＴＦＴ用
ソース領域１１２，１１２ａは配線としてメモリセル部
に配設され電源に接続される。
２ａ、ＴＦＴ用チャネル領域１１３，１１３ａが形成さ
れ、ＴＦＴ用ドレイン領域１１１，１１１ａおよびＴＦ
Ｔ用ゲート電極１０９，１０９ａで構成される先述した
２つの負荷薄膜トランジスタが形成される。通常、前述
のＴＦＴ用チャネル領域とＴＦＴ用ドレイン領域との間
にはドレインオフセット領域が形成される。そして、ビ
ット線用コンタクト１１４，１１４ａが設けられ、ビッ
ト線１１５，１１５ａが形成される。ここで、ＴＦＴ用
ソース領域１１２，１１２ａは配線としてメモリセル部
に配設され電源に接続される。
【００１１】次に、このような従来のメモリセルの製造
方法について図７に基づいて説明する。図７（ａ）に示
すように、導電型がＰ型あるいはＰウェルの形成された
シリコン基板２０１の表面に素子分離絶縁膜２０２とｎ
+ 拡散層２０３，２０３ａが形成される。そして、駆動
トランジスタ用あるいは転送トランジスタ用のゲート絶
縁膜２０４とゲート電極２０５，２０５ａが形成され
る。ここで、これらのゲート絶縁膜２０４は膜厚が１０
〜２０ｎｍのシリコン酸化膜で形成され、ゲート電極２
０５，２０５ａは膜厚が２００ｎｍ程度のリン不純物を
含有するタングステン・ポリサイドで形成される。そし
て、ゲート電極２０５はダイレクトコンタクトを介して
ｎ+ 拡散層２０３に接続される。また、ゲート電極２０
５ａはワード線としてメモリセル部に配設されるように
なる。
方法について図７に基づいて説明する。図７（ａ）に示
すように、導電型がＰ型あるいはＰウェルの形成された
シリコン基板２０１の表面に素子分離絶縁膜２０２とｎ
+ 拡散層２０３，２０３ａが形成される。そして、駆動
トランジスタ用あるいは転送トランジスタ用のゲート絶
縁膜２０４とゲート電極２０５，２０５ａが形成され
る。ここで、これらのゲート絶縁膜２０４は膜厚が１０
〜２０ｎｍのシリコン酸化膜で形成され、ゲート電極２
０５，２０５ａは膜厚が２００ｎｍ程度のリン不純物を
含有するタングステン・ポリサイドで形成される。そし
て、ゲート電極２０５はダイレクトコンタクトを介して
ｎ+ 拡散層２０３に接続される。また、ゲート電極２０
５ａはワード線としてメモリセル部に配設されるように
なる。
【００１２】このようにした後、ＣＶＤ（化学気相成
長）法によりシリコン酸化膜が堆積され、図７（ｂ）に
示すように第１層間絶縁膜２０６が形成される。そし
て、接地用コンタクト（図示されず）が形成され、これ
らを被覆する厚さ２００ｎｍ〜３００ｎｍのタングステ
ン・シリサイドのパターニングされた接地用配線２０７
が形成される。
長）法によりシリコン酸化膜が堆積され、図７（ｂ）に
示すように第１層間絶縁膜２０６が形成される。そし
て、接地用コンタクト（図示されず）が形成され、これ
らを被覆する厚さ２００ｎｍ〜３００ｎｍのタングステ
ン・シリサイドのパターニングされた接地用配線２０７
が形成される。
【００１３】この接地用配線２０７の形成の後に、ＣＶ
Ｄ法により第２層間絶縁膜２０８が堆積される。そし
て、第１層間絶縁膜２０６および第２層間絶縁膜２０８
にノード部第１コンタクト２０９が設けられる。次に、
ＴＦＴ用ゲート電極２１０，２１０ａが形成される。こ
のＴＦＴ用ゲート電極の膜厚としては５０ｎｍ程度で十
分であり、体積濃度で５×１０19原子／ｃｍ3 程度のリ
ン不純物がドーピングされる。ここで、ＴＦＴ用ゲート
電極２１０ａは他方のＴＦＴ用ゲート電極の一部であ
り、図６（ｂ）に示すＴＦＴ用ゲート電極１０９ａに相
当する。
Ｄ法により第２層間絶縁膜２０８が堆積される。そし
て、第１層間絶縁膜２０６および第２層間絶縁膜２０８
にノード部第１コンタクト２０９が設けられる。次に、
ＴＦＴ用ゲート電極２１０，２１０ａが形成される。こ
のＴＦＴ用ゲート電極の膜厚としては５０ｎｍ程度で十
分であり、体積濃度で５×１０19原子／ｃｍ3 程度のリ
ン不純物がドーピングされる。ここで、ＴＦＴ用ゲート
電極２１０ａは他方のＴＦＴ用ゲート電極の一部であ
り、図６（ｂ）に示すＴＦＴ用ゲート電極１０９ａに相
当する。
【００１４】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜２１１が形成される。ここ
で、このシリコン酸化膜の膜厚は２０〜３０ｎｍであ
る。そして、このＴＦＴ用ゲート絶縁膜２１１にノード
部第２コンタクト２１２が設けられる。
堆積でＴＦＴ用ゲート絶縁膜２１１が形成される。ここ
で、このシリコン酸化膜の膜厚は２０〜３０ｎｍであ
る。そして、このＴＦＴ用ゲート絶縁膜２１１にノード
部第２コンタクト２１２が設けられる。
【００１５】以上のようにした後、ＴＦＴ用のＮ型ポリ
シリコン膜が形成され、このポリシリコン膜上に図７
（ｂ）に示す第１レジストマスク２１３が所定のパター
ンに形成される。そして、この第１レジストマスク２１
３をイオン注入のマスクにしてボロン等のＰ型不純物が
Ｎ型ポリシリコン膜に選択的に導入される。ここで、こ
のイオン注入のドーズ量は１０11〜１０13イオン／ｃｍ
2 に設定される。次に、図７（ｃ）に示すように第２レ
ジストマスク２１４が形成され、再度これをマスクにし
てＰ型不純物のイオン注入が行われる。この場合のイオ
ン注入のドーズ量は１０15イオン／ｃｍ2 程度に設定さ
れる。
シリコン膜が形成され、このポリシリコン膜上に図７
（ｂ）に示す第１レジストマスク２１３が所定のパター
ンに形成される。そして、この第１レジストマスク２１
３をイオン注入のマスクにしてボロン等のＰ型不純物が
Ｎ型ポリシリコン膜に選択的に導入される。ここで、こ
のイオン注入のドーズ量は１０11〜１０13イオン／ｃｍ
2 に設定される。次に、図７（ｃ）に示すように第２レ
ジストマスク２１４が形成され、再度これをマスクにし
てＰ型不純物のイオン注入が行われる。この場合のイオ
ン注入のドーズ量は１０15イオン／ｃｍ2 程度に設定さ
れる。
【００１６】このようにして、ＴＦＴ用ドレイン領域２
１５、ＴＦＴ用ドレインオフセット領域２１６、ＴＦＴ
用ソース領域２１７，２１７ａ、ＴＦＴ用チャネル領域
２１８が形成される。ここで、ＴＦＴ用ドレイン領域２
１５とＴＦＴ用ソース領域２１７，２１７ａには濃度が
１×１０20原子／ｃｍ3 程度のボロン等のＰ型不純物が
導入される。
１５、ＴＦＴ用ドレインオフセット領域２１６、ＴＦＴ
用ソース領域２１７，２１７ａ、ＴＦＴ用チャネル領域
２１８が形成される。ここで、ＴＦＴ用ドレイン領域２
１５とＴＦＴ用ソース領域２１７，２１７ａには濃度が
１×１０20原子／ｃｍ3 程度のボロン等のＰ型不純物が
導入される。
【００１７】次に、図７（ｄ）に示すように膜厚の厚い
シリコン酸化膜により第３層間絶縁膜２１９が形成さ
れ、さらにビット線用コンタクト２２０が設けられ、こ
のコンタクト孔を介してシリコン基板２０１上のｎ+ 拡
散層２０３ａに接続するビット線２２１が形成される。
シリコン酸化膜により第３層間絶縁膜２１９が形成さ
れ、さらにビット線用コンタクト２２０が設けられ、こ
のコンタクト孔を介してシリコン基板２０１上のｎ+ 拡
散層２０３ａに接続するビット線２２１が形成される。
【００１８】
【発明が解決しようとする課題】このような従来のＴＦ
Ｔを負荷素子とするＳＲＡＭでは、図７で説明したよう
にＴＦＴ用ドレインオフセット領域は、第１レジストマ
スクと第２レジストマスクを用いたイオン注入工程を経
て形成されるようになる。そして、ＴＦＴのトランジス
タ特性を向上させるためにＴＦＴのドレイン領域にドレ
インオフセット領域を形成する場合には、前述した第２
レエジストマスクを形成する工程が特別に必要とされる
ようになる。そして、ＳＲＡＭの製造工程数が増加す
る。
Ｔを負荷素子とするＳＲＡＭでは、図７で説明したよう
にＴＦＴ用ドレインオフセット領域は、第１レジストマ
スクと第２レジストマスクを用いたイオン注入工程を経
て形成されるようになる。そして、ＴＦＴのトランジス
タ特性を向上させるためにＴＦＴのドレイン領域にドレ
インオフセット領域を形成する場合には、前述した第２
レエジストマスクを形成する工程が特別に必要とされる
ようになる。そして、ＳＲＡＭの製造工程数が増加す
る。
【００１９】また、このようなＳＲＡＭの構造では、接
地用配線は、駆動トランジスタおよび転送トランジスタ
の形成される層とＴＦＴの形成される層との間の中間層
に形成されている。そして、この接地用配線は、素子分
離絶縁膜あるいはゲート電極等の下地段差の大きくなる
層の上部に形成されるようになる。このために、この接
地用配線のフォトリソグラフィ工程およびドライエッチ
ング工程でのパターニングが難しくなるという問題が生
じていた。
地用配線は、駆動トランジスタおよび転送トランジスタ
の形成される層とＴＦＴの形成される層との間の中間層
に形成されている。そして、この接地用配線は、素子分
離絶縁膜あるいはゲート電極等の下地段差の大きくなる
層の上部に形成されるようになる。このために、この接
地用配線のフォトリソグラフィ工程およびドライエッチ
ング工程でのパターニングが難しくなるという問題が生
じていた。
【００２０】本発明の目的は、ＴＦＴを負荷素子とする
ＳＲＡＭの製造工程の削減を図ると共にその製法の安定
性を向上させることにある。さらには、ＴＦＴの動作お
よびトランジスタ特性を向上させることにある。
ＳＲＡＭの製造工程の削減を図ると共にその製法の安定
性を向上させることにある。さらには、ＴＦＴの動作お
よびトランジスタ特性を向上させることにある。
【００２１】
【課題を解決するための手段】このために本発明では、
半導体基板の表面に形成された１対の情報転送用ＭＯＳ
ＦＥＴと、フリップフロップ回路を構成する１対の駆動
用ＭＯＳＦＥＴおよび１対の負荷用薄膜トランジスタと
で構成されるスタティック型メモリセルの製造方法にお
いて、前記ＭＯＳＦＥＴを半導体基板の表面に形成した
後に前記ＭＯＳＦＥＴのソース・ドレイン領域およびゲ
ート電極を被覆する第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜上にパターニングした第１の
シリコン薄膜を形成し前記第１のシリコン薄膜を被覆す
る前記負荷用薄膜トランジスタのゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にパターニングした第２
のシリコン薄膜と前記第２のシリコン薄膜を被覆する第
２の層間絶縁膜とを形成する工程と、前記駆動用ＭＯＳ
ＦＥＴのソース領域と電気接続し且つ前記第２の層間絶
縁膜を介して前記第２のシリコン薄膜を被覆するパター
ニングした導電体薄膜を形成する工程と、前記導電体薄
膜をイオン注入用マスクとして前記第１のシリコン薄膜
あるいは第２のシリコン薄膜に不純物イオンを導入し前
記負荷用薄膜トランジスタのソース・ドレイン領域を形
成する工程とを含む。
半導体基板の表面に形成された１対の情報転送用ＭＯＳ
ＦＥＴと、フリップフロップ回路を構成する１対の駆動
用ＭＯＳＦＥＴおよび１対の負荷用薄膜トランジスタと
で構成されるスタティック型メモリセルの製造方法にお
いて、前記ＭＯＳＦＥＴを半導体基板の表面に形成した
後に前記ＭＯＳＦＥＴのソース・ドレイン領域およびゲ
ート電極を被覆する第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜上にパターニングした第１の
シリコン薄膜を形成し前記第１のシリコン薄膜を被覆す
る前記負荷用薄膜トランジスタのゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にパターニングした第２
のシリコン薄膜と前記第２のシリコン薄膜を被覆する第
２の層間絶縁膜とを形成する工程と、前記駆動用ＭＯＳ
ＦＥＴのソース領域と電気接続し且つ前記第２の層間絶
縁膜を介して前記第２のシリコン薄膜を被覆するパター
ニングした導電体薄膜を形成する工程と、前記導電体薄
膜をイオン注入用マスクとして前記第１のシリコン薄膜
あるいは第２のシリコン薄膜に不純物イオンを導入し前
記負荷用薄膜トランジスタのソース・ドレイン領域を形
成する工程とを含む。
【００２２】そして、この半導体装置の製造方法では、
前記第１のシリコン薄膜に前記負荷用薄膜トランジスタ
のゲート電極を形成し、前記第２のシリコン薄膜に負荷
用薄膜トランジスタのソース・ドレイン領域を形成す
る。
前記第１のシリコン薄膜に前記負荷用薄膜トランジスタ
のゲート電極を形成し、前記第２のシリコン薄膜に負荷
用薄膜トランジスタのソース・ドレイン領域を形成す
る。
【００２３】あるいは、この半導体装置の製造方法で
は、前記第２のシリコン薄膜に前記負荷用薄膜トランジ
スタのゲート電極を形成し、前記第１のシリコン薄膜に
負荷用薄膜トランジスタのソース・ドレイン領域を形成
する。
は、前記第２のシリコン薄膜に前記負荷用薄膜トランジ
スタのゲート電極を形成し、前記第１のシリコン薄膜に
負荷用薄膜トランジスタのソース・ドレイン領域を形成
する。
【００２４】
【実施例】次に、本発明を図面に基づいて説明する。図
１は本発明の第１の実施例を説明するメモリセルの平面
図であり、図２乃至図３はその製造の工程順の断面図で
ある。ここで、図１（ａ）は従来の技術のところで説明
した下地工程後の平面図であり、図１（ｂ）はＴＦＴの
負荷薄膜トランジスタおよびビット線形成後の平面図で
ある。
１は本発明の第１の実施例を説明するメモリセルの平面
図であり、図２乃至図３はその製造の工程順の断面図で
ある。ここで、図１（ａ）は従来の技術のところで説明
した下地工程後の平面図であり、図１（ｂ）はＴＦＴの
負荷薄膜トランジスタおよびビット線形成後の平面図で
ある。
【００２５】図１（ａ）に示すように下地工程は先述し
た従来の技術と同様になっている。すなわち、はじめに
シリコン基板の表面の素子分離絶縁膜１に囲われたシリ
コン活性領域２，２ａが形成される。そして、駆動トラ
ンジスタのゲート電極３および３ａがそれぞれダイレク
トコンタクト４，４ａを介してシリコン活性領域２ａお
よび２に接続するように設けられる。さらに、転送トラ
ンジスタのゲートとなるワード線５，５ａが形成され
る。そして、前述の駆動トランジスタおよび転送トラン
ジスタのソース・ドレイン領域は、先述のシリコン活性
領域のうちゲート用の電極の形成されていない領域にヒ
素等の不純物をイオン注入して設けられる。このように
した後、全体を被覆するようにして層間絶縁膜が形成さ
れる。
た従来の技術と同様になっている。すなわち、はじめに
シリコン基板の表面の素子分離絶縁膜１に囲われたシリ
コン活性領域２，２ａが形成される。そして、駆動トラ
ンジスタのゲート電極３および３ａがそれぞれダイレク
トコンタクト４，４ａを介してシリコン活性領域２ａお
よび２に接続するように設けられる。さらに、転送トラ
ンジスタのゲートとなるワード線５，５ａが形成され
る。そして、前述の駆動トランジスタおよび転送トラン
ジスタのソース・ドレイン領域は、先述のシリコン活性
領域のうちゲート用の電極の形成されていない領域にヒ
素等の不純物をイオン注入して設けられる。このように
した後、全体を被覆するようにして層間絶縁膜が形成さ
れる。
【００２６】次に、図１（ｂ）に示すように層間絶縁膜
にノード部第１コンタクト６，６ａが形成され、前述の
ゲート電極３とＴＦＴ用ゲート電極７ａ、前述のゲート
電極３ａとＴＦＴ用ゲート電極７がそれぞれ電気的に接
続される。さらに、ＴＦＴ用ゲート電極７，７ａを覆う
ＴＦＴ用ゲート絶縁膜の層にノード部第２コンタクト
８，８ａが形成され、前述のＴＦＴ用ゲート電極７ａと
ＴＦＴ用ドレイン領域９、ＴＦＴ用ゲート電極７とＴＦ
Ｔ用ドレイン領域９ａがそれぞれ電気的に接続される。
そして、ＴＦＴ用ドレインオフセット領域１０，１０
ａ、ＴＦＴ用ソース領域１１，１１ａ、ＴＦＴ用チャネ
ル領域１２，１２ａが形成される。このようにして、先
述した２個の負荷薄膜トランジスタが形成される。
にノード部第１コンタクト６，６ａが形成され、前述の
ゲート電極３とＴＦＴ用ゲート電極７ａ、前述のゲート
電極３ａとＴＦＴ用ゲート電極７がそれぞれ電気的に接
続される。さらに、ＴＦＴ用ゲート電極７，７ａを覆う
ＴＦＴ用ゲート絶縁膜の層にノード部第２コンタクト
８，８ａが形成され、前述のＴＦＴ用ゲート電極７ａと
ＴＦＴ用ドレイン領域９、ＴＦＴ用ゲート電極７とＴＦ
Ｔ用ドレイン領域９ａがそれぞれ電気的に接続される。
そして、ＴＦＴ用ドレインオフセット領域１０，１０
ａ、ＴＦＴ用ソース領域１１，１１ａ、ＴＦＴ用チャネ
ル領域１２，１２ａが形成される。このようにして、先
述した２個の負荷薄膜トランジスタが形成される。
【００２７】次に、再び層間絶縁膜が堆積されこの絶縁
膜に接地用コンタクト１３，１３ａが形成され、接地用
配線１４が形成される。ここで、この接地用配線１４は
接地用コンタクト１３，１３ａを通してシリコン活性領
域２，２ａに接続されＧＮＤ電位に固定される。このよ
うに本発明では、接地用配線が負荷薄膜トランジスタの
上層部に形成される。従来の技術では、先述したように
この接地用配線は負荷トランジスタの形成される層より
も下層部に形成されている。
膜に接地用コンタクト１３，１３ａが形成され、接地用
配線１４が形成される。ここで、この接地用配線１４は
接地用コンタクト１３，１３ａを通してシリコン活性領
域２，２ａに接続されＧＮＤ電位に固定される。このよ
うに本発明では、接地用配線が負荷薄膜トランジスタの
上層部に形成される。従来の技術では、先述したように
この接地用配線は負荷トランジスタの形成される層より
も下層部に形成されている。
【００２８】そして、ビット線用コンタクト１５，１５
ａが設けられ、ビット線１６，１６ａが形成される。
ａが設けられ、ビット線１６，１６ａが形成される。
【００２９】次に、図２と図３を用いて本発明のメモリ
セルの製造方法を説明する。図２は図１に記すＡ−Ｂで
切断したところの断面図である。図２（ａ）に示すよう
に、導電型がＰ型あるいはＰウェルの形成されたシリコ
ン基板２１の表面に素子分離絶縁膜２２が形成される。
そして、ｎ+ 拡散層２３，２３ａが設けられ、駆動トラ
ンジスタ用および転送トランジスタ用のゲート絶縁膜２
４とゲート電極２５，２５ａが形成される。ここで、こ
れらのゲート絶縁膜２４は膜厚が８〜１５ｎｍのシリコ
ン酸化膜で形成され、ゲート電極２５，２５ａは膜厚１
５０ｎｍ程度のタングステン・ポリサイドで形成され
る。このゲート電極２５，２５ａには、リン不純物が濃
度にして５×１０19原子／ｃｍ3 程度に含まれる。そし
て、ゲート電極２５はダイレクトコンタクト孔を通して
ｎ+ 拡散層２３に接続され、ゲート電極２５ａはワード
線としてメモリセル部に配設されるようになる。
セルの製造方法を説明する。図２は図１に記すＡ−Ｂで
切断したところの断面図である。図２（ａ）に示すよう
に、導電型がＰ型あるいはＰウェルの形成されたシリコ
ン基板２１の表面に素子分離絶縁膜２２が形成される。
そして、ｎ+ 拡散層２３，２３ａが設けられ、駆動トラ
ンジスタ用および転送トランジスタ用のゲート絶縁膜２
４とゲート電極２５，２５ａが形成される。ここで、こ
れらのゲート絶縁膜２４は膜厚が８〜１５ｎｍのシリコ
ン酸化膜で形成され、ゲート電極２５，２５ａは膜厚１
５０ｎｍ程度のタングステン・ポリサイドで形成され
る。このゲート電極２５，２５ａには、リン不純物が濃
度にして５×１０19原子／ｃｍ3 程度に含まれる。そし
て、ゲート電極２５はダイレクトコンタクト孔を通して
ｎ+ 拡散層２３に接続され、ゲート電極２５ａはワード
線としてメモリセル部に配設されるようになる。
【００３０】次に、図２（ｂ）に示すように、ＣＶＤ法
によりシリコン酸化膜が堆積され、エッチバック法また
はＣＭＰ（化学的機械研磨）法により表面平坦化が行わ
れて第１層間絶縁膜２６が形成される。ここで、この第
１層間絶縁膜２６の膜厚は４００ｎｍ程度に設定され
る。そして、この第１層間絶縁膜２６にノード部第１コ
ンタクト２７が形成され、ＴＦＴ用ゲート電極２８，２
８ａが形成される。このＴＦＴ用ゲート電極の膜厚とし
ては４０ｎｍ程度のポリシリコン膜であり、体積濃度で
１０20原子／ｃｍ3 程度のリン不純物がドーピングされ
ている。
によりシリコン酸化膜が堆積され、エッチバック法また
はＣＭＰ（化学的機械研磨）法により表面平坦化が行わ
れて第１層間絶縁膜２６が形成される。ここで、この第
１層間絶縁膜２６の膜厚は４００ｎｍ程度に設定され
る。そして、この第１層間絶縁膜２６にノード部第１コ
ンタクト２７が形成され、ＴＦＴ用ゲート電極２８，２
８ａが形成される。このＴＦＴ用ゲート電極の膜厚とし
ては４０ｎｍ程度のポリシリコン膜であり、体積濃度で
１０20原子／ｃｍ3 程度のリン不純物がドーピングされ
ている。
【００３１】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜２９が形成される。ここ
で、このシリコン酸化膜の膜厚は１５〜２０ｎｍであ
る。そして、このＴＦＴ用ゲート絶縁膜２９の所定の領
域にノード部第２コンタクト３０が形成される。
堆積でＴＦＴ用ゲート絶縁膜２９が形成される。ここ
で、このシリコン酸化膜の膜厚は１５〜２０ｎｍであ
る。そして、このＴＦＴ用ゲート絶縁膜２９の所定の領
域にノード部第２コンタクト３０が形成される。
【００３２】以上のようにした後、Ｎ型ポリシリコン膜
３１，３１ａが形成される。このポリシリコン膜の成膜
には、いわゆるアモルファスシリコンの固相成長法が用
いられる。
３１，３１ａが形成される。このポリシリコン膜の成膜
には、いわゆるアモルファスシリコンの固相成長法が用
いられる。
【００３３】ＣＶＤにおいて反応ガスとしてＳｉ2 Ｈ4
を用いて４５０〜５００℃の成膜温度でアモルファスシ
リコン膜を４０ｎｍの厚さに堆積し、その後６００℃の
温度でアニールを行いこのアモルファスシリコン膜を結
晶化させる。この手法で得られる結晶粒径が３μｍ程度
のポリシリコン膜にリン不純物を全面にドーピングしパ
ターニングを行う。ここで、このリン不純物の濃度は１
×１０17原子／ｃｍ3程度に設定される。
を用いて４５０〜５００℃の成膜温度でアモルファスシ
リコン膜を４０ｎｍの厚さに堆積し、その後６００℃の
温度でアニールを行いこのアモルファスシリコン膜を結
晶化させる。この手法で得られる結晶粒径が３μｍ程度
のポリシリコン膜にリン不純物を全面にドーピングしパ
ターニングを行う。ここで、このリン不純物の濃度は１
×１０17原子／ｃｍ3程度に設定される。
【００３４】次に、図２（ｃ）に示すように、このパタ
ーニングされたＮ型ポリシリコン膜３１上に第１レジス
トマスク３２が所定のパターンに形成される。そして、
これをマスクにしてボロン不純物が選択的にイオン注入
される。ここで、イオン注入のドーズ量は１０11〜１０
13イオン／ｃｍ2 に設定される。なお、このボロンイオ
ンの注入エネルギーは１０〜２０ｋｅＶに設定される。
このようにした後、熱処理が加えられ、注入イオンの活
性化が行われる。
ーニングされたＮ型ポリシリコン膜３１上に第１レジス
トマスク３２が所定のパターンに形成される。そして、
これをマスクにしてボロン不純物が選択的にイオン注入
される。ここで、イオン注入のドーズ量は１０11〜１０
13イオン／ｃｍ2 に設定される。なお、このボロンイオ
ンの注入エネルギーは１０〜２０ｋｅＶに設定される。
このようにした後、熱処理が加えられ、注入イオンの活
性化が行われる。
【００３５】次に、図３（ａ）に示すように第２層間絶
縁膜３３が堆積され、熱処理が加えられる。この層間絶
縁膜はＣＶＤ法で形成されるシリコン酸化膜であり、そ
の膜厚は３０ｎｍ程度に設定される。次に、膜厚が２０
０ｎｍ程度のタングステン・シリサイド層が形成され
る。このようにした後、第２レジストマスク３４が所定
のパターンに形成される。そして、この第２レジストマ
スク３４をドライエッチングのマスクにして、タングス
テン・シリサイド層が加工され接地用配線３５が形成さ
れる。さらに、引続いて、この第２レジストマスク３４
をイオン注入のマスクにして、再度ボロン不純物のイオ
ン注入が行われる。ここで、この場合のイオン注入のド
ーズ量は５×１０15イオン／ｃｍ2 に設定される。ま
た、この場合の注入エネルギーは１５０ｋｅＶ程度と高
エネルギーが使用される。
縁膜３３が堆積され、熱処理が加えられる。この層間絶
縁膜はＣＶＤ法で形成されるシリコン酸化膜であり、そ
の膜厚は３０ｎｍ程度に設定される。次に、膜厚が２０
０ｎｍ程度のタングステン・シリサイド層が形成され
る。このようにした後、第２レジストマスク３４が所定
のパターンに形成される。そして、この第２レジストマ
スク３４をドライエッチングのマスクにして、タングス
テン・シリサイド層が加工され接地用配線３５が形成さ
れる。さらに、引続いて、この第２レジストマスク３４
をイオン注入のマスクにして、再度ボロン不純物のイオ
ン注入が行われる。ここで、この場合のイオン注入のド
ーズ量は５×１０15イオン／ｃｍ2 に設定される。ま
た、この場合の注入エネルギーは１５０ｋｅＶ程度と高
エネルギーが使用される。
【００３６】このようにして、ＴＦＴ用ドレイン領域３
６、ＴＦＴ用ドレインオフセット領域３７、ＴＦＴ用ソ
ース領域３８，３８ａおよびＴＦＴ用チャネル領域３９
が形成される。ここで、このＴＦＴ用ドレイン領域３６
とＴＦＴ用ソース領域３８，３８ａには濃度にして５×
１０19原子／ｃｍ3 のボロン不純物がドーピングされる
ようになる。
６、ＴＦＴ用ドレインオフセット領域３７、ＴＦＴ用ソ
ース領域３８，３８ａおよびＴＦＴ用チャネル領域３９
が形成される。ここで、このＴＦＴ用ドレイン領域３６
とＴＦＴ用ソース領域３８，３８ａには濃度にして５×
１０19原子／ｃｍ3 のボロン不純物がドーピングされる
ようになる。
【００３７】次に、ＢＰＳＧ膜（ボロンガラス、リンガ
ラスを含むシリコン酸化膜）等により第３層間絶縁膜４
０が形成され、さらにビット線用コンタクト４１が形成
され、このコンタクト孔を通してｎ+ 拡散層２３ａに接
続するビット線４２が形成される。ここで、このビット
線４２は膜厚が５００ｎｍ程度のアルミ金属で形成され
る。
ラスを含むシリコン酸化膜）等により第３層間絶縁膜４
０が形成され、さらにビット線用コンタクト４１が形成
され、このコンタクト孔を通してｎ+ 拡散層２３ａに接
続するビット線４２が形成される。ここで、このビット
線４２は膜厚が５００ｎｍ程度のアルミ金属で形成され
る。
【００３８】この実施例のように図３で示した第２レジ
ストマスク３４は、接地用配線の形成と、ＴＦＴのドレ
ン領域およびＴＦＴのドレインオフセット領域の形成の
ためのマスクとして用いられる。このために、従来の技
術に比べ１ＰＲ（フォトレジストマスク形成）の工程分
が削減されるようになる。
ストマスク３４は、接地用配線の形成と、ＴＦＴのドレ
ン領域およびＴＦＴのドレインオフセット領域の形成の
ためのマスクとして用いられる。このために、従来の技
術に比べ１ＰＲ（フォトレジストマスク形成）の工程分
が削減されるようになる。
【００３９】また、接地用配線が薄い絶縁膜を介してＴ
ＦＴのチャネル領域あるいはドレインオフセット領域を
被覆するために、ＴＦＴのトランジスタ特性が非常に安
定化するようになる。
ＦＴのチャネル領域あるいはドレインオフセット領域を
被覆するために、ＴＦＴのトランジスタ特性が非常に安
定化するようになる。
【００４０】次に、図４に基づいて本発明の第２の実施
例を説明する。図４は先述した図１のメモリセルをＡ−
Ｂで切断した場合の製造工程順の断面図である。この第
２の実施例の第１の実施例の場合との違いは、ＴＦＴの
ゲート電極の形成にある。そこで、以下の説明ではその
違いについて主に述べることにする。
例を説明する。図４は先述した図１のメモリセルをＡ−
Ｂで切断した場合の製造工程順の断面図である。この第
２の実施例の第１の実施例の場合との違いは、ＴＦＴの
ゲート電極の形成にある。そこで、以下の説明ではその
違いについて主に述べることにする。
【００４１】図４（ａ）に示すように、シリコン基板２
１の表面に図２で説明したのと同様にして、駆動トラン
ジスタ用および転送トランジスタ用のゲート電極２５お
よび２５ａが形成される。ここで、ゲート電極２５，２
５ａは膜厚１５０ｎｍ程度のタングステン・ポリサイド
で形成される。これらのゲート電極には、リン不純物が
濃度にして１×１０20原子／ｃｍ3 程度に含まれる。
１の表面に図２で説明したのと同様にして、駆動トラン
ジスタ用および転送トランジスタ用のゲート電極２５お
よび２５ａが形成される。ここで、ゲート電極２５，２
５ａは膜厚１５０ｎｍ程度のタングステン・ポリサイド
で形成される。これらのゲート電極には、リン不純物が
濃度にして１×１０20原子／ｃｍ3 程度に含まれる。
【００４２】このようにした後、図２で説明したと同一
の工程を経て、第１層間絶縁膜２６が形成される。そし
て、ノード部第１コンタクト２７が設けられる。さら
に、膜厚５０ｎｍ程度のＮ型ポリシリコン膜が堆積され
パターニングされる。次に、このＮ型ポリシリコン膜を
被覆するＴＦＴ用ゲート絶縁膜２９が形成される。この
ようにした後、膜厚が８０ｎｍ程度、体積濃度で１×１
０20原子／ｃｍ3 程度のリン不純物がドーピングされた
ポリシリコン膜が形成される。
の工程を経て、第１層間絶縁膜２６が形成される。そし
て、ノード部第１コンタクト２７が設けられる。さら
に、膜厚５０ｎｍ程度のＮ型ポリシリコン膜が堆積され
パターニングされる。次に、このＮ型ポリシリコン膜を
被覆するＴＦＴ用ゲート絶縁膜２９が形成される。この
ようにした後、膜厚が８０ｎｍ程度、体積濃度で１×１
０20原子／ｃｍ3 程度のリン不純物がドーピングされた
ポリシリコン膜が形成される。
【００４３】この後、ゲート電極用レジストマスク５
１，５１ａが形成される。そして、これをドライエッチ
ングのマスクにして、ＴＦＴ用ゲート電極２８，２８ａ
が加工され形成される。さらにこのゲート電極用レジス
トマスク５１，５１ａを用いて、ボロン不純物が選択的
にイオン注入される。ここで、イオン注入のドーズ量は
１０11〜１０13イオン／ｃｍ2 に設定される。なお、こ
のボロンイオンの注入エネルギーは２０〜３０ｋｅＶに
設定される。このようにした後、熱処理が加えられ、注
入イオンの活性化が行われる。このように、ＴＦＴ用チ
ャネル領域３９がＴＦＴ用ゲート電極２８のパターンに
自己整合して形成されるようになる。
１，５１ａが形成される。そして、これをドライエッチ
ングのマスクにして、ＴＦＴ用ゲート電極２８，２８ａ
が加工され形成される。さらにこのゲート電極用レジス
トマスク５１，５１ａを用いて、ボロン不純物が選択的
にイオン注入される。ここで、イオン注入のドーズ量は
１０11〜１０13イオン／ｃｍ2 に設定される。なお、こ
のボロンイオンの注入エネルギーは２０〜３０ｋｅＶに
設定される。このようにした後、熱処理が加えられ、注
入イオンの活性化が行われる。このように、ＴＦＴ用チ
ャネル領域３９がＴＦＴ用ゲート電極２８のパターンに
自己整合して形成されるようになる。
【００４４】次に、図４（ｂ）に示すように第２層間絶
縁膜３３が堆積される。この層間絶縁膜はＣＶＤ法で形
成されるシリコン酸化膜であり、その膜厚は４０ｎｍ程
度に設定される。次に、膜厚が２００ｎｍ程度のタング
ステン・シリサイド層が形成される。このようにした
後、第２レジストマスク３４が所定のパターンに形成さ
れる。そして、この第２レジストマスク３４をドライエ
ッチングのマスクにして、タングステン・シリサイド層
が加工され接地用配線３５が形成される。さらに、引続
いて、この第２レジストマスク３４をイオン注入のマス
クにして、再度ボロン不純物のイオン注入が行われる。
ここで、この場合のイオン注入のドーズ量は５×１０15
イオン／ｃｍ2 に設定される。また、この場合の注入エ
ネルギーは２００ｋｅＶ程度と高エネルギーが使用され
る。
縁膜３３が堆積される。この層間絶縁膜はＣＶＤ法で形
成されるシリコン酸化膜であり、その膜厚は４０ｎｍ程
度に設定される。次に、膜厚が２００ｎｍ程度のタング
ステン・シリサイド層が形成される。このようにした
後、第２レジストマスク３４が所定のパターンに形成さ
れる。そして、この第２レジストマスク３４をドライエ
ッチングのマスクにして、タングステン・シリサイド層
が加工され接地用配線３５が形成される。さらに、引続
いて、この第２レジストマスク３４をイオン注入のマス
クにして、再度ボロン不純物のイオン注入が行われる。
ここで、この場合のイオン注入のドーズ量は５×１０15
イオン／ｃｍ2 に設定される。また、この場合の注入エ
ネルギーは２００ｋｅＶ程度と高エネルギーが使用され
る。
【００４５】このようにして、ＴＦＴ用ドレイン領域３
６、ＴＦＴ用ドレインオフセット領域３７、ＴＦＴ用ソ
ース領域３８，３８ａおよびＴＦＴ用チャネル領域３９
が形成される。ここで、このＴＦＴ用ドレイン領域３６
とＴＦＴ用ソース領域３８，３８ａには濃度にして５×
１０19原子／ｃｍ3 のボロン不純物がドーピングされる
ようになる。
６、ＴＦＴ用ドレインオフセット領域３７、ＴＦＴ用ソ
ース領域３８，３８ａおよびＴＦＴ用チャネル領域３９
が形成される。ここで、このＴＦＴ用ドレイン領域３６
とＴＦＴ用ソース領域３８，３８ａには濃度にして５×
１０19原子／ｃｍ3 のボロン不純物がドーピングされる
ようになる。
【００４６】次に、ＣＶＤ法によるシリコン酸化膜の堆
積により第３層間絶縁膜４０が形成され、第１の実施例
と同様にしてビット線用コンタクト４１が形成され、こ
のコンタクト孔を通してｎ+ 拡散層２３ａに接続するビ
ット線４２が形成される。ここで、このビット線４２は
膜厚が５００ｎｍ程度のアルミ金属で形成される。
積により第３層間絶縁膜４０が形成され、第１の実施例
と同様にしてビット線用コンタクト４１が形成され、こ
のコンタクト孔を通してｎ+ 拡散層２３ａに接続するビ
ット線４２が形成される。ここで、このビット線４２は
膜厚が５００ｎｍ程度のアルミ金属で形成される。
【００４７】この第２の実施例の場合には、ＴＦＴ用ゲ
ート電極２８，２８ａがＴＦＴ用ドレイ領域３６、ＴＦ
Ｔ用ドレインオフセット領域３７、ＴＦＴ用ソース領域
３８，３８ａおよびＴＦＴ用チャネル領域３９の形成さ
れる層よりも上層に形成される。このために、先述した
ようにゲート電極用レジストマスク５１が、第１の実施
例の第１レジストマスク３２を兼用するように使用でき
る。このようにして、第１の実施例の場合より、さら
に、１ＰＲ工程が削減されるようになる。
ート電極２８，２８ａがＴＦＴ用ドレイ領域３６、ＴＦ
Ｔ用ドレインオフセット領域３７、ＴＦＴ用ソース領域
３８，３８ａおよびＴＦＴ用チャネル領域３９の形成さ
れる層よりも上層に形成される。このために、先述した
ようにゲート電極用レジストマスク５１が、第１の実施
例の第１レジストマスク３２を兼用するように使用でき
る。このようにして、第１の実施例の場合より、さら
に、１ＰＲ工程が削減されるようになる。
【００４８】
【発明の効果】以上説明したように本発明では、半導体
基板の表面に形成された１対の転送トランジスタと、フ
リップフロップ回路を構成する１対の駆動トランジスタ
および１対のＴＦＴとで形成されるスタティック型メモ
リセルの製造方法において、ＴＦＴのソース・ドレイン
領域の形成のための不純物のイオン注入が、前記転送ト
ランジスタのソースに接続され且つＴＦＴの形成される
層より上層に配設される接地用配線のパターンを前記イ
オン注入のマスクにして行われる。
基板の表面に形成された１対の転送トランジスタと、フ
リップフロップ回路を構成する１対の駆動トランジスタ
および１対のＴＦＴとで形成されるスタティック型メモ
リセルの製造方法において、ＴＦＴのソース・ドレイン
領域の形成のための不純物のイオン注入が、前記転送ト
ランジスタのソースに接続され且つＴＦＴの形成される
層より上層に配設される接地用配線のパターンを前記イ
オン注入のマスクにして行われる。
【００４９】このために、従来の技術を用いたＳＲＡＭ
の製造方法に比べ、その製造工程は１０〜１５％程度削
減されるようになる。
の製造方法に比べ、その製造工程は１０〜１５％程度削
減されるようになる。
【００５０】さらに、前述した接地用配線は、ＴＦＴの
形成される層より上層に形成され且つ薄い絶縁膜を介し
てＴＦＴを被覆するように設けられるために、ＴＦＴの
トランジスタ動作は安定し、信頼性の高いＳＲＡＭ動作
が可能になる。これは、このように形成される接地用配
線はビット線等の配線からのＴＦＴへの信号ノイズを遮
蔽する働きを有するからである。
形成される層より上層に形成され且つ薄い絶縁膜を介し
てＴＦＴを被覆するように設けられるために、ＴＦＴの
トランジスタ動作は安定し、信頼性の高いＳＲＡＭ動作
が可能になる。これは、このように形成される接地用配
線はビット線等の配線からのＴＦＴへの信号ノイズを遮
蔽する働きを有するからである。
【００５１】このようにして、本発明はＳＲＡＭの高密
度化あるいは高集積化および低消費電力化をさらに促進
させる。
度化あるいは高集積化および低消費電力化をさらに促進
させる。
【図１】本発明を説明するためのメモリセルの平面図で
ある。
ある。
【図２】本発明の第１の実施例を説明する製造工程順の
断面図である。
断面図である。
【図３】本発明の第１の実施例を説明する製造工程順の
断面図である。
断面図である。
【図４】本発明の第２の実施例を説明する製造工程順の
断面図である。
断面図である。
【図５】メモリセルの等価回路図である。
【図６】従来の技術を説明するためのメモリセルの平面
図である。
図である。
【図７】従来の技術でのメモリセルの製造工程順の断面
図である。
図である。
１，２２，１０１，２０２ 素子分離絶縁膜 ２，２ａ，１０２，１０２ａ シリコン活性領域 ３，３ａ，２５，２５ａ ゲート電極 ４，４ａ，１０４，１０４ａ ダレレクトコンタクト ５，５ａ，１０５，１０５ａ ワード線 ６，６ａ，２７，１０８，１０８ａ，２０９ ノード
部第１コンタクト ７，７ａ，２８，２８ａ ＴＦＴ用ゲート電極 ８，８ａ，３０，１１０，１１０ａ，２１２ ノード
部第２コンタクト ９，９ａ，３６，１１１，１１１ａ，２１５ ＴＦＴ
用ドレイン領域 １０，１０ａ，３７，２１６ ＴＦＴ用ドレインオフ
セット領域 １１，１１ａ，３８，３８ａ ＴＦＴ用ソース領域 １１２，１１２ａ，２１７，２１７ａ ＴＦＴ用ソー
ス領域 １２，１２ａ，３９，１１３，１１３ａ，２１８ Ｔ
ＦＴ用チャネル領域 １３，１３ａ，１０６，１０６ａ 接地用コンタクト １４，３５，１０７，２０７ 接地用配線 １５，１５ａ，４１，１１４，１１４ａ，２２０ ビ
ット線用コンタクト １６，１６ａ，４２，１１５，１１５ａ，２２１ ビ
ット線 ２１，２０１ シリコン基板 ２３，２３ａ，２０３，２０３ａ ｎ+ 拡散層 ２４，２０４ ゲート絶縁膜 ２６，２０６ 第１層間絶縁膜 ２９，２１１ ＴＦＴ用ゲート絶縁膜 ３１，３１ａ Ｎ型ポリシリコン膜 ３２，２１３ 第１レジストマスク ３３，２０８ 第２層間絶縁膜 ３４，２１４ 第２レジストマスク ４０，２１９ 第３層間絶縁膜 ５１，５１ａ ゲート電極用レジストマスク １０３，１０３ａ，２０５，２０５ａ ゲート電極 １０９，１０９ａ，２１０，２１０ａ ＴＦＴ用ゲー
ト電極 Ｑ１，Ｑ３ 駆動トランジスタ Ｑ２，Ｑ４ 負荷薄膜トランジスタ Ｑ５，Ｑ６ 転送トランジスタ Ｎ１，Ｎ２ ノード ＷＬ ワード線 ＢＬ，ＢＬ’ ビット線 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
部第１コンタクト ７，７ａ，２８，２８ａ ＴＦＴ用ゲート電極 ８，８ａ，３０，１１０，１１０ａ，２１２ ノード
部第２コンタクト ９，９ａ，３６，１１１，１１１ａ，２１５ ＴＦＴ
用ドレイン領域 １０，１０ａ，３７，２１６ ＴＦＴ用ドレインオフ
セット領域 １１，１１ａ，３８，３８ａ ＴＦＴ用ソース領域 １１２，１１２ａ，２１７，２１７ａ ＴＦＴ用ソー
ス領域 １２，１２ａ，３９，１１３，１１３ａ，２１８ Ｔ
ＦＴ用チャネル領域 １３，１３ａ，１０６，１０６ａ 接地用コンタクト １４，３５，１０７，２０７ 接地用配線 １５，１５ａ，４１，１１４，１１４ａ，２２０ ビ
ット線用コンタクト １６，１６ａ，４２，１１５，１１５ａ，２２１ ビ
ット線 ２１，２０１ シリコン基板 ２３，２３ａ，２０３，２０３ａ ｎ+ 拡散層 ２４，２０４ ゲート絶縁膜 ２６，２０６ 第１層間絶縁膜 ２９，２１１ ＴＦＴ用ゲート絶縁膜 ３１，３１ａ Ｎ型ポリシリコン膜 ３２，２１３ 第１レジストマスク ３３，２０８ 第２層間絶縁膜 ３４，２１４ 第２レジストマスク ４０，２１９ 第３層間絶縁膜 ５１，５１ａ ゲート電極用レジストマスク １０３，１０３ａ，２０５，２０５ａ ゲート電極 １０９，１０９ａ，２１０，２１０ａ ＴＦＴ用ゲー
ト電極 Ｑ１，Ｑ３ 駆動トランジスタ Ｑ２，Ｑ４ 負荷薄膜トランジスタ Ｑ５，Ｑ６ 転送トランジスタ Ｎ１，Ｎ２ ノード ＷＬ ワード線 ＢＬ，ＢＬ’ ビット線 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
Claims (3)
- 【請求項１】 半導体基板の表面に形成された１対の情
報転送用ＭＯＳＦＥＴと、フリップフロップ回路を構成
する１対の駆動用ＭＯＳＦＥＴおよび１対の負荷用薄膜
トランジスタとで構成されるスタティック型メモリセル
の製造方法において、前記ＭＯＳＦＥＴを半導体基板の
表面に形成した後に前記ＭＯＳＦＥＴのソース・ドレイ
ン領域およびゲート電極を被覆する第１の層間絶縁膜を
形成する工程と、前記第１の層間絶縁膜上にパターニン
グした第１のシリコン薄膜を形成し前記第１のシリコン
薄膜を被覆する前記負荷用薄膜トランジスタのゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にパターニ
ングした第２のシリコン薄膜と前記第２のシリコン薄膜
を被覆する第２の層間絶縁膜とを形成する工程と、前記
駆動用ＭＯＳＦＥＴのソース領域と電気接続し且つ前記
第２の層間絶縁膜を介して前記第２のシリコン薄膜を被
覆するパターニングした導電体薄膜を形成する工程と、
前記導電体薄膜をイオン注入用マスクとして前記第１の
シリコン薄膜あるいは第２のシリコン薄膜に不純物をイ
オン注入し前記負荷用薄膜トランジスタのソース・ドレ
イン領域を形成する工程とを含むことを特徴とする半導
体装置を製造方法。 - 【請求項２】 前記スタティック型メモリセルの製造方
法において、前記第１のシリコン薄膜に前記負荷用薄膜
トランジスタのゲート電極を形成し、前記第２のシリコ
ン薄膜に負荷用薄膜トランジスタのソース・ドレイン領
域を形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記スタティック型メモリセルの製造方
法において、前記第２のシリコン薄膜に前記負荷用薄膜
トランジスタのゲート電極を形成し、前記第１のシリコ
ン薄膜に負荷用薄膜トランジスタのソース・ドレイン領
域を形成することを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075128A JP2621824B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075128A JP2621824B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274188A JPH08274188A (ja) | 1996-10-18 |
| JP2621824B2 true JP2621824B2 (ja) | 1997-06-18 |
Family
ID=13567255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075128A Expired - Lifetime JP2621824B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621824B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470186B1 (ko) * | 1997-12-31 | 2005-07-18 | 주식회사 하이닉스반도체 | 스태틱랜덤액세스메모리셀의제조방법 |
-
1995
- 1995-03-31 JP JP7075128A patent/JP2621824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274188A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |