JP2689940B2

JP2689940B2 - スタティック型メモリセル

Info

Publication number: JP2689940B2
Application number: JP7040211A
Authority: JP
Inventors: 誠北方
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1997-12-10
Anticipated expiration: 2012-12-10
Also published as: JPH08236645A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）を負荷トランジスタとして用
いたスタティック型メモリセルに関する。

【０００２】

【従来の技術】ＳＲＡＭ（スタティック型メモリ）で
は、近年集積度を上げながらも、デバイスのスタンバイ
電流を１μＡ以下に抑えることが望まれている。このた
めには、１セルあたりのリーク電流を集積度とともに低
減していく必要がある。そこで、負荷素子としてこれま
でよく用いられていた高抵抗ポリシリコンに代わってＴ
ＦＴを用いたメモリセルが使用されるようになってい
る。

【０００３】これは、能動素子を負荷素子として用いる
ことで、高いオフ（非導通）抵抗によりリーク電流の低
減を図りつつも、大きなオン（導通）電流を確保できる
ためである。

【０００４】図７に、ＴＦＴを用いたスタティック型メ
モリセルの等価回路図を示す。負荷トランジスタとして
ＴＦＴを用いたスタティック型メモリセルでは、一般的
な半導体製造プロセス技術を用いて基板上に形成される
駆動トランジスタＱ１とその上層にポリシリコン層を活
性層とした負荷薄膜トランジスタＱ２とでＣＭＯＳイン
バータが構成され、さらに同様に形成される駆動トラン
ジスタＱ３と負荷薄膜トランジスタＱ４とで構成される
もう１つのＣＭＯＳインバータとでフリップフロップ回
路が形成されこのフリップフロップ回路に記憶情報が蓄
積されるようになる。そして、このフリップフロップ回
路への記憶情報の書き込み及び読み出しのために、ワー
ド線ＷＬにより選択されるトランスファトランジスタ
（情報の転送用トランジスタ）Ｑ５およびＱ６を介し
て、ビット線ＢＬおよびＢＬ’に接続される。

【０００５】以下に、図８および図９を用いてこのよう
なメモリセルの従来構造について説明する。図８は前述
の従来のメモリセルの平面図である。ここで、図８
（ａ）は駆動トランジスタおよびトンランスファトラン
ジスタの形成工程（以下、下地工程と呼称する）後の平
面図であり、図８（ｂ）はＴＦＴによる負荷薄膜トラン
ジスタ及びビット線形成後の平面図である。また、図９
はこのメモリセルの縦構造を説明するための断面図であ
る。ここで、この断面図は図８に記すＡ’−Ｂ’で切断
したところを示している。

【０００６】図８（ａ）に示すように、導電型がｐ型の
シリコン基板の表面に素子分離絶縁膜に囲われたシリコ
ン活性領域１０２，１０２ａが形成される。そして、駆
動トランジスタのゲート電極１０３および１０３ａがそ
れぞれダイレクトコンタクト１０４，１０４ａを介して
シリコン活性領域１０２ａおよび１０２に接続するよう
に設けられる。さらに、トランスファトランジスタのゲ
ートとなるワード線１０５，１０５ａが形成される。

【０００７】そして、前述の駆動トランジスタおよびト
ランスファトランジスタのソース・ドレイン領域は、先
述のシリコン活性領域のうちゲート用の電極の形成され
ていない領域にヒ素等の不純物をイオン注入して設けら
れる。このようにした後、全体を被覆する層間絶縁膜が
形成されこの層間絶縁膜に接地用コンタクト１０６，１
０６ａが形成される。そして、このコンタクト孔を通し
て駆動トランジスタのソース領域と接地用配線１０７が
電気的に接続される。

【０００８】図８（ｂ）に示すように層間絶縁膜にノー
ド部第１コンタクト１０８，１０８ａが形成され、前述
のゲート電極１０３とＴＦＴ用ゲート電極１０９、前述
のゲート電極１０３ａとＴＦＴ用ゲート電極１０９ａが
それぞれ電気的に接続される。さらに、ＴＦＴ用ゲート
電極１０９，１０９ａを覆うＴＦＴ用ゲート絶縁膜の層
にノード部第２コンタクト１１０，１１０ａが形成さ
れ、前述のＴＦＴ用ゲート電極１０９とＴＦＴ活性層ポ
リシリコン１１１、ＴＦＴ用ゲート電極１０９ａとＴＦ
Ｔ活性層ポリシリコン１１１ａがそれぞれ電気的に接続
される。

【０００９】以上のようにして、ＴＦＴ用ソース領域１
１２，１１２ａ、ＴＦＴ用チャネル領域１１３，１１３
ａ、ＴＦＴ用ドレイン領域１１４，１１４ａおよびＴＦ
Ｔ用ゲート電極１０９ａ，１０９で構成される先述した
２つの負荷薄膜トランジスタが形成される。そして、ビ
ット線用コンタクト１１５，１１５ａが設けられ、ビッ
ト線１１６，１１６ａが形成される。

【００１０】次に、この従来のメモリセルの縦構造につ
いて図９に基づいて説明する。図９に示すように、導電
型がｐ型あるいはｐウェルの形成されたシリコン基板２
０１の表面にｎ⁺拡散層２０２，２０２ｂが形成され
る。そして、駆動トランジスタ用のゲート絶縁膜２０３
とゲート電極２０４が形成される。ここで、駆動トラン
ジスタ用のゲート絶縁膜２０３は膜厚が１０〜２０ｎｍ
のシリコン酸化膜で形成され、ゲート電極２０４は膜厚
が２００ｎｍ程度のタングステンポリサイドで形成され
る。

【００１１】このようにした後、ＣＶＤ（化学気相成
長）法によりシリコン酸化膜が堆積され、エッチバック
法またはＣＭＰ（化学的機械研磨）法により表面平坦化
が行われて第１層間絶縁膜２０５が形成される。そし
て、接地用コンタクト２０６が形成され、これらを被覆
する厚さ２００ｎｍ〜３００ｎｍのリンドープしたタン
グステンシリサイドのパターニングされた接地用配線２
０７が形成される。

【００１２】この接地用配線２０７の形成の後に、ＣＶ
Ｄ法により第２層間絶縁膜２０８が堆積される。ここ
で、第２層間絶縁膜２０８の膜厚は２００ｎｍ程度であ
る。そして、ＴＦＴ用ゲート電極２０９が形成される。
このＴＦＴ用ゲート電極の膜厚としては５０ｎｍ程度で
十分であり、体積濃度で１０¹⁹原子／ｃｍ³程度のリン
不純物がドーピングされる。

【００１３】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜２１０が形成される。ここ
で、このシリコン酸化膜の膜厚は２０〜３０ｎｍであ
る。

【００１４】以上のようにした後、ＴＦＴ活性層ポリシ
リコンが形成されＴＦＴチャネル領域２１１が設けられ
る。そして、ＢＰＳＧ膜（ボロンガラス、リンガラスを
含有するシリコン酸化膜）により第３層間絶縁膜２１２
が形成され、この上にアルミ金属によりビット線２１６
が形成され、さらに第４層間絶縁膜２１７が形成され
る。

【００１５】

【発明が解決しようとする課題】ＳＲＡＭでは、メモリ
セルの安定動作のため、アルファ線入射などの外部要
因、動作電位の変動などの内部要因による電気的ノイズ
への耐性を高めることが要求されている。そこで、一般
に高周波ノイズ成分に対する安定性を高めることが必要
であり、そのためには、メモリセルを構成するフリップ
フロップ回路に対して静電容量（キャパシタンス）を付
加することが有効な対策となる。このことは回路シミュ
レーション手法などにより解析されている。

【００１６】この付加的な静電容量の形成をメモリセル
構造と対照してみると、図８と図９で説明したような従
来のデバイス構造では、図８（ｂ）に示すように主に、
Ｖｃｃ配線領域となるＴＦＴ用ソース領域１１２と接地
用配線１０７との間の寄生容量成分、または、図９に示
すようなＴＦＴ用ゲート電極２０９と接地用配線２０７
との間の寄生容量成分から構成されていることがわか
る。この様子を等価回路として表わすと、図１０に示す
ように静電容量Ｃ１，Ｃ２がそれぞれ電源Ｖｃｃと接地
間、ゲートノードＮ１と接地間に形成されることにな
る。

【００１７】このうち静電容量Ｃ１は、電源ＶｃｃとＧ
ＮＤ（接地電位）と間に挿入されるものであり、メモリ
セルのフリップフロツプの安定性には直接関与せず、静
電容量Ｃ２のみが有効となる。しかしながら、静電容量
Ｃ２は、平面的なＴＦＴ用ゲート電極のパターンの面積
により決められ、ＳＲＡＭが微細化しＴＦＴが短チャネ
ル化されると減少していくものであり、静電容量の有効
な増大手法が望まれている。

【００１８】本発明の目的は、メモリセルの平面的な配
置方法の検討により特に製造工程を追加するこもとなく
有効な静電容量を付加して、ＴＦＴを負荷素子とした微
細なスタティック型メモリセルの安定動作を容易にする
ことである。さらには、このようなメモリセルで構成さ
れるＳＲＡＭの微細化あるいは高集積化を促進させるこ
とにある。

【００１９】

【課題を解決するための手段】このために本発明のスタ
ティック型メモリセルでは、半導体基板の表面に形成さ
れた１対の情報転送用ＭＯＳＦＥＴと、フリップフロッ
プ回路を構成する半導体基板の表面に形成された１対の
駆動用ＭＯＳＦＥＴと、前記情報転送用ＭＯＳＦＥＴお
よび前記駆動用ＭＯＳＦＥＴより上層に形成された１対
の負荷用薄膜トランジスタとで形成されたメモリセルに
おいて、前記駆動用ＭＯＳＦＥＴのソース領域に接続す
るＧＮＤ配線が前記情報転送用ＭＯＳＦＥＴと前記駆動
用ＭＯＳＦＥＴとを被覆して配設され、前記ＧＮＤ配線
の上層に絶縁膜を介して前記負荷用薄膜トランジスタの
ソース領域、チャネル領域およびドレイン領域が設けら
れ、前記負荷用薄膜トランジスタのソース領域に接続す
る電源配線が前記メモリセルに設けられたワード線に平
行に配設され、前記負荷用薄膜トランジスタのチャネル
の方向が前記ワード線と直行するビット線に平行に形成
され、前記負荷用薄膜トランジスタのドレイン領域が前
記ワード線方向とビット線方向とに曲折して形成され、
前記ＧＮＤ配線と前記負荷用薄膜トランジスタの曲折し
たドレイン領域とを対向電極とする静電容量部が設けら
れる。

【００２０】あるいは、前記情報転送用ＭＯＳＦＥＴの
ゲート電極と前記駆動用ＭＯＳＦＥＴのゲート電極とが
同一の層に同一の導電体材でもって形成され、前記情報
転送用ＭＯＳＦＥＴのゲート電極が前記ワード線として
配設され、前記駆動用ＭＯＳＦＥＴのゲート電極のパタ
ーンと前記ワード線のパターンとの間隙に形成された凹
部にも前記静電容量部が設けられる。なお、負荷用薄膜
トランジスタのソース領域に接続する電源配線は前記メ
モリセルの中央に配設され、前記１対の負荷用薄膜トラ
ンジスタを構成する１組のソース領域、１組のチャネル
領域および１組のドレイン領域はそれぞれ前記メモリセ
ルの中心に対し点対称になるように形成される。

【００２１】

【実施例】次に、本発明を図面に基づいて説明する。図
１は本発明の第１の実施例を説明するメモリセルの平面
図であり、図２乃至図４はその断面図である。さらに、
図５は本発明のメモリセル構造の等価回路図である。こ
こで、図１（ａ）は従来の技術で説明した下地工程後の
平面図であり、図１（ｂ）はＴＦＴによる負荷薄膜トラ
ンジスタ及びビット線形成後の平面図である。

【００２２】図１（ａ）に示すように下地工程は先述の
従来の技術と同様になっている。すなわち、はじめにｐ
型シリコン基板の表面に素子分離絶縁膜に囲われたシリ
コン活性領域２，２ａが形成される。そして、駆動トラ
ンジスタのゲート電極３および３ａがそれぞれダイレク
トコンタクト４，４ａを介してシリコン活性領域２ａお
よび２に接続するように設けられる。さらに、トランス
ファトランジスタのゲートとなるワード線５，５ａが形
成される。そして、前述の駆動トランジスタおよびトラ
ンスファトランジスタのソース・ドレイン領域は、先述
のシリコン活性領域のうちゲート用の電極の形成されて
いない領域にヒ素等の不純物をイオン注入して設けられ
る。このようにした後、全体を被覆する層間絶縁膜が形
成されこの層間絶縁膜に接地用コンタクト６，６ａが形
成される。そして、このコンタクト孔を通して駆動トラ
ンジスタのソース領域と接地用配線７が電気的に接続さ
れる。

【００２３】本発明の特徴は、図１（ｂ）に示すように
ＴＦＴ活性層ポリシリコン１１，１１ａがＪ字型形状に
形成され、ＴＦＴ用ドレイン領域１４，１４ａが迂回す
るように形成されてノード容量形成領域１４’，１４
ａ’が設けられるところにある。以下に詳しく説明す
る。

【００２４】はじめは、従来の技術で説明したのと同様
に層間絶縁膜にノード部第１コンタクト８，８ａが形成
され、前述のゲート電極３とＴＦＴ用ゲート電極９、前
述のゲート電極３ａとＴＦＴ用ゲート電極９ａがそれぞ
れ電気的に接続される。さらに、ＴＦＴ用ゲート電極
９，９ａを覆うＴＦＴ用ゲート絶縁膜の層にノード部第
２コンタクト１０，１０ａが形成され、前述のＴＦＴ用
ゲート電極９とＴＦＴ活性層ポリシリコン１１ａ、ＴＦ
Ｔ用ゲート電極９ａとＴＦＴ活性層ポリシリコン１１が
それぞれ電気的に接続される。ここで、図１（ｂ）に示
されるように、このＴＦＴ活性層ポリシリコン１１と１
１ａはＪ字型形状の平面パターンに形成される。

【００２５】次に、このＪ字型のＴＦＴ活性層ポリシリ
コンにＴＦＴ用ソース領域１２、ＴＦＴ用チャネル領域
１３，１３ａ、ノード容量形成領域１４’，１４ａ’が
形成される。このようにして、ＴＦＴ用ゲート電極９，
９ａで構成される先述した２個の負荷薄膜トランジスタ
が形成される。そして、ビット線用コンタクト１５，１
５ａが設けられ、ビット線１６，１６ａが形成される。

【００２６】このように本発明では、ＴＦＴをＪ字型形
状の平面パターンに形成して、このＪ字型の迂回部分を
ＴＦＴ用ドレイン領域と同様に高濃度のｐ⁺領域としノ
ード容量形成領域を設けることで、ＴＦＴ用ドレイン領
域１４と接地用配線７との実効的な重なり部分の増大を
可能としている。

【００２７】さらに、電源Ｖｃｃに接続されるＴＦＴ用
ソース領域１２がメモリセルの中央に配置される。この
領域はメモリセル間を連結するように形成され、周辺回
路部分との接続が行われる。このためにメモリセル領域
を貫通している必要がある。本発明では、このＴＦＴ用
ソース領域１２，１２ａはメモリセルの中央部に配置さ
れ、メモリセル短辺方向すなわちワード線方向に配設さ
れることにより、所要面積の低減が図られている。

【００２８】また、ＴＦＴチャネル方向の配置について
は、一般にＴＦＴのゲート長はシリコン基板に形成され
るトランジスタのそれに比べ、大きくとられるのでセル
長辺方向にこのＴＦＴのチャネル方向が定められる。こ
れは、ＴＦＴに特有な短チャネル効果の抑制のためであ
る。この配置によりＴＦＴ用ドレイン領域をオフセット
構造にすることが容易になる。

【００２９】そして、メモリセルの一方のＴＦＴのドレ
イン領域と他方のＴＦＴのゲート電極との接続を行ない
つつ、ノード容量形成領域１４’，１４ａ’の面積を増
大させるために、ＴＦＴ活性層ポリシリコンがメモリセ
ル短辺方向に迂回する配置になる。

【００３０】次に、図２乃至図４を用いて本発明のメモ
リセルの縦構造を説明する。図２は図１に記すＡ−Ｂで
切断した場合の断面図である。図２に示すように、導電
型がｐ型あるいはｐウェルを形成されたシリコン基板２
１の表面に素子分離絶縁膜２２が形成される。そして、
駆動トランジスタ用のゲート絶縁膜２３とゲート電極２
４が形成される。同時にメモリセルのワード線２４ａも
形成される。ここで、駆動トランジスタ用のゲート絶縁
膜２３は膜厚が１０〜２０ｎｍのシリコン酸化膜で形成
され、ゲート電極２４およびワード線２４ａは膜厚２０
０ｎｍ程度のタングステンポリサイドで形成される。

【００３１】このようにした後、ＣＶＤ法によりシリコ
ン酸化膜が堆積され、エッチバック法またはＣＭＰ法に
より表面平坦化が行われて第１層間絶縁膜２５が形成さ
れる。そして、接地用コンタクト（図示されず）が形成
され、これらを被覆する厚さ２００ｎｍ〜３００ｎｍの
リンドープしたタングステンシリサイドのパターニング
された接地用配線２７が形成される。

【００３２】この接地用配線２７の形成の後に、ＣＶＤ
法により第２層間絶縁膜２８が堆積される。ここで、第
２層間絶縁膜２８の膜厚は２００ｎｍ程度シリコン酸化
膜である。そして、ＴＦＴ用ゲート電極２９が形成され
る。このＴＦＴ用ゲート電極の膜厚としては５０ｎｍ程
度のポリシリコン膜であり、体積濃度で１０¹⁹原子／ｃ
ｍ³程度のリン不純物がドーピングされている。

【００３３】この後、ＣＶＤ法によるシリコン酸化膜の
堆積でＴＦＴ用ゲート絶縁膜３０が形成される。ここ
で、このシリコン酸化膜の膜厚は２０〜３０ｎｍであ
る。

【００３４】以上のようにした後、ＴＦＴ活性層ポリシ
リコンが形成される。このポリシリコンの成膜には、い
わゆるアモルファスシリコンの固相成長法が用いられ
る。

【００３５】ＣＶＤにおいて反応ガスとしてＳｉ₂Ｈ₄
を用いて４５０℃程度の成膜温度でアモルファスシリコ
ン膜を５０ｎｍの厚さに堆積し、その後６００℃の温度
でアニールを行いこのアモルファスシリコン膜を結晶化
させる。この手法で得られる結晶粒径が３μｍ程度のポ
リシリコンにリン不純物を全面にドーピングしパターニ
ングを行う。このようにして、ＴＦＴ活性層ポリシリコ
ンが形成される。

【００３６】次に、このＴＦＴ活性層ポリシリコンに、
ＴＦＴチャネル領域３１が形成され、ＴＦＴのオフセッ
ト領域３２が形成され、ノード容量形成領域３３が形成
される。ここで、このノード容量形成領域３３には高濃
度のボロン不純物がドーピングされている。

【００３７】そして、膜厚が６００ｎｍ程度のＢＰＳＧ
膜により第３層間絶縁膜３４が形成され、この上にアル
ミ金属によりビット線３５が形成され、さらに第４層間
絶縁膜３６が厚いシリコン酸化膜で形成される。

【００３８】次に、図３でメモリセルの縦構造を説明す
る。図３は図１に記すＣ−Ｄで切断した断面図である。
図３に示すように、シリコン基板２１の表面に素子分離
絶縁膜２２が形成される。そして、ｎ⁺拡散層３７およ
び３７ｂをソース・ドレイン領域とし、ゲート絶縁膜２
３、ゲート電極２４ｂを有するトランスファトランジス
タが形成される。ここで、このゲート電極２４ｂはメモ
リセル上に配設されワード線となる。さらに、ゲート電
極２４はダイレクトコンタクトを通してｎ⁺拡散層３７
と接続される。これは図２に示したゲート電極２４とな
る。

【００３９】次に、第１層間絶縁膜２５が形成され、接
地用配線２７とその上の第２層間絶縁膜２８が形成さ
れ、ＴＦＴ用ゲート電極２９が設けられる。ここで、こ
のＴＦＴ用ゲート電極２９はノード部第１コンタクト３
８を通してゲート電極２４に接続される。さらに、ＴＦ
Ｔ用ゲート絶縁膜３０、ノード部第２コンタクト３９を
通してＴＦＴ用ゲート電極２９に接続するＴＦＴ用ドレ
イン領域４０、ＴＦＴ用ソース領域４１が形成される。
ここで、ＴＦＴ用ドレイン領域４０はノード容量形成領
域と接続される。

【００４０】次に、第３層間絶縁膜３４、ビット線用コ
ンタクト４２を通して接続されるビット線３５、第４層
間絶縁膜３６が形成される。

【００４１】以上のように本発明のメモリセル構造で
も、ＴＦＴ用ゲート電極２９と接地用配線２７の間に静
電容量部が形成される。

【００４２】次に、図４でメモリセルの縦構造を説明す
る。図４は図１に記すＥ−Ｆで切断た断面図である。図
４に示すように、シリコン基板２１の表面にｎ⁺拡散層
５２および５２ｂをソース・ドレイン領域域とし、ゲー
ト絶縁膜２３、ゲート電極２４を有する駆動トランジス
タが形成される。そして、第１層間絶縁膜２５に設けら
れた接地用コンタクト２６を通してｎ⁺拡散層５２に接
続する接地用配線２７が形成される。ここで、ｎ⁺拡散
層５２はＧＮＤに接続されている。

【００４３】次に、第２層間絶縁膜２８が形成され、Ｔ
ＦＴ用ゲート電極２９、ＴＦＴ用ゲート絶縁膜３０およ
びＴＦＴ用チャネル領域３１が形成される。次に、第３
層間絶縁膜３４、ビット線３５、第４層間絶縁膜３６が
形成される。

【００４４】このように、この縦構造でも、ＴＦＴ用ゲ
ート電極２９と接地用配線２７の間に静電容量部が形成
される。

【００４５】以上の説明から、本発明のメモリセル構造
では、ＴＦＴ用ゲート電極と接地用配線と間に静電容量
部が形成されると共に、ノード容量形成領域と接地用配
線との間にも静電容量部が形成されるようになる。これ
を図５に示すメモリセルの等価回路図で説明する。ここ
で、図５は図７に示したメモリセルの等価回路の半分を
表わす。ここに表示されない他の半分は図５に対し対称
になるように形成されるので以下では省略される。

【００４６】図５に示すように静電容量Ｃ１’，Ｃ２が
それぞれ電源ＶｃｃとＧＮＤ間、ゲートノードＮ１とＧ
ＮＤ間に形成されると共に、静電容量Ｃ３がドレインノ
ードＮ２とＧＮＤ間に形成される。ここで、静電容量Ｃ
１’の容量値は従来の技術の静電容量Ｃ１の値より小さ
くなる。また、本発明での静電容量Ｃ２の値は従来の技
術の場合と略同一となる。本発明の場合には静電容量Ｃ
３が新たに付加されるために、従来の場合に比べ静電容
量が２から３倍程度に増大するようになる。

【００４７】次に、図６に基づいて本発明の第２の実施
例を説明する。図６は図１に記すＡ−Ｂで切断したメモ
リセルの断面図である。この場合は立体構造による実効
的なノード容量形成領域の面積の増大を図った構造であ
る。

【００４８】図６に示す構造は、基本的には第１の実施
例の図２で説明したものと同一となっている。そこで、
以下に図２と異にするところについて説明を加える。駆
動トランジスのゲート電極２４とワード線２４ａ上に積
層絶縁膜５５を形成する。ここで、この積層絶縁膜５５
は、膜厚が４００ｎｍのＣＶＤによるシリコン酸化膜で
形成される。そして、この積層絶縁膜５５を被覆する厚
さ１５０ｎｍのシリコン酸化膜すなわち第１層間絶縁膜
２５が堆積される。

【００４９】ここで、駆動トランジスタ用のゲート電極
２４及びその上の積層絶縁膜５５とワード線２４ａ及び
その上の積層絶縁膜５５との間に、図６に示すような凹
部５６が形成される。そこで、第１の実施例で説明した
と同様にして、接地用配線２７、第２層間絶縁膜２８お
よびノード容量形成領域３３を形成すると、前述の凹部
５６にも静電容量部が形成されるようになる。

【００５０】このような手法によれば、この凹部による
ノード容量形成領域の実効的な面積増大が確保できるた
めに、従来例に比べ静電容量値が従来に比べ５から６倍
程度に増大するようになる。

【００５１】

【発明の効果】このように本発明では、負荷素子として
ＴＦＴを用いるスタティック型メモリセルのにおいて、
ＴＦＴのドレイン領域に接続されるノード容量形成領域
を特別に設け、このノード容量形成領域とメモリセル部
に配設される接地用配線との間に静電容量部を形成する
ことができるようにする。

【００５２】このようにすることで、スタティック型メ
モリセルが微細化した場合でも、先述したアルファ線入
射あるいは電位変動から生ずる電気的ノイズに対する耐
性は向上し、そのメモリセルの安定動作は容易に確保で
きるようになる。

【００５３】さらに、本発明のメモリセルの平面的な配
置では、２つのＣＭＯＳインバータは互いに対称に形成
され、特に製造工程を追加するこもとなく有効な静電容
量が付加される。このため、このような本発明のような
メモリセルで構成される、微細化あるいは高集積化した
ＳＲＡＭの製造が容易になる。

【図面の簡単な説明】

【図１】本発明を説明するためのメモリセルの平面図で
ある。

【図２】本発明の第１の実施例を説明するためのメモリ
セルの断面図である。

【図３】本発明の第１の実施例を説明するためのメモリ
セルの断面図である。

【図４】本発明の第１の実施例を説明するためのメモリ
セルの断面図である。

【図５】本発明のメモリセルの等価回路図である。

【図６】本発明の第２の実施例を説明するためのメモリ
セルの断面図である。

【図７】スタティック型メモリセルの等価回路図であ
る。

【図８】従来の技術のメモリセルの平面図である。

【図９】従来の技術のメモリセルの断面図である。

【図１０】従来の技術のメモリセルの等価回路図であ
る。

【符号の説明】

１，２１，２０１シリコン基板２，２ａ，１０２，１０２ａシリコン活性領域３，３ａ，２４，２４ｂ，１０３，１０３ａ，２０４
ゲート電極４，４ａ，１０４，１０４ａダイレクトコンタクト５，５ａ，２４ａ，１０５，１０５ａワード線６，６ａ，２６，１０６，１０６ａ，２０６接地用
コンタクト７，２７，１０７，２０７接地用配線８，８ａ，３８，１０８，１０８ａノード部第１コ
ンタクト９，９ａ，２９，１０９，１０９ａ，２０９ＴＦＴ
用ゲート電極１０，１０ａ，３９，１１０，１１０ａノード部第
２コンタクト１１，１１ａ，１１１，１１１ａＴＦＴ活性層ポリ
シリコン１２，４１，１１２，１１２ａＴＦＴ用ソース領域１３，１３ａ，３１，１１３，１１３ａ，２１１Ｔ
ＦＴ用チャネル領域１４，１４ａ，４０，１１４，１１４ａＴＦＴ用ド
レイン領域１５，１５ａ，４２，１１５，１１５ａビット線用
コンタクト１６，１６ａ，３５，１１６，１１６ａ，２１６ビ
ット線２２素子分離絶縁膜２３，２０３ゲート絶縁膜２５，２０５第１層間絶縁膜２８，２０８第２層間絶縁膜３０，２１０ＴＦＴ用ゲート絶縁膜３２オフセット領域１４’，１４ａ’，３３ノード容量形成領域３４，２１２第３層間絶縁膜３６，２１７第４層間絶縁膜３７，３７ｂ，５２，５２ｂ，２０２，２０２ｂｎ
⁺拡散層５５積層絶縁膜５６凹部Ｑ１，Ｑ３駆動トランジスタＱ２，Ｑ４負荷薄膜トランジスタＱ５，Ｑ６トランスファトランジスタＮ１ゲートノードＮ２ドレインノードＣ１，Ｃ１’，Ｃ２，Ｃ３静電容量

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の表面に形成された１対の情
報転送用ＭＯＳＦＥＴと、フリップフロップ回路を構成
する半導体基板の表面に形成された１対の駆動用ＭＯＳ
ＦＥＴと、前記情報転送用ＭＯＳＦＥＴおよび前記駆動
用ＭＯＳＦＥＴより上層に形成された１対の負荷用薄膜
トランジスタとで形成されたスタティック型メモリセル
において、前記駆動用ＭＯＳＦＥＴのソース領域に接続
するＧＮＤ配線が前記情報転送用ＭＯＳＦＥＴと前記駆
動用ＭＯＳＦＥＴとを被覆して配設され、前記ＧＮＤ配
線の上層に絶縁膜を介して前記負荷用薄膜トランジスタ
のソース領域、チャネル領域およびドレイン領域が設け
られ、前記負荷用薄膜トランジスタのソース領域に接続
する電源配線が前記メモリセルに設けられたワード線に
平行に配設され、前記負荷用薄膜トランジスタのチャネ
ルの方向が前記ワード線と直行するビット線に平行に形
成され、前記負荷用薄膜トランジスタのドレイン領域が
前記ワード線方向とビット線方向とに曲折して形成さ
れ、前記ＧＮＤ配線と前記負荷用薄膜トランジスタの曲
折したドレイン領域とを対向電極とする静電容量部が設
けられていることを特徴とするスタティック型メモリセ
ル。
【請求項２】前記情報転送用ＭＯＳＦＥＴのゲート電
極と前記駆動用ＭＯＳＦＥＴのゲート電極とが同一の層
に同一の導電体材でもって形成され、前記情報転送用Ｍ
ＯＳＦＥＴのゲート電極が前記ワード線として配設さ
れ、前記駆動用ＭＯＳＦＥＴのゲート電極のパターンと
前記ワード線のパターンとの間隙に形成された凹部にも
前記静電容量部が設けられていることを特徴とする請求
項１記載のスタティック型メモリセル。
【請求項３】前記電源配線が前記メモリセルの中央に
配設され、前記１対の負荷用薄膜トランジスタを構成す
る１組のソース領域、１組のチャネル領域および１組の
ドレイン領域がそれぞれ前記メモリセルの中心に対し点
対称になるように形成されていることを特徴とする請求
項１または請求項２記載のスタティック型メモリセル。