JP2001203278A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
SRAMを提供すること。 【解決手段】 第1層であるゲート電極層21a、21
bと、第2層であるドレイン−ドレイン接続層31a、
31bと、第3層であるドレイン−ゲート接続層41
a、41bと、がフリップフロップ用の導電層となる。
第1層には、副ワード線23が配置されている。第2層
には、図示しないVDD配線が配置されている。第3層に
は、主ワード線43が配置されている。第4層には、図
示しないビット線、ビット線/、VSS配線、VDD配線が
配置されている。
Description
(static random access memory)のような半導体記憶
装置に関する。
記憶装置の一種であるSRAMは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、SRAMは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。携帯機器には、小型化の要請があり、このために
は、SRAMのメモリセルサイズを縮小しなければなら
ない。
化することが可能な半導体記憶装置を提供することであ
る。
は、n型の第1駆動トランジスタ、n型の第2駆動トラ
ンジスタ、p型の第1負荷トランジスタ、p型の第2負
荷トランジスタ、n型の第1転送トランジスタおよびn
型の第2転送トランジスタを含むメモリセルを備えた半
導体記憶装置であって、p型ウェル、n型ウェル、第1
層の導電層、第2層の導電層、第3層の導電層および第
4の導電層を備え、下から順に、前記ウェル、前記第1
層の導電層、前記第2層の導電層、前記第3層の導電
層、前記第4の導電層が位置し、前記p型ウェルには、
前記第1駆動トランジスタ、前記第2駆動トランジス
タ、前記第1転送トランジスタおよび前記第2転送トラ
ンジスタが位置し、前記n型ウェルには、前記第1負荷
トランジスタおよび前記第2負荷トランジスタが位置
し、前記第1層の導電層には、第1ゲート電極層、第2
ゲート電極層および副ワード線が位置し、前記第2層の
導電層には、第1ドレイン−ドレイン接続層、第2ドレ
イン−ドレイン接続層、電源線、第1コンタクトパッド
層、第2コンタクトパッド層および第3コンタクトパッ
ド層が位置し、前記第3層の導電層には、第1ドレイン
−ゲート接続層、第2ドレイン−ゲート接続層、主ワー
ド線、第4コンタクトパッド層、第5コンタクトパッド
層および第6コンタクトパッド層が位置し、前記第4層
の導電層には、第1ビット線、第2ビット線および接地
線が位置し、前記第1ゲート電極層は、前記第1駆動ト
ランジスタおよび前記第1負荷トランジスタのゲート電
極を含み、前記第2ゲート電極層は、前記第2駆動トラ
ンジスタおよび前記第2負荷トランジスタのゲート電極
を含み、前記副ワード線は、第1方向に延び、前記第1
ドレイン−ドレイン接続層は、前記第1駆動トランジス
タのドレイン領域と前記第1負荷トランジスタのドレイ
ン領域を接続し、前記第2ドレイン−ドレイン接続層
は、前記第2駆動トランジスタのドレイン領域と前記第
2負荷トランジスタのドレイン領域を接続し、平面的に
は、前記第1ドレイン−ドレイン接続層と前記第2ドレ
イン−ドレイン接続層との間に、前記第1および前記第
2ゲート電極層が位置し、前記電源線は、前記n型ウェ
ルのウェルコンタクト領域、前記第1負荷トランジスタ
のソース領域および前記第2負荷トランジスタのソース
領域と接続され、前記第1コンタクトパッド層は、前記
第1ビット線と前記第1転送トランジスタのソース/ド
レイン領域との接続に用いられ、前記第2コンタクトパ
ッド層は、前記第2ビット線と前記第2転送トランジス
タのソース/ドレイン領域との接続に用いられ、前記第
3コンタクトパッド層は、前記p型ウェルのウェルコン
タクト領域、前記第1駆動トランジスタのソース領域お
よび前記第2駆動トランジスタのソース領域を、前記接
地線と接続させるのに用いられ、前記第1ドレイン−ゲ
ート接続層は、前記第1ドレイン−ドレイン接続層と前
記第2ゲート電極層を接続し、前記第2ドレイン−ゲー
ト接続層は、前記第2ドレイン−ドレイン接続層と前記
第1ゲート電極層を接続し、前記主ワード線は、第1方
向に延び、前記第4コンタクトパッド層は、前記第1ビ
ット線と前記第1転送トランジスタのソース/ドレイン
領域との接続に用いられ、前記第5コンタクトパッド層
は、前記第2ビット線と前記第2転送トランジスタのソ
ース/ドレイン領域との接続に用いられ、前記第6コン
タクトパッド層は、前記p型ウェルのウェルコンタクト
領域、前記第1駆動トランジスタのソース領域および前
記第2駆動トランジスタのソース領域を、前記接地線と
接続させるのに用いられ、前記第1ビット線は、第1方
向と直角に交わる第2方向に延び、前記第2ビット線
は、第2方向に延びている、ことを特徴とする。
ト電極層と、インバータのドレイン同士を接続するドレ
イン−ドレイン接続層と、一方のインバータのゲートと
他方のインバータのドレインとを接続するドレイン−ゲ
ート接続層と、を備えている。本発明によれば、三層
(ゲート電極層、ドレイン−ドレイン接続層、ドレイン
−ゲート接続層)を用いて、フリップフロップが形成さ
れる。このため、二層を用いてフリップフロップを形成
する場合に比べて、各層のパターンを単純化(例えば、
直線状のパターン)することができる。このように、本
発明によれば、各層のパターンを単純化できるので、例
えば、メモリセルサイズが、4.5μm2以下の微細な
半導体記憶装置にすることができる。
ドレイン−ドレイン接続層と第2ドレイン−ドレイン接
続層との間に、第1および第2ゲート電極層が位置して
いる。このため、駆動トランジスタのソースコンタクト
層、および第3コンタクトパッド層をメモリセル中央部
に配置することができる。これにより、第1および第2
ドレイン−ゲート接続層形成の自由度が増すので、この
点からも、メモリセルサイズの小型化に有利となる。な
お、本発明において、ソースコンタクト層とは、駆動ト
ランジスタのソース領域と配線層との接続に用いられる
導電層である。
構成するのに必要な導電層がバランスよく配置されてい
る。よって、半導体記憶装置に要求される様々な性能
(例えば、小型化、信頼性、安定性、スピード)を、高
めることが可能となる。
源線は、前記メモリセルに隣接して配置され、前記他の
電源線は、前記第4層の導電層に位置し、前記他の電源
線は、前記電源線と接続されている、ことを特徴とす
る。本発明によれば、電源線からメモリセルのn型ウェ
ルまでの配線の抵抗を下げることができるので、ラッチ
アップが発生しにくくなる。
延び、前記電源線は、第1方向に延び、前記電源線は、
前記主ワード線と平面的に重なる位置にあり、前記電源
線は、第2方向に延びる分岐部を有し、前記第3層の導
電層には、第7コンタクトパッド層が位置し、前記分岐
部および前記第7コンタクトパッド層は、前記電源線と
前記他の電源線との接続に用いられる、ことを特徴とす
る。このような分岐部があると、電源線が主ワード線と
平面的に重なる位置にあっても、電源線を他の電源線と
接続させることができる。また、本発明は、前記第7コ
ンタクトパッド層および前記分岐部が、前記n型ウェル
のウェルコンタクト領域上方に位置する、ことを特徴と
する。n型ウェルのウェルコンタクト領域上方には、メ
モリセルが形成されない。よって、本発明によれば、メ
モリセル領域を無駄にすることなく、第7コンタクトパ
ッド層および分岐部を形成することができる。このた
め、本発明によれば、n型ウェルの電位を固定するのに
必要な配線が、メモリセルに隣接して配置される他の電
源線のみであるので、各メモリセルの小型化を妨げるこ
となく、信頼性の高い半導体記憶装置を実現することが
できる。なお、n型ウェルコンタクト領域および他の電
源線は、例えば、32セル毎または64セル毎に配置す
ることができる。
ている、ことを特徴とする。また、本発明は、前記接地
線は、第2方向に延びている、ことを特徴とする。ま
た、本発明は、前記第1および前記第2ゲート電極線
は、第2方向に延びている、ことを特徴とする。また、
本発明は、前記第1および前記第2ドレイン−ドレイン
接続線は、第2方向に延びている、ことを特徴とする。
また、本発明は、前記第3コンタクトパッド層は、第2
方向に延びている、ことを特徴とする。
第2のゲート電極層、前記第1のドレイン−ドレイン接
続層、および前記第2のドレイン−ドレイン接続層は、
それぞれ、直線状のパターンをし、かつ、これらは、互
いに平行に配置されている、ことを特徴とする。本発明
によれば、パターンが単純なので、微細なメモリセルサ
イズの半導体記憶装置にすることができる。
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、SRAMに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細を説明し、最後に本実施形態の主な効果を説
明する。
半導体記憶装置は、6個のMOS電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、に
分けて説明する。
る部分の構造}図1は、本実施形態のメモリセルアレイ
の一部における導電層の第1層、第2層および第3層を
示す平面図である。図1の理解を容易にするため、ま
ず、第1層、第2層、第3層について個別に説明する。
層21a、21bおよび副ワード線23が配置されてい
る。第2層は、図5に示すように、ドレイン−ドレイン
接続層31a、31b等が配置されている。第3層は、
図8に示すように、ドレイン−ゲート接続層41a、4
1b等が配置されている。図3に示す構造上に、図5に
示す構造が位置し、図5に示す構造上に、図8に示す構
造が位置している。これを一つの図で表したのが図1で
ある。
分が表れている。これを、領域Aに着目して説明する。
領域Aは、一つのメモリセルが形成される領域である。
他の図面の領域Aもこの意味である。
ジスタ、つまり、nチャネル型の転送トランジスタ
Q1、Q2、nチャネル型の駆動トランジスタQ3、Q4お
よびpチャネル型の負荷トランジスタQ5、Q6が形成さ
れている。駆動トランジスタQ3と負荷トランジスタQ5
とで、一つのCMOSインバータが構成されている。ま
た、駆動トランジスタQ4と負荷トランジスタQ6とで、
一つのCMOSインバータが構成されている。この二つ
のCMOSインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Aにある6個
のMOS電界効果トランジスタで構成される回路を、等
価回路で示すと図16のようになる。
a、およびゲート電極層21bは、それぞれ、直線状の
パターンをしている。ゲート電極層21aは、駆動トラ
ンジスタQ3および負荷トランジスタQ5のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層21bは、駆動トランジスタQ
4および負荷トランジスタQ6のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。
荷トランジスタQ5のドレイン領域とは、ドレイン−ド
レイン接続層31aにより接続される。また、駆動トラ
ンジスタQ4のドレイン領域と負荷トランジスタQ6のド
レイン領域とは、ドレイン−ドレイン接続層31bによ
り接続される。ドレイン−ドレイン接続層31aおよび
ドレイン−ドレイン接続層31bは、それぞれ、直線状
のパターンをしている。
スタQ5のゲート電極(ゲート電極層21a)とドレイ
ン−ドレイン接続層31bとは、ドレイン−ゲート接続
層41bにより接続されている。また、駆動トランジス
タQ4および負荷トランジスタQ6のゲート電極(ゲート
電極層21b)とドレイン−ドレイン接続層31aと
は、ドレイン−ゲート接続層41aにより接続されてい
る。ドレイン−ゲート接続層41aおよびドレイン−ゲ
ート接続層41bは、それぞれ、L字状のパターンをし
ている。L字状のパターンの第1の辺と第2の辺とで形
成される角度は、ほぼ90度である。ドレイン−ゲート
接続層41aの第1の辺は、ドレイン−ゲート接続層4
1bの第1の辺と対向している。ドレイン−ゲート接続
層41aの第2の辺は、ドレイン−ゲート接続層41b
の第2の辺と対向している。ドレイン−ゲート接続層4
1aとドレイン−ゲート接続層41bとは、ほぼ点対称
である。
b、ドレイン−ドレイン接続層31aおよびドレイン−
ドレイン接続層31bは、互いに平行に配置されてい
る。そして、平面的には、ドレイン−ドレイン接続層3
1aとドレイン−ドレイン接続層31bとの間に、ゲー
ト電極層21a、21bが位置している。
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第1層、第2層、第3層、第4層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図2に示すように、活性領域1
1、13、15、17と素子分離領域19とが位置する
領域である。第4層は、図10に示すように、ビット線
51等が位置する層である。本実施形態のメモリセル
は、図2に示すフィールド上に、前述した図1に示す第
1層、第2層、第3層の導電層が位置し、そして、この
上に、図10に示す第4層の導電層が位置する構造をし
ている。
構造の詳細を、下層から順に、図2〜図15を用いて説
明する。なお、図2〜図13には、B1−B2線、C1
−C2線が記載されている。B1−B2線に沿った断面
を示すのが図14であり、C1−C2線に沿った断面を
示すのが図15である。
ルドおよび第1層の導電層を示す平面図である。まず、
フィールドについて、図2、図14および図15を用い
て説明する。図2は、フィールドを示す平面図である。
フィールドは、活性領域11、13、15、17および
素子分離領域19を有する。活性領域11、13、1
5、17は、シリコン基板の表面に形成されている。
る。複数の活性領域11が、図2中、x軸方向に並んで
いる。活性領域11には、図1に示す転送トランジスタ
Q1、Q2、駆動トランジスタQ3、Q4が形成される。
る。複数の活性領域13が、図2中、x軸方向に並んで
いる。活性領域13には、図1に示す負荷トランジスタ
Q5、Q6が形成される。
2メモリセル毎に一つが形成される。活性領域15に
は、n型ウェルのウェルコンタクト領域が形成される。
よって、32メモリセル分に対応するn型ウェルが、こ
のウェルコンタクト領域を介して、VDD配線(電源線)
と接続される。
ル毎に一つが形成される。活性領域17には、p型ウェ
ルのウェルコンタクト領域が形成される。よって、2メ
モリセル分に対応するp型ウェルが、このウェルコンタ
クト領域を介して、VSS配線(接地線)と接続される。
ぞれ、素子分離領域19(深さ、例えば、400nm)
により、他の活性領域から分離されている。素子分離領
域19としては、例えば、STI(shallow trench iso
lation)がある。
C1−C2断面は、それぞれ、図14、図15に示すと
おりである。これらの断面には、活性領域11、13や
素子分離領域19が表れている。
いて、図3、図11、図14および図15を用いて説明
する。図3は、第1層の導電層を示す平面図であり、第
1層には、複数のゲート電極層21a、21bおよび複
数の副ワード線23が配置されている。ゲート電極層2
1a、21bおよび副ワード線23は、例えば、ポリシ
リコン層上にシリサイド層を形成した構造を有する。
れ、図3中、y軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層21a、21bが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
21a、21bは、図1に示す駆動トランジスタQ3、
Q4、負荷トランジスタQ5、Q6のゲート電極となる。
駆動トランジスタQ3、Q4のゲート長は、例えば、0.
18μmである。負荷トランジスタQ5、Q6のゲート長
は、例えば、0.20μmである。
し、図3中、x軸方向に延びている。副ワード線23
は、駆動トランジスタ側に位置している。副ワード線2
3は、上層に位置する主ワード線によって活性化/非活
性化される。副ワード線23は、図1に示す転送トラン
ジスタQ1、Q2のゲート電極となる。転送トランジスタ
Q1、Q2のゲート長は、例えば、0.24μmである。
−C2断面は、それぞれ、図14、図15に示すとおり
である。これらの断面には、副ワード線23やゲート電
極層21bが表れている。
イン領域等について説明する。図11に示すように、活
性領域11には、n+型ソース/ドレイン領域11aが
形成される。ソース/ドレイン領域とは、ソースおよび
ドレインのうち、少なくとも一方の機能を果たす領域と
いう意味である。活性領域13には、p+型ソース/ド
レイン領域13aが形成される。活性領域15には、n
+型ウェルコンタクト領域15aが形成される。活性領
域17には、p+型ウェルコンタクト領域17aが形成
される。
えば、シリコン酸化層のような層間絶縁層(図11中に
は図示せず)が形成されている。図14および図15に
示すように、この層間絶縁層65は、CMPにより平坦
化の処理がなされている。層間絶縁層65には、n+型
ソース/ドレイン領域11a等を露出する複数のコンタ
クトホール63が形成されている。これらのコンタクト
ホール63には、プラグ61が埋め込まれている。プラ
グ61は、n+型ソース/ドレイン領域11a、p+型ソ
ース/ドレイン領域13a、n+型ウェルコンタクト領
域15a、p+型ウェルコンタクト領域17aに接続さ
れている。プラグ61の平面パターンは、図4に示すと
おりである。プラグ61の材料としては、例えば、タン
グステンがある。なお、コンタクトホール63の上端部
の径は、例えば、0.30μmであり、下端部の径は、
例えば、0.24μmである。
に位置する。第2層の導電層は、図5に示すように、複
数のドレイン−ドレイン接続層31a、31b、VDD配
線33、複数のBL(ビット線、ビット線/)コンタク
トパッド層35a、35b、複数のVSS局所配線37が
配置されている。これらは、例えば、下敷きとなるチタ
ン層(厚さ例えば、8.5nm)上に、チタンナイトラ
イド層(厚さ例えば、135nm)を形成した構造を有
する。
は、それぞれ、図5中、y軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層31aの本体
部31a3の幅は、ドレイン−ドレイン接続層31aの
端部31a1、31a2の幅より小さい。同様に、ドレ
イン−ドレイン接続層31bの本体部31b3の幅は、
ドレイン−ドレイン接続層31bの端部31b1、31
b2の幅より小さい。本体部31a3および本体部31
b3の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層31a、31bが、一つのメ
モリセル領域に配置される。ドレイン−ドレイン接続層
31aとドレイン−ドレイン接続層31bとの間には、
平面的に見ると、図1に示すように、一組のゲート電極
層21a、21bが位置している。
延びた直線状のパターンを有する。VSS局所配線37の
端部の幅は、VSS局所配線37の本体部の幅より大き
い。V SS局所配線37は、ドレイン−ドレイン接続層3
1aの端部31a2とドレイン−ドレイン接続層31b
の端部31b2との間に位置する。そして、この位置か
ら、VSS局所配線37は、図5中、下に位置するメモリ
セルのドレイン−ドレイン接続層31aの端部31a2
とドレイン−ドレイン接続層31bの端部31b2との
間にまで延びている。VSS局所配線37は、二つのメモ
リセルにつき、一つが配置される。
線とn+型ソース/ドレイン領域11a(図11参照)
とを接続するためのパッド層として機能する。同様に、
BLコンタクトパッド層35bは、ビット線/とn+型
ソース/ドレイン領域11aとを接続するためのパッド
層として機能する。
リセルのドレイン−ドレイン接続層31aと、図5中、
その下にあるメモリセルのドレイン−ドレイン接続層3
1aとの間に位置する。同様に、BLコンタクトパッド
層35bは、一メモリセルのドレイン−ドレイン接続層
31bと、図5中、その下にあるメモリセルのドレイン
−ドレイン接続層31bとの間に位置する。BLコンタ
クトパッド層35a、35bは、二つのメモリセルにつ
き、それぞれ、一つが配置される。
た直線状のパターンを有する。VDD配線33は、n+型
ウェルコンタクト領域15a(図11参照)と立体的に
交差するように延びている。VDD配線33は、n+型ウ
ェルコンタクト領域15aの上方に、分岐部33a、3
3bを有する。なお、VDD配線33は、y軸方向に延び
た直線状のパターンでもよい。
レイン接続層31a、31b、VDD配線33、BLコン
タクトパッド層35a、35b、VSS局所配線37は、
図11に示すプラグ61と接続されている。この接続
を、図5ではコンタクト部61mで表す。
14に示すとおりである。この断面には、ドレイン−ド
レイン接続層31b、BLコンタクトパッド層35bが
表れている。
化層のような層間絶縁層(図5中には図示せず)が形成
されている。図14および図15に示すように、この層
間絶縁層71は、CMPにより平坦化の処理がなされて
いる。図14に示すように、層間絶縁層71には、ドレ
イン−ドレイン接続層31b等を露出する複数のスルー
ホール79が形成されている。スルーホール79には、
プラグ75が埋め込まれている。また、図15に示すよ
うに、層間絶縁層71、65には、ゲート電極層21b
を露出するスルーホール77が形成されている。スルー
ホール77には、プラグ73が埋め込まれている。プラ
グ73、75と第2層の導電層との平面的関係を図示し
たのが図12である。
の平面パターンは、図6に示すとおりである。プラグ7
3は、ゲート電極層21a、21b(図3参照)に、接
続されている。プラグ73の断面を、図15を用いて説
明する。プラグ73は、二つの層間絶縁層65、71を
貫通するスルーホール77に埋め込まれている。この断
面において、プラグ73は、ゲート電極層21bと接続
されている。プラグ73の材料としては、例えば、タン
グステンを用いることができる。なお、スルーホール7
7の上端部の径は、例えば、0.32μmであり、下端
部の径は、例えば、0.24μmである。
の平面パターンは、図7に示すとおりである。プラグ7
5は、図12に示すように、ドレイン−ドレイン接続層
31a、31b、VDD配線33の分岐部33a、33
b、BLコンタクトパッド層35a、35b、VSS局所
配線37に接続されている。プラグ75の断面を、図1
4を用いて説明する。プラグ75は、層間絶縁層71を
貫通するスルーホール79に埋め込まれている。この断
面において、プラグ75は、ドレイン−ドレイン接続層
31b、BLコンタクトパッド層35bと接続されてい
る。プラグ75の材料としては、例えば、タングステン
を用いることができる。なお、スルーホール79の上端
部の径は、例えば、0.30μmであり、下端部の径
は、例えば、0.24μmである。
に位置する。第3層の導電層は、図8に示すように、複
数のドレイン−ゲート接続層41a、41b、主ワード
線43、複数のBLコンタクトパッド層45a、45
b、複数のVSSコンタクトパッド層47、複数のVDDコ
ンタクトパッド層49が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。
41a3と二つの端部41a1、41a2とを有する。
本体部41a3は、図8中、x軸方向に延びている部分
である。端部41a1は、ドレイン−ゲート接続層41
b側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層41bは、本体部41b3と二つの端部41
b1、41b2とを有する。本体部41b3は、図8
中、x軸方向に延びている部分である。端部41b1
は、ドレイン−ゲート接続層41a側に曲がっている部
分である。一組のドレイン−ゲート接続層41a、41
bが、一つのメモリセル領域に配置される。
線とn+型ソース/ドレイン領域11aとを接続するた
めのパッド層として機能する。同様に、BLコンタクト
パッド層45bは、ビット線/とn+型ソース/ドレイ
ン領域11aとを接続するためのパッド層として機能す
る。BLコンタクトパッド層45a、45bは、二つの
メモリセルにつき、それぞれ、一つが配置される。
y軸方向に延び、二つの端部を有する。VSSコンタクト
パッド層47は、BLコンタクトパッド層45aとBL
コンタクトパッド層45bとの間に位置する。VSSコン
タクトパッド層47は、二つのメモリセルにつき、一つ
が配置される。
直線状に延びている。主ワード線43は、図5に示すV
DD配線33の上方に位置する。平面的にみると、主ワー
ド線43は、VDD配線33と重なる位置にある。VDDコ
ンタクトパッド層49は、図5に示すVDD配線33の分
岐部33a、33bの上方に位置する。
a1、ドレイン−ゲート接続層41bの端部41b1
は、それぞれ、図12に示すプラグ73と接続されてい
る。この接続を、図8ではコンタクト部73mで表す。
また、ドレイン−ゲート接続層41aの端部41a2、
ドレイン−ゲート接続層41bの端部41b2、BLコ
ンタクトパッド層45a、45b、VSSコンタクトパッ
ド層47、VDDコンタクトパッド層49は、図12に示
すプラグ75と接続されている。この接続を、図8では
コンタクト部75mで表す。
−C2断面は、それぞれ、図14、図15に示すとおり
である。この断面には、ドレイン−ゲート接続層41
a、41b、BLコンタクトパッド層45b、主ワード
線43が表れている。これらを含む第3層の導電層上に
は、シリコン酸化層からなるハードマスク層40が形成
されている。ハードマスク層40をマスクとして、第3
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストをマスクとして、第3
層の導電層のパターンニングをするのが困難だからであ
る。
化層のような層間絶縁層が形成されている。図14およ
び図15に示すように、この層間絶縁層85は、CMP
により平坦化の処理がなされている。層間絶縁層85に
は、BLコンタクトパッド層45a等が露出するスルー
ホール83が形成されている。スルーホール83には、
プラグ81が埋め込まれている。これを図示した平面図
が図13である。プラグ81は、図13に示すように、
BLコンタクトパッド層45a、45b、VSSコンタク
トパッド層47、VDDコンタクトパッド層49に接続さ
れている。プラグ81の平面パターンは、図9に示すと
おりである。プラグ81の材料としては、例えば、タン
グステンである。なお、スルーホール83の上端部の径
は、例えば、0.36μmであり、下端部の径は、例え
ば、0.28μmである。
に位置する。第4層は、図10に示すように、複数のビ
ット線51、複数のビット線/53、複数のVSS配線5
5、VDD配線57が配置されている。これらは、図10
中、y軸方向に、直線状に延びている。これらは、それ
ぞれ、図13に示すプラグ81と接続されている。この
接続を、図10ではコンタクト部81mで表す。ビット
線51等は、例えば、下から順に、チタンナイトライド
層、アルミニウム−銅合金層、チタンナイトライド層が
積層された構造を有する。
図14に示すとおりである。この断面には、ビット線/
53が表れている。ビット線/53には、ビット線51
に流れる信号と相補の信号が流れる。なお、本実施形態
では、VDD配線57を備えた構造であるが、VDD配線5
7を備えない構造でもよい。
お、図1〜図13に示されているパターンは、設計上の
パターンである。これらのパターンは角部を有する。し
かし、実際に半導体基板上に形成されるパターンは、光
の近接効果により、角部を規定する線が曲線になってい
る。
な効果を説明する。
型化を図ることができる。この理由は、以下のとおりで
ある。本実施形態では、メモリセルのフリップフロップ
で情報の記憶を行う。フリップフロップは、一方のイン
バータの入力端子(ゲート電極)を他方のインバータの
出力端子(ドレイン)に接続し、かつ他方のインバータ
の入力端子(ゲート電極)を一方のインバータの出力端
子(ドレイン)に接続することにより、構成される。つ
まり、フリップフロップは、第1のインバータと第2の
インバータをクロスカップル接続したものである。フリ
ップフロップを二層で作製する場合、例えば、インバー
タのドレイン同士を接続するドレイン−ドレイン接続層
と、インバータのゲートとインバータのドレインを接続
するドレイン−ゲート接続層と、を一つの導電層にする
ことにより、クロスカップル接続ができる。
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン(例えば、T字状や
h字状のような分岐部を有するパターン)や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、T字状のパターンとしては、例えば、特開平10−
41409号公報の図1に開示されている。h字状のパ
ターンとしては、例えば、M.Ishida,et.al.,IEDM
Tech.Digest(1998)、第201頁の図4(b)に開示
されている。渦巻き状のパターンとしては、例えば、
M.Ishida,et.al.,IEDM Tech.Digest(1998)、第
201頁の図3(b)に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。
CMOSインバータのゲートとなるゲート電極層(21
a、21b)、CMOSインバータのドレイン同士を接
続するドレイン−ドレイン接続層(31a、31b)、
一方のCMOSインバータのゲートと他方のCMOSイ
ンバータのドレインとを接続するドレイン−ゲート接続
層(41a、41b)を、それぞれ、異なる層に形成し
ている。したがって、フリップフロップを形成するの
に、三層が用いられることになる。よって、二層を用い
てフリップフロップを形成する場合に比べて、各層のパ
ターンを単純化(例えば、直線状に)することができ
る。このように、本実施形態によれば、各層のパターン
を単純化できるので、例えば、0.18μm世代におい
て、メモリセルサイズが、4.5μm2以下の微細なS
RAMにすることができる。
層を、どのように配置するかは、SRAMの性能に影響
を及ぼす。本実施形態の構造によれば、SRAMを構成
するのに必要な導電層がバランスよく配置されている。
よって、SRAMに要求される様々な性能(例えば、小
型化、信頼性、安定性、スピード)を、高めることが可
能となる。
第1層、第2層および第3層の導電層を示す平面図であ
る。
フィールドを示す平面図である。
第1層の導電層を示す平面図である。
プラグ61を示す平面図である。
第2層の導電層を示す平面図である。
プラグ73を示す平面図である。
プラグ75を示す平面図である。
第3層の導電層を示す平面図である。
プラグ81を示す平面図である。
る第4層の導電層を示す平面図である。
ラグ61を示す平面図である。
5を示す平面図である。
す平面図である。
面図である。
面図である。
ある。
Claims (11)
- 【請求項1】 n型の第1駆動トランジスタ、n型の第
2駆動トランジスタ、p型の第1負荷トランジスタ、p
型の第2負荷トランジスタ、n型の第1転送トランジス
タおよびn型の第2転送トランジスタを含むメモリセル
を備えた半導体記憶装置であって、 p型ウェル、n型ウェル、第1層の導電層、第2層の導
電層、第3層の導電層および第4の導電層を備え、 下から順に、前記ウェル、前記第1層の導電層、前記第
2層の導電層、前記第3層の導電層、前記第4の導電層
が位置し、 前記p型ウェルには、前記第1駆動トランジスタ、前記
第2駆動トランジスタ、前記第1転送トランジスタおよ
び前記第2転送トランジスタが位置し、 前記n型ウェルには、前記第1負荷トランジスタおよび
前記第2負荷トランジスタが位置し、 前記第1層の導電層には、第1ゲート電極層、第2ゲー
ト電極層および副ワード線が位置し、 前記第2層の導電層には、第1ドレイン−ドレイン接続
層、第2ドレイン−ドレイン接続層、電源線、第1コン
タクトパッド層、第2コンタクトパッド層および第3コ
ンタクトパッド層が位置し、 前記第3層の導電層には、第1ドレイン−ゲート接続
層、第2ドレイン−ゲート接続層、主ワード線、第4コ
ンタクトパッド層、第5コンタクトパッド層および第6
コンタクトパッド層が位置し、 前記第4層の導電層には、第1ビット線、第2ビット線
および接地線が位置し、 前記第1ゲート電極層は、前記第1駆動トランジスタお
よび前記第1負荷トランジスタのゲート電極を含み、 前記第2ゲート電極層は、前記第2駆動トランジスタお
よび前記第2負荷トランジスタのゲート電極を含み、 前記副ワード線は、第1方向に延び、 前記第1ドレイン−ドレイン接続層は、前記第1駆動ト
ランジスタのドレイン領域と前記第1負荷トランジスタ
のドレイン領域を接続し、 前記第2ドレイン−ドレイン接続層は、前記第2駆動ト
ランジスタのドレイン領域と前記第2負荷トランジスタ
のドレイン領域を接続し、 平面的には、前記第1ドレイン−ドレイン接続層と前記
第2ドレイン−ドレイン接続層との間に、前記第1およ
び前記第2ゲート電極層が位置し、 前記電源線は、前記n型ウェルのウェルコンタクト領
域、前記第1負荷トランジスタのソース領域および前記
第2負荷トランジスタのソース領域と接続され、 前記第1コンタクトパッド層は、前記第1ビット線と前
記第1転送トランジスタのソース/ドレイン領域との接
続に用いられ、 前記第2コンタクトパッド層は、前記第2ビット線と前
記第2転送トランジスタのソース/ドレイン領域との接
続に用いられ、 前記第3コンタクトパッド層は、前記p型ウェルのウェ
ルコンタクト領域、前記第1駆動トランジスタのソース
領域および前記第2駆動トランジスタのソース領域を、
前記接地線と接続させるのに用いられ、 前記第1ドレイン−ゲート接続層は、前記第1ドレイン
−ドレイン接続層と前記第2ゲート電極層を接続し、 前記第2ドレイン−ゲート接続層は、前記第2ドレイン
−ドレイン接続層と前記第1ゲート電極層を接続し、 前記主ワード線は、第1方向に延び、 前記第4コンタクトパッド層は、前記第1ビット線と前
記第1転送トランジスタのソース/ドレイン領域との接
続に用いられ、 前記第5コンタクトパッド層は、前記第2ビット線と前
記第2転送トランジスタのソース/ドレイン領域との接
続に用いられ、 前記第6コンタクトパッド層は、前記p型ウェルのウェ
ルコンタクト領域、前記第1駆動トランジスタのソース
領域および前記第2駆動トランジスタのソース領域を、
前記接地線と接続させるのに用いられ、 前記第1ビット線は、第1方向と直角に交わる第2方向
に延び、 前記第2ビット線は、第2方向に延びている、半導体記
憶装置。 - 【請求項2】 請求項1において、 他の電源線を備え、 前記他の電源線は、前記メモリセルに隣接して配置さ
れ、 前記他の電源線は、前記第4層の導電層に位置し、 前記他の電源線は、前記電源線と接続されている、半導
体記憶装置。 - 【請求項3】 請求項2において、 前記他の電源線は、第2方向に延び、 前記電源線は、第1方向に延び、 前記電源線は、前記主ワード線と平面的に重なる位置に
あり、 前記電源線は、第2方向に延びる分岐部を有し、 前記第3層の導電層には、第7コンタクトパッド層が位
置し、 前記分岐部および前記第7コンタクトパッド層は、前記
電源線と前記他の電源線との接続に用いられる、半導体
記憶装置。 - 【請求項4】 請求項3において、前記第7コンタクト
パッド層および前記分岐部は、前記n型ウェルのウェル
コンタクト領域上方に位置している、半導体記憶装置。 - 【請求項5】 請求項1または2において、 前記電源線は、第1方向に延びている、半導体記憶装
置。 - 【請求項6】 請求項1〜5いずれかにおいて、 前記接地線は、第2方向に延びている、半導体記憶装
置。 - 【請求項7】 請求項1〜6のいずれかにおいて、 前記第1および前記第2ゲート電極線は、第2方向に延
びている、半導体記憶装置。 - 【請求項8】 請求項1〜7のいずれかにおいて、 前記第1および前記第2ドレイン−ドレイン接続線は、
第2方向に延びている、半導体記憶装置。 - 【請求項9】 請求項1〜8のいずれかにおいて、 前記第3コンタクトパッド層は、第2方向に延びてい
る、半導体記憶装置。 - 【請求項10】 請求項1〜9のいずれかにおいて、 前記第1ゲート電極層、前記第2ゲート電極層、前記第
1ドレイン−ドレイン接続層、および前記第2ドレイン
−ドレイン接続層は、それぞれ、直線状のパターンを
し、かつこれらは、互いに平行に配置されている、半導
体記憶装置。 - 【請求項11】 請求項1〜10のいずれかにおいて、 メモリセルサイズが、4.5μm2以下である、半導体
記憶装置。
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