KR20170059364A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20170059364A
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도정호
정종훈
백상훈
이승영
송태중
임진영
양기용
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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극들; 상기 게이트 전극들 사이의 상기 활성 패턴 내에 배치된 불순물 영역들; 적어도 하나의 상기 불순물 영역들과 전기적으로 연결되는 활성 콘택; 적어도 하나의 상기 게이트 전극들과 전기적으로 연결되는 게이트 콘택; 및 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 도전 구조체를 포함한다. 상기 활성 콘택의 상면, 상기 게이트 콘택의 상면, 및 상기 도전 구조체의 상면은 서로 공면을 이루며, 상기 도전 구조체의 제1 부분의 바닥면의 높이는, 상기 활성 콘택의 바닥면 및 상기 게이트 콘택의 바닥면보다 더 높다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 라우팅 자유도를 높일 수 있는 레이아웃을 이용한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극들; 상기 게이트 전극들 사이의 상기 활성 패턴 내에 배치된 불순물 영역들; 적어도 하나의 상기 불순물 영역들과 전기적으로 연결되는 활성 콘택; 적어도 하나의 상기 게이트 전극들과 전기적으로 연결되는 게이트 콘택; 및 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 도전 구조체를 포함할 수 있다. 상기 활성 콘택의 상면, 상기 게이트 콘택의 상면, 및 상기 도전 구조체의 상면은 서로 공면을 이루며, 상기 도전 구조체의 제1 부분의 바닥면의 높이는, 상기 활성 콘택의 바닥면 및 상기 게이트 콘택의 바닥면보다 더 높을 수 있다.
상기 도전 구조체는, 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 제2 부분을 더 포함하고, 상기 제1 부분은 상기 제2 부분으로부터 수평적으로 연장될 수 있다.
상기 제1 부분의 상면은 상기 제2 부분의 상면과 서로 공면을 이루고, 상기 제1 부분의 바닥면의 높이는, 상기 제2 부분의 바닥면보다 더 높을 수 있다.
상기 제2 부분은 상기 불순물 영역들 중 적어도 하나와 연결되고, 상기 제2 부분의 바닥면의 높이는, 상기 활성 콘택의 바닥면의 높이와 실질적으로 동일할 수 있다.
상기 제2 부분은 상기 게이트 전극들 중 적어도 하나와 연결되고, 상기 제2 부분의 바닥면의 높이는, 상기 게이트 콘택의 바닥면의 높이와 실질적으로 동일할 수 있다.
상기 제1 부분과 상기 제2 부분은 서로 일체로 연결되어 상기 도전 구조체를 구성할 수 있다.
상기 제2 부분은, 이의 바닥면으로부터 상기 기판을 향해 연장되는 수직 연장부를 가질 수 있다.
평면적 관점에서, 상기 수직 연장부는 상기 제1 부분과 중첩될 수 있다.
상기 제1 부분은, 상기 제2 부분의 적어도 하나의 측벽으로부터 돌출된 끝 부분을 가질 수 있다.
상기 반도체 소자는, 상기 불순물 영역들을 덮는 하부 도전 구조체들을 더 포함할 수 있다. 상기 제2 부분은, 적어도 하나의 상기 하부 도전 구조체들을 통해 상기 불순물 영역들 중 적어도 하나와 전기적으로 연결되고, 상기 제2 부분의 바닥면은 상기 게이트 콘택의 바닥면보다 더 높을 수 있다.
상기 도전 구조체는, 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 제3 부분을 더 포함하고, 상기 제1 부분은, 상기 제2 부분과 상기 제3 부분을 서로 전기적으로 연결할 수 있다.
상기 제1 내지 제3 부분들의 상면들은 서로 공면을 이루고, 상기 제1 부분의 바닥면의 높이는, 상기 제2 및 제3 부분들의 바닥면들보다 더 높을 수 있다.
상기 제2 및 제3 부분들은 상기 불순물 영역들 중 적어도 두 개와 각각 연결될 수 있다.
상기 제2 부분과 연결되는 상기 불순물 영역과 상기 제3 부분과 연결되는 상기 불순물 영역은 서로 다른 도전형을 가질 수 있다.
상기 제2 및 제3 부분들은 상기 게이트 전극들 중 적어도 두 개와 각각 연결될 수 있다.
상기 제2 부분은 상기 불순물 영역들 중 적어도 하나와 연결되고, 상기 제3 부분은 상기 게이트 전극들 중 적어도 하나와 연결되며, 상기 제1 내지 제3 부분들의 바닥면들의 높이는 서로 다를 수 있다.
평면적 관점에서, 상기 제1 부분은 적어도 하나의 상기 게이트 전극들을 가로지를 수 있다.
상기 제1 부분은: 제1 방향으로 연장되는 제1 수평 연장부; 및 상기 제1 수평 연장부로부터, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 수평 연장부를 포함할 수 있다.
상기 반도체 소자는, 상기 게이트 전극들 및 상기 불순물 영역들 상의 층간 절연막; 및 상기 층간 절연막과 상기 활성 콘택 사이, 상기 층간 절연막과 상기 게이트 콘택 사이, 및 상기 층간 절연막과 상기 도전 구조체 사이에 각각 개재된 배리어 패턴들을 더 포함할 수 있다. 상기 활성 콘택, 상기 게이트 콘택, 및 상기 도전 구조체는 상기 층간 절연막 내에 제공되고, 상기 활성 콘택의 상면, 상기 게이트 콘택의 상면, 및 상기 도전 구조체의 상면은 모두 상기 층간 절연막의 상면과 공면을 이룰 수 있다.
상기 반도체 소자는, 상기 활성 콘택, 상기 게이트 콘택 및 상기 도전 구조체 상에서, 이들 중 적어도 하나와 전기적으로 연결되는 배선을 더 포함할 수 있다.
상기 배선은: 수평적으로 연장되는 라인부; 및 상기 라인부를 상기 활성 콘택, 상기 게이트 콘택 및 상기 도전 구조체 중 적어도 하나와 수직적으로 연결시키는 콘택부를 포함할 수 있다.
각각의 상기 게이트 전극들은, 상기 활성 패턴의 상면 및 양 측벽들을 감쌀 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 불순물 영역들 및 이들 사이의 채널 영역을 갖고; 상기 채널 영역 상의 게이트 전극; 상기 불순물 영역들 상에 각각 배치된 하부 도전 구조체들; 및 도전 구조체를 포함할 수 있다. 상기 도전 구조체는: 상기 하부 도전 구조체들 및 상기 게이트 전극 중 적어도 하나와 전기적으로 연결되는 제1 부분; 및 상기 제1 부분으로부터 수평적으로 연장되는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분의 상면들은 서로 공면을 이루고, 상기 제2 부분의 바닥면의 높이는, 상기 하부 도전 구조체들의 상면들보다 더 높을 수 있다.
상기 하부 도전 구조체들의 상면들의 높이는, 상기 게이트 전극의 상면보다 더 높을 수 있다.
상기 제2 부분의 바닥면의 높이는, 상기 제1 부분의 바닥면보다 더 높을 수 있다.
상기 반도체 소자는, 상기 도전 구조체 상의 배선을 더 포함할 수 있다. 상기 배선은: 수평적으로 연장되는 라인부; 및 상기 라인부를 상기 제1 내지 제3 도전패턴들 중 적어도 하나와 수직적으로 연결시키는 콘택부를 포함할 수 있다.
상기 반도체 소자는, 상기 도전 구조체와 상기 배선 사이에 개재된 배리어 패턴을 더 포함할 수 있다.
상기 제1 부분은, 적어도 하나의 상기 하부 도전 구조체들과 전기적으로 연결되고, 상기 반도체 소자는, 상기 제1 부분과 상기 적어도 하나의 하부 도전 구조체들 사이에 개재된 배리어 패턴을 더 포함할 수 있다.
상기 반도체 소자는, 상기 도전 구조체의 상면을 제외한 측벽들 및 바닥면을 덮는 배리어 패턴을 더 포함할 수 있다.
상기 반도체 소자는, 상기 활성 패턴을 정의하는 소자 분리 패턴들을 더 포함할 수 있다. 상기 활성 패턴은, 상기 소자 분리 패턴들에 대하여 수직하게 돌출된 상부를 포함할 수 있다.
상기 활성 패턴은, 제1 활성 패턴 및 제2 활성 패턴을 포함하고, 상기 제1 활성 패턴은 상기 기판의 PMOS 영역에 위치하고, 상기 제2 활성 패턴은 상기 기판의 NMOS 영역에 위치하며, 상기 게이트 전극은 상기 제1 및 제2 활성 패턴들을 모두 가로지를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에, 활성 패턴을 가로지르는 게이트 전극들을 형성하는 것; 상기 게이트 전극들 사이의 상기 활성 패턴에 불순물 영역들을 형성하는 것; 상기 게이트 전극 및 상기 불순물 영역들 상에 제1 층간 절연막을 형성하는 것; 및 상기 제1 층간 절연막 내에, 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 제1 부분 및 상기 제1 부분으로부터 수평적으로 연장되는 제2 부분을 포함하는 도전 구조체를 형성하는 것을 포함할 수 있다. 상기 도전 구조체를 형성하는 것은, 상기 제1 부분을 정의하는 제1 홀 및 상기 제2 부분을 정의하는 제2 홀을 상기 제1 층간 절연막 내에 형성하는 것을 포함하고, 상기 제1 홀과 상기 제2 홀은 서로 일부가 중첩되어, 상기 도전 구조체를 정의하는 하나의 연통 홀을 구성하며, 상기 제2 홀의 바닥면의 높이는, 상기 제1 홀의 바닥면의 높이보다 더 높을 수 있다.
상기 제조 방법은, 상기 제1 층간 절연막 아래에, 상기 불순물 영역들을 덮는 하부 도전 구조체들을 형성하는 것을 더 포함할 수 있다. 상기 제1 홀은, 적어도 하나의 상기 하부 도전 구조체들의 상면을 노출시킬 수 있다.
상기 제조 방법은, 상기 제1 층간 절연막 아래에, 상기 불순물 영역들을 덮는 하부 도전 구조체들을 형성하는 것을 더 포함할 수 있다. 상기 게이트 전극들의 상면들의 높이는, 상기 하부 도전 구조체들의 상면들보다 더 낮고, 상기 제1 홀은, 적어도 하나의 상기 게이트 전극들의 상면을 노출시킬 수 있다.
상기 제조 방법은, 상기 기판 상에, 상기 활성 패턴을 정의하는 소자 분리 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 활성 패턴은, 상기 소자 분리 패턴들에 대하여 수직하게 돌출된 상부를 포함할 수 있다.
상기 제조 방법은, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것; 및 상기 제2 층간 절연막 내에, 상기 도전 구조체와 전기적으로 연결되는 배선을 형성하는 것을 더 포함할 수 있다.
상기 제1 홀 및 상기 제2 홀은 서로 다른 마스크를 이용해 형성될 수 있다.
상기 제조 방법은, 적어도 하나의 상기 불순물 영역들과 전기적으로 연결되는 게이트 콘택을 형성하는 것을 더 포함할 수 있다. 상기 게이트 콘택을 형성하는 것은, 이를 정의하는 제3 홀을 상기 제1 층간 절연막 내에 형성하는 것을 포함하고, 상기 제3 홀은 상기 제1 홀과 동일한 마스크를 이용해 상기 제1 홀과 동시에 형성될 수 있다.
상기 제조 방법은, 적어도 하나의 상기 게이트 전극들과 전기적으로 연결되는 게이트 콘택을 형성하는 것을 더 포함할 수 있다. 상기 게이트 콘택을 형성하는 것은, 이를 정의하는 제3 홀을 상기 제1 층간 절연막 내에 형성하는 것을 포함하고, 상기 제3 홀은 상기 제1 홀과 동일한 마스크를 이용해 상기 제1 홀과 동시에 형성될 수 있다.
본 발명에 따른 반도체 소자는, 불순물 영역들 및 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 도전 구조체를 포함할 수 있다. 도전 구조체는 수평적으로 연장되는 부분을 포함하며, 이로써 도전 구조체 상에 배선들이 자유롭게 배치될 수 있다. 결과적으로, 안정적인 동작이 가능한 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다.
도 4는 앞서 도 3을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다.
도 6은 앞서 도 5를 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다.
도 7은 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다.
도 8은 앞서 도 7을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다.
도 9는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다.
도 10은 앞서 도 9를 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다.
도 11은 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 13은 본 발명의 실시예들에 따른 표준 셀 레이아웃들이 배치된 것을 나타내는 평면도이다.
도 14a는 도 13의 M 영역을 나타낸 본 발명의 일 실시예에 대한 평면도이다.
도 14b는 도 13의 M 영역에 대응하는 비교예에 대한 평면도이다.
도 15a는 도 13의 N 영역을 나타낸 본 발명의 일 실시예에 대한 평면도이다.
도 15b는 도 13의 N 영역에 대응하는 비교예에 대한 평면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 17a 내지 도 17p는 각각 도 16의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, H-H'선, I-I'선, J-J'선, K-K'선, L-L'선, M-M'선, N-N'선, O-O'선, 및 P-P'선에 따른 단면도들이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 16의 A-A'선에 따른 단면도들이다.
도 18c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로서, 도 16의 F-F'선에 따른 단면도이다.
도 19, 21, 23, 25, 27, 29 및 31은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 20a, 22a, 24a, 26a, 28a, 30a 및 32a는 각각 도 19, 21, 23, 25, 27, 29 및 31의 A-A'선에 대응하는 단면도들이다.
도 20b, 22b, 24b, 26b, 28b, 30b 및 32b는 각각 도 19, 21, 23, 25, 27, 29 및 31의 B-B'선에 대응하는 단면도들이다.
도 22c, 24c, 26c, 28c, 30c 및 32c는 각각 도 21, 23, 25, 27, 29 및 31의 C-C'선에 대응하는 단면도들이다.
도 28d, 30d 및 32d는 각각 도 27, 29 및 31의 D-D'선에 대응하는 단면도들이다.
도 30e 및 32e는 각각 도 29 및 31의 E-E'선에 대응하는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.
상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 보조 기억 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다.
상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다.
상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
상기 보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 적어도 하나의 상기 표준 셀들의 경계에, 이의 전기적 특성에 적합한 확산 방지 패턴을 도입할 수 있다. 이와 같이 재설계된 표준 셀을 상기 셀 라이브러리 내에 제공할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다.
도 3을 참조하면, 표준 셀 레이아웃은 활성 영역(AR)의 레이아웃(AR, 이하 활성 영역), 게이트 전극(GE)의 레이아웃(GP, 이하 게이트 패턴), 도전 구조체(CP)의 레이아웃(CL, 이하 도전 패턴(CL)), 비아의 레이아웃(V0, 이하 비아 패턴(V0)), 및 배선(ML)의 레이아웃(M1, 이하 도전 라인(M1))을 포함할 수 있다.
상기 활성 영역(AR)은 PMOSFET 영역 또는 NMOSFET 영역일 수 있다. 상기 게이트 패턴(GP)은, 상기 활성 영역(AR)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 패턴(GP)과 중첩되지 않는 상기 활성 영역(AR)의 일부는 소스/드레인 영역(SD)을 정의할 수 있다.
상기 도전 패턴(CL)은 연결 패턴(M0) 및 활성 콘택 패턴(CA)을 포함할 수 있다. 상기 활성 콘택 패턴(CA)은 상기 활성 영역(AR) 상에 배치될 수 있다. 상기 활성 콘택 패턴(CA)은 상기 게이트 패턴(GP)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 이격될 수 있다. 상기 연결 패턴(M0)과 상기 활성 콘택 패턴(CA)은 서로 일부가 중첩될 수 있다. 상기 연결 패턴(M0)은 상기 제2 방향(D2)으로 연장될 수 있다.
상기 연결 패턴(M0) 상에 상기 비아 패턴(V0) 및 상기 도전 라인(M1)이 배치될 수 있다. 상기 비아 패턴(V0)은 상기 연결 패턴(M0)과 중첩되지만, 상기 활성 콘택 패턴(CA)과는 상기 제2 방향(D2)으로 이격될 수 있다. 상기 도전 라인(M1)은 상기 비아 패턴(V0)과 중첩되면서 상기 제1 방향(D1)으로 연장될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 4는 앞서 도 3을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다.
도 4를 참조하면, 활성 패턴(FN)을 갖는 기판(100)이 제공될 수 있다. 상기 활성 패턴(FN)은, 앞서 도 3을 참조하여 설명한 활성 영역(AR)에 대응되도록 형성될 수 있다. 상기 활성 패턴(FN)은, 한 쌍의 소스/드레인 영역들(SD) 및 상기 소스/드레인 영역들(SD) 사이의 채널 영역(AF)을 포함할 수 있다.
상기 채널 영역(AF) 상에, 상기 활성 패턴(FN)을 가로지르는 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 전극(GE)은, 앞서 도 3을 참조하여 설명한 게이트 패턴(GP)에 의해 정의된 것일 수 있다. 도시되진 않았지만, 상기 채널 영역(AF)과 상기 게이트 전극(GE) 사이에 게이트 절연 패턴이 개재될 수 있다. 상기 게이트 전극(GE)은, 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
적어도 하나의 상기 소스/드레인 영역들(SD) 상에, 도전 구조체(CP)가 배치될 수 있다. 상기 도전 구조체(CP)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 상기 도전 구조체(CP)는, 앞서 도 3을 참조하여 설명한 도전 패턴(CL)에 의해 정의된 것일 수 있다. 구체적으로, 상기 제1 부분(P1)은 앞서 도 3을 참조하여 설명한 연결 패턴(M0)에 의해 정의된 것일 수 있고, 상기 제2 부분(P2)은 앞서 도 3을 참조하여 설명한 활성 콘택 패턴(CA)에 의해 정의된 것일 수 있다.
상기 제2 부분(P2)은 상기 소스/드레인 영역(SD)과 전기적으로 연결될 수 있다. 즉, 상기 제2 부분(P2)은 상기 소스/드레인 영역(SD)과 직접 접촉하는 콘택의 역할을 수행할 수 있다. 한편, 상기 제2 부분(P2)은 상기 게이트 전극(GE)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 이격될 수 있다. 상기 제2 부분(P2)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 제1 부분(P1)은, 상기 제2 부분(P2)으로부터 상기 제2 방향(D2)으로 연장될 수 있다. 나아가 상기 제1 부분(P1)은, 상기 제2 부분(P2)의 적어도 하나의 측벽(SW1, 이하 제1 측벽)으로부터 돌출된 제1 끝 부분(TP1)을 가질 수 있다. 상기 제1 측벽(SW1)은 상기 제1 방향(D1)으로 연장되는 측벽이며, 나아가 상기 게이트 전극(GE)을 바라볼 수 있다. 다시 말하면, 상기 제1 부분(P1)은 상기 제2 부분(P2)의 상부를 관통하는 형태를 가질 수 있다.
상기 제1 부분(P1)의 상면(P1t)과 상기 제2 부분(P2)의 상면(P2t)은 실질적으로 서로 공면을 이룰 수 있다. 반면, 상기 제1 부분(P1)의 바닥면(P1b)의 높이는 상기 제2 부분(P2)의 바닥면(P2b)의 높이보다 더 높을 수 있다. 나아가, 상기 제1 부분(P1)의 바닥면(P1b)의 높이는 상기 게이트 전극(GE)의 상면의 높이보다 더 높을 수 있다.
상기 제1 부분(P1) 및 상기 제2 부분(P2)은 서로 일체로 연결되어, 상기 도전 구조체(CP)를 구성할 수 있다. 상기 도전 구조체(CP)는 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
상기 도전 구조체(CP) 상에 배선(ML)이 배치될 수 있다. 상기 배선(ML)은 상기 제1 방향(D1)으로 연장되는 라인부(LI), 및 상기 라인부(LI)를 상기 도전 구조체(CP)와 수직적으로 연결시키는 콘택부(VI)를 포함할 수 있다. 상기 라인부(LI)는, 앞서 도 3을 참조하여 설명한 도전 라인(M1)에 의해 정의된 것일 수 있고, 상기 콘택부(VI)는, 앞서 도 3을 참조하여 설명한 비아 패턴(V0)에 의해 정의된 것일 수 있다. 상기 배선(ML)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
평면적 관점에서, 상기 라인부(LI)는 상기 제2 부분(P2)과 상기 제2 방향(D2)으로 이격될 수 있다. 그럼에도 불구하고, 상기 라인부(LI)는, 상기 콘택부(VI) 및 상기 제1 부분(P1)을 통해 상기 제2 부분(P2)과 전기적으로 연결될 수 있다. 다시 말하면, 상기 라인부(LI)는 상기 소스/드레인 영역(SD)과 전기적으로 연결될 수 있다. 결과적으로, 상기 라인부(LI)가 상기 제2 부분(P2)과 수평적으로 이격되었다 할지라도, 상기 제1 부분(P1)을 통해 이들을 전기적으로 연결시킬 수 있다. 일 예로, 상기 배선(ML)을 통해 상기 소스/드레인 영역(SD)에 전기적 신호가 입력/출력 될 수 있다.
도 3을 다시 참조하면, 레이아웃 설계 시 도전 패턴(CL)의 연결 패턴(M0)을 이용하여, 도전 라인(M1)의 배치 자유도를 높일 수 있다. 결과적으로, 앞서 도 2를 참조하여 설명한 라우팅 절차가 표준 셀 레이아웃 상에 용이하게 수행될 수 있다.
도 5는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다. 본 실시예에서는, 앞서 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5를 참조하면, 표준 셀 레이아웃은 활성 영역(AR), 게이트 패턴(GP), 도전 패턴(CL), 비아 패턴(V0), 및 도전 라인(M1)을 포함할 수 있다. 상기 도전 패턴(CL)은 연결 패턴(M0) 및 게이트 콘택 패턴(CB)을 포함할 수 있다. 상기 게이트 콘택 패턴(CB)은 상기 게이트 패턴(GP) 상에 배치될 수 있다. 상기 게이트 콘택 패턴(CB)은 상기 연결 패턴(M0)과 중첩될 수 있다. 상기 연결 패턴(M0)의 장축은 제2 방향(D2)과 평행할 수 있다.
상기 연결 패턴(M0) 상에 상기 비아 패턴(V0) 및 상기 도전 라인(M1)이 배치될 수 있다. 상기 비아 패턴(V0)은 상기 연결 패턴(M0)과 중첩되지만, 상기 게이트 콘택 패턴(CB)과는 상기 제2 방향(D2)으로 이격될 수 있다. 상기 도전 라인(M1)은 상기 비아 패턴(V0)과 중첩되면서 제1 방향(D1)으로 연장될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 6은 앞서 도 5를 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 6을 참조하면, 게이트 전극(GE) 상에 도전 구조체(CP)가 배치될 수 있다. 상기 도전 구조체(CP)는 제1 부분(P1) 및 제3 부분(P3)을 포함할 수 있다. 상기 도전 구조체(CP)는, 앞서 도 4를 참조하여 설명한 도전 구조체(CP)와는 달리, 제2 부분(P2) 대신 제3 부분(P3)을 포함할 수 있다. 상기 제1 부분(P1)은 앞서 도 5를 참조하여 설명한 연결 패턴(M0)에 의해 정의된 것일 수 있고, 상기 제3 부분(P3)은 앞서 도 5를 참조하여 설명한 게이트 콘택 패턴(CB)에 의해 정의된 것일 수 있다.
상기 제3 부분(P3)은 상기 게이트 전극(GE)과 전기적으로 연결될 수 있다. 즉, 상기 제3 부분(P3)은 상기 게이트 전극(GE)의 상면과 직접 접촉하는 콘택의 역할을 수행할 수 있다. 한편, 상기 제3 부분(P3)은 소스/드레인 영역들(SD)과는 수직적으로 이격될 수 있다.
상기 제1 부분(P1)은, 상기 제2 부분(P2)으로부터 제2 방향(D2)의 반대 방향으로 연장될 수 있다. 나아가 상기 제1 부분(P1)은, 상기 제3 부분(P3)의 양 측벽들(SW2, 이하 제2 측벽)로부터 각각 돌출된 제2 끝 부분들(TP2)을 가질 수 있다. 다시 말하면, 상기 제1 부분(P1)의 선폭은 상기 제2 부분(P2)의 선폭보다 더 클 수 있다.
상기 제1 부분(P1)의 상면(P1t)과 상기 제3 부분(P3)의 상면(P3t)은 실질적으로 서로 공면을 이룰 수 있다. 반면, 상기 제1 부분(P1)의 바닥면(P1b)의 높이는 상기 제3 부분(P3)의 바닥면(P3b)의 높이보다 더 높을 수 있다. 상기 제3 부분(P3)의 바닥면(P3b)의 높이는 상기 게이트 전극(GE)의 상면의 높이와 실질적으로 동일하기 때문에, 상기 제1 부분(P1)의 바닥면(P1b)의 높이는 상기 게이트 전극(GE)의 상면의 높이보다 더 높을 수 있다.
상기 도전 구조체(CP) 상에 배선(ML)이 배치될 수 있다. 평면적 관점에서, 라인부(LI)는 상기 제3 부분(P3)과 상기 제2 방향(D2)으로 이격될 수 있다. 그럼에도 불구하고, 상기 라인부(LI)는, 콘택부(VI) 및 상기 제1 부분(P1)을 통해 상기 제3 부분(P3)과 전기적으로 연결될 수 있다. 다시 말하면, 상기 라인부(LI)는 상기 게이트 전극(GE)과 전기적으로 연결될 수 있다. 결과적으로, 상기 라인부(LI)가 상기 제3 부분(P3)과 수평적으로 이격되었다 할지라도, 상기 제1 부분(P1)을 통해 이들을 전기적으로 연결시킬 수 있다. 일 예로, 상기 배선(ML)을 통해 상기 게이트 전극(GE)에 전기적 신호가 입력/출력 될 수 있다.
도 7은 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다. 본 실시예에서는, 앞서 도 3 및 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7을 참조하면, 표준 셀 레이아웃은 활성 영역(AR), 게이트 패턴(GP), 도전 패턴(CL), 비아 패턴(V0), 및 도전 라인(M1)을 포함할 수 있다. 상기 도전 패턴(CL)은 연결 패턴(M0), 활성 콘택 패턴(CA) 및 게이트 콘택 패턴(CB)을 포함할 수 있다.
상기 활성 콘택 패턴(CA)은 상기 활성 영역(AR) 상에 배치될 수 있고, 상기 게이트 콘택 패턴(CB)은 상기 게이트 패턴(GP) 상에 배치될 수 있다. 상기 활성 콘택 패턴(CA)과 상기 연결 패턴(M0)은 서로 일부가 중첩될 수 있고, 상기 게이트 콘택 패턴(CB)은 상기 연결 패턴(M0)과 중첩될 수 있다.
한편, 설명의 편의를 위해 비아 패턴(V0) 및 도전 라인(M1)이 생략되지만, 이들은 앞서 도 3 및 도 5를 참조하여 설명한 것과 같이 상기 연결 패턴(M0) 상에 자유롭게 배치될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 8은 앞서 도 7을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도 4 및 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8을 참조하면, 기판(100) 상에 도전 구조체(CP)가 배치될 수 있다. 상기 도전 구조체(CP)는 제1 부분(P1), 제2 부분(P2) 및 제3 부분(P3)을 포함할 수 있다. 상기 제2 부분(P2)은, 소스/드레인 영역(SD) 상에서 이와 전기적으로 연결될 수 있고, 상기 제3 부분(P3)은, 게이트 전극(GE) 상에서 이와 전기적으로 연결될 수 있다. 한편, 상기 제1 부분(P1)은 제2 방향(D2)으로 연장되면서 상기 제2 부분(P2)과 상기 제3 부분(P3)을 서로 연결할 수 있다.
상기 제1 부분(P1)의 상면(P1t), 상기 제2 부분(P2)의 상면(P2t) 및 상기 제3 부분(P3)의 상면(P3t)은 실질적으로 서로 공면을 이룰 수 있다. 반면, 상기 제1 부분(P1)의 바닥면(P1b)의 높이, 상기 제2 부분(P2)의 바닥면(P2b)의 높이 및 상기 제3 부분(P3)의 바닥면(P3b)의 높이는 서로 다를 수 있다. 구체적으로, 상기 제1 부분(P1)의 바닥면(P1b)의 높이는 상기 제3 부분(P3)의 바닥면(P3b)보다 더 높을 수 있고, 상기 제3 부분(P3)의 바닥면(P3b)의 높이는 상기 제2 부분(P2)의 바닥면(P2b)보다 더 높을 수 있다.
도시되진 않았지만, 앞서 도 3 및 도 5를 참조하여 설명한 것과 같이 상기 도전 구조체(CP) 상에 배선(ML)이 배치될 수 있다.
도 9는 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다. 본 실시예에서는, 앞서 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9를 참조하면, 표준 셀 레이아웃은 활성 영역(AR), 게이트 패턴(GP), 도전 패턴(CL), 비아 패턴(V0), 및 도전 라인(M1)을 포함할 수 있다. 상기 도전 패턴(CL)은 연결 패턴(M0) 및 한 쌍의 활성 콘택 패턴들(CA)을 포함할 수 있다.
상기 활성 콘택 패턴들(CA)은, 게이트 패턴(GP) 양 측의 상기 활성 영역(AR) 상에 각각 배치될 수 있다. 각각의 상기 활성 콘택 패턴들(CA)은 상기 연결 패턴(M0)과 서로 일부가 중첩될 수 있다. 상기 연결 패턴(M0)은 상기 게이트 패턴(GP)을 가로지르며 제2 방향(D2)으로 연장될 수 있다.
한편, 설명의 편의를 위해 비아 패턴(V0) 및 도전 라인(M1)이 생략되지만, 이들은 앞서 도 3을 참조하여 설명한 것과 같이 상기 연결 패턴(M0) 상에 자유롭게 배치될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 10은 앞서 도 9를 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10을 참조하면, 기판(100) 상에 도전 구조체(CP)가 배치될 수 있다. 상기 도전 구조체(CP)는 제1 부분(P1) 및 한 쌍의 제2 부분들(P2)을 포함할 수 있다. 상기 제2 부분들(P2)은, 게이트 전극(GE) 양 측의 소스/드레인 영역들(SD) 상에서 이들과 전기적으로 각각 연결될 수 있다. 한편, 상기 제1 부분(P1)은 상기 게이트 전극(GE)을 가로지르며 제2 방향(D2)으로 연장되면서 상기 제2 부분들(P2)을 서로 연결할 수 있다. 즉 상기 제1 부분(P1)은, 상기 게이트 전극(GE)을 사이에 두고 서로 이격된 상기 제2 부분들(P2)을 서로 연결할 수 있다.
도시되진 않았지만, 앞서 도 3을 참조하여 설명한 것과 같이 상기 도전 구조체(CP) 상에 배선(ML)이 배치될 수 있다.
도 11은 본 발명의 실시예들에 따른 표준 셀 레이아웃의 일부를 나타내는 평면도이다. 본 실시예에서는, 앞서 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 11을 참조하면, 표준 셀 레이아웃은 활성 영역(AR), 게이트 패턴들(GP), 도전 패턴(CL), 비아 패턴(V0), 및 도전 라인(M1)을 포함할 수 있다. 상기 도전 패턴(CL)은 연결 패턴(M0) 및 한 쌍의 게이트 콘택 패턴들(CB)을 포함할 수 있다.
상기 게이트 콘택 패턴들(CB)은, 상기 게이트 패턴들(GP) 상에 각각 배치될 수 있다. 상기 게이트 콘택 패턴들(CB)은 상기 연결 패턴(M0)과 중첩될 수 있다. 상기 연결 패턴(M0)은 상기 게이트 패턴들(GP)을 가로지르며 제2 방향(D2)으로 연장될 수 있다.
한편, 설명의 편의를 위해 비아 패턴(V0) 및 도전 라인(M1)이 생략되지만, 이들은 앞서 도 5를 참조하여 설명한 것과 같이 상기 연결 패턴(M0) 상에 자유롭게 배치될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 구체적으로, 도 12는 앞서 도 11을 참조하여 설명한 레이아웃을 통해 구현된 반도체 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 12를 참조하면, 기판(100) 상의 게이트 전극들(GE) 상에 도전 구조체(CP)가 배치될 수 있다. 상기 도전 구조체(CP)는 제1 부분(P1) 및 한 쌍의 제3 부분들(P3)을 포함할 수 있다. 상기 제3 부분들(P3)은, 상기 게이트 전극들(GE)과 전기적으로 각각 연결될 수 있다. 한편, 상기 제1 부분(P1)은 상기 게이트 전극들(GE)을 가로지르며 제2 방향(D2)으로 연장되면서 상기 제3 부분들(P3)을 서로 연결할 수 있다.
도시되진 않았지만, 앞서 도 3을 참조하여 설명한 것과 같이 상기 도전 구조체(CP) 상에 배선(ML)이 배치될 수 있다.
도 13은 본 발명의 실시예들에 따른 표준 셀 레이아웃들이 배치된 것을 나타내는 평면도이다. 본 실시예에서는, 앞서 도 3, 5, 7, 9, 및 11을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13을 참조하면, 레이아웃 디자인 툴을 이용하여 표준 셀 레이아웃들이 나란히 배치될 수 있다. 일 예로, 상기 표준 셀 레이아웃들은 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)을 포함할 수 있다. 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)은 제2 방향(D2)으로 배열될 수 있다. 각각의 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)은, 로직 트랜지스터들을 포함하는 로직 레이아웃, 이의 상에 배치된 배선 레이아웃, 및 상기 로직 레이아웃과 상기 배선 레이아웃을 연결시키기 위한 콘택 레이아웃을 포함할 수 있다.
상기 로직 레이아웃은 활성 영역의 레이아웃들(PR, NR)을 포함할 수 있다. 상기 활성 영역들의 레이아웃들은, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격될 수 있다.
상기 로직 레이아웃은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장되는 게이트 전극의 레이아웃들(GP, 이하 게이트 패턴들(GP))을 포함할 수 있다. 상기 게이트 패턴들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 PMOSFET 영역(PR), 상기 NMOSFET 영역(NR) 및 상기 게이트 패턴들(GP)은 반도체 기판(100) 상에 형성되는 로직 트랜지스터들을 구성할 수 있다.
상기 콘택 레이아웃은, 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)과 중첩(연결)되는 하부 도전 구조체의 레이아웃들(LP, 이하 하부 도전 패턴들), 연결 패턴(M0)의 레이아웃들(M0a-M0g, 이하 연결 패턴들), 상기 하부 도전 패턴들(LP)과 중첩(연결)되는 활성 콘택(AC)의 레이아웃들(CAa-CAj, 이하 활성 콘택 패턴들), 및 상기 게이트 패턴들(GP)과 중첩(연결)되는 게이트 콘택(GC)의 레이아웃들(CBa-CBh, 이하 게이트 콘택 패턴들)을 포함할 수 있다. 각각의 상기 연결 패턴들(M0a-M0g)은, 상기 활성 콘택 패턴들(CAa-CAj) 및 상기 게이트 콘택 패턴들(CBa-CBh) 중 적어도 하나와 중첩(연결)될 수 있다. 상기 콘택 레이아웃에 있어서, 도전 구조체(CP)의 레이아웃들(CL1-CL8, 이하 도전 패턴들)이 정의될 수 있다. 상기 도전 패턴들(CL1-CL8)은 제1 내지 제8 도전 패턴들(CL1-CL8)을 포함할 수 있다.
상기 배선 레이아웃은, 비아의 레이아웃들(V0, 이하 비아 패턴들), 배선의 레이아웃들(M1a-M1f, 이하 도전 라인들), 및 전원 배선들의 레이아웃들(PM1, PM2, 이하 전원 라인들)을 포함할 수 있다. 상기 제1 및 제2 전원 라인들(PM1, PM2)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 상기 제1 및 제2 전원 라인들(PM1, PM2)은 상기 비아 패턴들(V0)을 통해 상기 활성 콘택 패턴들(CAa-CAj) 중 일부들과 연결될 수 있다. 상기 도전 라인들(M1a-M1f)은 상기 비아 패턴들(V0)을 통해 상기 연결 패턴들(M0a-M0g)의 일부, 상기 활성 콘택 패턴들(CAa-CAj)의 일부, 및 상기 게이트 콘택 패턴들(CBa-CBh)의 일부와 연결될 수 있다.
상기 제1 표준 셀 레이아웃(STD1)에 대해 설명한다. 구체적으로, 상기 제1 및 제2 전원 라인들(PM1, PM2)과 각각 중첩되는 제1 활성 콘택 패턴들(CAa)이 배치될 수 있다. 상기 제1 및 제2 전원 라인들(PM1, PM2)은 상기 비아 패턴들(V0)을 통해 상기 제1 활성 콘택 패턴들(CAa)과 각각 연결될 수 있다. 적어도 하나의 게이트 패턴(GP)과 중첩되는 제1 게이트 콘택 패턴(CBa)이 배치될 수 있다. 제1 도전 라인(M1a)이 상기 비아 패턴(V0)을 통해 상기 제1 게이트 콘택 패턴(CBa)과 연결될 수 있다.
상기 제1 도전 라인(M1a)과 인접하여, 한 쌍의 상기 제1 도전 패턴들(CL1)이 배치될 수 있다. 상기 한 쌍의 제1 도전 패턴들(CL1)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 배치될 수 있다. 각각의 상기 제1 도전 패턴들(CL1)은, 제2 활성 콘택 패턴(CAb) 및 제1 연결 패턴(M0a)을 포함할 수 있다. 상기 제2 활성 콘택 패턴(CAb)과 상기 제1 연결 패턴(M0a)은 서로 일부가 중첩될 수 있다. 제2 도전 라인(M1b)이 상기 비아 패턴들(V0)을 통해 상기 한 쌍의 제1 도전 패턴들(CL1)과 각각 연결될 수 있다.
상기 제1 표준 셀 레이아웃(STD1)과 상기 제2 표준 셀 레이아웃(STD2)의 경계에 한 쌍의 상기 제2 도전 패턴들(CL2)이 배치될 수 있다. 상기 한 쌍의 제2 도전 패턴들(CL2)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 배치될 수 있다. 각각의 상기 제2 도전 패턴들(CL2)은, 제2 게이트 콘택 패턴(CBb), 제2 연결 패턴(M0b) 및 제3 활성 콘택 패턴(CAc)을 포함할 수 있다. 상기 제2 게이트 콘택 패턴(CBb)은 상기 제2 연결 패턴(M0b)과 중첩될 수 있다. 또한, 상기 제3 활성 콘택 패턴(CAc)과 상기 제2 연결 패턴(M0b)은 서로 일부가 중첩될 수 있다. 그러나, 상기 제2 게이트 콘택 패턴(CBb)과 상기 제3 활성 콘택 패턴(CAc)은 서로 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제1 및 제2 전원 라인들(PM1, PM2)이 상기 비아 패턴들(V0)을 통해 상기 한 쌍의 제2 도전 패턴들(CL2)과 각각 연결될 수 있다.
상기 제2 표준 셀 레이아웃(STD2)에 대해 설명한다. 구체적으로, 먼저 한 쌍의 상기 제3 도전 패턴들(CL3)이 배치될 수 있다. 상기 한 쌍의 제3 도전 패턴들(CL3)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 배치될 수 있다. 각각의 상기 제3 도전 패턴들(CL3)은, 제4 활성 콘택 패턴(CAd), 제5 활성 콘택 패턴(CAe), 및 제3 연결 패턴(M0c)을 포함할 수 있다. 상기 제4 및 제5 활성 콘택 패턴들(CAd, CAe)은 상기 게이트 패턴(GP)을 사이에 두고 서로 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제3 연결 패턴(M0c)은 상기 게이트 패턴(GP)을 가로지르며 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제4 활성 콘택 패턴(CAd)과 상기 제3 연결 패턴(M0c)은 서로 일부가 중첩될 수 있고, 상기 제5 활성 콘택 패턴(CAe)과 상기 제3 연결 패턴(M0c)은 서로 일부가 중첩될 수 있다.
상기 한 쌍의 제3 도전 패턴들(CL3)과 인접하여, 제4 도전 패턴(CL4)이 배치될 수 있다. 상기 제4 도전 패턴(CL4)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이에 배치될 수 있다. 상기 제4 도전 패턴(CL4)은, 제3 게이트 콘택 패턴(CBc), 제4 게이트 콘택 패턴(CBd), 및 제4 연결 패턴(M0d)을 포함할 수 있다. 상기 제3 및 제4 게이트 콘택 패턴들(CBc, CBd)은 서로 인접하는 게이트 패턴들(GP)과 각각 중첩될 수 있다. 상기 제4 연결 패턴(M0d)은 상기 게이트 패턴들(GP)을 가로지르며 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제3 및 제4 게이트 콘택 패턴들(CBc, CBd)은 상기 제4 연결 패턴(M0d)과 중첩될 수 있다. 제3 도전 라인(M1c)이 상기 비아 패턴(V0)을 통해 상기 제4 도전 패턴(CL4)과 연결될 수 있다.
상기 제3 및 제4 게이트 콘택 패턴들(CBc, CBd)과 각각 연결되는 상기 게이트 패턴들(GP) 사이에 한 쌍의 제6 활성 콘택 패턴들(CAf)이 배치될 수 있다. 상기 한 쌍의 제6 활성 콘택 패턴들(CAf)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 배치될 수 있다. 제4 도전 라인(M1d)이 상기 비아 패턴들(V0)을 통해 상기 한 쌍의 제6 활성 콘택 패턴들(CAf)과 연결될 수 있다.
만약 상기 제4 연결 패턴(M0d)이 생략된 경우, 상기 제3 및 제4 도전 라인들(M1c, M1d)은 도 13에 예시된 모양 및 위치를 갖기 어려울 수 있다. 예를 들어, 후술할 도 14b에 나타난 제1 및 제2 도전 라인들(M1a, M1b)과 유사한 모양 및 위치를 가질 수 있다.
상기 제2 표준 셀 레이아웃(STD2)과 상기 제3 표준 셀 레이아웃(STD3)의 경계에 한 쌍의 상기 제5 도전 패턴들(CL5)이 배치될 수 있다. 상기 한 쌍의 제5 도전 패턴들(CL5)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 배치될 수 있다. 각각의 상기 제5 도전 패턴들(CL5)은, 제7 활성 콘택 패턴(CAg), 제5 연결 패턴(M0e), 제5 게이트 콘택 패턴(CBe) 및 제8 활성 콘택 패턴(CAh)을 포함할 수 있다. 상기 제5 게이트 콘택 패턴(CBe)은 상기 제5 연결 패턴(M0e)과 중첩될 수 있다. 상기 제7 활성 콘택 패턴(CAg)과 상기 제5 연결 패턴(M0e)은 서로 일부가 중첩될 수 있고, 상기 제8 활성 콘택 패턴(CAh)과 상기 제5 연결 패턴(M0e)은 서로 일부가 중첩될 수 있다. 상기 제7 및 제8 활성 콘택 패턴들(CAg, CAh) 및 상기 제5 게이트 콘택 패턴(CBe)은 서로 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제8 활성 콘택 패턴(CAh)은 상기 제1 방향(D1)으로 연장되면서, 상기 전원 라인(PM1, PM2)과 서로 일부가 중첩될 수 있다. 상기 제1 및 제2 전원 라인들(PM1, PM2)이 상기 비아 패턴들(V0)을 통해 상기 한 쌍의 제5 도전 패턴들(CL5)과 각각 연결될 수 있다.
상기 제3 표준 셀 레이아웃(STD3)에 대해 설명한다. 구체적으로, 먼저 제6 게이트 콘택 패턴(CBf) 및 제7 게이트 콘택 패턴(CBg)이 배치될 수 있다. 상기 제6 및 제7 게이트 콘택 패턴들(CBf, CBg)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이에 배치될 수 있다. 상기 제6 및 제7 게이트 콘택 패턴들(CBf, CBg)은, 서로 인접하는 게이트 패턴들(GP)과 각각 중첩될 수 있다. 나아가, 상기 제6 및 제7 게이트 콘택 패턴들(CBf, CBg)은 제5 도전 라인(M1e)과 중첩될 수 있다. 상기 제5 도전 라인(M1e)은, 상기 제6 및 제7 게이트 콘택 패턴들(CBf, CBg)과 중첩되면서 상기 제2 방향(D2)으로 연장되는 제1 부분, 및 상기 제1 방향(D1)으로 연장되는 제2 부분을 포함할 수 있다. 상기 제5 도전 라인(M1e)이 상기 비아 패턴들(V0)을 통해 상기 제6 및 제7 게이트 콘택 패턴들(CBf, CBg)과 연결될 수 있다.
상기 제5 도전 라인(M1e)과 인접하여, 제6 도전 패턴(CL6)이 배치될 수 있다. 상기 제6 도전 패턴(CL6)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이에 배치될 수 있다. 상기 제6 도전 패턴(CL6)은, 제8 게이트 콘택 패턴(CBh) 및 제6 연결 패턴(M0f)을 포함할 수 있다. 상기 제8 게이트 콘택 패턴(CBh)은 상기 제2 방향(D2)으로 연장되면서, 서로 인접하는 한 쌍의 상기 게이트 패턴들(GP)과 중첩될 수 있다. 상기 제6 연결 패턴(M0f)은, 상기 제2 방향(D2)으로 연장되면서 상기 제8 게이트 콘택 패턴(CBh)과 중첩되는 제1 부분, 및 상기 제1 방향(D1)으로 연장되는 제2 부분을 포함할 수 있다. 상기 제6 연결 패턴(M0f)의 상기 제2 부분은 제6 도전 라인(M1f)과 중첩될 수 있다. 상기 제6 도전 라인(M1f)이 상기 비아 패턴(V0)을 통해 상기 제6 도전 패턴(CL6)과 연결될 수 있다.
상기 NMOSFET 영역(NR) 상에 제7 도전 패턴(CL7)이 배치될 수 있다. 상기 제7 도전 패턴(CL7)은, 제9 활성 콘택 패턴(CAi), 제10 활성 콘택 패턴(CAj), 및 제7 연결 패턴(M0g)을 포함할 수 있다. 상기 제9 및 제10 활성 콘택 패턴들(CAi, CAj)은 상기 게이트 패턴들(GP)을 사이에 두고 서로 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제7 연결 패턴(M0g)은 상기 제1 방향(D1)으로 연장되면서 상기 제9 활성 콘택 패턴(CAi)과 중첩되는 제1 부분, 상기 제1 방향(D1)으로 연장되면서 상기 제10 활성 콘택 패턴(CAj)과 중첩되는 제2 부분, 및 상기 게이트 패턴들(GP)을 가로지르며 상기 제2 방향(D2)으로 연장되는 제3 부분을 포함할 수 있다.
상기 제6 도전 패턴(CL6)과 인접하여, 제8 도전 패턴(CL8)이 배치될 수 있다. 상기 제8 도전 패턴(CL8)은 상기 PMOSFET 영역(PR)에서부터 상기 NMOSFET 영역(NR)까지 걸쳐있을 수 있다. 상기 제8 도전 패턴(CL8)은 제11 활성 콘택 패턴(CAk), 제12 활성 콘택 패턴(CAl), 및 제8 연결 패턴(M0h)을 포함할 수 있다. 상기 제11 및 제12 활성 콘택 패턴들(CAk, CAl)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치될 수 있다. 상기 제11 활성 콘택 패턴(CAk)은 상기 제6 도전 라인(M1f)과 중첩될 수 있다. 상기 제8 연결 패턴(M0h)은, 상기 제2 방향(D2)으로 연장되면서 상기 제11 활성 콘택 패턴(CAk)과 중첩되는 제1 부분, 상기 제2 방향(D2)으로 연장되면서 상기 제12 활성 콘택 패턴(CAl)과 중첩되는 제2 부분, 및 상기 제1 방향(D1)으로 연장되면서 상기 제1 부분과 상기 제2 부분을 서로 연결하는 제3 부분을 포함할 수 있다. 상기 제1 부분은 적어도 하나의 상기 게이트 패턴(GP)을 가로지를 수 있다. 나아가, 상기 제8 연결 패턴(M0h)과 제7 도전 라인(M1g)은 서로 일부가 중첩될 수 있다. 상기 제7 도전 라인(M1g)이 상기 비아 패턴(V0)을 통해 상기 제8 연결 패턴(M0h)과 연결될 수 있다.
앞서 설명한 상기 한 쌍의 제1 도전 패턴들(CL1)에 있어서, 한 쌍의 상기 제2 활성 콘택 패턴들(CAb)은 상기 제1 연결 패턴들(M0a) 및 상기 제2 도전 라인(M1b)을 통해 서로 연결될 수 있다. 반면, 상기 제8 도전 패턴(CL8)에 있어서, 상기 제11 및 제12 활성 콘택 패턴들(CAk, CAl)은 상기 제8 연결 패턴(M0h)만을 통해 서로 연결될 수 있다.
이상과 같이, 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 배치될 수 있는 상기 제1 내지 제8 도전 패턴들(CL1-CL8)을 설명하였다. 그러나, 상기 제1 내지 제8 도전 패턴들(CL1-CL8)은 예시적인 것들이다. 다양한 형태의 활성 콘택 패턴 및/또는 게이트 콘택 패턴이 다양한 형태의 연결 패턴과 조합됨으로써, 도전 패턴의 위치 및 형태가 다양하게 변경될 수 있다.
도 14a는 도 13의 M 영역을 나타낸 본 발명의 일 실시예에 대한 평면도이다. 도 14b는 도 13의 M 영역에 대응하는 비교예에 대한 평면도이다.
도 14a를 참조하면, 앞서 도 13을 참조하여 설명한 제1 게이트 콘택 패턴(CBa), 한 쌍의 제1 도전 패턴들(CL1) 및 제1 및 제2 도전 라인들(M1a, M1b)이 배치될 수 있다. 상기 제1 도전 라인(M1a)은 비아 패턴(V0)을 통해 상기 제1 게이트 콘택 패턴(CBa)과 연결될 수 있다. 각각의 상기 제1 도전 패턴들(CL1)은, 제2 활성 콘택 패턴(Cab) 및 제1 연결 패턴(M0a)을 포함할 수 있다. 상기 제1 연결 패턴(M0a)과 상기 제2 도전 라인(M1b)은 서로 일부가 중첩될 수 있다. 따라서, 상기 제2 도전 라인(M1b)은 비아 패턴들(V0)을 통해 한 쌍의 상기 제1 연결 패턴들(M0a)과 연결될 수 있다.
각각의 상기 제1 및 제2 도전 라인들(M1a, M1b)은 상위 배선들과의 라우팅을 위한 핀(pin) 영역들(PI)을 포함할 수 있다. 일 예로, 각각의 상기 제1 및 제2 도전 라인들(M1a, M1b)은, 이의 장축 방향인 제1 방향(D1)을 따라 배열된 5개의 핀 영역들(PI)을 가질 수 있다. 따라서, 상기 제1 및 제2 도전 라인들(M1a, M1b) 상에 총 10개의 핀 영역들(PI)이 확보될 수 있다.
도 14b를 참조하면, 앞서 설명한 도 14a와는 달리 제1 연결 패턴들(M0a)은 생략될 수 있다. 따라서, 제1 게이트 콘택 패턴(CBa), 한 쌍의 제2 활성 콘택 패턴들(Cab) 및 제1 및 제2 도전 라인들(M1a, M1b)이 배치될 수 있다. 상기 제2 도전 라인(M1b)은, 제1 방향(D1)으로 연장되는 제1 부분, 및 제2 방향(D2)으로 연장되면서 상기 한 쌍의 제2 활성 콘택 패턴들(Cab)과 각각 중첩되는 제2 부분들을 포함할 수 있다. 상기 제2 도전 라인(M1b)은 비아 패턴들(V0)을 통해 상기 한 쌍의 제2 활성 콘택 패턴들(Cab)과 연결될 수 있다.
각각의 상기 제1 및 제2 도전 라인들(M1a, M1b)은 상위 배선들과의 라우팅을 위한 핀(pin) 영역들(PI)을 포함할 수 있다. 일 예로, 상기 제1 도전 라인(M1a)은 3개의 핀 영역들(PI)을 가질 수 있고, 상기 제2 도전 라인(M1b)은 5개의 핀 영역들(PI)을 가질 수 있다. 이는, 상기 제2 도전 라인(M1b)의 상기 제2 부분들로 인해, 상기 제1 도전 라인(M1a)의 상기 제1 방향(D1)으로의 길이가 앞서 도 14a의 제1 도전 라인(M1a)에 비해 줄어들 수 있다. 결과적으로, 상기 제1 및 제2 도전 라인들(M1a, M1b) 상에 총 8개의 핀 영역들(PI)이 확보될 수 있다. 즉, 상기 제1 및 제2 도전 라인들(M1a, M1b)이 갖는 핀 영역들(PI)의 개수는, 앞서 도 14a의 제1 및 제2 도전 라인들(M1a, M1b)이 갖는 핀 영역들(PI)의 개수보다 더 작을 수 있다.
도 15a는 도 13의 N 영역을 나타낸 본 발명의 일 실시예에 대한 평면도이다. 도 15b는 도 13의 N 영역에 대응하는 비교예에 대한 평면도이다.
도 15a를 참조하면, 앞서 도 13을 참조하여 설명한 제6 도전 패턴(CL6), 제8 도전 패턴(CL8) 및 제6 및 제7 도전 라인들(M1f, M1g)이 배치될 수 있다. 상기 제6 도전 패턴(CL6)은 제8 게이트 콘택 패턴(CBh) 및 제6 연결 패턴(M0f)을 포함할 수 있다. 상기 제8 도전 패턴(CL8)은 제11 활성 콘택 패턴(CAk), 제12 활성 콘택 패턴(CAl), 및 제8 연결 패턴(M0h)을 포함할 수 있다. 상기 제6 연결 패턴(M0f)과 상기 제6 도전 라인(M1f)은 서로 일부가 중첩될 수 있고, 상기 제8 연결 패턴(M0h)과 상기 제7 도전 라인(M1g)은 서로 일부가 중첩될 수 있다. 따라서, 상기 제6 도전 라인(M1f)은 비아 패턴(V0)을 통해 상기 제6 연결 패턴(M0f)과 연결될 수 있고, 상기 제7 도전 라인(M1g)은 비아 패턴(V0)을 통해 상기 제8 연결 패턴(M0h)과 연결될 수 있다.
각각의 상기 제6 및 제7 도전 라인들(M1f, M1g)은 상위 배선들과의 라우팅을 위한 핀(pin) 영역들(PI)을 포함할 수 있다. 일 예로, 각각의 상기 제6 및 제7 도전 라인들(M1f, M1g)은, 이의 장축 방향인 제1 방향(D1)을 따라 배열된 5개의 핀 영역들(PI)을 가질 수 있다. 따라서, 상기 제6 및 제7 도전 라인들(M1f, M1g) 상에 총 10개의 핀 영역들(PI)이 확보될 수 있다.
도 15b를 참조하면, 앞서 설명한 도 14a와는 달리 제8 연결 패턴(M0h)은 생략될 수 있다. 따라서, 제6 도전 패턴(CL6), 제11 활성 콘택 패턴(CAk), 제12 활성 콘택 패턴(CAl) 및 제6 및 제7 도전 라인들(M1f, M1g)이 배치될 수 있다. 상기 제7 도전 라인(M1g)은, 제1 방향(D1)으로 연장되는 제1 부분, 및 제2 방향(D2)으로 연장되면서 상기 제11 및 제12 활성 콘택 패턴들(CAk, CAl)과 각각 중첩되는 제2 부분들을 포함할 수 있다. 상기 제7 도전 라인(M1g)은 비아 패턴들(V0)을 통해 상기 제11 및 제12 활성 콘택 패턴들(CAk, CAl)과 각각 연결될 수 있다.
각각의 상기 제6 및 제7 도전 라인들(M1f, M1g)은 상위 배선들과의 라우팅을 위한 핀(pin) 영역들(PI)을 포함할 수 있다. 일 예로, 상기 제6 도전 라인(M1f)은 3개의 핀 영역들(PI)을 가질 수 있고, 상기 제7 도전 라인(M1g)은 5개의 핀 영역들(PI)을 가질 수 있다. 이는, 상기 제7 도전 라인(M1g)의 상기 제2 부분들로 인해, 상기 제6 도전 라인(M1f)의 상기 제1 방향(D1)으로의 길이가 앞서 도 15a의 제6 도전 라인(M1f)에 비해 줄어들 수 있다. 결과적으로, 상기 제6 및 제7 도전 라인들(M1f, M1g) 상에 총 8개의 핀 영역들(PI)이 확보될 수 있다. 즉, 상기 제6 및 제7 도전 라인들(M1f, M1g)이 갖는 핀 영역들(PI)의 개수는, 앞서 도 15a의 제6 및 제7 도전 라인들(M1f, M1g)이 갖는 핀 영역들(PI)의 개수보다 더 작을 수 있다.
이상 도 14 및 도 15를 참조하여 설명한 바와 같이, 본 발명에 따른 표준 셀 레이아웃은, 활성 콘택 패턴 및 게이트 콘택 패턴 외에 추가적으로 연결 패턴을 도입함으로써, 배선 레이아웃(도전 라인들)의 배치 자유도를 높이고, 또한 상위 배선들과의 라우팅을 위한 핀 영역들을 더 많이 확보할 수 있다. 결과적으로, 상기 연결 패턴을 통해 라우팅 절차가 더욱 빠르고 간편하게 수행될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 17a 내지 도 17r은 각각 도 16의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, H-H'선, I-I'선, J-J'선, K-K'선, L-L'선, M-M'선, N-N'선, O-O'선, P-P'선, Q-Q'선, 및 R-R'선에 따른 단면도들이다. 구체적으로, 도 16 및 도 17a 내지 도 17r은 앞서 도 13의 표준 셀 레이아웃들을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다. 본 실시예에서는, 앞서 도 4, 6, 8, 10, 12를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16 및 도 17a 내지 도 17r에 있어서, 반도체 소자의 구성들은 앞서 도 2에서 설명한 포토리소그래피 공정(S150)을 통하여 반도체 기판(100) 상에 구현된 것으로, 앞서 도 13에서 설명한 표준 셀 레이아웃의 구성 패턴들과 완전히 동일한 것이 아닐 수 있다. 일 예로, 상기 반도체 소자는 시스템 온 칩일 수 있다.
먼저, 도 16 및 도 17a 내지 도 17r을 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리 패턴들(ST2)이 제공될 수 있다. 상기 제2 소자 분리 패턴들(ST2)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 소자 분리 패턴들(ST2)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 상기 제2 소자 분리 패턴들(ST2)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있고, 상기 NMOSFET 영역(NR) 상에 상기 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 상기 기판(100)의 일부로써, 상기 기판(100)에서 돌출된 부분들일 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제1 소자 분리 패턴들(ST1)이 배치될 수 있다.
상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 상기 제1 소자 분리 패턴들(ST1)에 비해 수직하게 돌출될 수 있다. 다시 말하면, 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 상기 제1 소자 분리 패턴들(ST1) 사이로 돌출된 핀(fin) 형태를 가질 수 있다.
상기 제2 소자 분리 패턴들(ST2)과 상기 제1 소자 분리 패턴들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제2 소자 분리 패턴들(ST2)의 두께는 상기 제1 소자 분리 패턴들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 활성 패턴들(FN1, FN2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 전극들(GE)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR), 상기 제2 소자 분리 패턴들(ST2) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다.
한편, 제1 표준 셀(STDC1)과 제2 표준 셀(STDC2) 사이의 경계, 및 제2 표준 셀(STDC2)과 제3 표준 셀(STDC3) 사이의 경계에 더미 게이트 전극들(DM)이 각각 제공될 수 있다. 각각의 상기 더미 게이트 전극들(DM)은 상기 제2 소자 분리 패턴(ST2) 상에서 두 개의 전극들로 분리될 수 있으며, 특별히 제한되는 것은 아니다. 상기 더미 게이트 전극들(DM)은 상기 게이트 전극들(GE)과 실질적으로 동일한 구조를 갖고 실질적으로 동일한 물질을 포함할 수 있다. 그러나, 상기 더미 게이트 전극들(DM)은 회로적으로 트랜지스터의 게이트가 아닌 단순히 도전 라인의 역할을 수행할 수 있다.
상기 게이트 전극들(GE) 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 상기 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 상기 게이트 전극들(GE) 각각의 상면을 덮는 캐핑 패턴(CAP)이 제공될 수 있다. 다만, 일 예로, 후술할 게이트 콘택(GC)이 연결되는 상기 게이트 전극(GE)의 일부분 상에는 상기 캐핑 패턴(CAP)이 제거되어 있을 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 양 측벽을 덮도록 수직하게 연장될 수 있다. 따라서, 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 게이트 스페이서(GS) 사이에 개재될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2) 및 상기 게이트 전극들(GE)을 덮는 제1 내지 제3 층간 절연막들(110-130)이 제공될 수 있다.
상기 게이트 전극들(GE)은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GS) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 층간 절연막들(110-130) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 전극들(GE) 각각의 양 측에 위치하는 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상기 상부들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(GE)과 각각 수직적으로 중첩하는 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상기 상부들에 채널 영역들(AF)이 제공될 수 있다. 각각의 상기 채널 영역들(AF)은 상기 소스/드레인 영역들(SD) 사이에 개재될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD)의 상면들은 상기 채널 영역들(AF)의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
상기 게이트 전극들(GE) 사이의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 하부 도전 구조체들(TS)이 제공될 수 있다. 상기 하부 도전 구조체들(TS)은 앞서 도 13의 하부 도전 패턴들(LP)에 의해 정의된 것일 수 있다. 상기 하부 도전 구조체들(TS)은 상기 제1 층간 절연막(110) 내에 제공되어, 상기 소스/드레인 영역들(SD)과 직접 연결될 수 있다. 상기 하부 도전 구조체들(TS)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 하부 도전 구조체들(TS) 각각의 일부는 제1 또는 제2 전원 배선(PL1, PL2)과 수직적으로 중첩될 수 있다. 상기 하부 도전 구조체들(TS)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 본 실시예에 있어서, 각각의 상기 하부 도전 구조체들(TS)은 복수개의 상기 소스/드레인 영역들(SD)과 접하는 것으로 도시되었으나, 특별히 제한되는 것은 아니다. 일 예로, 적어도 하나의 상기 하부 도전 구조체들(TS)은 하나의 소스/드레인 영역(SD) 또는 두 개의 소스/드레인 영역들(SD)과 접할 수 있다. 상기 하부 도전 구조체들(TS)은 도핑된 반도체, 도전성 금속 질화물, 금속 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(120) 내에 도전 구조체들(GC, AC, CP1-CP8)이 제공될 수 있다. 상기 도전 구조체들(GC, AC, CP1-CP8)은, 게이트 콘택들(GC), 활성 콘택들(AC) 및 제1 내지 제8 도전 구조체들(CP1- CP8)을 포함할 수 있다. 상기 도전 구조체들(GC, AC, CP1-CP8)은, 앞서 도 13의 연결 패턴들(M0a-M0g), 활성 콘택 패턴들(CAa-CAj), 및 게이트 콘택 패턴들(CBa-CBh)에 의해 정의된 것일 수 있다. 상기 도전 구조체들(GC, AC, CP1-CP8)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
상기 도전 구조체들(GC, AC, CP1-CP8)의 상면들은 모두 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다. 한편, 상기 활성 콘택들(AC)의 바닥면들은 상기 제2 층간 절연막(120)의 바닥면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 콘택들(GC)의 바닥면들의 높이는 상기 제2 층간 절연막(120)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 상기 게이트 콘택들(GC)의 바닥면들의 높이는 상기 활성 콘택들(AC)의 바닥면들보다 더 낮을 수 있다. 상기 제1 내지 제8 도전 구조체들(CP1- CP8)에 관한 구체적인 설명은 후술한다.
상기 제2 층간 절연막(120)과 상기 도전 구조체들(GC, AC, CP1-CP8) 사이에 각각 배리어 패턴들(BL)이 개재될 수 있다. 상기 배리어 패턴(BL)은, 상기 도전 구조체(GC, AC, CP1-CP8)의 상면을 제외한 측벽들 및 바닥면을 직접 덮을 수 있다. 상기 배리어 패턴들(BL)은 상기 도전 구조체들(GC, AC, CP1-CP8)로부터의 금속의 확산을 방지하기 위한 금속 질화물을 포함할 수 있으며, 일 예로 상기 배리어 패턴들(BL)은 TiN을 포함할 수 있다.
상기 제3 층간 절연막(130) 내에 제1 및 제2 전원 배선들(PL1, PL2) 및 제1 내지 제6 배선들(ML1-ML6)이 제공될 수 있다. 상기 제1 및 제2 전원 배선들(PL1, PL2)은 앞서 도 13의 전원 라인들(PM1, PM2)에 의해 정의된 것일 수 있고, 상기 제1 내지 제6 배선들(ML1-ML6)은 앞서 도 13의 도전 라인들(M1a-M1f)에 의해 정의된 것일 수 있다.
각각의 상기 제1 및 제2 전원 배선들(PL1, PL2) 및 각각의 상기 제1 내지 제6 배선들(ML1-ML6)은, 상기 기판(100)의 상면에 평행한 방향으로 연장되는 라인부(LI), 및 상기 도전 구조체들(GC, AC, CP1-CP8)과 수직적으로 연결되는 콘택부(VI)를 포함할 수 있다. 상기 콘택부(VI)는 앞서 도 13의 비아 패턴(V0)에 의해 정의된 것일 수 있다.
상기 제3 층간 절연막(130)과 상기 제1 및 제2 전원 배선들(PL1, PL2) 사이 및 상기 제3 층간 절연막(130)과 상기 제1 내지 제6 배선들(ML1-ML6) 사이에 각각 배리어 패턴들(BL)이 개재될 수 있다. 상기 배리어 패턴들(BL)은 금속의 확산을 방지하기 위한 금속 질화물을 포함할 수 있으며, 일 예로 상기 배리어 패턴들(BL)은 TiN을 포함할 수 있다.
도 16 및 도 17a 내지 도 17e를 다시 참조하여, 제1 표준 셀(STDC1)에 대해 설명한다. 상기 제1 또는 제2 전원 배선(PL1, PL2) 아래의 상기 하부 도전 구조체들(TS) 상에 한 쌍의 상기 활성 콘택들(AC)이 각각 제공될 수 있다. 다시 말하면, 상기 한 쌍의 활성 콘택들(AC)은, 상기 제1 또는 제2 전원 배선(PL1, PL2)과 상기 하부 도전 구조체들(TS) 사이에 수직적으로 개재될 수 있다. 상기 한 쌍의 활성 콘택들(AC)은 앞서 도 13의 한 쌍의 제1 활성 콘택 패턴들(CAa)에 의해 정의된 것일 수 있다. 상기 한 쌍의 활성 콘택들(AC)은 상기 제1 및 제2 전원 배선들(PL1, PL2)과 전기적으로 연결될 수 있다. 상기 한 쌍의 활성 콘택들(AC)을 통해, 상기 제1 및 제2 전원 배선들(PL1, PL2)로부터 상기 하부 도전 구조체들(TS)로 전원 전압 또는 접지 전압이 인가될 수 있다(도 17d 참조). 이때, 상기 하부 도전 구조체들(TS)은 상기 제1 및 제2 전원 배선들(PL1, PL2)과 수직적으로 중첩될 수 있으므로, 상기 전원 전압 또는 접지 전압은 수직적인 직선 경로로 상기 하부 도전 구조체들(TS)에 인가될 수 있다.
상기 제1 표준 셀(STDC1)의 적어도 하나의 게이트 전극(GE) 상에 상기 게이트 콘택(GC)이 제공될 수 있다. 상기 게이트 콘택(GC)은, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 제2 소자 분리 패턴(ST2) 상에 제공될 수 있다. 상기 게이트 콘택(GC)은 앞서 도 13의 제1 게이트 콘택 패턴(CBa)에 의해 정의된 것일 수 있다. 상기 제1 배선(ML1)이 상기 게이트 콘택(GC) 상에 제공되어, 상기 게이트 콘택(GC)과 연결될 수 있다. 다시 말하면, 상기 게이트 콘택(GC)을 통해, 상기 제1 배선(ML1)은 상기 게이트 전극(GE)과 전기적으로 연결될 수 있다.
상기 제1 표준 셀(STDC1)의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 한 쌍의 상기 제1 도전 구조체들(CP1)이 각각 제공될 수 있다. 상기 한 쌍의 제1 도전 구조체들(CP1)은 앞서 도 13의 한 쌍의 제1 도전 패턴들(CL1)에 의해 정의된 것일 수 있다. 각각의 상기 제1 도전 구조체들(CP1)은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제1 연결 패턴(M0a)에 의해 정의된 것일 수 있고, 상기 제2 부분(P2)은 앞서 도 13의 제2 활성 콘택 패턴(Cab)에 의해 정의된 것일 수 있다. 구체적으로, 상기 제2 부분(P2)은 상기 하부 도전 구조체(TS)와 연결될 수 있고, 상기 제1 부분(P1)은 상기 제2 부분(P2)으로부터 상기 기판(100)의 상면에 평행한 방향으로 연장될 수 있다.
상기 제1 도전 구조체들(CP1)은 앞서 도 4를 참조하여 설명한 도전 구조체(CP)와 유사할 수 있다. 다만, 본 실시예에 따른 반도체 소자는, 상기 활성 영역들(AR)과 상기 제1 도전 구조체들(CP1) 사이에 상기 하부 도전 구조체(TS)를 더 포함할 수 있다. 구체적으로, 상기 제1 부분(P1)의 상면과 상기 제2 부분(P2)의 상면은 실질적으로 서로 공면을 이룰 수 있으나, 상기 제1 부분(P1)의 바닥면의 높이는 상기 제2 부분(P2)의 바닥면보다 더 높을 수 있다. 상기 제2 부분(P2)의 바닥면의 높이는 상기 활성 콘택들(AC)의 바닥면들과 실질적으로 동일할 수 있다.
상기 제2 배선(ML2)이 상기 제1 도전 구조체들(CP1) 상에 제공되어, 상기 제1 도전 구조체들(CP1)과 연결될 수 있다. 다시 말하면, 상기 제1 도전 구조체들(CP1)을 통해 상기 제2 배선(ML2)이 상기 하부 도전 구조체들(TS)과 전기적으로 연결될 수 있다. 또한, 상기 하부 도전 구조체들(TS), 상기 제1 도전 구조체들(CP1) 및 상기 제2 배선(ML2)을 통해 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)이 서로 전기적으로 연결될 수 있다.
도 16 및 도 17f 내지 도 17h를 다시 참조하여, 상기 제1 표준 셀(STDC1)과 제2 표준 셀(STDC2)의 경계에 제공된 상기 제2 도전 구조체들(CP2)에 대해 설명한다. 한 쌍의 상기 제2 도전 구조체들(CP2)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 제공될 수 있다. 상기 한 쌍의 제2 도전 구조체들(CP2)은 앞서 도 13의 한 쌍의 제2 도전 패턴들(CL2)에 의해 정의된 것일 수 있다. 각각의 상기 제2 도전 구조체들(CP2)은 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제2 연결 패턴(M0b)에 의해 정의된 것일 수 있고, 상기 제2 부분(P2)은 앞서 도 13의 제3 활성 콘택 패턴(CAc)에 의해 정의된 것일 수 있으며, 상기 제3 부분(P3)은 앞서 도 13의 제2 게이트 콘택 패턴(CBb)에 의해 정의된 것일 수 있다. 구체적으로, 상기 제2 부분(P2)은 상기 하부 도전 구조체(TS)와 연결될 수 있고, 상기 제3 부분(P3)은 상기 게이트 전극(GE)과 연결될 수 있다. 상기 제1 부분(P1)은 상기 기판(100)의 상면에 평행한 방향으로 연장되면서, 상기 제2 부분(P2)과 상기 제3 부분(P3)을 서로 연결시킬 수 있다.
상기 제2 도전 구조체들(CP2)은 앞서 도 8을 참조하여 설명한 도전 구조체(CP)와 유사할 수 있다. 따라서, 상기 제1 부분(P1)의 상면, 상기 제2 부분(P2)의 상면, 및 상기 제3 부분(P3)의 상면은 실질적으로 서로 공면을 이룰 수 있다. 그러나, 상기 제1 부분(P1)의 바닥면의 높이, 상기 제2 부분(P2)의 바닥면의 높이, 및 상기 제3 부분(P3)의 바닥면의 높이는 서로 다를 수 있다. 구체적으로, 상기 제2 부분(P2)의 바닥면의 높이는 상기 제3 부분(P3)의 바닥면보다 더 높을 수 있고, 상기 제1 부분(P1)의 바닥면의 높이는 상기 제2 부분(P2)의 바닥면보다 더 높을 수 있다. 상기 제3 부분(P3)의 바닥면의 높이는 상기 게이트 콘택들(GC)의 바닥면들과 실질적으로 동일할 수 있다.
상기 제2 부분들(P2)을 통해, 상기 제1 및 제2 전원 배선들(PL1, PL2)이 상기 제2 도전 구조체들(CP2)과 각각 연결될 수 있다. 다시 말하면, 상기 제2 도전 구조체들(CP2)을 통해 상기 제1 및 제2 전원 배선들(PL1, PL2)이 상기 하부 도전 구조체들(TS) 및 상기 게이트 전극들(GE)과 전기적으로 연결될 수 있다.
도 16 및 도 17i 내지 도 17m를 다시 참조하여, 상기 제2 표준 셀(STDC2)에 대해 설명한다. 상기 한 쌍의 제2 도전 구조체들(CP2)과 각각 인접하여, 한 쌍의 상기 제3 도전 구조체들(CP3)이 제공될 수 있다. 상기 한 쌍의 제3 도전 구조체들(CP3)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 제공될 수 있다. 상기 한 쌍의 제3 도전 구조체들(CP3)은 앞서 도 13의 한 쌍의 제3 도전 패턴들(CL3)에 의해 정의된 것일 수 있다. 각각의 상기 제3 도전 구조체들(CP3)은 제1 부분(P1) 및 한 쌍의 제2 부분들(P2)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제3 연결 패턴(M0c)에 의해 정의된 것일 수 있고, 상기 제2 부분들(P2)은 각각 앞서 도 13의 제4 활성 콘택 패턴(CAd) 및 제5 활성 콘택 패턴(CAe)에 의해 정의된 것일 수 있다. 구체적으로, 상기 한 쌍의 제2 부분들(P2)은, 상기 게이트 전극(GE)을 사이에 두고 서로 인접하는 한 쌍의 상기 하부 도전 구조체들(TS)과 각각 연결될 수 있다. 상기 제1 부분(P1)은 상기 기판(100)의 상면에 평행한 방향으로 연장되면서 상기 제2 부분들(P2)을 서로 연결시킬 수 있다.
상기 제3 도전 구조체들(CP3)은 앞서 도 10을 참조하여 설명한 도전 구조체(CP)와 유사할 수 있다. 따라서, 상기 제1 부분(P1)의 상면과 상기 제2 부분들(P2)의 상면들은 실질적으로 서로 공면을 이룰 수 있으나, 상기 제1 부분(P1)의 바닥면의 높이는 상기 제2 부분들(P2)의 바닥면들보다 더 높을 수 있다. 나아가, 상기 제1 부분(P1)의 바닥면의 높이는 상기 하부 도전 구조체들(TS)의 상면들 및 상기 게이트 전극(GE)의 상면보다 더 높으므로, 상기 제3 도전 구조체(CP3)는 상기 게이트 전극(GE)과의 전기적인 쇼트 없이 상기 제2 방향(D2)으로 이격된 상기 하부 도전 구조체들(TS)을 서로 전기적으로 연결시킬 수 있다. 다시 말하면, 상기 제3 도전 구조체들(CP3)은 상기 제2 방향(D2)으로 이격된 소스/드레인 영역들(SD)을 전기적으로 연결시키는 점퍼(jumper)의 역할을 수행할 수 있다.
상기 제2 표준 셀(STDC2)의 서로 인접하는 한 쌍의 상기 게이트 전극들(GE) 상에 제4 도전 구조체(CP4)가 제공될 수 있다. 상기 제4 도전 구조체(CP4)는 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 제2 소자 분리 패턴(ST2) 상에 제공될 수 있다. 상기 제4 도전 구조체(CP4)는 앞서 도 13의 제4 도전 패턴(CL4)에 의해 정의된 것일 수 있다. 상기 제4 도전 구조체(CP4)는 제1 부분(P1) 및 한 쌍의 제3 부분들(P3)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제4 연결 패턴(M0d)에 의해 정의된 것일 수 있고, 상기 제3 부분들(P3)은 각각 앞서 도 13의 제3 게이트 콘택 패턴(CBc) 및 제4 게이트 콘택 패턴(CBd)에 의해 정의된 것일 수 있다. 구체적으로, 상기 한 쌍의 제3 부분들(P3)은, 상기 한 쌍의 게이트 전극들(GE)과 각각 연결될 수 있다. 상기 제1 부분(P1)은 상기 기판(100)의 상면에 평행한 방향으로 연장되면서 상기 제3 부분들(P3)을 서로 연결시킬 수 있다.
상기 제4 도전 구조체(CP4)는 앞서 도 12를 참조하여 설명한 도전 구조체(CP)와 유사할 수 있다. 따라서, 상기 제1 부분(P1)의 상면과 상기 제3 부분들(P3)의 상면들은 실질적으로 서로 공면을 이룰 수 있으나, 상기 제1 부분(P1)의 바닥면의 높이는 상기 제3 부분들(P3)의 바닥면들보다 더 높을 수 있다. 나아가, 상기 제1 부분(P1)의 바닥면의 높이는 상기 하부 도전 구조체들(TS)의 상면들보다 더 높으므로, 상기 제3 도전 구조체(CP3)는 이와 인접하는 상기 하부 도전 구조체들(TS)과의 전기적인 쇼트 없이 상기 한 쌍의 게이트 전극들(GE)을 서로 전기적으로 연결시킬 수 있다.
상기 제3 배선(ML3)이 상기 제4 도전 구조체(CP4) 상에 제공되어, 상기 제4 도전 구조체(CP4)와 연결될 수 있다. 한편, 평면적 관점에서 상기 제3 배선(ML3)은 상기 한 쌍의 게이트 전극들(GE)과 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제3 배선(ML3)이 상기 한 쌍의 게이트 전극들(GE) 중 적어도 하나와 수직적으로 중첩되지 않았다 할지라도, 상기 제1 부분(P1)을 통해 상기 제3 배선(ML3)은 상기 한 쌍의 게이트 전극들(GE)과 전기적으로 연결될 수 있다.
상기 제4 도전 구조체(CP4)와 인접하여, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 한 쌍의 상기 활성 콘택들(AC)이 각각 제공될 수 있다. 상기 한 쌍의 활성 콘택들(AC)은 앞서 도 13의 한 쌍의 제6 활성 콘택 패턴들(CAf)에 의해 정의된 것일 수 있다.
상기 제4 배선(ML4)이 상기 한 쌍의 활성 콘택들(AC) 상에 제공되어, 상기 한 쌍의 활성 콘택들(AC)과 연결될 수 있다. 평면적 관점에서, 상기 제4 배선(ML4)은 상기 제4 도전 구조체(CP4)를 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 다만, 상기 제4 배선(ML4)의 상기 라인부(LI)의 바닥면은 상기 제4 도전 구조체(CP4)의 상면보다 더 높기 때문에, 상기 제4 배선(ML4)은 상기 제4 도전 구조체(CP4)와 수직적으로 이격될 수 있다.
도 16 및 도 17n을 다시 참조하여, 상기 제2 표준 셀(STDC2)과 제3 표준 셀(STDC3)의 경계에 제공된 상기 제5 도전 구조체들(CP5)에 대해 설명한다. 한 쌍의 상기 제5 도전 구조체들(CP5)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 각각 제공될 수 있다. 상기 한 쌍의 제5 도전 구조체들(CP5)은 앞서 도 13의 한 쌍의 제5 도전 패턴들(CL5)에 의해 정의된 것일 수 있다. 각각의 상기 제5 도전 구조체들(CP5)은 제1 부분(P1), 제2 부분들(P2), 및 제3 부분(P3)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제5 연결 패턴(M0e)에 의해 정의된 것일 수 있고, 상기 제2 부분들(P2)은 앞서 도 13의 제7 활성 콘택 패턴(CAg) 및 제8 활성 콘택 패턴(CAh)에 의해 각각 정의된 것일 수 있으며, 상기 제3 부분(P3)은 앞서 도 13의 제5 게이트 콘택 패턴(CBe)에 의해 정의된 것일 수 있다. 구체적으로, 상기 제2 부분들(P2)은 서로 인접하는 한 쌍의 상기 하부 도전 구조체들(TS)과 연결될 수 있고, 상기 제3 부분(P3)은 상기 한 쌍의 하부 도전 구조체들(TS) 사이의 상기 게이트 전극(GE)과 연결될 수 있다. 즉, 평면적 관점에서, 상기 제3 부분(P3)은 상기 제2 부분들(P2) 사이에 개재될 수 있다. 한편, 상기 제2 부분들(P2) 중 하나는 다른 하나보다 상기 제1 방향(D1)으로 더 연장되어, 상기 제1 또는 제2 전원 배선(PL1, PL2)과 수직적으로 중첩될 수 있다. 상기 제1 부분(P1)은 상기 제2 방향(D2)으로 연장되면서, 상기 제2 부분들(P2)과 상기 제3 부분(P3)을 서로 연결시킬 수 있다. 상기 제5 도전 구조체들(CP5)은, 상기 제2 부분(P2)이 복수개인 점을 제외하고는 앞서 설명한 상기 제2 도전 구조체들(CP2)과 유사할 수 있다.
도 16 및 도 17o 내지 도 17r을 다시 참조하여, 상기 제3 표준 셀(STDC3)에 대해 설명한다. 상기 제3 표준 셀(STDC3) 상에 제1 게이트 그룹(GG1) 및 제2 게이트 그룹(GG2)이 제공될 수 있다. 각각의 상기 제1 및 제2 게이트 그룹들(GG1, GG2)은, 서로 인접하는 한 쌍의 상기 게이트 전극들(GE)을 포함할 수 있다. 나아가, 상기 제1 게이트 그룹(GG1)과 상기 제2 게이트 그룹(GG2)은 서로 인접할 수 있다.
상기 제1 게이트 그룹(GG1)의 상기 한 쌍의 게이트 전극들(GE) 상에 한 쌍의 상기 게이트 콘택들(GC)이 각각 제공될 수 있다. 나아가, 상기 제2 게이트 그룹(GG2) 상에 제6 도전 구조체(CP6)가 제공될 수 있다. 상기 한 쌍의 게이트 콘택들(GC)은 각각 앞서 도 13의 제6 게이트 콘택 패턴(CBf) 및 제7 게이트 콘택 패턴(CBg)에 의해 각각 정의된 것일 수 있다. 상기 제6 도전 구조체(CP6)는 앞서 도 13의 제6 도전 패턴(CL6)에 의해 정의된 것일 수 있다. 상기 제6 도전 구조체(CP6)는 제1 부분(P1) 및 제3 부분(P3)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제6 연결 패턴(M0f)에 의해 정의된 것일 수 있고, 상기 제3 부분(P3)은 앞서 도 13의 제8 게이트 콘택 패턴(CBh)에 의해 정의된 것일 수 있다. 상기 제3 부분(P3)은 상기 제2 방향(D2)으로 연장되면서, 상기 제2 게이트 그룹(GG2)의 상기 한 쌍의 게이트 전극들(GE)과 동시에 연결될 수 있다. 상기 제6 도전 구조체(CP6)의 상기 제1 부분(P1)은, 상기 제2 방향(D2)으로 연장되는 제1 연장부(HP1) 및 상기 제1 방향(D1)으로 연장되는 제2 연장부(HP2)를 포함할 수 있다. 상기 제1 연장부(HP1)는 상기 제3 부분(P3)과 중첩되면서, 이와 일체로 연결될 수 있다.
상기 한 쌍의 게이트 콘택들(GC) 상에 제5 배선(ML5)이 제공될 수 있고, 상기 제6 도전 구조체(CP6) 상에 제6 배선(ML6)이 제공될 수 있다. 상기 제5 배선(ML5)은 상기 제1 방향(D1)으로 연장되는 제1 영역 및 상기 제1 영역으로부터 상기 제2 방향(D2)으로 연장되는 제2 영역을 포함할 수 있다. 상기 제5 배선(ML5)의 상기 제2 영역은 상기 한 쌍의 게이트 콘택들(GC)과 수직적으로 중첩될 수 있다. 따라서, 상기 제2 영역을 통해, 상기 제5 배선(ML5)은 상기 한 쌍의 게이트 콘택들(GC)과 연결될 수 있다.
상기 제6 도전 구조체(CP6)의 상기 제2 연장부(HP2)는 상기 제6 배선(ML6)과 수직적으로 일부 중첩될 수 있다. 따라서, 상기 제2 연장부(HP2)를 통해, 상기 제6 배선(ML6)은 상기 제6 도전 구조체(CP6)와 연결될 수 있다.
상기 한 쌍의 게이트 콘택들(GC) 및 상기 제6 도전 구조체(CP6)와 인접하여, 상기 NMOSFET 영역(NR) 상에 제7 도전 구조체(CP7)가 제공될 수 있다. 상기 제7 도전 구조체(CP7)는 앞서 도 13의 제7 도전 패턴(CL7)에 의해 정의된 것일 수 있다. 상기 제7 도전 구조체(CP7)는 제1 부분(P1) 및 한 쌍의 제2 부분들(P2)을 포함할 수 있다. 상기 제7 도전 구조체(CP7)는, 앞서 설명한 상기 제3 도전 구조체(CP3)와 유사할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제7 연결 패턴(M0g)에 의해 정의된 것일 수 있고, 상기 제2 부분들(P2)은 각각 앞서 도 13의 제9 활성 콘택 패턴(CAi) 및 제10 활성 콘택 패턴(CAj)에 의해 정의된 것일 수 있다. 상기 제2 부분들(P2)은, 적어도 하나의 게이트 전극(GE)을 사이에 두고 서로 이격될 수 있다. 상기 제7 도전 구조체(CP7)의 상기 제1 부분(P1)은, 상기 제2 방향(D2)으로 연장되는 제1 연장부(HP1) 및 상기 제1 방향(D1)으로 연장되는 한 쌍의 제2 연장부들(HP2)을 포함할 수 있다. 상기 한 쌍의 제2 연장부들(HP2)은 상기 한 쌍의 제2 부분들(P2)과 각각 중첩될 수 있다. 즉, 상기 제1 부분(P1)은 상기 한 쌍의 제2 부분들(P2)을 서로 연결시킬 수 있다.
상기 제7 도전 구조체(CP7)와 인접하여, 제8 도전 구조체(CP8)가 제공될 수 있다. 상기 제8 도전 구조체(CP8)는 상기 PMOSFET 영역(PR)에서부터 상기 NMOSFET 영역(NR)까지 걸쳐있을 수 있다. 상기 제8 도전 구조체(CP8)는 앞서 도 13의 제8 도전 패턴(CL8)에 의해 정의된 것일 수 있다. 상기 제8 도전 구조체(CP8)는 제1 부분(P1) 및 한 쌍의 제2 부분들(P2)을 포함할 수 있다.
상기 제1 부분(P1)은 앞서 도 13의 제8 연결 패턴(M0h)에 의해 정의된 것일 수 있고, 상기 제2 부분들(P2)은 각각 앞서 도 13의 제11 및 제12 활성 콘택 패턴들(CAk, CAl)에 의해 정의된 것일 수 있다.
구체적으로, 상기 제2 부분들(P2)은, 상기 PMOSFET 영역(PR) 상의 상기 하부 도전 구조체(TS) 및 상기 NMOSFET 영역(NR) 상의 상기 하부 도전 구조체(TS)와 각각 연결될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제2 부분(P2)은 상기 제6 배선(ML6)과 수직적으로 중첩될 수 있다.
상기 제8 도전 구조체(CP8)의 상기 제1 부분(P1)은, 상기 제2 방향(D2)으로 연장되는 한 쌍의 제1 연장부들(HP1) 및 상기 제1 방향(D1)으로 연장되는 제2 연장부(HP2)를 포함할 수 있다. 상기 한 쌍의 제1 연장부들(HP1)은 상기 한 쌍의 제2 부분들(P2)과 각각 중첩될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 연장부(HP1)는 적어도 하나의 상기 게이트 전극(GE)을 가로지를 수 있다. 상기 제1 부분(P1)은 상기 한 쌍의 제2 부분들(P2)을 서로 연결시킬 수 있다. 결과적으로, 상기 하부 도전 구조체들(TS) 및 상기 제8 도전 구조체(CP8)를 통해 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)이 서로 전기적으로 연결될 수 있다.
한편, 앞서 설명한 상기 제1 도전 구조체들(CP1)에 있어서, 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)은 상기 제2 배선(ML2)을 통해 상기 제1 방향(D1)으로 서로 연결될 수 있다. 반면, 상기 제8 도전 구조체(CP8)에 있어서, 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)와 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)은 상기 제8 도전 구조체(CP8)의 상기 제1 부분(P1)을 통해 상기 제1 방향(D1)으로 서로 연결될 수 있다.
상기 제8 도전 구조체(CP8) 상에 제7 배선(ML7)이 제공될 수 있다. 상기 제8 도전 구조체(CP8)의 상기 제2 연장부(HP2)는 상기 제7 배선(ML7)과 수직적으로 일부 중첩될 수 있다. 따라서, 상기 제2 연장부(HP2)를 통해, 상기 제7 배선(ML7)은 상기 제8 도전 구조체(CP8)와 연결될 수 있다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 16의 A-A'선에 따른 단면도들이다. 도 18c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로서, 도 16의 F-F'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 16 및 도 17a 내지 도 17p를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16 및 도 18a를 참조하면, 본 발명의 다른 실시예로, 제1 도전 구조체(CP1)가 제공될 수 있다. 상기 제1 도전 구조체(CP1)는, 앞서 도 17a에 나타난 제1 도전 구조체(CP1)와 달리, 제1 수직 연장부(VP1)를 더 포함할 수 있다. 다시 말하면, 상기 제1 도전 구조체(CP1)의 제2 부분(P2)은 기판(100)을 향해 수직적으로 연장되는 상기 제1 수직 연장부(VP1)를 포함할 수 있다. 상기 제1 수직 연장부(VP1)는 하부 도전 구조체(TS)의 일 측벽의 상부를 덮을 수 있다. 상기 제1 수직 연장부(VP1)의 바닥면은 상기 하부 도전 구조체(TS)의 상면보다 더 낮을 수 있다. 평면적 관점에서, 상기 제1 수직 연장부(VP1)는 상기 제1 도전 구조체(CP1)의 제1 부분(P1)과 중첩될 수 있다.
도 16 및 도 18b를 참조하면, 본 발명의 또 다른 실시예로, 제1 도전 구조체(CP1)가 제공될 수 있다. 상기 제1 도전 구조체(CP1)는, 앞서 도 17a에 나타난 제1 도전 구조체(CP1)와 달리, 한 쌍의 제1 수직 연장부들(VP1)을 더 포함할 수 있다. 다시 말하면, 상기 제1 도전 구조체(CP1)의 제2 부분(P2)은 기판(100)을 향해 수직적으로 연장되는 상기 한 쌍의 제1 수직 연장부들(VP1)을 포함할 수 있다. 상기 한 쌍의 제1 수직 연장부들(VP1)은 하부 도전 구조체(TS)의 양 측벽들의 상부들을 덮을 수 있다. 상기 제1 수직 연장부들(VP1)의 바닥면들은 상기 하부 도전 구조체(TS)의 상면보다 더 낮을 수 있다. 평면적 관점에서, 상기 제1 수직 연장부들(VP1)은 상기 제1 도전 구조체(CP1)의 제1 부분(P1)과 중첩될 수 있다.
도 16 및 도 18c를 참조하면, 본 발명의 다른 실시예로, 제2 도전 구조체(CP2)가 제공될 수 있다. 상기 제2 도전 구조체(CP2)는, 앞서 도 17f에 나타난 제2 도전 구조체(CP2)와 달리, 제1 수직 연장부(VP1) 및 제2 수직 연장부(VP2)를 더 포함할 수 있다. 다시 말하면, 상기 제2 도전 구조체(CP2)의 제2 부분(P2)은 기판(100)을 향해 수직적으로 연장되는 상기 제1 수직 연장부(VP1)를 포함할 수 있고, 제3 부분(P3)은 기판(100)을 향해 수직적으로 연장되는 상기 제2 수직 연장부(VP2)를 포함할 수 있다. 상기 제1 수직 연장부(VP1)는 하부 도전 구조체(TS)의 일 측벽의 상부를 덮을 수 있다. 상기 제1 수직 연장부(VP1)의 바닥면은 상기 하부 도전 구조체(TS)의 상면보다 더 낮을 수 있다. 상기 제2 수직 연장부(VP2)는 게이트 전극(GE)의 일 측벽의 상부를 덮을 수 있다. 상기 제2 수직 연장부(VP2)의 바닥면은 상기 게이트 전극(GE)의 상면보다 더 낮을 수 있다. 평면적 관점에서, 상기 제1 및 제2 수직 연장부들(VP1, VP2)은 상기 제2 도전 구조체(CP2)의 제1 부분(P1)과 중첩될 수 있다.
도 19, 21, 23, 25, 27, 29 및 31은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 20a, 22a, 24a, 26a, 28a, 30a 및 32a는 각각 도 19, 21, 23, 25, 27, 29 및 31의 A-A'선에 대응하는 단면도들이고, 도 20b, 22b, 24b, 26b, 28b, 30b 및 32b는 각각 도 19, 21, 23, 25, 27, 29 및 31의 B-B'선에 대응하는 단면도들이고, 도 22c, 24c, 26c, 28c, 30c 및 32c는 각각 도 21, 23, 25, 27, 29 및 31의 C-C'선에 대응하는 단면도들이고, 도 28d, 30d 및 32d는 각각 도 27, 29 및 31의 D-D'선에 대응하는 단면도들이고, 도 30e 및 32e는 각각 도 29 및 31의 E-E'선에 대응하는 단면도들이다. 구체적으로, 본 실시예는 앞서 도 13의 표준 셀 레이아웃을 이용한 반도체 소자의 제조 방법을 나타낸다. 본 실시예에서는, 대표적으로 도 16의 제1 표준 셀(STDC1)의 제조 방법을 도시하였으며, 이는 나머지 표준 셀들(STDC2, STDC3 등)에도 동일하게 적용될 수 있다.
도 19, 도 20a 및 도 20b를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(100)의 상부에 활성 패턴들(FN)이 형성될 수 있다. 상기 활성 패턴들(FN) 사이를 채우는 제1 소자 분리 패턴들(ST1)이 형성될 수 있다. 상기 제1 소자 분리 패턴들(ST1)은 상기 활성 패턴들(FN)의 상부들을 노출시키도록 리세스될 수 있다. 상기 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리 패턴들(ST2)이 형성될 수 있다. 일 예로, 상기 제2 소자 분리 패턴들(ST2)을 형성할 때, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 제외한 나머지 영역 상의 상기 활성 패턴들(FN)이 제거될 수 있다. 상기 PMOSFET 영역(PR) 상의 상기 활성 패턴들(FN)은 제1 활성 패턴들(FN1)일 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 활성 패턴들(FN)은 제2 활성 패턴들(FN2)일 수 있다.
상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화물을 이용해 형성될 수 있다. 일 예로, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)보다 얕은 깊이를 갖도록 형성될 수 있다. 이 경우, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 실질적으로 동일한 깊이를 갖도록 형성될 수 있다. 이 경우, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 동시에 형성될 수 있다.
도 21 및 도 22a 내지 도 22c를 참조하면, 상기 제1 및 제2 활성 패턴들(FN1, FN2)과 교차하여 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 상기 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 전극들(GE)의 아래에 게이트 절연 패턴(GI)이 형성될 수 있고, 각각의 상기 게이트 전극들(GE)의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 나아가, 각각의 상기 게이트 전극들(GE)의 상면을 덮는 캐핑 패턴(CAP)이 형성될 수 있다.
구체적으로, 상기 게이트 전극들(GE)을 형성하는 것은, 상기 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 희생 패턴들을 형성하는 것, 상기 희생 패턴들의 양 측에 게이트 스페이서들(GS)을 형성하는 것, 및 상기 희생 패턴들을 상기 게이트 전극들(GE)로 교체하는 것을 포함할 수 있다.
상기 게이트 전극들(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(GE)의 각각의 양 측에 위치하는 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상기 상부들에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)은 p형 불순물로 도핑될 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)은 n형 불순물로 도핑될 수 있다.
구체적으로, 상기 소스/드레인 영역들(SD)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 상기 게이트 전극들(GE) 양 측의 상기 제1 및 제2 활성 패턴들(FN1, FN2)을 일부 리세스한 뒤, 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 상기 에피택시얼 성장 공정을 수행할 수 있다. 이때, 상기 에피택시얼 성장 공정은 상기 기판(100)과 다른 반도체 원소를 이용하여 수행될 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소로 형성될 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소로 형성됨으로써, 상기 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
이어서, 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 23 및 도 24a 내지 도 24c를 참조하면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD) 상에 하부 도전 구조체들(TS)이 형성될 수 있다. 상기 하부 도전 구조체들(TS)은 상기 제1 방향(D1)으로 연장되는 라인 또는 바(bar)형태를 가질 수 있다. 또한, 상기 하부 도전 구조체들(TS) 각각의 일부는 상기 PMOSFET 영역(PR) 또는 상기 NMOSFET 영역(NR)과 인접하는 제2 소자 분리 패턴(ST2) 상에 있을 수 있다. 상기 하부 도전 구조체들(TS)의 상면들은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
구체적으로, 상기 하부 도전 구조체들(TS)을 형성하는 것은, 상기 제1 층간 절연막(110)을 패터닝하여 상기 소스/드레인 영역들(SD)을 노출하는 홀들을 형성하는 것, 및 도전 물질로 상기 홀들을 채우는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)을 노출하는 홀들을 형성할 때, 상기 소스/드레인 영역들(SD)의 상부들이 제거될 수 있다. 상기 하부 도전 구조체들(TS)은 도핑된 반도체, 도전성 금속 질화물, 금속 및 금속 실리사이드 중 적어도 하나를 이용해 형성될 수 있다.
도 25 및 도 26a 내지 도 26c를 참조하면, 상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
상기 제2 층간 절연막(120) 상에 제1 포토레지스트 패턴(125)이 형성될 수 있다. 상기 제1 포토레지스트 패턴(125)은 앞서 도 13의 제1 연결 패턴들(M0a)에 의해 정의되는 개구부들을 포함할 수 있다. 구체적으로, 상기 제1 포토레지스트 패턴(125)을 형성하는 것은, 상기 제2 층간 절연막(120) 상에 제1 포토레지스트 막을 형성하는 것, 및 앞서 도 13의 제1 연결 패턴들(M0a)에 기초하여 제조된 제1 포토마스크를 이용해 상기 제1 포토레지스트 막을 노광 및 현상하는 것(도 2의 S140 및 S150 참조)을 포함할 수 있다.
상기 제1 포토레지스트 패턴(125)을 식각 마스크로 상기 제2 층간 절연막(120)을 패터닝하여, 연결 홀들(M0aH)이 형성될 수 있다. 상기 연결 홀들(M0aH)은 상기 제2 층간 절연막(120)을 완전히 관통하지 못하도록 형성될 수 있다. 다시 말하면, 상기 연결 홀들(M0aH)의 바닥들의 높이는 상기 하부 도전 구조체들(TS)의 상면들 및 상기 게이트 전극들(GE)의 상면들보다 더 높을 수 있다. 따라서, 상기 연결 홀들(M0aH)에 의해 상기 하부 도전 구조체들(TS)의 상면들 및 상기 게이트 전극들(GE)의 상면들이 노출되지 않을 수 있다.
도 27 및 도 28a 내지 도 28d를 참조하면, 상기 제1 포토레지스트 패턴(125)이 선택적으로 제거될 수 있다. 이어서, 상기 제2 층간 절연막(120) 상에 제1 마스크 막(140)이 형성될 수 있다. 상기 제1 마스크 막(140)은 상기 연결 홀들(M0aH)을 완전히 채우도록 형성될 수 있다.
상기 제1 마스크 막(140) 상에 제2 포토레지스트 패턴(145)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(145)은 앞서 도 13의 제1 활성 콘택 패턴들(CAa) 및 제2 활성 콘택 패턴들(Cab)에 의해 정의되는 개구부들을 포함할 수 있다. 구체적으로, 상기 제2 포토레지스트 패턴(145)을 형성하는 것은, 상기 제1 마스크 막(140) 상에 제2 포토레지스트 막을 형성하는 것, 및 앞서 도 13의 제1 활성 콘택 패턴들(CAa) 및 제2 활성 콘택 패턴들(Cab)에 기초하여 제조된 제2 포토마스크를 이용해 상기 제2 포토레지스트 막을 노광 및 현상하는 것을 포함할 수 있다.
상기 제2 포토레지스트 패턴(145)을 식각 마스크로 상기 제1 마스크 막(140) 및 상기 제2 층간 절연막(120)을 순차적으로 패터닝하여, 제1 활성 홀들(CAaH) 및 제2 활성 홀들(CAbH)이 형성될 수 있다. 상기 제1 활성 홀들(CAaH)은 앞서 도 13의 제1 활성 콘택 패턴들(CAa)에 의해 정의된 것일 수 있고, 상기 제2 활성 홀들(CAbH)은 앞서 도 13의 제2 활성 콘택 패턴들(Cab)에 의해 정의된 것일 수 있다.
상기 제1 및 제2 활성 홀들(CAaH, CAbH)은 상기 제2 층간 절연막(120)을 완전히 관통하도록 형성될 수 있다. 다시 말하면, 상기 제1 및 제2 활성 홀들(CAaH, CAbH)은 상기 하부 도전 구조체들(TS)의 상면들이 노출되도록 형성될 수 있다. 평면적 관점에서, 각각의 상기 제2 활성 홀들(CAbH)과 각각의 상기 연결 홀들(M0aH)은 서로 일부가 중첩될 수 있다. 각각의 상기 제2 활성 홀들(CAbH)은 각각의 상기 연결 홀들(M0aH)과 함께 하나의 연통 홀을 구성할 수 있다.
일 예로, 앞서 도 18a를 다시 참조하면, 상기 제2 활성 홀(CAbH)을 형성할 때 미스 얼라인이 발생할 경우, 상기 제2 활성 홀(CAbH)과 상기 연결 홀(M0aH)이 중첩되는 영역에서는 수직 연장 홀이 형성될 수 있다. 추후, 상기 수직 연장 홀에 의해 제1 수직 연장부(VP1)가 형성될 수 있다(도 18a 참조). 이미 상기 연결 홀들(M0aH)에 의해 두께가 얇아진 상기 제2 층간 절연막(120)의 일부가 다른 부분보다 더 쉽게 식각되기 때문에, 상기 제2 활성 홀(CAbH)이 형성될 때 상기 수직 연장 홀이 형성될 수 있다.
다른 예로, 앞서 도 18b를 다시 참조하면, 상기 제2 활성 홀(CAbH)의 상기 제2 방향(D2)으로의 폭이 상기 하부 도전 구조체(TS)의 상기 제2 방향(D2)으로의 폭보다 더 크게 형성될 경우, 상기 제2 활성 홀(CAbH)과 상기 연결 홀(M0aH)이 중첩되는 영역에서 수직 연장 홀이 형성될 수 있다. 추후, 상기 수직 연장 홀에 의해 제1 수직 연장부(VP1)가 형성될 수 있다(도 18b 참조).
도 29 및 도 30a 내지 도 30e를 참조하면, 상기 제2 포토레지스트 패턴(145)이 선택적으로 제거될 수 있다. 이어서, 상기 제1 마스크 막(140) 상에 제2 마스크 막(150)이 형성될 수 있다. 상기 제2 마스크 막(150)은 상기 제1 및 제2 활성 홀들(CAaH, CAbH)을 완전히 채우도록 형성될 수 있다.
제2 마스크 막(150) 상에 제3 포토레지스트 패턴(155)이 형성될 수 있다. 상기 제3 포토레지스트 패턴(155)은 앞서 도 13의 제1 게이트 콘택 패턴(CBa)에 의해 정의되는 개구부를 포함할 수 있다. 구체적으로, 상기 제3 포토레지스트 패턴(155)을 형성하는 것은, 상기 제2 마스크 막(150) 상에 제3 포토레지스트 막을 형성하는 것, 및 앞서 도 13의 제1 게이트 콘택 패턴(CBa)에 기초하여 제조된 제3 포토마스크를 이용해 상기 제3 포토레지스트 막을 노광 및 현상하는 것을 포함할 수 있다.
상기 제3 포토레지스트 패턴(155)을 식각 마스크로 상기 제2 마스크 막(150), 상기 제1 마스크 막(140) 및 상기 제2 층간 절연막(120)을 순차적으로 패터닝하여, 게이트 홀(CBaH)이 형성될 수 있다.
상기 게이트 홀(CBaH)은 상기 제2 층간 절연막(120)을 완전히 관통하도록 형성될 수 있다. 나아가, 상기 게이트 홀(CBaH)은 상기 제1 층간 절연막(110)의 상부를 관통할 수 있다. 다시 말하면, 상기 게이트 홀(CBaH)은 상기 게이트 전극(GE)의 상면이 노출되도록 형성될 수 있다.
일 예로, 도시되진 않았지만, 앞서 도 18c를 다시 참조하면, 상기 게이트 홀(CBaH)을 형성할 때 미스 얼라인이 발생하거나 제2 방향(D2)으로의 폭이 크게 형성될 경우, 상기 게이트 홀(CBaH)과 상기 연결 홀(M0aH)이 중첩되는 영역에서는 수직 연장 홀이 형성될 수 있다. 추후, 상기 수직 연장 홀에 의해 제2 수직 연장부(VP2)가 형성될 수 있다(도 18c 참조).
도 31 및 도 32a 내지 도 32e를 참조하면, 상기 제3 포토레지스트 패턴(155), 상기 제2 마스크 막(150) 및 상기 제1 마스크 막(140)이 제거될 수 있다. 이어서, 상기 연결 홀들(M0aH) 상기 제1 및 제2 활성 홀들(CAaH, CAbH) 및 상기 게이트 홀(CBaH)에 도전 물질을 채워, 도전 구조체들(AC, GC, CP1)이 형성될 수 있다.
상기 제1 활성 홀들(CAaH)에 도전 물질을 채워 활성 콘택들(AC)이 형성될 수 있다. 상기 게이트 홀(CBaH)에 도전 물질을 채워 게이트 콘택(GC)이 형성될 수 있다. 상기 연결 홀들(M0aH) 및 상기 제2 활성 홀들(CAbH)에 도전 물질을 채워 제1 도전 구조체들(CP1)이 형성될 수 있다. 다시 말하면, 상기 연결 홀(M0aH)과 상기 제2 활성 홀(CAbH)이 이루는 상기 연통 홀에 도전 물질을 채워 상기 제1 도전 구조체(CP1)가 형성될 수 있다. 상기 활성 콘택들(AC), 상기 게이트 콘택(GC) 및 상기 제1 도전 구조체들(CP1)은 동시에 형성될 수 있다.
상기 제2 층간 절연막(120)과 상기 활성 콘택들(AC) 사이, 상기 제2 층간 절연막(120)과 상기 게이트 콘택(GC) 사이, 및 상기 제2 층간 절연막(120)과 상기 제1 도전 구조체들(CP1) 사이에 배리어 패턴들(BL)이 각각 형성될 수 있다.
구체적으로, 상기 도전 구조체들(AC, GC, CP1) 및 상기 배리어 패턴들(BL)을 형성하는 것은, 상기 연결 홀들(M0aH) 상기 제1 및 제2 활성 홀들(CAaH, CAbH) 및 상기 게이트 홀(CBaH)에 배리어 막을 콘포말하게 형성하는 것, 상기 연결 홀들(M0aH) 상기 제1 및 제2 활성 홀들(CAaH, CAbH) 및 상기 게이트 홀(CBaH)을 완전히 채우는 도전막을 형성하는 것, 상기 제2 층간 절연막(120)이 노출될 때까지 상기 도전막 및 상기 배리어막을 평탄화하는 것을 포함할 수 있다. 상기 도전막은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있고, 상기 배리어막은 금속의 확산을 방지하기 위한 금속 질화물을 포함할 수 있다.
도 16 및 도 17a 내지 도 17e를 다시 참조하면, 상기 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 상기 제3 층간 절연막(130)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 제3 층간 절연막(130) 내에 제1 및 제2 전원 배선들(PL1, PL2) 및 제1 및 제2 배선들(ML1, ML2)이 형성될 수 있다. 상기 제1 및 제2 전원 배선들(PL1, PL2) 및 제1 및 제2 배선들(ML1, ML2)을 형성하는 것은, 앞서 설명한 도전 구조체들(AC, GC, CP1)을 형성하는 것과 유사할 수 있다.

Claims (20)

  1. 활성 패턴을 포함하는 기판;
    상기 활성 패턴을 가로지르는 게이트 전극들;
    상기 게이트 전극들 사이의 상기 활성 패턴 내에 배치된 불순물 영역들;
    적어도 하나의 상기 불순물 영역들과 전기적으로 연결되는 활성 콘택;
    적어도 하나의 상기 게이트 전극들과 전기적으로 연결되는 게이트 콘택; 및
    상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 도전 구조체를 포함하되,
    상기 활성 콘택의 상면, 상기 게이트 콘택의 상면, 및 상기 도전 구조체의 상면은 서로 공면을 이루며,
    상기 도전 구조체의 제1 부분의 바닥면의 높이는, 상기 활성 콘택의 바닥면 및 상기 게이트 콘택의 바닥면보다 더 높은 반도체 소자.
  2. 제1항에 있어서,
    상기 도전 구조체는, 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 제2 부분을 더 포함하고,
    상기 제1 부분은 상기 제2 부분으로부터 수평적으로 연장되는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 부분의 상면은 상기 제2 부분의 상면과 서로 공면을 이루고,
    상기 제1 부분의 바닥면의 높이는, 상기 제2 부분의 바닥면보다 더 높은 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 부분은 상기 불순물 영역들 중 적어도 하나와 연결되고,
    상기 제2 부분의 바닥면의 높이는, 상기 활성 콘택의 바닥면의 높이와 실질적으로 동일한 반도체 소자.
  5. 제2항에 있어서,
    상기 제2 부분은 상기 게이트 전극들 중 적어도 하나와 연결되고,
    상기 제2 부분의 바닥면의 높이는, 상기 게이트 콘택의 바닥면의 높이와 실질적으로 동일한 반도체 소자.
  6. 제2항에 있어서,
    상기 제1 부분과 상기 제2 부분은 서로 일체로 연결되어 상기 도전 구조체를 구성하는 반도체 소자.
  7. 제2항에 있어서,
    상기 제2 부분은, 이의 바닥면으로부터 상기 기판을 향해 연장되는 수직 연장부를 갖는 반도체 소자.
  8. 제7항에 있어서,
    평면적 관점에서, 상기 수직 연장부는 상기 제1 부분과 중첩되는 반도체 소자.
  9. 제2항에 있어서,
    상기 제1 부분은, 상기 제2 부분의 적어도 하나의 측벽으로부터 돌출된 끝 부분을 갖는 반도체 소자.
  10. 제2항에 있어서,
    상기 불순물 영역들을 덮는 하부 도전 구조체들을 더 포함하되,
    상기 제2 부분은, 적어도 하나의 상기 하부 도전 구조체들을 통해 상기 불순물 영역들 중 적어도 하나와 전기적으로 연결되고,
    상기 제2 부분의 바닥면은 상기 게이트 콘택의 바닥면보다 더 높은 반도체 소자.
  11. 제2항에 있어서,
    상기 도전 구조체는, 상기 불순물 영역들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 제3 부분을 더 포함하고,
    상기 제1 부분은, 상기 제2 부분과 상기 제3 부분을 서로 전기적으로 연결하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 내지 제3 부분들의 상면들은 서로 공면을 이루고,
    상기 제1 부분의 바닥면의 높이는, 상기 제2 및 제3 부분들의 바닥면들보다 더 높은 반도체 소자.
  13. 제11항에 있어서,
    상기 제2 및 제3 부분들은 상기 불순물 영역들 중 적어도 두 개와 각각 연결되는 반도체 소자.
  14. 제13항에 있어서,
    상기 제2 부분과 연결되는 상기 불순물 영역과 상기 제3 부분과 연결되는 상기 불순물 영역은 서로 다른 도전형을 갖는 반도체 소자.
  15. 제11항에 있어서,
    상기 제2 및 제3 부분들은 상기 게이트 전극들 중 적어도 두 개와 각각 연결되는 반도체 소자.
  16. 제11항에 있어서,
    상기 제2 부분은 상기 불순물 영역들 중 적어도 하나와 연결되고,
    상기 제3 부분은 상기 게이트 전극들 중 적어도 하나와 연결되며,
    상기 제1 내지 제3 부분들의 바닥면들의 높이는 서로 다른 반도체 소자.
  17. 제1항에 있어서,
    평면적 관점에서, 상기 제1 부분은 적어도 하나의 상기 게이트 전극들을 가로지르는 반도체 소자.
  18. 제1항에 있어서,
    상기 제1 부분은:
    제1 방향으로 연장되는 제1 수평 연장부; 및
    상기 제1 수평 연장부로부터, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 수평 연장부를 포함하는 반도체 소자.
  19. 제1항에 있어서,
    상기 게이트 전극들 및 상기 불순물 영역들 상의 층간 절연막; 및
    상기 층간 절연막과 상기 활성 콘택 사이, 상기 층간 절연막과 상기 게이트 콘택 사이, 및 상기 층간 절연막과 상기 도전 구조체 사이에 각각 개재된 배리어 패턴들을 더 포함하되,
    상기 활성 콘택, 상기 게이트 콘택, 및 상기 도전 구조체는 상기 층간 절연막 내에 제공되고,
    상기 활성 콘택의 상면, 상기 게이트 콘택의 상면, 및 상기 도전 구조체의 상면은 모두 상기 층간 절연막의 상면과 공면을 이루는 반도체 소자.
  20. 활성 패턴을 포함하는 기판, 상기 활성 패턴은 불순물 영역들 및 이들 사이의 채널 영역을 갖고;
    상기 채널 영역 상의 게이트 전극;
    상기 불순물 영역들 상에 각각 배치된 하부 도전 구조체들; 및
    도전 구조체를 포함하되,
    상기 도전 구조체는:
    상기 하부 도전 구조체들 및 상기 게이트 전극 중 적어도 하나와 전기적으로 연결되는 제1 부분; 및
    상기 제1 부분으로부터 수평적으로 연장되는 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분의 상면들은 서로 공면을 이루고,
    상기 제2 부분의 바닥면의 높이는, 상기 하부 도전 구조체들의 상면들보다 더 높은 반도체 소자.
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