KR20130074296A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 게이트 구조물, 층간 절연막, 저항 패턴 및 제1 콘택 플러그를 포함한다. 게이트 구조물은 기판 상에 형성되어 제1 금속을 포함한다. 층간 절연막은 게이트 구조물을 덮으며 기판 상에 형성된다. 저항 패턴은 층간 절연막 내부에 형성되어 층간 절연막 상면보다 낮은 상면을 가지고, 제1 금속과 다른 제2 금속을 적어도 상부에 포함한다. 제1 콘택 플러그는 층간 절연막 일부를 관통하여 저항 패턴 상부에 직접 접촉한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 저항 패턴을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 사용되는 저항 패턴으로서 불순물이 도핑된 폴리실리콘이 주로 사용되어 왔다. 하지만 고성능의 금속 게이트가 사용되면서, 금속을 사용하여 저항 패턴을 형성하는 공정이 개발되고 있으며, 우수한 특성을 갖는 저항 패턴을 정밀하게 형성하는 방법이 요구되고 있다.
본 발명의 일 목적은 우수한 특성을 갖는 저항 패턴을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 저항 패턴을 포함하는 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 게이트 구조물, 층간 절연막, 저항 패턴 및 제1 콘택 플러그를 포함한다. 상기 게이트 구조물은 기판 상에 형성되어 제1 금속을 포함한다. 상기 층간 절연막은 상기 게이트 구조물을 덮으며 상기 기판 상에 형성된다. 상기 저항 패턴은 상기 층간 절연막 내부에 형성되어 상기 층간 절연막 상면보다 낮은 상면을 가지고, 상기 제1 금속과 다른 제2 금속을 적어도 상부에 포함한다. 상기 제1 콘택 플러그는 상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상부에 직접 접촉한다.
예시적인 실시예들에 있어서, 상기 기판은 액티브 영역 및 필드 영역으로 구분될 수 있고, 상기 반도체 장치는 상기 층간 절연막 일부를 관통하여 상기 액티브 영역에 전기적으로 연결된 적어도 하나 이상의 제2 콘택 플러그 및 상기 층간 절연막을 관통하며 상기 게이트 구조물 상면 및 상기 제2 콘택 플러그 상면에 접촉하는 공유 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그 및 상기 공유 콘택 플러그는 동일한 높이의 상면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막은 내부에 상기 제2 콘택 플러그의 상면과 동일한 높이의 저면을 갖는 식각 저지막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는, 상기 층간 절연막 일부 및 상기 식각 저지막을 관통하여 상기 공유 콘택 플러그에 접촉하지 않는 상기 제2 콘택 플러그의 상면에 접촉하며 상기 제1 콘택 플러그와 동일한 높이의 상면을 갖는 제3 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 저항 패턴은 텅스텐 혹은 텅스텐 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 층간 절연막 내부에 형성되어 상기 저항 패턴의 저면과 동일한 높이의 저면을 가지며 상기 제2 금속을 포함하는 정렬키를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 저항 패턴의 저면은 상기 게이트 구조물의 상면보다 낮은 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 저항 패턴의 저면은 상기 게이트 구조물의 상면보다 높은 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함할 수 있고, 상기 컨트롤 게이트는 상기 제1 금속을 포함할 수 있다.
상기한 일 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는 게이트 구조물, 층간 절연막, 저항 패턴, 제1 콘택 플러그, 제2 콘택 플러그 및 공유 콘택 플러그를 포함한다. 상기 게이트 구조물은 액티브 영역 및 필드 영역으로 구분되고 셀 영역 및 로직 영역을 포함하는 기판의 상기 셀 영역에 형성되어 제1 금속을 포함한다. 상기 층간 절연막은 상기 게이트 구조물을 덮으며 상기 기판 상에 형성된다. 상기 저항 패턴은 상기 로직 영역의 상기 층간 절연막 내부에 형성되어 상기 층간 절연막 상면보다 낮은 상면을 가지고 상기 제1 금속과 다른 제2 금속을 포함한다. 상기 제1 콘택 플러그는 상기 로직 영역의 상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상면에 접촉한다. 상기 제2 콘택 플러그는 상기 셀 영역의 상기 층간 절연막 일부를 관통하여 상기 액티브 영역에 전기적으로 연결되며 적어도 하나 이상 형성된다. 상기 공유 콘택 플러그는 상기 셀 영역의 상기 층간 절연막을 관통하며 상기 게이트 구조물 상면 및 상기 제2 플러그 상면에 접촉한다.
상기한 일 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는 게이트 구조물, 층간 절연막, 저항 패턴, 제1 콘택 플러그, 적어도 하나 이상의 제2 콘택 플러그 및 공유 콘택 플러그를 포함한다. 상기 게이트 구조물은 액티브 영역 및 필드 영역으로 구분되고 셀 영역 및 로직 영역을 포함하는 기판의 상기 셀 영역에 형성되어 제1 금속을 포함한다. 상기 층간 절연막은 상기 게이트 구조물을 덮으며 상기 기판 상에 형성된다. 상기 저항 패턴은 상기 로직 영역의 상기 층간 절연막 내부에 형성되어 상기 층간 절연막 상면보다 낮은 상면을 가지고 상기 제1 금속과 다른 제2 금속을 포함한다. 상기 제1 콘택 플러그는 상기 로직 영역의 상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상면에 접촉한다. 상기 제2 콘택 플러그는 상기 셀 영역의 상기 층간 절연막 일부를 관통하여 상기 액티브 영역에 전기적으로 연결된다. 상기 공유 콘택 플러그는 상기 셀 영역의 상기 층간 절연막을 관통하며 상기 게이트 구조물 상면 및 상기 제2 콘택 플러그 상면에 접촉한다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 금속을 포함하는 게이트 구조물을 형성한다. 상기 기판 상에 상기 게이트 구조물을 덮는 층간 절연막을 형성한다. 상기 층간 절연막 상부를 부분적으로 제거하여 트렌치를 형성한다. 상기 트렌치 내에 상기 층간 절연막 상면보다 낮은 상면을 가지고 상기 제1 금속과 다른 제2 금속을 포함하는 저항 패턴을 형성한다. 상기 층간 절연막과 동일한 물질을 사용하여 상기 트렌치의 나머지 부분을 채운다. 상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상면에 직접 접촉하는 콘택 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 층간 절연막 상부를 부분적으로 제거하여 상기 트렌치를 형성할 때, 상기 층간 절연막 상부를 부분적으로 제거하여 정렬키 리세스를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 저항 패턴을 형성할 때, 상기 트렌치 및 상기 정렬키 리세스가 형성된 상기 층간 절연막 상에 저항막을 형성하고, 상기 층간 절연막 물질과 동일한 물질을 사용하여 상기 트렌치 및 상기 정렬키 리세스의 나머지 부분을 충분히 매립하며, 상기 층간 절연막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 사용하여 상기 저항막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 저항막을 패터닝할 때, 상기 정렬키 리세스 내에 정렬키를 형성할 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치의 제조 공정 시, 층간 절연막 상부에 트렌치 및 정렬키 리세스를 형성하고 그 내부에 저항막을 형성함으로써, 상기 정렬키 리세스의 깊이에 따른 상기 저항막의 단차를 감지하여 상기 저항막을 정밀하게 패터닝할 수 있다. 나아가, 저항 패턴이 층간 절연막 상면보다 낮은 높이를 갖고 또한 층간 절연막에 의해 상면이 커버됨으로써, 이후 콘택 플러그들 형성을 위한 화학 기계적 연마(CMP) 공정 시 큰 공정 마진을 가질 수 있으며 상기 저항 패턴이 노출되어 손상되는 것을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 22는 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 내지 도 25는 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 27 내지 도 33은 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[ 실시예 ]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(200), 제1 층간 절연막(340), 제1 저항 패턴(312) 및 제1 콘택 플러그(452)를 포함한다. 또한 상기 반도체 장치는 제2 내지 제4 콘택 플러그들(280, 450, 454), 공유 콘택 플러그(456) 및 제1 정렬키(314)를 더 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판이나, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다.
또한, 기판(100)은 메모리 셀들이 형성되는 셀 영역(I), 상기 메모리 셀들을 구동시키는 주변 회로들 및 저항 패턴이 형성되는 로직 영역(II) 및 각종 소자들 혹은 칩의 정렬에 사용되는 정렬키들(align keys)이 형성되는 스크라이브 레인(scribe lane) 영역(III)을 포함할 수 있다. 특히 로직 영역(II)은 상기 주변 회로들이 형성되는 주변 회로 영역과 상기 저항 패턴이 형성되는 저항 영역을 포함할 수 있으며, 설명의 편의를 위해 도 1에서는 상기 저항 영역만이 도시되어 있다.
게이트 구조물(200)은 기판(100)의 셀 영역(I) 상에 순차적으로 적층된 저유전막 패턴(120), 고유전막 패턴(180) 및 게이트 전극(190)을 포함할 수 있으며, 게이트 구조물(200)의 측벽에는 게이트 스페이서(140)가 더 형성될 수 있다. 이때, 저유전막 패턴(120) 및 고유전막 패턴(180)은 게이트 절연막 패턴의 역할을 할 수 있으며, 경우에 따라 저유전막 패턴(120)은 생략될 수도 있다. 예시적인 실시예들에 있어서, 고유전막 패턴(180)은 저유전막 패턴(120) 상에 형성되어 게이트 전극(190)의 저면 및 측벽을 감쌀 수 있다.
저유전막 패턴(120)은 실리콘 산화물을 포함할 수 있으며, 고유전막 패턴(180)은 금속 산화물, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 게이트 전극(190)은 알루미늄(Al), 구리(Cu) 등과 같은 저 저항 금속을 포함할 수 있으며, 게이트 스페이서(140)는, 예를 들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 셀 영역(I) 상에 복수 개의 게이트 구조물들(200)이 형성될 수 있으며, 이에 따라 게이트 구조물(200)의 측벽에 형성되는 게이트 스페이서(140)도 복수 개로 형성될 수 있다.
한편, 게이트 구조물(200)에 인접하여 불순물 영역(105) 및/또는 올려진 소스 드레인(Elevated Source Drain: ESD) 층(150)이 더 형성되어, 게이트 구조물(200), 불순물 영역(105) 및/또는 올려진 소스 드레인(ESD) 층(150)은 하나의 트랜지스터를 형성할 수 있다.
불순물 영역(105)은 게이트 구조물(200)에 인접한 기판(100)의 상기 액티브 영역에 형성될 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(105)은 붕소와 같은 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe)을 포함하거나 혹은 인과 같은 n형 불순물이 도핑된 단결정 실리콘 탄화물(SiC)을 포함할 수 있다.
예시적인 실시예들에 있어서, 올려진 소스 드레인(ESD) 층(150)은 불순물 영역(105) 상에 형성되어 게이트 스페이서(140)에 접하며, 하부에 형성된 불순물 영역(105)과 동일한 도전형의 불순물을 포함하는 단결정 실리콘을 포함할 수 있다. 예를 들어, 올려진 소스 드레인(ESD) 층(150)은 붕소와 같은 p형 불순물이 도핑된 단결정 실리콘을 포함하거나 혹은 인과 같은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 경우에 따라, 올려진 소스 드레인(ESD) 층(150)은 생략될 수도 있다.
불순물 영역(105) 및 올려진 소스 드레인(ESD) 층(150)이 p형 불순물을 포함하는 경우, 인접하는 게이트 구조물(200)과 함께 피모스(P-channel Metal Oxide Semiconductor: PMOS) 트랜지스터를 형성할 수 있고, 불순물 영역(105) 및 올려진 소스 드레인(ESD) 층(150)이 n형 불순물을 포함하는 경우, 인접하는 게이트 구조물(200)과 함께 엔모스(N-channel Metal Oxide Semiconductor: NMOS) 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 반도체 장치는 에스램(Static Random Access Memory: SRAM) 장치이며, 상기 트랜지스터는 상기 SRAM 장치의 구동(drive) 트랜지스터, 부하(load) 트랜지스터 또는 액세스(access) 트랜지스터일 수 있다.
제1 층간 절연막(340)은 게이트 구조물(200) 및 게이트 스페이서(140)를 덮으며 기판(100)의 전 영역 상에 형성된다.
예시적인 실시예들에 있어서, 제1 층간 절연막(340)은 실리콘 산화물을 포함한다. 한편, 제1 층간 절연막(340)은 내부에 식각 저지막(290)을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 식각 저지막(290)은 실리콘 질화물을 포함할 수 있다.
제1 저항 패턴(312)은 로직 영역(II) 중 상기 저항 영역의 제1 층간 절연막(340) 내부에 형성되며, 제1 층간 절연막(340) 상면보다 낮은 상면을 갖는다. 즉, 제1 저항 패턴(312)의 상면은 적어도 부분적으로 제1 층간 절연막(340)에 의해 커버될 수 있다. 일 실시예에 따르면, 제1 저항 패턴(312)의 저면은 게이트 구조물(200)의 상면보다 낮다.
한편, 제1 저항 패턴(312)은 게이트 전극(190)이 포함하는 금속과는 다른 금속 및/또는 금속 실리사이드를 적어도 상부에 포함할 수 있다. 예를 들어, 제1 저항 패턴(312)은 게이트 전극(190)에 포함된 금속에 비해 상대적으로 저항이 높은 텅스텐 혹은 텅스텐 실리사이드 등을 포함할 수 있다.
제1 콘택 플러그(452)는 제1 층간 절연막(340) 일부를 관통하여 제1 저항 패턴(312) 상부에 직접 접촉한다. 이에 따라, 제1 콘택 플러그(452)는 금속 혹은 금속 실리사이드를 포함하는 제1 저항 패턴(312) 상부에 직접 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(452)는 제1 층간 절연막(340) 상면과 동일한 높이의 상면을 갖는다.
일 실시예에 있어서, 제1 콘택 플러그(452)는 제1 도전막 패턴(442) 및 이를 감싸는 제1 배리어막 패턴(432)을 포함한다. 이때, 제1 도전막 패턴(442)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제1 배리어막 패턴(432)은 금속 또는 금속 질화물을 포함할 수 있다.
제2 콘택 플러그(280)는 제1 층간 절연막(340) 일부 및 게이트 스페이서들(140)을 감싸는 절연막(240)을 관통하여 올려진 소스 드레인(ESD) 층(150) 상면에 접촉할 수 있으며, 이에 따라 게이트 구조물(200)에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다. 다만, 올려진 소스 드레인(ESD) 층(150)이 형성되지 않은 경우에는, 제2 콘택 플러그(280)는 불순물 영역(105) 상면에 직접 접촉할 수 있다. 또한, 올려진 소스 드레인(ESD) 층(150) 상에 금속 실리사이드 패턴(230)이 형성될 수도 있으며, 이 경우 제2 콘택 플러그(280)는 금속 실리사이드 패턴(230)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(280)의 상면은 식각 저지막(290)의 저면과 동일한 높이를 가질 수 있으며, 셀 영역(I)에 적어도 하나 이상 형성될 수 있다.
제2 콘택 플러그(280)는 제2 도전막 패턴(270) 및 이를 감싸는 제2 배리어막 패턴(260)을 포함할 수 있다. 이때, 제2 도전막 패턴(270)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제2 배리어막 패턴(260)은 금속 또는 금속 질화물을 포함할 수 있다.
절연막(240)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 금속 실리사이드 패턴(230)은 예를 들어, 니켈 실리사이드, 백금 실리사이드 등을 포함할 수 있다.
제3 콘택 플러그(450)는 제1 층간 절연막(340) 일부 및 식각 저지막(290)을 관통하여 제2 콘택 플러그(280)의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제3 콘택 플러그(450)는 제1 층간 절연막(340) 상면과 동일한 높이의 상면을 가질 수 있으며, 이에 따라 제1 콘택 플러그(452)의 상면과도 동일한 높이를 가질 수 있다.
제3 콘택 플러그(450)는 제3 도전막 패턴(440) 및 이를 감싸는 제3 배리어막 패턴(430)을 포함할 수 있다. 이때, 제3 도전막 패턴(440)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제3 배리어막 패턴(430)은 금속 또는 금속 질화물을 포함할 수 있다.
제4 콘택 플러그(454)는 제1 층간 절연막(340) 및 식각 저지막(290)을 관통하여 게이트 구조물(200)의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제4 콘택 플러그(454)는 제1 층간 절연막(340) 상면과 동일한 높이의 상면을 가질 수 있으며, 이에 따라 제1 및 제3 콘택 플러그들(452, 450)의 상면들과도 동일한 높이를 가질 수 있다.
제4 콘택 플러그(454)는 제4 도전막 패턴(444) 및 이를 감싸는 제4 배리어막 패턴(434)을 포함할 수 있다. 이때, 제4 도전막 패턴(444)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제4 배리어막 패턴(434)은 금속 또는 금속 질화물을 포함할 수 있다.
공유 콘택 플러그(456)는 제1 층간 절연막(340) 및 식각 저지막(290)을 관통하며, 게이트 구조물(200) 상면 및 제2 콘택 플러그(280) 상면에 동시에 접촉할 수 있다. 이에 따라, 게이트 구조물(200)과 불순물 영역(105)은 공유 콘택 플러그(456)를 서로 공유할 수 있다. 다만, 공유 콘택 플러그(456)를 공유하는 게이트 구조물(200)과 불순물 영역(105)은 서로 다른 도전형의 트랜지스터에 포함된 것일 수 있다. 즉, 피모스(PMOS) 트랜지스터의 게이트 구조물(200) 및 엔모스(NMOS) 트랜지스터의 불순물 영역(105)이 하나의 공유 콘택 플러그(456)를 공유하거나, 이와는 반대로 엔모스(NMOS) 트랜지스터의 게이트 구조물(200) 및 피모스(PMOS) 트랜지스터의 불순물 영역(105)이 하나의 공유 콘택 플러그(456)를 공유할 수 있다. 이에 따라, 도면 상에서 공유 콘택 플러그(456)에 접촉하는 제2 콘택 플러그(280)는 점선으로 표시되어 있으며, 공유 콘택 플러그(456)에 접촉하는 게이트 구조물(200)을 포함하는 트랜지스터와는 다른 도전형의 트랜지스터에 포함된 불순물 영역(105)에 접촉하고 있는 것을 나타내고 있다.
예시적인 실시예들에 있어서, 공유 콘택 플러그(456)는 제1 층간 절연막(340) 상면과 동일한 높이의 상면을 가질 수 있으며, 이에 따라 제1, 제3 및 제4 콘택 플러그들(452, 450, 454)의 상면들과도 동일한 높이를 가질 수 있다.
공유 콘택 플러그(456)는 제5 도전막 패턴(446) 및 이를 감싸는 제5 배리어막 패턴(436)을 포함할 수 있다. 이때, 제5 도전막 패턴(446)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제5 배리어막 패턴(436)은 금속 또는 금속 질화물을 포함할 수 있다.
제1 정렬키(314)는 스크라이브 레인 영역(III)의 제1 층간 절연막(340) 내부에 형성된다. 예시적인 실시예들에 있어서, 제1 정렬키(314)는 제1 저항 패턴(312)의 저면과 동일한 높이의 저면을 가지며, 제1 저항 패턴(312)의 두께와 실질적으로 동일하거나 유사한 두께를 가질 수 있다. 또한, 제1 정렬키(314)는 제1 저항 패턴(312)이 포함하는 금속 및/또는 금속 실리사이드와 실질적으로 동일한 금속 및/또는 금속 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 제1 정렬키(314)는 그 단면이 U자 형일 수 있다. 이와는 달리, 제1 정렬키(314)는 그 단면이 기판(100) 상면에 평행한 바(bar) 형상일 수도 있다.
전술한 제1, 제3 및 제4 콘택 플러그들(452, 450, 454) 및 공유 콘택 플러그(456)는 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제1, 제3, 제4 및 제5 도전막 패턴들(442, 440, 444, 446)은 실질적으로 동일한 물질을 포함할 수 있으며, 제1, 제3, 제4 및 제5 배리어막 패턴들(432, 430, 434, 436) 역시 실질적으로 동일한 물질을 포함할 수 있다.
한편, 상기 반도체 장치는 제1 및 제2 배선들(482, 480), 제2 층간 절연막(490) 및 보호막(500)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(482)은 제6 도전막 패턴(462) 및 이를 감싸는 제6 배리어막 패턴(472)을 포함할 수 있다. 이때, 제6 도전막 패턴(462)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제6 배리어막 패턴(472)은 금속 또는 금속 질화물을 포함할 수 있다.
또한, 제2 배선(480)은 제7 도전막 패턴(460) 및 이를 감싸는 제7 배리어막 패턴(470)을 포함할 수 있다. 이때, 제7 도전막 패턴(460)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제7 배리어막 패턴(470)은 금속 또는 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 제1 배선(482)은 제1 콘택 플러그(452)에 전기적으로 연결될 수 있으며, 제2 배선(480)은 제3, 제4 및 공유 콘택 플러그들(450, 454, 456)에 전기적으로 연결될 수 있다. 하지만, 제1 및 제2 배선들(482, 480)은 전술한 것과는 다른 전기적 연결을 가질 수 있으며, 다른 배선들(도시되지 않음)이 더 형성될 수도 있다.
제2 층간 절연막(490)은 제1 층간 절연막(340) 상에 형성되어 배선들(482, 480)의 측벽을 커버할 수 있으며, 보호막(500)은 제2 층간 절연막(490) 및 배선들(482, 480) 상에 형성될 수 있다. 제2 층간 절연막(490) 및 보호막(500)은 절연 물질을 포함할 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치는 제1 층간 절연막(340) 상면보다 낮은 상면을 갖는 제1 저항 패턴(312) 즉, 제1 층간 절연막(340)에 의해 상면이 커버되는 제1 저항 패턴(312)을 구비하며, 이에 따라 콘택 플러그들(452, 450, 454, 456) 형성을 위한 공정에서 제1 저항 패턴(312)은 제1 층간 절연막(340)에 의해 보호될 수 있다. 이에 따라, 제1 저항 패턴(312)은 우수한 전기적 특성을 가질 수 있으며, 이를 구비하는 상기 반도체 장치 역시 우수한 전기적 특성을 가질 수 있다.
도 2는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2의 반도체 장치는 제1 저항 패턴(312) 및 제1 정렬키(314) 대신에 제2 저항 패턴(316) 및 제2 정렬키(318)를 갖는다는 점을 제외하고는 도 1의 반도체 장치와 동일하다. 이에 따라, 여기에서는 제2 저항 패턴(316) 및 제2 정렬키(318)에 대해서만 설명하기로 한다.
도 2를 참조하면, 제2 저항 패턴(316)은 제1 저항 패턴(312)과 동일하게 로직 영역(II) 중 저항 영역의 제1 층간 절연막(340) 내부에 형성되며, 제1 층간 절연막(340) 상면보다 낮은 상면을 갖는다. 즉, 제2 저항 패턴(316)의 상면은 적어도 부분적으로 제1 층간 절연막(340)에 의해 커버될 수 있다. 하지만 제1 저항 패턴(312)과는 달리, 제2 저항 패턴(316)의 저면은 게이트 구조물(200)의 상면보다 높다.
한편, 제2 정렬키(318)는 제1 정렬키(314)와 동일하게 스크라이브 레인 영역(III)의 제1 층간 절연막(340) 내부에 형성된다. 예시적인 실시예들에 있어서, 제2 정렬키(318)는 제2 저항 패턴(316)의 저면과 동일한 높이의 저면을 가지며, 제2 저항 패턴(316)의 두께와 실질적으로 동일하거나 유사한 두께를 가질 수 있다. 이에 따라, 제2 정렬키(318)의 저면은 게이트 구조물(200)의 상면보다 높다. 한편, 제2 정렬키(318)는 제1 정렬키(314)와 동일하게 제1 저항 패턴(312)이 포함하는 금속 및/또는 금속 실리사이드와 실질적으로 동일한 금속 및/또는 금속 실리사이드를 포함할 수 있다.
전술한 바와 같이, 제2 저항 패턴(316) 및 제2 정렬키(318)는 제1 층간 절연막(340) 내부에서 그 높이만이 제1 저항 패턴(312) 및 제1 정렬키(314)와 다르므로, 앞으로는 제1 저항 패턴(312) 및 제1 정렬키(314)를 갖는 반도체 장치에 대해서만 설명하기로 한다.
도 3 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1에 도시된 반도체 장치를 제조하기 위한 방법이나 반드시 이에 한정되는 것은 아니다.
도 3을 참조하면, 기판(100) 상에 소자 분리막(110)을 형성한 후, 복수 개의 더미 게이트 구조물들 및 게이트 스페이서들(140)을 기판(100) 및 소자 분리막(110) 상에 형성한다.
기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다.
한편, 기판(100)은 메모리 셀들이 형성되는 셀 영역(I), 상기 메모리 셀들을 구동시키는 주변 회로들 및 저항 패턴이 형성되는 로직 영역(II) 및 각종 소자들 혹은 칩의 정렬에 사용되는 정렬키들이 형성되는 스크라이브 레인 영역(III)을 포함할 수 있다. 특히 로직 영역(II)은 상기 주변 회로들이 형성되는 주변 회로 영역과 상기 저항 패턴이 형성되는 저항 영역을 포함할 수 있으며, 설명의 편의를 위해 도면들 상에서 상기 저항 영역만이 도시되어 있다.
상기 각 더미 게이트 구조물들은 기판(100) 및 소자 분리막(110) 상에 저유전막 패턴(120) 및 더미 게이트 전극(130)을 순차적으로 적층함으로써 형성될 수 있다.
구체적으로, 소자 분리막(110)이 형성된 기판(100) 상에 저유전막 및 더미 게이트 전극막을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 상기 저유전막은 화학 기상 증착(CVD) 공정 등을 통해 실리콘 산화물을 기판(100) 및 소자 분리막(110) 상에 증착함으로써 형성될 수 있다. 상기 더미 게이트 전극막은 화학 기상 증착(CVD) 공정 등을 통해 폴리실리콘, 비정질 실리콘 등을 상기 저유전막 상에 증착함으로써 형성될 수 있다. 이후, 사진 식각 공정을 통해 상기 더미 게이트 전극막 및 상기 저유전막을 패터닝함으로써, 기판(100)의 셀 영역(I) 상에 순차적으로 적층된 저유전막 패턴(120) 및 더미 게이트 전극(130)을 각각 포함하는 상기 더미 게이트 구조물들을 형성할 수 있다.
이후, 상기 더미 게이트 구조물들을 커버하는 게이트 스페이서막을 소자 분리막(110) 및 기판(100) 상에 형성한 후, 이를 이방성 식각 공정을 통해 패터닝함으로써, 상기 더미 게이트 구조물들의 측벽 상에 게이트 스페이서들(140)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 스페이서막은 실리콘 질화물을 사용하여 형성될 수 있다.
도 4를 참조하면, 상기 더미 게이트 구조물들에 인접한 기판(100)의 상기 액티브 영역 상부에 불순물 영역들(105)을 형성하고, 불순물 영역들(105) 상에 올려진 소스 드레인(ESD) 층들(150)을 형성한다.
구체적으로, 상기 더미 게이트 구조물들 및 게이트 스페이서들(140)을 식각 마스크로 사용하여 기판(100)의 상기 액티브 영역 상부를 제거함으로써, 제1 트렌치(도시하지 않음)를 형성한다. 이후, 상기 제1 트렌치를 채우는 불순물 영역들(105)을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 트렌치에 의해 노출된 기판(100) 상면을 씨드막(seed layer)으로 사용하여 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 불순물 영역들(105)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 약 500℃ 내지 약 900℃의 온도 및 약 0.1 torr 내지 상압의 압력에서 수행될 수 있다.
상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
한편, 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이 때에는, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정에서, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층 형성 및 n형 불순물이 도핑된 단결정 실리콘 탄화물 층 형성이 순차적으로 수행되며, 이에 따라 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터의 불순물 영역들(105)이 모두 형성될 수 있다.
이후, 제2 선택적 에피택시얼 성장(SEG) 공정을 수행하여 불순물 영역들(105) 상에 ESD 층들(150)을 형성한다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 불순물 영역들(105)을 씨드막으로 사용하여 수행될 수 있다. 일 실시예에 따르면, 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 약 500℃ 내지 약 900℃의 온도 및 약 0.1 torr 내지 상압의 압력에서 수행될 수 있다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 사용하여 수행할 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 또한, 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 디클로로실란(SiH2Cl2) 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하여 수행할 수도 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
예시적인 실시예들에 따르면, 불순물 영역들(105)을 형성하는 상기 제1 선택적 에피택시얼 성장(SEG) 공정과 ESD 층들(150)을 형성하는 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 인시튜(in-situ)로 수행될 수 있다. 즉, 불순물 영역들(105)을 형성할 때, 실리콘 소스 가스, 게르마늄 소스 가스 및 p형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 게르마늄 소스 가스 공급을 중단하여 ESD 층들(150)을 형성할 수 있다. 이와는 달리, 불순물 영역들(105)을 형성할 때, 실리콘 소스 가스, 탄소 소스 가스 및 n형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 탄소 소스 가스 공급을 중단하여 ESD 층들(150)을 형성할 수도 있다.
한편, ESD 층들(150)을 형성하는 공정은 경우에 따라 생략될 수도 있다.
도 5를 참조하면, 상기 더미 게이트 구조물들 및 게이트 스페이서들(140)을 덮는 제1 절연막(160)을 기판(100), 소자 분리막(110) 및 ESD 층들(150) 상에 형성한다. 예시적인 실시예들에 따르면, 제1 절연막(160)은 실리콘 산화물을 사용하여 형성될 수 있다. 이후, 로직 영역(II) 및 스크라이브 레인 영역(III)에 형성된 제1 절연막(160) 부분을 제거하고, 더미 게이트 전극(130)의 상면이 노출될 때까지 제1 절연막(160)의 상부를 평탄화한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 수행된다.
이후, 노출된 더미 게이트 전극(130)을 제거하여 리세스(170)를 형성하며, 이에 따라 저유전막 패턴(120)이 노출될 수 있다. 이때, 저유전막 패턴(120)이 더미 게이트 전극(130)과 함께 제거될 수도 있다. 더미 게이트 전극(130)은 습식 식각 공정 혹은 건식 식각 공정에 의해 제거될 수 있다.
도 6을 참조하면, 리세스(170)의 내벽에 고유전막 패턴(180)을 형성하고, 리세스(170)의 나머지 부분을 채우는 게이트 전극(190)을 형성한다.
구체적으로, 리세스(170) 내벽, 제1 절연막(160)의 상면 및 소자 분리막(110) 상면에 고유전막을 형성하고, 리세스(170)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은 금속 산화물을 증착함으로써 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 한편, 상기 게이트 전극막은 알루미늄(Al), 구리(Cu) 등과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
이후, 로직 영역(II) 및 스크라이브 레인 영역(III)에 형성된 상기 게이트 전극막 및 상기 고유전막을 제거하고, 제1 절연막(160)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화하여, 리세스(170) 내벽 상에 고유전막 패턴(180)을 형성하고, 고유전막 패턴(180) 상에 리세스(170)의 나머지 부분을 채우는 게이트 전극(190)을 형성한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정에 의해 수행된다.
이에 따라, 저유전막 패턴(120), 고유전막 패턴(180) 및 게이트 전극(190)을 각각 갖는 게이트 구조물들(200)이 형성되며, 게이트 구조물들(200)의 측벽에는 게이트 스페이서들(140)이 형성된다. 이때, 저유전막 패턴(120) 및 고유전막 패턴(180)은 게이트 절연막 패턴의 역할을 할 수 있다.
각 게이트 구조물(200)과 이에 인접한 불순물 영역(105) 및 ESD 층(150)은 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 반도체 장치는 에스램(Static Random Access Memory: SRAM) 장치이며, 상기 트랜지스터는 상기 SRAM 장치의 구동(drive) 트랜지스터, 부하(load) 트랜지스터 또는 액세스(access) 트랜지스터일 수 있다.
도 7을 참조하면, 게이트 구조물들(200)을 커버하는 캐핑막 패턴(210)을 형성하고, 캐핑막 패턴(210)을 식각 마스크로 사용하여 제1 절연막(160)을 제거함으로써 ESD 층들(150)을 노출시키는 제1 개구(220)를 형성한다. 이때, 캐핑막 패턴(210)은 게이트 구조물들(200)뿐만 아니라 제1 절연막(160) 일부 상에도 형성될 수 있으며, 이 경우 제1 절연막(160)은 부분적으로만 제거되고 일부는 잔류할 수도 있다.
캐핑막 패턴(210)은 게이트 구조물들(200), 제1 절연막(160) 및 소자 분리막(110) 상에 캐핑막을 형성하고, 사진 식각 공정을 통해 상기 캐핑막을 패터닝함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 캐핑막은 제1 절연막(160)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
도 8을 참조하면, 제1 개구(220)에 의해 노출된 ESD 층들(150) 상에 금속 실리사이드 패턴들(230)을 형성한다.
구체적으로, ESD 층들(150), 게이트 스페이서들(140), 캐핑막 패턴(210) 및 소자 분리막(110) 상에 금속막을 형성하고 이를 열처리함으로써, 실리콘을 포함하는 ESD 층들(150) 상에 금속 실리사이드 막을 형성할 수 있다. 이후, 상기 금속막 중에서 반응하지 않은 부분을 제거함으로써, 제1 개구(220)에 의해 노출된 ESD 층들(150) 상에 금속 실리사이드 패턴들(230)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 금속막은 니켈, 백금 등을 사용하여 형성되며, 이에 따라 금속 실리사이드 패턴들(230)은 니켈 실리사이드, 백금 실리사이드 등을 포함할 수 있다.
이후, 제1 개구(220)의 나머지 부분을 채우는 제2 절연막(240)을 형성한다.
즉, 금속 실리사이드 패턴들(230), 게이트 스페이서들(140), 캐핑막 패턴(210) 및 소자 분리막(110) 상에 제1 개구(220)의 나머지 부분을 충분히 채우도록 절연막을 형성한 후, 캐핑막 패턴(210)의 상면이 노출될 때까지 상기 절연막을 평탄화함으로써, 제2 절연막(240)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 절연막(240)은 제1 절연막(160)과 실질적으로 동일한 물질, 즉 실리콘 산화물을 사용하여 형성할 수 있으며, 이에 따라 제1 및 제2 절연막들(160, 240)은 병합될 수 있다.
한편, 상기 평탄화 공정은 게이트 전극(190) 상면이 노출될 때까지 수행될 수도 있으며, 이에 따라 캐핑막 패턴(210)이 제거될 수 있다. 다만, 후술하는 제2 콘택 플러그(280, 도 9 참조)가 게이트 구조물들(200) 및 게이트 스페이서들(140)에 자기정렬 형태로 형성되는 경우에는, 캐핑막 패턴(210)이 잔류하도록 상기 평탄화 공정은 캐핑막 패턴(210) 상면이 노출될 때까지만 수행될 수 있다. 이후에서는 캐핑막 패턴(210)이 제거된 경우에 한해서 설명하기로 한다.
도 9를 참조하면, 게이트 구조물들(200), 게이트 스페이서들(140) 및 절연막들(160, 240)을 덮는 제1 층간 절연막(250)을 기판(100) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 층간 절연막(250)은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정을 통해 형성할 수 있다.
이후, 제1 층간 절연막(250) 및 제2 절연막(240)을 부분적으로 제거하여 적어도 하나 이상의 금속 실리사이드 패턴들(230)을 노출시키는 제2 개구(도시되지 않음)를 형성하고, 상기 제2 개구를 채우는 제2 콘택 플러그(280)를 형성한다.
제2 콘택 플러그(280)는 노출된 금속 실리사이드 패턴들(230) 및 제1 층간 절연막(250) 상에 제2 배리어막을 형성하고, 상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 충분히 채우는 제2 도전막을 형성한 후, 제1 층간 절연막(250) 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어막의 상부를 평탄화함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 배리어막은 금속 또는 금속 질화물을 사용하여 형성될 수 있으며, 상기 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성될 수 있다.
도 10을 참조하면, 제1 층간 절연막(250) 상에 식각 저지막(290)을 형성하고, 사진 식각 공정을 통해 로직 영역(II) 및 스크라이브 레인 영역(III)에서 식각 저지막(290) 및 제1 층간 절연막(250) 상부를 부분적으로 제거하여 각각 제2 트렌치(300) 및 제1 정렬키 리세스(305)를 형성한다.
예시적인 실시예들에 따르면, 제2 트렌치(300) 및 제1 정렬키 리세스(305)는 후속하여 형성되는 저항막(310, 도 11 참조)의 두께보다 더 큰 깊이를 갖도록 형성된다. 이에 따라, 제2 트렌치(300) 및 제1 정렬키 리세스(305) 상에 형성되는 저항막(310)의 상면은 제1 층간 절연막(250) 상면보다 낮은 상면을 갖도록 형성될 수 있다. 또한 제1 정렬키 리세스(305)는 저항막(310) 패터닝을 위한 제1 포토레지스트 패턴(330)의 정렬에 사용될 수 있도록 충분한 깊이를 갖도록 형성된다. 예시적인 실시예들에 따르면, 제2 트렌치(300) 및 제1 정렬키 리세스(305)는 동일한 깊이를 갖도록 형성될 수 있다.
일 실시예에 있어서, 제2 트렌치(300) 및 제1 정렬키 리세스(305)는 게이트 구조물들(200)의 상면보다 낮은 높이의 저면을 갖도록 형성될 수 있다. 일 실시예에 있어서, 제2 트렌치(300) 및 제1 정렬키 리세스(305)는 200 옹스트롱 이상의 깊이를 갖도록 형성될 수 있다.
도 11을 참조하면, 제2 트렌치(300) 및 제1 정렬키 리세스(305)가 형성된 제1 층간 절연막(250) 상에 저항막(310)을 형성한다.
예시적인 실시예들에 있어서, 저항막(310)은 게이트 전극(190)을 형성하는 금속보다 저항이 큰 금속, 예를 들어 텅스텐을 사용하여 형성할 수 있다. 이때, 저항막(310)은 실리콘을 더 포함할 수 있으며, 저항막(310) 내의 실리콘 농도에 따라 저항막(310)의 저항값이 달라질 수 있다. 일 실시예에 있어서, 저항막(310)은 대략 200 옹스트롱의 두께를 갖도록 형성될 수 있다.
도 12를 참조하면, 제2 트렌치(300) 및 제1 정렬키 리세스(305)를 충분히 채우는 제3 절연막(320)을 형성하고, 제2 트렌치(300) 및 제1 정렬키 리세스(305)를 부분적으로 커버하는 제1 포토레지스트 패턴(330)을 제3 절연막(320) 상에 형성한다.
제3 절연막(320)은 제1 저항 패턴(312, 도 13 참조) 형성 이후 제1 포토레지스트 패턴(330)을 제거하는 공정 시, 제1 저항 패턴(312) 상면이 산화되는 것을 방지하는 역할을 수행할 수 있으며, 경우에 따라 생략될 수도 있다. 예시적인 실시예들에 있어서, 제3 절연막(320)은 제1 층간 절연막(250)과 실질적으로 동일한 물질, 예를 들어 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(330)은 제2 트렌치(300) 가운데 부분 및 제1 정렬키 리세스(305)의 가운데 부분을 커버하도록 형성될 수 있다. 구체적으로, 포토레지스트 막을 제3 절연막(320) 상에 형성한 다음, 상기 포토레지스트 막을 패터닝하여 제1 포토레지스트 패턴(330)을 형성할 수 있다. 이때, 제1 정렬키 리세스(305) 저면 상에 형성된 저항막(310) 부분과 식각 저지막(290) 상에 형성된 저항막(310) 부분 사이의 단차를 감지함으로써, 상기 단차가 감지된 영역을 일종의 정렬키로 사용하여 제1 포토레지스트 패턴(330)의 형성 위치를 결정할 수 있다.
도 13을 참조하면, 제1 포토레지스트 패턴(330)을 식각 마스크로 사용하여 제3 절연막(320)과 저항막(310)을 패터닝하여, 각각 제3 절연막 패턴(325)과, 제1 저항 패턴(312) 및 제1 정렬키(314)를 형성한다.
예시적인 실시예들에 있어서, 제1 저항 패턴(312)은 제2 트렌치(300) 저면 가운데 부분 상에 형성되며, 제1 정렬키(314)는 제1 정렬키 리세스(305) 저면 상에 형성된다. 이때, 제1 정렬키 리세스(305) 측벽 상에 저항막(310)이 잔류하여, 제1 정렬키(314)는 제1 정렬키 리세스(305) 측벽 일부 상에도 형성될 수 있으며 이에 따라 제1 정렬키(314)는 그 단면이 U자 형상을 가질 수 있다.
이후, 제1 포토레지스트 패턴(330)을 제거한다. 예시적인 실시예들에 있어서, 산소를 사용하여 애싱 및/또는 스트립 공정을 통해 제1 포토레지스트 패턴(330)을 제거할 수 있다. 한편, 제3 절연막 패턴(325)은 제1 저항 패턴(312) 및 제1 정렬키(314) 상에 잔류할 수 있으며, 경우에 따라 제3 절연막 패턴(325)을 제거하여 제1 저항 패턴(312) 및 제1 정렬키(314)를 노출시킬 수도 있다.
도 14를 참조하면, 식각 저지막(290), 제3 절연막 패턴(325) 및 제1 층간 절연막(250) 상에 제2 트렌치(300)를 충분히 매립하면서 제3 절연막 패턴(325)의 상면보다 높은 상면을 갖는 제4 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 제4 절연막은 제3 절연막 패턴(325) 및 제1 층간 절연막(250)과 실질적으로 동일한 물질을 사용하여 형성할 수 있으며, 이에 따라 제1 층간 절연막(250), 제3 절연막 패턴(325) 및 상기 제4 절연막은 하나의 막으로 병합될 수 있다. 앞으로는 상기 병합된 막을 제1 층간 절연막(340)으로 통칭하기로 한다.
전술한 것처럼, 상기 제4 절연막을 형성하기 이전에 제3 절연막 패턴(325)이 제거된 경우에는, 제2 트렌치(300) 및 제1 정렬키 리세스(305)의 나머지 부분을 충분히 매립하는 두께로 상기 제4 절연막을 노출된 제1 저항 패턴(312) 및 제1 정렬키(314) 상에 형성할 수 있다. 이때 상기 제4 절연막 및 제1 층간 절연막(250) 역시 하나의 막으로 병합될 수 있으며, 마찬가지로 제1 층간 절연막(340)으로 통칭된다.
한편, 제1 층간 절연막(340) 상면을 평탄화하는 공정, 예를 들어 화학 기계적 연마(CMP) 공정을 더 수행할 수도 있다.
도 15를 참조하면, 제1 층간 절연막(340) 상에 제1 하드 마스크막 및 제2 포토레지스트 패턴(370)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 하드 마스크막으로서 제1 스핀 온 하드 마스크(Spin On Hardmask: SOH)막(350) 및 제1 실리콘 산질화막(360)을 순차적으로 형성할 수 있다.
제2 포토레지스트 패턴(370)은 적어도 하나 이상의 제2 콘택 플러그(280)에 오버랩되지 않도록 형성될 수 있다.
도 16을 참조하면, 제2 포토레지스트 패턴(370)을 사용하여 상기 제1 하드 마스크막을 패터닝하고, 패터닝된 상기 제1 하드 마스크막을 식각 마스크로 사용하여 제1 층간 절연막(340) 및 식각 저지막(290)을 부분적으로 제거하여, 제2 콘택 플러그(280) 상면을 노출시키는 제3 개구(380)를 형성한다.
이후, 제2 포토레지스트 패턴(370) 및 상기 제1 하드 마스크막은 제거될 수 있다.
도 17을 참조하면, 제3 개구(380)를 매립하는 제2 하드 마스크막을 노출된 제2 콘택 플러그(280) 및 제1 층간 절연막(340) 상에 형성하고, 상기 제2 하드 마스크막 상에 제3 포토레지스트 패턴(410)을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 하드 마스크막으로서 제2 스핀 온 하드 마스크(SOH)막(390) 및 제2 실리콘 산질화막(400)을 순차적으로 형성할 수 있다.
제3 포토레지스트 패턴(410)은 적어도 하나 이상의 게이트 구조물(200) 및 제1 저항 패턴(312)의 적어도 일부에 오버랩되지 않도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 포토레지스트 패턴(410)은 적어도 제2 콘택 플러그(280)에 인접하는 게이트 구조물(200)에 오버랩되지 않도록 형성될 수 있다.
도 18을 참조하면, 제3 포토레지스트 패턴(410)을 사용하여 상기 제2 하드 마스크막을 패터닝하고, 패터닝된 상기 제2 하드 마스크막을 식각 마스크로 사용하여 제1 층간 절연막(340) 및 식각 저지막(290)을 부분적으로 제거하여, 제1 저항 패턴(312)을 노출시키는 제4 개구(422)와 게이트 구조물(200) 상면을 노출시키는 제5 및 제6 개구들(424, 426)을 형성한다.
이후, 제3 포토레지스트 패턴(410) 및 상기 제2 하드 마스크막은 제거될 수 있으며, 이에 따라 제2 콘택 플러그(280)를 노출시키는 제3 개구(380)가 다시 드러나게 된다. 이때 제2 콘택 플러그(280)에 인접하는 제6 개구(426)와 제2 콘택 플러그(280) 상면을 노출시키는 제3 개구(380)는 서로 연통하여 하나의 개구를 정의할 수 있으며, 앞으로는 이를 제6 개구(426)로 통칭하기로 한다.
도 19를 참조하면, 노출된 제1 저항 패턴(312), 게이트 구조물(200) 및 제2 콘택 플러그(280) 상에 제3 내지 제6 개구들(380, 422, 424, 426)을 채우는 제1, 제3 및 제4 콘택 플러그들(452, 450, 454) 및 공유 콘택 플러그(456)를 형성한다.
구체적으로, 노출된 제1 저항 패턴(312), 게이트 구조물(200) 및 제2 콘택 플러그(280) 상면과 제3 내지 제6 개구들(380, 422, 424, 426) 측벽 상에 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 제3 내지 제6 개구들(380, 422, 424, 426)을 충분히 매립하는 제1 도전막을 형성한 후, 제1 층간 절연막(340) 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막 상부를 평탄화한다. 예시적인 실시예들에 따르면, 상기 제1 배리어막은 금속 또는 금속 질화물을 사용하여 형성될 수 있으며, 상기 제1 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 제1 저항 패턴(312)이 제1 층간 절연막(340) 상면보다 낮은 상면을 가지므로, 상기 화학 기계적 연마(CMP) 공정 시 제1 저항 패턴(312)은 손상 받지 않을 수 있다. 이에 따라, 상기 화학 기계적 연마(CMP) 공정은 큰 공정 마진을 확보할 수 있으며, 또한 제1 저항 패턴(312)은 우수한 전기적 특성을 가질 수 있다.
이에 따라, 제1 저항 패턴(312) 상면에 직접 접촉하고 제4 개구(422)를 채우는 제1 콘택 플러그(452)가 형성되고, 제2 콘택 플러그(280) 상면에 직접 접촉하고 제3 개구(380)를 채우는 제3 콘택 플러그(450)가 형성되며, 게이트 구조물(200) 상면에 직접 접촉하고 제5 개구(424)를 채우는 제4 콘택 플러그(454)가 형성되고, 게이트 구조물(200) 상면 및 제2 콘택 플러그(280) 상면에 동시 접촉하고 제6 개구(426)를 채우는 공유 콘택 플러그(456)가 형성된다.
이때, 제1 콘택 플러그(452)는 제1 배리어막 패턴(432) 및 제1 도전막 패턴(442)을 포함하고, 제3 콘택 플러그(450)는 제3 배리어막 패턴(430) 및 제3 도전막 패턴(440)을 포함하며, 제4 콘택 플러그(454)는 제4 배리어막 패턴(434) 및 제4 도전막 패턴(444)을 포함하고, 공유 콘택 플러그(456)는 제5 배리어막 패턴(436) 및 제5 도전막 패턴(446)을 포함하도록 형성될 수 있다.
도 1을 다시 참조하면, 제1 층간 절연막(340) 및 콘택 플러그들(452, 450, 454, 456) 상에 제2 층간 절연막(490)을 형성하고, 제2 층간 절연막(490)을 관통하면서 콘택 플러그들(452, 450, 454, 456)에 전기적으로 연결되는 배선들(482, 480)을 형성한다.
예시적인 실시예들에 있어서, 제2 층간 절연막(490)을 부분적으로 제거하여 콘택 플러그들(452, 450, 454, 456)을 노출시키는 제7 개구(도시되지 않음)를 형성한 다음, 노출된 콘택 플러그들(452, 450, 454, 456) 상면, 상기 제7 개구의 측벽 및 층간 절연막들(340, 490) 상에 제3 배리어막을 형성하고, 상기 제3 배리어막 상에 상기 제7 개구를 충분히 매립하는 제3 도전막을 형성한 다음, 제2 층간 절연막(490) 상면이 노출될 때까지 상기 제3 도전막 및 상기 제3 배리어막을 평탄화함으로써 제1 및 제2 배선들(482, 480)을 형성할 수 있다. 이때, 상기 제3 배리어막은 금속 또는 금속 질화물을 사용하여 형성할 수 있으며, 상기 제3 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
일 실시예에 있어서, 제1 콘택 플러그(452)에 전기적으로 연결되는 제1 배선(482)을 형성하고, 제3, 제4 및 공유 콘택 플러그들(450, 454, 456)에 전기적으로 연결되는 제2 배선(480)을 형성할 수 있으나, 이와는 다른 전기적 연결을 갖는 배선들이 형성될 수도 있다.
이후, 절연 물질을 사용하여 제2 층간 절연막(490) 및 배선들(482, 480) 상에 보호막(500)을 형성할 수 있다.
전술한 바와 같이, 제1 층간 절연막(250) 상부에 제2 트렌치(300) 및 제1 정렬키 리세스(305)를 형성하고 그 내부에 저항막(310)을 형성함으로써, 제1 정렬키 리세스(305)의 깊이에 따른 저항막(310)의 단차를 감지하여 저항막(310)을 정밀하게 패터닝할 수 있다. 나아가, 제1 저항 패턴(312)이 제1 층간 절연막(340) 상면보다 낮은 높이를 갖고 또한 제1 층간 절연막(340)에 의해 상면이 커버됨으로써, 이후 콘택 플러그들(452, 450, 454, 456) 형성을 위한 화학 기계적 연마(CMP) 공정 시 큰 공정 마진을 가질 수 있으며 제1 저항 패턴(312)이 노출되어 손상되는 것을 방지할 수 있다.
도 20 내지 도 22는 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은, 제4 개구(422)의 형성 순서를 제외하고는, 도 1 내지 도 19를 참조로 설명한 제조 방법과 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
먼저, 도 3 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 20을 참조하면, 제1 층간 절연막(340) 상에 제1 하드 마스크막으로서 제1 스핀 온 하드 마스크(SOH)막(350) 및 제1 실리콘 산질화막(360)을 순차적으로 형성하고, 상기 제1 하드 마스크막 상에 제4 포토레지스트 패턴(375)을 형성한다.
제4 포토레지스트 패턴(375)은 적어도 하나 이상의 제2 콘택 플러그(280) 및 제1 저항 패턴(312)의 적어도 일부에 오버랩되지 않도록 형성될 수 있다.
도 21을 참조하면, 제4 포토레지스트 패턴(375)을 사용하여 상기 제1 하드 마스크막을 패터닝하고, 패터닝된 상기 제1 하드 마스크막을 식각 마스크로 사용하여 제1 층간 절연막(340) 및 식각 저지막(290)을 부분적으로 제거하여, 제2 콘택 플러그(280) 상면을 노출시키는 제3 개구(380)와 제1 저항 패턴(312) 상면을 노출시키는 제4 개구(422)를 형성한다.
이후, 제4 포토레지스트 패턴(375) 및 상기 제1 하드 마스크막은 제거될 수 있다.
도 22를 참조하면, 제3 및 제4 개구들(380, 422)을 매립하는 제2 하드 마스크막으로서 제2 스핀 온 하드 마스크(SOH)막(390) 및 제2 실리콘 산질화막(400)을 노출된 제2 콘택 플러그(280), 제1 저항 패턴(312) 및 제1 층간 절연막(340) 상에 순차적으로 형성하고, 상기 제2 하드 마스크막 상에 제5 포토레지스트 패턴(415)을 형성한다.
제5 포토레지스트 패턴(415)은 적어도 하나 이상의 게이트 구조물(200)에 오버랩되지 않도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 포토레지스트 패턴(415)은 적어도 제2 콘택 플러그(280)에 인접하는 게이트 구조물(200)에 오버랩되지 않도록 형성될 수 있다.
이후 도 18 내지 도 19 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 도 1에 도시된 반도체 장치를 제조할 수 있다.
도 23은 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 스크라이브 레인 영역(III)에 정렬키를 구비하지 않는다는 것을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
도 24 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은, 제6 포토레지스트 패턴(335)을 제외하고는, 도 1 내지 도 19를 참조로 설명한 제조 방법과 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
먼저, 도 1 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 24를 참조하면, 제2 트렌치(300) 및 제1 정렬키 리세스(305)를 충분히 채우는 제3 절연막(320)을 형성하고, 제2 트렌치(300)를 부분적으로 커버하는 제6 포토레지스트 패턴(335)을 제3 절연막(320) 상에 형성한다.
예시적인 실시예들에 있어서, 제6 포토레지스트 패턴(335)은 제2 트렌치(300) 가운데 부분을 커버하도록 형성될 수 있다. 즉, 제6 포토레지스트 패턴(335)은 제1 포토레지스트 패턴(330)과는 달리 제1 정렬키 리세스(305)일부를 커버하지는 않도록 형성된다. 구체적으로, 포토레지스트 막을 제3 절연막(320) 상에 형성한 다음, 상기 포토레지스트 막을 패터닝하여 제6 포토레지스트 패턴(335)을 형성할 수 있다. 이때, 제1 정렬키 리세스(305) 저면 상에 형성된 저항막(310) 부분과 식각 저지막(290) 상에 형성된 저항막(310) 부분 사이의 단차를 감지함으로써, 상기 단차가 감지된 영역을 일종의 정렬키로 사용하여 제6 포토레지스트 패턴(335)의 형성 위치를 결정할 수 있다.
도 25를 참조하면, 제6 포토레지스트 패턴(335)을 식각 마스크로 사용하여 제3 절연막(320)과 저항막(310)을 패터닝하여, 각각 제3 절연막 패턴(325)과 제1 저항 패턴(312)을 형성한다.
예시적인 실시예들에 있어서, 제1 저항 패턴(312)은 제2 트렌치(300) 저면 가운데 부분 상에 형성되며, 도 1 내지 도 19를 참조로 설명한 반도체 장치와는 달리 정렬키는 형성되지 않는다. 제1 정렬키 리세스(305) 내부에 형성된 저항막(310) 부분이 이미 제6 포토레지스트 패턴(335)의 정렬에 사용되었으므로, 저항막(310)을 패터닝하여 정렬키 자체를 반드시 형성할 필요는 없다.
이후, 제6 포토레지스트 패턴(335)을 제거할 수 있다.
이후, 도 14 내지 도 19 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 23의 반도체 장치를 제조할 수 있다.
도 26은 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26을 참조하면, 상기 반도체 장치는 기판(500) 상에 형성된 복수 개의 게이트 구조물들(560), 제1 층간 절연막(640), 제1 저항 패턴(632) 및 제1 콘택 플러그(685)를 포함한다. 또한, 상기 반도체 장치는 제2 콘택 플러그(680) 및 제1 정렬키(634)를 더 포함할 수 있다.
기판(500)은 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판이나, 실리콘-온-인슐레이터(SOI) 기판 혹은 게르마늄-온-인슐레이터(GOI) 기판 등일 수 있다. 기판(500)은 소자 분리막(510)이 형성된 필드 영역 및 소자 분리막(510)이 형성되지 않은 액티브 영역으로 구분될 수 있다.
또한, 기판(500)은 메모리 셀들이 형성되는 셀 영역(I), 상기 메모리 셀들을 구동시키는 주변 회로들 및 저항 패턴이 형성되는 로직 영역(II) 및 각종 소자들 혹은 칩의 정렬에 사용되는 정렬키들이 형성되는 스크라이브 레인 영역(III)을 포함할 수 있다. 특히 로직 영역(II)은 상기 주변 회로들이 형성되는 주변 회로 영역과 상기 저항 패턴이 형성되는 저항 영역을 포함할 수 있으며, 설명의 편의를 위해 도 25에서는 상기 저항 영역만이 도시되어 있다. 예시적인 실시예들에 있어서, 상기 기판(500)의 셀 영역(I)에서 상기 액티브 영역은 기판(500) 상면에 평행한 제1 방향으로 연장되며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성된다. 도 25에서는 셀 영역(I)의 상기 액티브 영역만이 도시되어 있다.
각 게이트 구조물(560)은 기판(500)의 셀 영역(I) 상에 순차적으로 적층된 터널 절연막 패턴(520), 플로팅 게이트(530), 유전막 패턴(540) 및 컨트롤 게이트(550)를 포함한다. 예시적인 실시예들에 있어서, 게이트 구조물들(560)은 기판(500) 상면에 평행한 제1 방향을 따라 복수 개로 형성될 수 있다.
터널 절연막 패턴(520)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 포함할 수 있으며, 플로팅 게이트(530)는 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 포함할 수 있다. 또한, 유전막 패턴(540)은 산화막/질화막/산화막으로 구성된 ONO막이거나 혹은 고유전율을 갖는 금속 산화막일 수 있다. 이때, 상기 고유전 금속 산화막은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 포함할 수 있다. 한편, 컨트롤 게이트(550)는 도핑된 폴리실리콘, 알루미늄, 구리 등의 저 저항 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
이와는 달리, 각 게이트 구조물들(560)은 터널 절연막 패턴(520) 상에 순차적으로 적층된 플로팅 게이트(530), 유전막 패턴(540) 및 컨트롤 게이트(550) 대신에, 터널 절연막 패턴(520) 상에 순차적으로 적층된 전하 트래핑막 패턴(도시되지 않음), 차단막 패턴(도시되지 않음) 및 게이트 전극(도시되지 않음)을 포함할 수도 있다.
이때, 상기 전하 트래핑막 패턴은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 포함할 수 있으며, 상기 차단막은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한 상기 게이트 전극은 도핑된 폴리실리콘, 알루미늄, 구리 등의 저 저항 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
이하에서는, 터널 절연막 패턴(520) 상에 플로팅 게이트(530), 유전막 패턴(540) 및 컨트롤 게이트(550)가 순차적으로 적층된 경우에 한해서 설명하도록 한다.
예시적인 실시예들에 따르면, 터널 절연막 패턴들(520) 및 플로팅 게이트들(530)은 기판(500)의 상기 액티브 영역 상에 서로 고립된 형상을 가질 수 있다. 또한, 유전막 패턴들(540) 및 컨트롤 게이트들(550)은 각각 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되어, 플로팅 게이트들(530) 및 소자 분리막(510) 상에 순차적으로 형성될 수 있다. 이와는 달리, 터널 절연막 패턴들(520)은 서로 고립된 형상을 갖지 않고 상기 액티브 영역 상에서 상기 제1 방향으로 연장되도록 형성될 수도 있다.
게이트 구조물들(560)에 인접한 기판(500)의 상기 액티브 영역에는 제1 내지 제3 불순물 영역들(503, 505, 507)이 더 형성될 수 있으며, 이에 따라 게이트 구조물들(560) 및 불순물 영역들(503, 505, 507)은 트랜지스터들을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 반도체 장치는 낸드 플래시(NAND flash) 장치이며, 상기 각 트랜지스터들은 셀 트랜지스터일 수 있다.
한편, 게이트 구조물들(560) 측벽에는 스페이서들(570)이 형성될 수 있으며, 게이트 구조물들(560) 및 스페이서들(570)을 커버하는 보호막 패턴(580)이 더 형성될 수 있다. 이때, 서로 좁은 간격으로 이격된 게이트 구조물들(560) 사이의 공간은 스페이서들(570)에 의해 모두 매립될 수 있다. 예시적인 실시예들에 있어서, 스페이서들(570) 및 보호막 패턴(580)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 층간 절연막(640)은 보호막 패턴(580)을 덮으며 기판(500)의 전 영역 상에 형성된다. 예시적인 실시예들에 있어서, 제1 층간 절연막(640)은 실리콘 산화물을 포함한다. 한편, 제1 층간 절연막(640)은 내부에 식각 저지막(610)을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 식각 저지막(610)은 실리콘 질화물을 포함할 수 있다.
제1 저항 패턴(632)은 로직 영역(II) 중 상기 저항 영역의 제1 층간 절연막(640) 내부에 형성되며, 제1 층간 절연막(640) 상면보다 낮은 상면을 갖는다. 즉, 제1 저항 패턴(632)의 상면은 적어도 부분적으로 제1 층간 절연막(640)에 의해 커버될 수 있다. 일 실시예에 따르면, 제1 저항 패턴(632)의 저면은 게이트 구조물들(560)의 상면보다 낮다.
한편, 제1 저항 패턴(632)은 각 게이트 구조물들(560)의 컨트롤 게이트(550)가 포함하는 금속 및/또는 금속 실리사이드와는 다른 금속 및/또는 금속 실리사이드를 적어도 상부에 포함할 수 있다. 예를 들어, 제1 저항 패턴(632)은 적어도 상부에 게이트 전극(550)에 포함된 금속 및/또는 금속 실리사이드에 비해 상대적으로 저항이 높은 텅스텐 혹은 텅스텐 실리사이드 등을 포함할 수 있다.
제1 콘택 플러그(685)는 제1 층간 절연막(640) 일부를 관통하여 제1 저항 패턴(632)의 상부에 직접 접촉한다. 이에 따라, 제1 콘택 플러그(685)는 금속 및/또는 금속 실리사이드를 포함하는 제1 저항 패턴(632)의 상부에 직접 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(685)는 제1 층간 절연막(640) 상면과 동일한 높이의 상면을 갖는다.
일 실시예에 있어서, 제1 콘택 플러그(685)는 제1 도전막 패턴(675) 및 이를 감싸는 제1 배리어막 패턴(665)을 포함한다. 이때, 제1 도전막 패턴(675)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제1 배리어막 패턴(665)은 금속 또는 금속 질화물을 포함할 수 있다.
제2 콘택 플러그(680)는 제1 층간 절연막(640)을 관통하여 제3 불순물 영역(507) 상면에 접촉하여 이에 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 플러그(680)는 제1 층간 절연막(640) 상에 형성된 비트 라인(710)에 전기적으로 연결되어 비트 라인 콘택 기능을 수행할 수 있다. 이때, 비트 라인(710)은 제3 도전막 패턴(690) 및 이를 감싸는 제3 배리어막 패턴(700)을 포함할 수 있다. 이때, 제3 도전막 패턴(690)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제3 배리어막 패턴(700)은 금속 또는 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 제2 콘택 플러그(680)는 제2 도전막 패턴(670) 및 이를 감싸는 제2 배리어막 패턴(660)을 포함할 수 있다. 이때, 제2 도전막 패턴(670)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제2 배리어막 패턴(660)은 금속 또는 금속 질화물을 포함할 수 있다.
전술한 제1 및 제2 콘택 플러그들(685, 680)은 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제1 및 제2 도전막 패턴들(675, 670)은 실질적으로 동일한 물질을 포함할 수 있으며, 제1 및 제2 배리어막 패턴들(665, 660) 역시 실질적으로 동일한 물질을 포함할 수 있다.
제1 정렬키(634)는 스크라이브 레인 영역(III)의 제1 층간 절연막(640) 내부에 형성된다. 예시적인 실시예들에 있어서, 제1 정렬키(634)는 제1 저항 패턴(632)의 저면과 동일한 높이의 저면을 가지며, 제1 저항 패턴(632)의 두께와 실질적으로 동일하거나 유사한 두께를 가질 수 있다. 또한, 제1 정렬키(634)는 제1 저항 패턴(632)이 포함하는 금속 및/또는 금속 실리사이드와 실질적으로 동일한 금속 및/또는 금속 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 제1 정렬키(634)는 그 단면이 U자 형일 수 있다. 이와는 달리, 제1 정렬키(634)는 그 단면이 기판(500) 상면에 평행한 바(bar) 형상일 수도 있다.
한편, 상기 반도체 장치는 배선(715), 제2 층간 절연막(720) 및 보호막(730)을 더 포함할 수 있다.
배선(715)은 제4 도전막 패턴(695) 및 이를 감싸는 제4 배리어막 패턴(705)을 포함할 수 있다. 이때, 제4 도전막 패턴(695)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제4 배리어막 패턴(705)은 금속 또는 금속 질화물을 포함할 수 있다. 일 실시예에 있어서, 배선(715)은 제1 층간 절연막(640) 상에 형성되어 제1 콘택 플러그(685)에 전기적으로 연결될 수 있다.
제2 층간 절연막(720)은 제1 층간 절연막(640) 상에 형성되어 비트 라인(710) 및 배선(715)의 측벽을 커버할 수 있으며, 보호막(730)은 제2 층간 절연막(720), 비트 라인(710) 및 배선(715) 상에 형성될 수 있다. 제2 층간 절연막(720) 및 보호막(730)은 절연 물질을 포함할 수 있다.
상기 반도체 장치는 제2 불순물 영역(505)에 전기적으로 연결된 공통 소스 라인(Common Source Line: CSL)(600)을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 공통 소스 라인(600)은 제1 층간 절연막(640) 일부를 관통하여 식각 저지막(610) 저면에 접촉할 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 상기 반도체 장치는 제1 층간 절연막(640) 상면보다 낮은 상면을 갖는 제1 저항 패턴(632) 즉, 제1 층간 절연막(640)에 의해 상면이 커버되는 제1 저항 패턴(632)을 구비하며, 이에 따라 콘택 플러그들(685, 680) 형성을 위한 공정에서 제1 저항 패턴(632)은 제1 층간 절연막(640)에 의해 보호될 수 있다. 이에 따라, 제1 저항 패턴(632)은 우수한 전기적 특성을 가질 수 있으며, 이를 구비하는 상기 반도체 장치 역시 우수한 전기적 특성을 가질 수 있다.
도 27 내지 도 33은 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 26에 도시된 반도체 장치를 제조하기 위한 방법이나 반드시 이에 한정되는 것은 아니다.
도 27을 참조하면, 소자 분리막(510)이 형성된 기판(500) 상에 복수 개의 게이트 구조물들(560)을 형성한다.
기판(500)은 소자 분리막(510)에 의해 액티브 영역과 필드 영역으로 구분될 수 있다. 또한, 기판(500)은 메모리 셀들이 형성되는 셀 영역(I), 상기 메모리 셀들을 구동시키는 주변 회로들 및 저항 패턴이 형성되는 로직 영역(II) 및 각종 소자들 혹은 칩의 정렬에 사용되는 정렬키들이 형성되는 스크라이브 레인 영역(III)을 포함할 수 있다. 특히 로직 영역(II)은 상기 주변 회로들이 형성되는 주변 회로 영역과 상기 저항 패턴이 형성되는 저항 영역을 포함할 수 있으며, 설명의 편의를 위해 도 27 내지 도 33에서는 상기 저항 영역만이 도시되어 있다. 예시적인 실시예들에 있어서, 상기 기판(500)의 셀 영역(I)에서 상기 액티브 영역은 기판(500) 상면에 평행한 제1 방향으로 연장되며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성된다. 도 27에서는 셀 영역(I)의 상기 액티브 영역만이 도시되어 있다.
각 게이트 구조물들(560)은 기판(500)의 셀 영역(I) 상에 터널 절연막, 플로팅 게이트막, 유전막 및 컨트롤 게이트막을 순차적으로 형성하고 이들을 패터닝함으로써 형성될 수 있다. 일 실시예에 있어서, 게이트 마스크 패턴(도시되지 않음)을 상기 컨트롤 게이트막 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 통해 상기 컨트롤 게이트막, 상기 유전막, 상기 플로팅 게이트막 및 상기 터널 절연막을 패터닝함으로써 게이트 구조물들(560)을 형성할 수 있다. 이에 따라, 각 게이트 구조물들(560)은 기판(500)의 셀 영역(I) 상에 순차적으로 적층된 터널 절연막 패턴(520), 플로팅 게이트(530), 유전막 패턴(540) 및 컨트롤 게이트(550)를 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물들(560)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
상기 터널 절연막은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있으며, 상기 플로팅 게이트막은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다. 또한, 상기 유전막은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성하거나 혹은 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 이때, 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다. 한편, 상기 컨트롤 게이트막은 도핑된 폴리실리콘, 알루미늄, 구리 등의 저 저항 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
이와는 달리, 각 게이트 구조물들(560)은 터널 절연막 패턴(520) 상에 순차적으로 적층된 플로팅 게이트(530), 유전막 패턴(540) 및 컨트롤 게이트(550) 대신에, 터널 절연막 패턴(520) 상에 순차적으로 적층된 전하 트래핑막 패턴(도시되지 않음), 차단막 패턴(도시되지 않음) 및 게이트 전극(도시되지 않음)을 포함하도록 형성될 수도 있다.
이때, 상기 전하 트래핑막 패턴은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 포함할 수 있으며, 상기 차단막은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한 상기 게이트 전극은 도핑된 폴리실리콘, 알루미늄, 구리 등의 저 저항 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
이하에서는, 터널 절연막 패턴(520) 상에 플로팅 게이트(530), 유전막 패턴(540) 및 컨트롤 게이트(550)가 순차적으로 적층된 경우에 한해서 설명하도록 한다.
예시적인 실시예들에 따르면, 터널 절연막 패턴들(520) 및 플로팅 게이트들(530)은 기판(500) 상의 상기 액티브 영역에 고립된 형상으로 형성될 수 있다. 또한, 유전막 패턴들(540) 및 컨트롤 게이트들(550)은 각각 상기 제2 방향으로 연장되어, 플로팅 게이트들(530) 및 소자 분리막(510) 상에 순차적으로 형성될 수 있다. 이와는 달리, 터널 절연막 패턴들(520)은 서로 고립된 형상을 갖지 않고 상기 액티브 영역 상에서 상기 제1 방향으로 연장되도록 형성될 수도 있다.
도 28을 참조하면, 게이트 구조물들(560)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(560)에 인접한 기판(500)의 상기 액티브 영역 상부에 제1 내지 제3 불순물 영역들(503, 505, 507)을 형성한다.
이후, 게이트 구조물들(560)을 커버하는 스페이서막을 기판(500) 상에 형성한다. 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 이후, 이방성 식각 공정을 통해 상기 스페이서막을 식각함으로써, 게이트 구조물들(560)의 측벽에 스페이서들(570)을 형성할 수 있다. 이때, 서로 좁은 간격으로 이격된 게이트 구조물들(560) 사이의 공간은 스페이서들(570)에 의해 모두 매립될 수 있다.
이후, 스페이서들(570) 및 게이트 구조물들(560)을 커버하는 보호막을 형성한다. 상기 보호막은 실리콘 질화물과 같은 질화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 이후, 이방성 식각 공정을 통해 상기 보호막 일부를 식각함으로써, 보호막 패턴(580)을 형성할 수 있다.
도 29를 참조하면, 보호막 패턴(580)을 커버하는 제1 층간 절연막(590)을 기판(500) 상에 형성한다. 제1 층간 절연막(590)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 실리콘 산화물 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다.
이후, 제1 층간 절연막(590)을 관통하면서 제2 불순물 영역(505)을 노출시키는 제1 개구(도시하지 않음)를 형성하고, 상기 제1 개구를 매립하는 제1 도전막을 노출된 제2 불순물 영역(505) 및 제1 층간 절연막(590) 상에 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있다. 제1 층간 절연막(590)이 노출될 때까지 상기 제1 도전막 상부를 평탄화하여, 상기 제1 개구를 매립하면서 제2 불순물 영역(505)과 접촉하는 공통 소스 라인(CSL)(600)을 형성한다.
이후, 제1 층간 절연막(590) 및 공통 소스 라인(CSL)(600) 상에 식각 저지막(610)을 형성한다. 예시적인 실시예들에 있어서, 식각 저지막(610)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 30을 참조하면, 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 사진 식각 공정을 통해 로직 영역(II) 및 스크라이브 레인 영역(III)에서 식각 저지막(610) 및 제1 층간 절연막(590) 상부를 부분적으로 제거하여 각각 트렌치(620) 및 제1 정렬키 리세스(625)를 형성한다.
도 31을 참조하면, 도 11 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 트렌치(620) 및 제1 정렬키 리세스(625)가 형성된 제1 층간 절연막(590) 상에, 예를 들어, 텅스텐 혹은 텅스텐 실리사이드 등을 사용하여 저항막을 형성하고, 트렌치(620) 및 제1 정렬키 리세스(625)를 충분히 채우는 제3 절연막(도시되지 않음)을 형성한 다음, 트렌치(620) 및 제1 정렬키 리세스(625)를 부분적으로 커버하는 제1 포토레지스트 패턴(도시되지 않음)을 상기 제3 절연막 상에 형성한다. 이때, 상기 제1 포토레지스트 패턴은 트렌치(620) 가운데 부분 및 제1 정렬키 리세스(625)의 가운데 부분을 커버하도록 형성될 수 있다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제3 절연막과 상기 저항막을 패터닝하여, 각각 제3 절연막 패턴(도시되지 않음)과, 제1 저항 패턴(632) 및 제1 정렬키(634)를 형성한다.
이후, 상기 제1 포토레지스트 패턴(330)을 제거하며, 상기 제3 절연막 패턴은 제1 저항 패턴(632) 및 제1 정렬키(634) 상에 잔류할 수도 있고 혹은 제거되어 제1 저항 패턴(632) 및 제1 정렬키(634)가 노출될 수도 있다. 도 30은 상기 제3 절연막 패턴이 제거된 상태를 도시하고 있다.
도 32를 참조하면, 식각 저지막(610) 및 제1 층간 절연막(590) 상에 트렌치(620)를 충분히 매립하는 제4 절연막을 형성한다. 예시적인 실시예들에 있어서, 상기 제4 절연막은 제1 층간 절연막(590)과 실질적으로 동일한 물질을 사용하여 형성할 수 있으며, 이에 따라 제1 층간 절연막(590) 및 상기 제4 절연막은 하나의 막으로 병합될 수 있다. 앞으로는 상기 병합된 막을 제1 층간 절연막(640)으로 통칭하기로 한다.
이후, 도 15 내지 도 18과 유사한 공정들을 수행한다.
즉, 제1 층간 절연막(640) 상에 제1 하드 마스크막(도시되지 않음) 및 제2 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제2 포토레지스트 패턴을 사용하여 상기 제1 하드 마스크막을 패터닝한 후, 상기 패터닝된 상기 제1 하드 마스크막을 식각 마스크로 사용하여 제1 층간 절연막(640) 및 식각 저지막(610)을 부분적으로 제거하여, 제3 불순물 영역(507)을 노출시키는 제3 개구(650)와 제1 저항 패턴(632)을 노출시키는 제4 개구(655)를 형성한다.
이후, 상기 제2 포토레지스트 패턴 및 상기 제1 하드 마스크막은 제거될 수 있다.
도 33을 참조하면, 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 노출된 제1 저항 패턴(632) 및 제3 불순물 영역(507) 상에 제3 및 제4 개구들(650, 655)을 채우는 제1 및 제2 콘택 플러그들(685, 680)을 형성한다.
구체적으로, 노출된 제1 저항 패턴(632) 및 제3 불순물 영역(507) 상면과 제3 및 제4 개구들(650, 655) 측벽 상에 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 제3 및 제4 개구들(650, 655)을 충분히 매립하는 제2 도전막을 형성한 후, 제1 층간 절연막(640) 상면이 노출될 때까지 상기 제2 도전막 및 상기 제1 배리어막 상부를 평탄화한다. 예시적인 실시예들에 따르면, 상기 제1 배리어막은 금속 또는 금속 질화물을 사용하여 형성될 수 있으며, 상기 제2 도전막은 알루미늄, 구리 등의 저 저항 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 제1 저항 패턴(632)이 제1 층간 절연막(640) 상면보다 낮은 상면을 가지므로, 상기 화학 기계적 연마(CMP) 공정 시 제1 저항 패턴(632)은 손상 받지 않을 수 있다. 이에 따라, 상기 화학 기계적 연마(CMP) 공정은 큰 공정 마진을 확보할 수 있으며, 또한 제1 저항 패턴(632)은 우수한 전기적 특성을 가질 수 있다.
이에 따라, 제1 저항 패턴(632) 상면에 직접 접촉하고 제4 개구(655)를 채우는 제1 콘택 플러그(685)가 형성되고, 제3 불순물 영역(507) 상면에 직접 접촉하고 제3 개구(650)를 채우는 제2 콘택 플러그(680)가 형성된다.
이때, 제1 콘택 플러그(685)는 제1 배리어막 패턴(665) 및 제1 도전막 패턴(675)을 포함하고, 제2 콘택 플러그(680)는 제2 배리어막 패턴(660) 및 제2 도전막 패턴(670)을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 플러그(680)는 비트 라인 콘택의 기능을 수행할 수 있다.
도 26을 다시 참조하면, 제1 층간 절연막(640) 및 플러그들(685, 680) 상에 제2 층간 절연막(720)을 형성하고, 제2 층간 절연막(720)을 관통하면서 제1 및 제2 플러그들(685, 680)에 각각 전기적으로 연결되는 배선(715) 및 비트 라인(710)을 형성한다.
예시적인 실시예들에 있어서, 제2 층간 절연막(720)을 부분적으로 제거하여 플러그들(685, 680)을 노출시키는 제4 개구(도시되지 않음)를 형성한 다음, 노출된 플러그들(685, 680) 상면, 상기 제4 개구의 측벽 및 층간 절연막들(640, 720) 상에 제2 배리어막을 형성하고, 상기 제2 배리어막 상에 상기 제4 개구를 충분히 매립하는 제3 도전막을 형성한 다음, 제2 층간 절연막(640) 상면이 노출될 때까지 상기 제3 도전막 및 상기 제2 배리어막을 평탄화함으로써 비트 라인(710) 및 배선(715)을 형성할 수 있다. 이때, 상기 제2 배리어막은 금속 또는 금속 질화물을 사용하여 형성할 수 있으며, 상기 제3 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(710)은 상기 제1 방향으로 연장될 수 있다.
비트 라인(710), 배선(715) 및 제2 층간 절연막(720) 상에 보호막(730)을 형성함으로써 상기 반도체 장치를 제조할 수 있다.
전술한 반도체 장치의 제조 방법은 에스램 장치 및 낸드 플래시 장치뿐만 아니라, 금속을 포함하는 저항 패턴을 포함하는 다른 장치의 제조 방법에도 응용될 수 있다. 즉, 저항 패턴을 구비하는 디램(Dynamic Random Access Memory: DRAM) 장치나 노어 플래시(NOR flash) 장치 혹은 피램(Phase-change Random Access Memory: PRAM) 장치 등에도 적용 가능하다. 또한, 상기 반도체 장치의 제조 방법은 저항 패턴이 금속 아닌 다른 물질을 포함하는 경우에도 적용 가능할 것이다.
100, 500: 기판 105: 불순물 영역
110, 510: 소자 분리막 120: 저유전막 패턴
130: 더미 게이트 전극 140: 게이트 스페이서
150: 올려진 소스 드레인(ESD)층
160, 240, 320: 제1, 제2, 제3 절연막
170: 리세스 180: 고유전막 패턴
190, 550: 게이트 전극 200, 560: 게이트 구조물
210: 캐핑막 패턴 220: 제1 개구
230: 금속 실리사이드 패턴 240: 절연막
250, 340, 640, 590: 제1 층간 절연막
260: 제2 배리어막 패턴 270: 제2 도전막 패턴
280, 680: 제2 콘택 플러그 290, 610: 식각 저지막
300: 제2 트렌치 305, 625: 제1 정렬키 리세스
310: 저항막 312, 632: 제1 저항 패턴
314, 634: 제1 정렬키 325: 제3 절연막 패턴
330, 370, 410: 제1, 제2, 제3 포토레지스트 패턴
350: 제1 스핀 온 하드 마스크막
360, 390: 제1, 제2 스핀 온 하드 마스크(SOH)막
370, 400: 제1, 제2 실리콘 산질화막
375, 415, 335: 제4, 제5, 제6 포토레지스트 패턴
380, 650: 제3 개구 422, 655: 제4 개구
424, 426: 제5, 제6 개구
430, 434, 436: 제3, 제4, 제5 배리어막 패턴
432, 665: 제1 배리어막 패턴
440, 444, 446: 제3, 제4, 제5 도전막 패턴
442, 675; 제1 도전막 패턴
450, 454: 제3, 제4 콘택 플러그
452, 685: 제1 콘택 플러그 456: 공유 콘택 플러그
462, 460: 제6, 제7 도전막 패턴
472, 470: 제6, 제7 배리어막 패턴
482, 480: 제1, 제2 배선 490, 720: 제2 층간 절연막
500, 730: 보호막
503, 505, 507: 제1, 제2, 제3 불순물 영역
520: 터널 절연막 패턴 530: 플로팅 게이트
540: 유전막 패턴 550: 컨트롤 게이트
570: 스페이서 580: 보호막 패턴
600: 공통 소스 라인 620: 트렌치
660: 제2 배리어막 패턴 670: 제2 도전막 패턴
690: 제3 도전막 패턴 695: 제4 도전막 패턴
700: 제3 배리어막 패턴 710: 비트 라인

Claims (10)

  1. 기판 상에 형성되어 제1 금속을 포함하는 게이트 구조물;
    상기 게이트 구조물을 덮으며 상기 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 내부에 형성되어 상기 층간 절연막 상면보다 낮은 상면을 가지고, 상기 제1 금속과 다른 제2 금속을 적어도 상부에 포함하는 저항 패턴; 및
    상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상부에 직접 접촉하는 제1 콘택 플러그를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 기판은 액티브 영역 및 필드 영역으로 구분되고,
    상기 층간 절연막 일부를 관통하여 상기 액티브 영역에 전기적으로 연결된 적어도 하나 이상의 제2 콘택 플러그; 및
    상기 층간 절연막을 관통하며 상기 게이트 구조물 상면 및 상기 제2 콘택 플러그 상면에 접촉하는 공유 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 콘택 플러그 및 상기 공유 콘택 플러그는 동일한 높이의 상면을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 저항 패턴은 텅스텐 혹은 텅스텐 실리사이드를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 층간 절연막 내부에 형성되어 상기 저항 패턴의 저면과 동일한 높이의 저면을 가지며 상기 제2 금속을 포함하는 정렬키를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 저항 패턴의 저면은 상기 게이트 구조물의 상면보다 높은 높이를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함하고, 상기 컨트롤 게이트는 상기 제1 금속을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 액티브 영역 및 필드 영역으로 구분되고 셀 영역 및 로직 영역을 포함하는 기판의 상기 셀 영역에 형성되어 제1 금속을 포함하는 게이트 구조물;
    상기 게이트 구조물을 덮으며 상기 기판 상에 형성된 층간 절연막;
    상기 로직 영역의 상기 층간 절연막 내부에 형성되어 상기 층간 절연막 상면보다 낮은 상면을 가지고 상기 제1 금속과 다른 제2 금속을 포함하는 저항 패턴;
    상기 로직 영역의 상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상면에 접촉하는 제1 콘택 플러그;
    상기 셀 영역의 상기 층간 절연막 일부를 관통하여 상기 액티브 영역에 전기적으로 연결된 적어도 하나 이상의 제2 콘택 플러그; 및
    상기 셀 영역의 상기 층간 절연막을 관통하며 상기 게이트 구조물 상면 및 상기 제2 콘택 플러그 상면에 접촉하는 공유 콘택 플러그를 포함하는 반도체 장치.
  9. 셀 영역 및 로직 영역을 포함하는 기판의 상기 셀 영역에 형성된 게이트 구조물;
    상기 게이트 구조물을 덮으며 상기 기판 상에 형성된 층간 절연막;
    상기 로직 영역의 상기 층간 절연막 내부에 형성되어 상기 층간 절연막 상면보다 낮은 상면을 갖는 저항 패턴;
    상기 로직 영역의 상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상면에 접촉하는 제1 콘택 플러그; 및
    상기 셀 영역의 상기 층간 절연막을 관통하여 상기 게이트 구조물 상면에 접촉하고, 상기 제1 콘택 플러그와 동일한 물질을 포함하며, 상기 제1 콘택 플러그와 동일한 높이의 상면을 갖는 제2 콘택 플러그를 포함하는 반도체 장치.
  10. 기판 상에 제1 금속을 포함하는 게이트 구조물을 형성하는 단계;
    상기 기판 상에 상기 게이트 구조물을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부를 부분적으로 제거하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 상기 층간 절연막 상면보다 낮은 상면을 가지고 상기 제1 금속과 다른 제2 금속을 포함하는 저항 패턴을 형성하는 단계;
    상기 층간 절연막과 동일한 물질을 사용하여 상기 트렌치의 나머지 부분을 채우는 단계; 및
    상기 층간 절연막 일부를 관통하여 상기 저항 패턴 상면에 직접 접촉하는 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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JP2012204673A JP2013135210A (ja) 2011-12-26 2012-09-18 半導体装置及びその製造方法
TW101135349A TW201327690A (zh) 2011-12-26 2012-09-26 半導體元件及其製造方法
CN2012104138204A CN103178045A (zh) 2011-12-26 2012-10-25 半导体器件及其制造方法
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160009430A (ko) * 2014-07-16 2016-01-26 삼성전자주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
KR20160009755A (ko) * 2014-07-16 2016-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160118630A (ko) * 2015-04-02 2016-10-12 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
KR20180037765A (ko) * 2016-10-05 2018-04-13 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
KR20190013227A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 반도체 장치

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102003959B1 (ko) * 2012-07-31 2019-07-25 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9105636B2 (en) * 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts
KR102008840B1 (ko) 2013-08-30 2019-08-08 삼성전자 주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조 방법
KR102077150B1 (ko) * 2013-09-16 2020-02-13 삼성전자주식회사 반도체 장치의 제조방법
TWI499008B (zh) * 2013-10-03 2015-09-01 Winbond Electronics Corp 電阻式非揮發性記憶體裝置及其製作方法
KR102163187B1 (ko) * 2013-10-21 2020-10-08 삼성전자 주식회사 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템
US20150187664A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. High Productivity Combinatorial Testing of Multiple Work Function Materials on the Same Semiconductor Substrate
KR20170027561A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치
KR102432776B1 (ko) * 2015-10-08 2022-08-17 에스케이하이닉스 주식회사 반도체 장치의 제조방법
US10541243B2 (en) * 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
KR20170059364A (ko) * 2015-11-19 2017-05-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
KR102184449B1 (ko) 2016-11-09 2020-12-01 삼성전자주식회사 반도체 소자
CN108122798B (zh) * 2016-11-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 测试结构及其形成方法、测试方法
US10204861B2 (en) * 2017-01-05 2019-02-12 Globalfoundries Inc. Structure with local contact for shorting a gate electrode to a source/drain region
KR102285271B1 (ko) 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6674428B2 (ja) * 2017-10-04 2020-04-01 日本電信電話株式会社 半導体受光部品
KR102291538B1 (ko) * 2017-11-10 2021-08-18 삼성전자주식회사 반도체 장치
KR102440139B1 (ko) * 2017-12-15 2022-09-06 삼성전자주식회사 반도체 소자
US10651178B2 (en) 2018-02-14 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Compact electrical connection that can be used to form an SRAM cell and method of making the same
US10685970B2 (en) * 2018-06-06 2020-06-16 Globalfoundries Singapore Pte. Ltd. Low cost multiple-time programmable cell on silicon on insulator technology and method for producing the same
KR20210091465A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
US11444018B2 (en) * 2020-02-27 2022-09-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including recessed interconnect structure
US11973121B2 (en) * 2020-03-27 2024-04-30 Intel Corporation Device contacts in integrated circuit structures
US11587828B2 (en) * 2020-08-11 2023-02-21 Nanya Technology Corporation Semiconductor device with graphene conductive structure and method for forming the same
US11652149B2 (en) * 2020-08-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Common rail contact
KR20220087221A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN112701034B (zh) * 2020-12-25 2024-04-26 上海华力集成电路制造有限公司 栅极的制造方法
US20230140534A1 (en) * 2021-11-01 2023-05-04 Nanya Technology Corporation Semiconductor device structure with stacked conductive plugs and method for preparing the same
WO2023157497A1 (ja) * 2022-02-17 2023-08-24 ソニーセミコンダクタソリューションズ株式会社 光検出装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190534A (ja) * 2000-12-20 2002-07-05 Nec Corp 半導体記憶装置およびその製造方法
US7867822B2 (en) * 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
JP2007123632A (ja) * 2005-10-28 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7994576B2 (en) * 2009-06-22 2011-08-09 United Microelectronics Corp. Metal gate transistor and resistor and method for fabricating the same
JP5690683B2 (ja) * 2011-07-22 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160009430A (ko) * 2014-07-16 2016-01-26 삼성전자주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
KR20160009755A (ko) * 2014-07-16 2016-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9406770B2 (en) 2014-07-16 2016-08-02 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having a resistor structure
US9640529B2 (en) 2014-07-16 2017-05-02 Samsung Electronics Co., Ltd. Semiconductor device having a resistor structure
KR20160118630A (ko) * 2015-04-02 2016-10-12 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
KR20180037765A (ko) * 2016-10-05 2018-04-13 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
US11804438B2 (en) 2016-10-05 2023-10-31 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
KR20190013227A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 반도체 장치

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