KR20170027561A - 반도체 장치 - Google Patents

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신완철
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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 영역 및 제2 영역으로 구획되고, 제1 타입의 제1 불순물을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 영역에 제1 깊이로 형성되고, 상기 제1 타입과 다른 제2 타입의 제2 불순물을 포함하는 제1 웰; 상기 제1 타입의 제3 불순물을 포함하고 상기 제1 웰 내부에 형성된 제2 웰; 및 상기 반도체 기판의 상기 제1 영역 상에 형성되고, 상기 제2 웰에 전기적으로 연결된 파이프 게이트를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 3차원 메모리 스트링을 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 메모리 셀들은 메모리 소자의 집적도 향상을 위해 기판 상에 3차원으로 배열될 수 있다. 3차원으로 배열된 메모리 셀들은 채널막을 통해 직렬로 연결되어 3차원 메모리 스트링을 구성한다. 이러한 3차원 메모리 스트링을 형성하기 위해 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 3차원 메모리 스트링의 동작 신뢰성을 높일 수 있는 반도체 장치에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치는 제1 영역 및 제2 영역으로 구획되고, 제1 타입의 제1 불순물을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 영역에 제1 깊이로 형성되고, 상기 제1 타입과 다른 제2 타입의 제2 불순물을 포함하는 제1 웰; 상기 제1 타입의 제3 불순물을 포함하고 상기 제1 웰 내부에 형성된 제2 웰; 및 상기 반도체 기판의 상기 제1 영역 상에 형성되고, 상기 제2 웰에 전기적으로 연결된 파이프 게이트를 포함할 수 있다.
본 기술은 제1 영역과 제2 영역을 포함하는 반도체 기판의 제1 영역에 반도체 기판과 다른 타입의 불순물이 주입된 웰 구조를 형성함으로써, 웰 구조를 이용하여 제2 영역을 제1 영역으로부터 분리시킬 수 있다.
본 기술은 제1 영역 상에 3차원 메모리 스트링을 배치하고, 웰 구조를 통해 제1 영역으로부터 분리된 제2 영역 상에 3차원 메모리 스트링의 동작을 제어하는 구동 트랜지스터를 배치한다. 이로써, 본 기술은 구동 트랜지스터의 동작시 전류 누설 경로를 웰 구조를 통해 차단하여 3차원 메모리 스트링의 동작 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 제1 영역의 웰 구조를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 셀 구조를 설명하기 위한 사시도이다.
도 4a 및 도 4b는 파이프 게이트와 제2 웰 사이의 연결관계에 대한 다양한 실시 예를 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 반도체 장치의 제1 및 제2 슬릿 중첩부를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 구동 트랜지스터를 설명하기 위한 단면도이다.
도 7 내지 도 9는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 제1 영역(100)과 제2 영역(200)을 포함하는 반도체 기판을 포함할 수 있다. 제1 영역(100)은 메모리 스트링들이 배치되는 셀 어레이 영역이며, 제2 영역(200)은 메모리 스트링들의 동작을 제어하는 주변 회로들이 배치되는 주변 회로 영역이다.
제1 영역(100) 상에 형성되는 메모리 스트링들 각각은 3차원으로 배열된 메모리 셀들을 채널막으로 연결한 3차원 구조로 형성될 수 있다. 메모리 스트링들은 메모리 블록 단위로 구분될 수 있다. 메모리 스트링들 각각의 구조는 도 3을 참조하여 후술한다. 제2 영역(200) 상에 로우 디코더(210) 및 페이지 버퍼 회로(220)가 배치될 수 있다.
로우 디코더(210)는 셀렉트 라인들(DSL, SSL), 파이프 게이트(PG) 및 워드 라인들(WL)을 통해 제1 영역(100) 상에 형성된 메모리 스트링들에 연결될 수 있다. 로우 디코더(210)는 메모리 스트링들에 동작 전압들을 전달하기 위한 구동 트랜지스터들을 포함할 수 있다. 예를 들어, 로우 디코더(210)는 셀렉트 라인들(DSL, SSL), 파이프 게이트(PG) 및 워드 라인들(WL)에 동작 전압을 인가할지 여부를 제어하는 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해 제1 영역(100) 상에 형성된 메모리 스트링들에 연결될 수 있다. 페이지 버퍼 회로(220)는 비트 라인들(BL)을 선택적으로 프리차지하거나, 비트 라인들(BL)의 전위를 이용하여 메모리 셀들의 문턱 전압을 센싱하도록 구성된 트랜지스터들을 포함할 수 있다.
로우 디코더(210) 및 페이지 버퍼 회로(220)는 메모리 스트링들이 배치되는 제1 영역(100)에 인접하여 배치된다. 본 발명의 실시 예는 로우 디코더(210) 및 페이지 버퍼 회로(220)를 구성하는 구동 트랜지스터들 중 제1 영역(100)에 인접하여 배치된 구동 트랜지스터들의 동작에 의해 제1 영역(100)으로 전류가 누설되는 현상을 방지하기 위해 웰 구조를 이용하여 제1 영역(100)을 제2 영역(200)으로부터 분리시킨다.
도 2는 도 1에 도시된 제1 영역의 웰 구조를 설명하기 위한 평면도이다.
본 발명의 실시 예에 따른 반도체 기판은 제1 타입의 제1 불순물을 포함한다. 제1 타입은 P 타입일 수 있다.
제1 영역(100) 내부에 제1 웰(101TNW)이 형성될 수 있다. 제1 웰(101TNW)은 제1 영역(100) 내부에 형성되며, 제2 영역(도 1의 200)으로부터 제1 영역(100)을 전기적으로 분리시킬 수 있다. 제1 웰(101TNW)은 제1 영역(100) 및 제2 영역(도 1의 200) 사이의 경계를 벗어나지 않도록 배치될 수 있다. 제1 웰(101TNW)의 측벽은 제2 영역(도 1의 200)과 제1 영역(100) 사이의 경계에서 제1 타입 반도체 기판에 접할 수 있다. 제1 웰(101TNW)은 제1 타입과 다른 제2 타입의 제2 불순물을 포함한다. 제2 타입은 N타입일 수 있다.
제1 영역(100) 내부에 제2 웰(101PW)이 더 형성될 수 있다. 제2 웰(101PW)은 제1 웰(101TNW) 내부에 제1 웰(101TNW)보다 얕은 깊이로 형성될 수 있다. 제2 웰(101PW)은 제1 웰(101TNW)의 가장자리로 둘러싸일 수 있다. 제2 웰(101PW)은 제1 타입의 제3 불순물을 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예는 제1 영역(100) 내부에 반도체 기판과 다른 제2 타입의 제1 웰(101TNW)을 형성함으로써, 제1 영역(100)을 제2 영역으로부터 분리할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 셀 구조를 설명하기 위한 사시도이다. 도 3은 U자형 메모리 스트링을 포함하는 셀 구조에 대해 도시하고 있으나, 본 발명의 실시 예는 이에 한정되지 않는다. 도 3에 절연막은 도시하지 않았다.
도 3을 참조하면, 셀 구조는 비트 라인(BL)과 공통 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 포함한다. 비트 라인(BL)은 공통 소스 라인(SL)과 다른 높이에 배치될 수 있다. 예를 들어, 비트 라인(BL)은 공통 소스 라인(SL) 상부에 배치될 수 있다. 비트 라인(BL)은 도 1에 도시된 페이지 버퍼 회로(220)을 향해 연장될 수 있다. 이하, 설명의 편의를 위해 비트 라인(BL)의 연장 방향을 제1 방향으로 정의한다.
메모리 스트링(ST)은 채널막(CH)을 따라 3차원 구조로 형성될 수 있다. 채널막(CH)은 파이프 채널막(P_CH), 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다. 파이프 채널막(P_CH)은 반도체 기판(101) 상에 형성된 파이프 게이트(PG) 내부에 배치된다. 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)은 파이프 채널막(P_CH)으로부터 공통 소스 라인(SL) 및 비트 라인(BL)을 향하여 돌출된다. 소스 사이드 채널막(S_CH)은 공통 소스 라인(SL)에 연결된다. 드레인 사이드 채널막(D_CH)은 비트 라인(BL)에 연결된다.
반도체 기판(101)은 제1 타입의 제1 불순물을 포함하는 베이스 영역(101SUB), 베이스 영역(101SUB) 내에 제1 깊이로 형성된 제1 웰(101TNW) 및 제1 웰(101TNW) 내에 제1 깊이보다 얕은 제2 깊이로 형성된 제2 웰(101PW)을 포함할 수 있다. 제2 웰(101PW)은 제1 웰(101TNW)의 하부 및 도 2에서 상술한 제1 웰(101TNW)의 가장자리로 둘러싸일 수 있다. 제1 웰(101TNW) 및 제2 웰(101PW)에 주입되는 불순물들은 도 2에서 상술한 바와 같다.
파이프 게이트(PG)는 반도체 기판(101)의 제1 영역 상에 형성되며, A에 도시된 바와 같이 반도체 기판(101)의 제2 웰(101PW)에 연결될 수 있다. 제2 웰(101PW)과 파이프 게이트(PG) 사이의 연결관계는 도 4a 및 도 4b를 참조하여 후술한다.
소스 사이드 채널막(S_CH)은 서로 다른 높이에 배치된 소스 사이드 도전 패턴들(SSL, WL_S)로 둘러싸인다. 소스 사이드 도전 패턴들(SSL, WL_S)은 공통 소스 라인(SL)과 파이프 게이트(PG) 사이에 배치된다. 소스 사이드 도전 패턴들은 소스 사이드 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함한다. 소스 사이드 워드 라인들(WL_S)은 서로 다른 높이에 배치된다. 소스 셀렉트 라인(SSL)은 소스 사이드 워드 라인들(WL_S) 상에 이들로부터 이격되어 적층된다. 소스 사이드 워드 라인들(WL_S)과 공통 소스 라인(SL) 사이에 한 층 또는 2층 이상의 소스 셀렉트 라인(SSL)이 적층될 수 있다. 도면에는 소스 사이드 워드 라인들(WL_S)과 공통 소스 라인(SL) 사이에 한 층의 소스 셀렉트 라인(SSL)이 적층된 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다.
드레인 사이드 채널막(D_CH)은 서로 다른 높이에 배치된 드레인 사이드 도전 패턴들(DSL, WL_D)로 둘러싸인다. 드레인 사이드 도전 패턴들(DSL, WL_D)은 비트라인(BL)과 파이프 게이트(PG) 사이에 배치된다. 드레인 사이드 도전 패턴들은 드레인 사이드 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함한다. 드레인 사이드 워드 라인들(WL_D)은 서로 다른 높이에 배치된다. 드레인 셀렉트 라인(DSL)은 드레인 사이드 워드 라인들(WL_D) 상에 이들로부터 이격되어 적층된다. 드레인 사이드 워드 라인들(WL_D)과 비트 라인(BL) 사이에 한 층 또는 2층 이상의 드레인 셀렉트 라인(DSL)이 적층될 수 있다. 도면에는 드레인 사이드 워드 라인들(WL_D)과 비트 라인(BL) 사이에 한 층의 드레인 셀렉트 라인(DSL)이 적층된 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다.
상술한 파이프 게이트(PG), 소스 사이드 도전 패턴들(SSL, WL_S) 및 드레인 사이드 도전 패턴들(DSL, WL_D)은 도 1에 도시된 로우 디코더를 향해 연장되며, 계단 구조로 적층될 수 있다. 소스 사이드 도전 패턴들(SSL, WL_S) 및 드레인 사이드 도전 패턴들(DSL, WL_D)은 제1 방향에 교차되는 제2 방향을 따라 연장될 수 있다.
도면에 도시하지 않았으나, 채널막(CH)의 외벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층 메모리막으로 둘러싸인다. 소스 사이드 도전 패턴들(SSL, WL_S), 드레인 사이드 도전 패턴들(DSL, WL_D) 및 파이프 게이트(PG) 각각은 다층 메모리막을 사이에 두고 채널막(CH)을 감싼다.
상술한 구조에 따르면, 파이프 게이트(PG)와 파이프 채널막(P_CH)의 교차부에 파이프 트랜지스터가 형성된다. 드레인 사이드 워드 라인들(WL_D)과 드레인 사이드 채널막(D_CH)의 교차부들에 드레인 사이드 메모리 셀들이 형성된다. 소스 사이드 워드 라인들(WL_S)과 소스 사이드 채널막(S_CH)의 교차부들에 소스 사이드 메모리 셀들이 형성된다. 소스 셀렉트 라인(SSL)과 소스 사이드 채널막(S_CH)의 교차부에 소스 셀렉트 트랜지스터가 형성된다. 드레인 셀렉트 라인(DSL)과 드레인 사이드 채널막(D_CH)의 교차부에 드레인 셀렉트 트랜지스터가 형성된다. 이로써, 채널막(CH)을 따라 직렬로 연결된 드레인 셀렉트 트랜지스터, 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 소스 사이드 메모리 셀들, 및 소스 셀렉트 트랜지스터가 U자형 메모리 스트링(ST)을 구성할 수 있다. U자형 메모리 스트링(ST)은 비트 라인(BL)과 소스 라인(SL) 사이에 연결되어 3차원 메모리 소자를 구성한다.
도 4a 및 도 4b는 파이프 게이트와 제2 웰 사이의 연결관계에 대한 다양한 실시 예를 설명하기 위한 단면도들이다. 도 4a는 반도체 기판(101)의 제1 영역 가장자리에 형성된 구조를 제1 방향을 따라 절취한 단면도이고, 도 4b는 반도체 기판(101)의 제1 영역 가장자리에 형성된 구조를 제2 방향을 따라 절취한 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(101)의 제1 영역은 도 3에서 상술한 바와 같이 베이스 영역(101SUB), 제1 웰(101TNW) 및 제2 웰(101PW)을 포함할 수 있다. 제2 웰(101PW)은 제1 웰(101TNW)의 가장자리 및 제1 웰(101TNW)의 하부로 둘러싸일 수 있다. 제1 웰(101TNW)의 측벽은 베이스 영역(101SUB)에 접할 수 있다. 제1 웰(101TNW)의 측벽에 접하는 베이스 영역(101SUB)은 제2 영역으로 연장될 수 있다.
반도체 기판(101)과 파이프 게이트(PG) 사이에 게이트 절연막(103)이 배치될 수 있다. 파이프 게이트(PG) 상에는 층간 절연막(ILD) 및 도전 패턴들(CP)이 교대로 적층된다. 도전 패턴들(CP)은 도 3에서 상술한 소스 사이드 도전 패턴들이거나, 드레인 사이드 도전 패턴들 일 수 있다.
도 4a에 도시된 바와 같이, 본 발명의 실시 예는 파이프 게이트(PG)와 제2 웰(101PW) 사이에 형성된 콘택 플러그(105)를 더 포함할 수 있다. 콘택 플러그(105)는 게이트 절연막(103)을 관통하여 제2 웰(101PW)의 상면에 접촉된다. 콘택 플러그(105)는 파이프 게이트(PG)의 바닥면에 접촉되도록 제2 웰(101PW)의 상면으로부터 파이프 게이트(PG)를 향해 연장될 수 있다. 콘택 플러그(105)는 제2 웰(101PW)의 일부 영역 내에 형성된 웰 픽업 영역(101P+)에 접촉된다. 웰 픽업 영역(101P+)은 제2 웰(101PW)의 제3 불순물과 동일한 제1 타입의 제4 불순물을 포함한다. 제4 불순물의 농도는 제3 불순물의 농도보다 높다.
도 4b에 도시된 바와 같이, 본 발명의 다른 실시 예는 제2 웰(101PW)에 연결된 제1 콘택 플러그(CT1)와 계단 구조(SWS)를 통해 노출된 파이프 게이트(PG) 상에 연결된 제2 콘택 플러그(CT2)를 도전 라인(LL)으로 연결함으로써, 파이프 게이트(PG)와 제2 웰(101PW)을 전기적으로 연결할 수 있다. 계단 구조(SWS)는 파이프 게이트(PG) 및 도전 패턴들(CP)의 단부로 구성될 수 있다. 계단 구조(SWS)는 도전 패턴들(CP)이 상부로 갈수록 짧게 형성됨에 따라 정의될 수 있다. 제1 콘택 플러그(CT1)는 제2 웰(101PW)의 일부 영역에 형성된 웰 픽업 영역(101P+)에 접촉된다. 웰 픽업 영역(101P+)은 제2 웰(101PW)의 제3 불순물과 동일한 제1 타입의 제4 불순물을 포함한다. 제4 불순물의 농도는 제3 불순물의 농도보다 높다.
상술한 바와 같이, 본 발명의 실시 예들은 다양한 방식으로 파이프 게이트(PG) 및 제2 웰(101PW)을 전기적으로 연결함으로써, 파이프 게이트(PG)에 인가되는 신호를 제2 웰(101PW)에 인가할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 반도체 장치의 제1 및 제2 슬릿 중첩부를 설명하기 위한 도면들이다. 도 5a는 메모리 블록의 일부를 나타내는 평면도이고, 도 5b 및 도 5c는 도 5a에 도시된 선 "I-I'"를 따라 절취한 단면도이다.
도 5a를 참조하면, 메모리 블록은 매트릭스 형태로 배열된 다수의 메모리 스트링(ST)을 포함한다. 메모리 스트링(ST)에 대한 구조는 도 3에서 상술한 바와 같다.
메모리 스트링(ST)은 파이프 채널막(P_CH), 파이프 채널막(P_CH)으로부터 연장된 드레인 사이드 채널막(D_CH), 및 파이프 채널막(P_CH)으로부터 연장된 소스 사이드 채널막(S_CH)을 포함한다. 드레인 사이드 채널막(D_CH)은 드레인 사이드 적층체(MS_D)로 둘러싸이며, 소스 사이드 채널막(S_CH)은 소스 사이드 적층체(MS_S)로 둘러싸인다.
메모리 블록은 소스 사이드 적층체(MS_S) 및 드레인 사이드 적층체(MS_S)를 포함한다. 메모리 블록은 제1 슬릿 내부에 형성된 제1 슬릿 절연막(151)에 의해 구획된다. 즉, 제1 슬릿 절연막(151)은 메모리 블록의 가장자리에 배치되어, 메모리 블록을 분리한다.
메모리 블록의 소스 사이드 적층체(MS_S) 및 드레인 사이드 적층체(MS_S)는 제2 슬릿 내부에 형성된 제2 슬릿 절연막(161)을 사이에 두고 분리된다. 제2 슬릿 절연막(161)은 소스 사이드 적층체(MS_S) 및 드레인 사이드 적층체(MS_S) 사이로부터 제1 슬릿 절연막(161)을 향하여 연장될 수 있다. 제2 슬릿 절연막(161)의 단부는 제1 슬릿 절연막(161)의 측벽을 관통하도록 연장될 수 있다.
도 5b 및 도 5c를 참조하면, 소스 사이드 적층체(MS_S) 및 드레인 사이드 적층체(MS_S) 각각은 파이프 게이트(PG) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 파이프 게이트(PG)는 게이트 절연막(103)을 사이에 두고 반도체 기판(101) 상에 배치된다. 반도체 기판(101)은 도 3에서 상술한 바와 같이 베이스 영역(101SUB), 제1 웰(101TNW) 및 제2 웰(101PW)을 포함할 수 있다.
파이프 게이트(PG) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)은 메모리 블록 단위를 구분하는 제1 슬릿(SI1)과 소스 사이드 적층체 및 드레인 사이드 적층체를 구분하는 제2 슬릿(SI2)에 의해 관통된다. 제2 슬릿(SI2)의 단부는 제1 슬릿(SI1)의 일부와 중첩될 수 있다. 이하, 설명의 편의를 위해 제1 슬릿(SI1) 및 제2 슬릿(SI2)이 중첩된 영역을 슬릿 중첩 영역(OLP)으로 정의한다.
제2 슬릿(SI2)에 비중첩된 제1 슬릿(SI1)의 내부는 제1 슬릿 절연막(151)으로 채워지고, 제2 슬릿(SI2)의 내부는 제2 슬릿 절연막(161)으로 채워진다. 제1 슬릿 절연막(151)의 측벽을 관통하는 제2 슬릿 절연막(161)의 일단은 슬릿 중첩 영역(OLP)에 배치된다.
도 5b에 도시된 바와 같이, 제2 슬릿(SI2)을 형성하는 과정에서 파이프 게이트(PG)가 과도 식각되지 않았다면, 파이프 게이트(PG)는 슬릿 중첩 영역(OLP)에 배치된 제2 슬릿 절연막(161)의 일단과 접촉될 수 있다.
도 5c에 도시된 바와 같이, 제2 슬릿(SI2)을 형성하는 과정에서 파이프 게이트(PG)가 과도 식각된 경우, 슬릿 중첩 영역(OLP) 하부에 더미홀(DH)이 형성될 수 있다. 더미홀(DH)은 파이프 게이트(PG)를 관통하여 반도체 기판(101)의 내부로 연장될 수 있다. 이러한 더미홀(DH)의 내부에 더미 패턴(DP)이 배치될 수 있다. 더미 패턴(DP)은 슬릿 중첩 영역(OLP) 하부에서 파이프 게이트(PG)를 관통하여 반도체 기판(101)의 내부까지 연장될 수 있다. 더미 패턴(DP)은 도전 패턴들(CP)을 형성하는 과정에서 도전 패턴들(CP)과 동시에 형성되므로 도전 패턴들(CP)과 동일한 도전물로 형성될 수 있다.
상술한 더미 패턴(DP)에 의해 반도체 기판(101)과 파이프 게이트(PG)가 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 제1 웰(101TNW)을 통해 반도체 기판(101)의 제1 영역이 제2 영역으로부터 분리되므로, 더미 패턴(DP)을 경유하여 파이프 게이트(PG)가 제2 영역에 전기적으로 연결되는 현상은 방지될 수 있다.
도 6은 본 발명의 실시 예에 따른 구동 트랜지스터를 설명하기 위한 단면도이다.
도 6을 참조하면, 구동 트랜지스터는 고전압에 의해 구동되는 고전압 트랜지스터일 수 있다. 고전압 트랜지스터는 NMOS 트랜지스터일 수 있다. 고전압 트랜지스터는 상술한 제1 웰에 의해 제1 영역으로부터 분리된 반도체 기판(101)의 제2 영역 상에 배치된다. 고전압 트랜지스터는 도 1에 도시된 로우 디코더(210)를 구성하거나, 도 1에 도시된 페이지 버퍼 회로(220)를 구성하는 것일 수 있으며, 제1 영역(100)에 인접하여 배치된 것일 수 있다. 고전압 트랜지스터는 게이트 패턴(HVG), 제1 접합 영역(J1) 및 제2 접합 영역(J2)을 포함한다.
게이트 패턴(HVG)은 반도체 기판(101)의 베이스 영역(101SUB) 상에 게이트 절연막(103)을 사이에 두고 형성된다. 제1 및 제2 접합 영역(J1 및 J2)은 게이트 패턴(HVG) 양측의 베이스 영역(101SUB) 내에 형성된다. 제1 및 제2 접합 영역(J1 및 J2) 중 어느 하나는 소스 영역으로 이용되고, 나머지 하나는 드레인 영역으로 이용된다. 본 발명의 실시 예에 따르면, 제1 영역에 인접하게 배치된 고전압 트랜지스터의 제1 및 제2 접합 영역(J1 및 J2) 중 어느 하나에 고전압이 인가되더라도, 고전압이 인가되는 제2 영역이 제1 영역에 배치된 제1 웰을 통해 더미 패턴(도 5c의 DP)과 전기적으로 분리된다. 따라서, 본 발명의 실시 예에 따르면, 더미 패턴을 경유하여 고전압이 인가된 제2 영역이 파이프 게이트(도 5c의 PG)에 전기적으로 연결되는 현상이 제1 웰을 통해 방지된다.
제2 영역에 배치된 베이스 영역(101SUB)의 일부에 픽업 영역(101P+)이 형성될 수 있다. 픽업 영역(101P+)은 제1 타입의 제5 불순물을 포함할 수 있다. 제5 불순물은 베이스 영역(101SUB)에 포함된 제1 불순물보다 높은 농도로 픽업 영역(101P+)에 주입될 수 있다.
픽업 영역(101P+)은 고전압 트랜지스터를 덮는 평탄화 절연막(155)을 관통하는 픽업 콘택 플러그(CT_P)에 연결될 수 있다. 제1 접합 영역(J1)은 평탄화 절연막(155)을 관통하는 제1 접합 콘택 플러그(CT_J1)에 연결될 수 있다. 제2 접합 영역(J2)은 평탄화 절연막(155)을 관통하는 제2 접합 콘택 플러그(CT_J2)에 연결될 수 있다. 게이트 패턴(HVG)은 평탄화 절연막(155)을 관통하는 게이트 콘택 플러그(CT_G)에 연결될 수 있다.
도 7 내지 도 9는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 7 내지 도 9의 200은 반도체 기판의 제2 영역을 도시한 것이고, 100A는 반도체 기판의 제1 영역을 도 5a에 도시된 선"I-I'"를 따라 절취하여 도시한 것이고, 100B는 반도체 기판의 제1 영역을 도 5a에 도시된 선 "Ⅱ-Ⅱ'"를 따라 절취한 것이다.
도 7은 메모리 블록 단위를 구분하는 제1 슬릿 형성 공정을 설명하기 위한 단면도이다.
도 7을 참조하면, 제1 타입의 반도체 기판(101)을 제공한다. 제1 타입의 반도체 기판(101)은 제1 타입의 제1 불순물을 포함하는 베이스 영역(101SUB)으로 구성된다. 제1 타입은 P타입일 수 있다.
이어서, 반도체 기판(101)의 제1 영역에 제1 타입과 다른 제2 타입의 제2 불순물을 제1 깊이로 주입하여 제1 웰(101TNW)을 형성한다. 제2 타입은 N타입일 수 있다. 이 후, 제1 웰(101TNW)의 제1 깊이보다 얕은 제2 깊이로 제1 타입의 제3 불순물을 주입하여 제1 웰(101TNW) 내에 제2 웰(101PW)을 형성한다.
제1 웰(101TNW) 및 제2 웰(101PW)을 포함하는 웰 구조가 형성된 반도체 기판(101) 상에 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 반도체 기판(101)의 표면을 산화시켜 형성하거나, 반도체 기판(101) 상에 산화막을 증착하여 형성할 수 있다.
이 후, 게이트 절연막(103) 상에 제1 도전막(111A)을 형성한다. 제1 도전막(111A)을 형성하기 전, 도 4a에 도시된 콘택 플러그(105)를 더 형성할 수 있다. 제1 도전막(111A)을 형성한 후, 제1 도전막(111A)의 일부를 식각하여 파이프 홀(PH)을 형성한다. 파이프 홀(PH)은 반도체 기판(101)의 제1 영역(100B) 상에 배치된다. 이 후, 파이프 홀(PH)을 희생막(113)으로 채운다.
이어서, 희생막(113)으로 채워진 파이프 홀(PH)을 포함하는 제1 도전막(111A) 상에 제2 도전막(111B)을 더 형성할 수 있다. 이 후, 제1 및 제2 도전막(111A 및 111B)을 식각하여 파이프 게이트(PG)과 게이트 패턴(HVG)을 형성한다. 파이프 게이트(PG)는 반도체 기판(101)의 제1 영역(100A, 100B) 상에 형성되고, 게이트 패턴(HVG)은 반도체 기판(101)의 제2 영역(200) 상에 형성된다.
이어서, 게이트 패턴(HVG) 양측의 반도체 기판(101) 내에 불순물을 주입하여 제1 및 제2 접합 영역(J1 및 J2)을 형성한다. 이로써, 게이트 패턴(HVG), 제1 접합 영역(J1) 및 제2 접합 영역(J2)을 포함하는 구동 트랜지스터가 형성될 수 있다.
이 후, 파이프 게이트(PG) 및 구동 트랜지스터가 형성된 반도체 기판(101) 상에 제1 물질막들(121) 및 제2 물질막들(123)을 교대로 적층한다. 제2 물질막들(123)은 도전 패턴들이 배치될 영역들을 정의하고, 제1 물질막들(121)은 층간 절연막들이 배치될 영역을 정의한다. 제2 물질막들(123)은 제1 물질막들(121)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(121)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)은 제1 물질막들(121)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(121)은 실리콘 산화막으로 형성되고, 제2 물질막들(123)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(121, 123)이 모두 절연물로 형성되는 경우, 제1 및 제2 관통홀(H_S 및 H_D), 제1 슬릿(SI1) 및 제2 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
제1 및 제2 물질막들(121, 123)을 형성한 후, 이들을 식각하여 계단 구조를 형성할 수 있다. 이 때, 제2 영역(200) 상의 제1 및 제2 물질막들(121, 123)이 제거될 수 있다. 이 후, 계단 구조 및 구동 트랜지스터를 덮는 평탄화 절연막(155)을 형성할 수 있다.
이어서, 제1 및 제2 물질막들(121, 123)을 관통하여 제1 및 제2 물질막들(121, 123)을 메모리 블록 단위로 분리하는 제1 슬릿(SI1)을 형성하고, 제1 슬릿(SI1) 내부를 제1 슬릿 절연막(151)으로 채운다.
이 후, 제1 및 제2 물질막들(121, 123)을 관통하여 희생막(133)을 노출하는 적어도 한쌍의 제1 및 제2 관통홀(H_D 및 H_S)을 형성한다. 제1 및 제2 관통홀(H_D 및 H_S)은 파이프 홀(PH)에 연결되도록, 제2 도전막(111B)을 더 관통할 수 있다.
계단 구조 형성 공정, 제1 슬릿(SI1)의 형성 공정, 및 제1 및 제2 관통홀(H_D 및 H_S)의 형성 공정은 상술한 순서에 제한되지 않고, 다양한 순서로 진행될 수 있다.
도 8a 및 도 8b는 제2 슬릿(SI2)의 형성 공정을 설명하기 위한 단면도들이다.
도 8a 및 도 8b를 참조하면, 제1 및 제2 관통홀(H_D 및 H_S)을 통해 노출된 희생막(도 7의 113)을 제거하여 파이프 홀(도 7의 PH)을 개구한다. 이 후, 파이프 홀(도 7의 PH), 제1 및 제2 관통홀(H_D 및 H_S)을 반도체막으로 채워서 채널막(CH)을 형성할 수 있다. 채널막(CH)은 파이프 홀을 채우는 파이프 채널막(P_CH), 제1 관통홀을 채우는 드레인 사이드 채널막(D_CH) 및 제2 관통홀을 채우는 소스 사이드 채널막(S_CH)으로 구분될 수 있다. 채널막(CH)을 형성하기 전, 파이프 홀, 제1 관통홀 및 제2 관통홀의 표면을 따라 터널 절연막(미도시)을 더 형성할 수 있다. 터널 절연막을 형성하기 전, 파이프 홀, 제1 관통홀 및 제2 관통홀의 표면을 따라 데이터 저장막(미도시)을 더 형성할 수 있다. 데이터 저장막을 형성하기 전, 파이프 홀, 제1 관통홀 및 제2 관통홀의 표면을 따라 블로킹 절연막(미도시)을 더 형성할 수 있다. 터널 절연막은 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 블로킹 절연막은 실리콘 산화막으로 형성되거나, 실리콘 산화막에 비해 유전상수가 높은 고유전 절연막으로 형성될 수 있다. 예를 들어, 블로킹 절연막은 Al2O3로 형성될 수 있다.
채널막(CH)을 형성한 후, 드레인 사이드 채널막(D_CH)과 소스 사이드 채널막(S_CH) 사이의 제1 및 제2 물질막들(121, 123)을 관통하는 제2 슬릿(SI2)을 형성한다. 제2 슬릿(SI2)은 제1 및 제2 물질막들(121, 123)을 드레인 사이드 채널막(D_CH)을 감싸는 제1 적층체와 소스 사이드 채널막(S_CH)을 감싸는 제2 적층체로 분리한다. 제2 슬릿(SI2)은 제1 슬릿(SI1)을 향해 연장되어 제1 슬릿(SI1)에 중첩된 단부를 포함할 수 있다. 제2 슬릿(SI2)을 형성하기 위해 제1 및 제2 물질막들(121, 123)을 식각하는 동안, 제1 슬릿 절연막(151)의 일부가 식각될 수 있다. 이 때, 제2 슬릿(SI2)이 형태가 완성되기 전, 제1 슬릿(SI1)에 중첩된 제2 슬릿(SI2)의 단부 하부의 파이프 게이트(PG) 일영역이 노출될 수 있다.
도 8a에 도시된 바와 같이, 제2 슬릿(SI2)을 형성하는 과정에서 노출된 파이프 게이트(PG)의 일영역은 제2 슬릿(SI2) 형성 공정이 완료될 때까지 식각되지 않을 수 있다.
또는 도 8b에 도시된 바와 같이, 제2 슬릿(SI2)을 형성하는 과정에서 노출된 파이프 게이트(PG)의 일영역은 제2 슬릿(SI2) 형성 공정을 진행하는 동안 과도 식각될 수 있다. 이 경우, 파이프 게이트(PG)를 관통하는 더미홀(DH)이 형성될 수 있다. 더미홀(DH)을 반도체 기판(101)의 내부로 연장될 수 있다.
도 9는 도전 패턴들의 형성 공정을 설명하기 위한 단면도이다.
도 9를 참조하면, 제2 슬릿(SI2)에 의해 노출된 제2 물질막들(123)을 제거한다. 이 때, 제1 슬릿 절연막(151)이 제1 적층체와 제2 적층체를 지지하는 지지대 역할을 할 수 있다. 이 후, 제2 물질막들(123)이 제거된 영역을 제3 도전물로 채운다. 더미홀(도 8b의 DH)이 형성된 경우, 제3 도전물은 더미홀 내부를 채울 수 있다. 도 8a 및 도 8b에서 상술한 공정들 중 채널막(CH)의 외벽을 감싸는 터널 절연막(미도시), 데이터 저장막(미도시) 및 블로킹 절연막(미도시)의 형성 공정들 중 어느 하나가 생략되었다면, 제3 도전물 형성 전, 터널 절연막, 데이터 저장막 및 블로킹 절연막을 형성할 수 있다.
터널 절연막은 채널막(CH)의 외벽에 접하도록 형성되고, 데이터 저장막은 터널 절연막의 외벽에 접하도록 형성되고, 블록킹 절연막은 데이터 저장막의 외벽에 접하도록 형성될 수 있다. 이러한 터널 절연막, 데이터 저장막 및 블로킹 절연막 중 어느 하나는 더미홀(도 8b의 DH)의 표면을 따라 형성될 수 있다. 이 경우, 도 5c에 도시된 더미 패턴(DP)은 터널 절연막, 데이터 저장막 및 블로킹 절연막 중 어느 하나로 둘러싸일 수 있다.
제3 도전물 형성 공정 후, 제2 슬릿(SI2) 내부의 제3 도전물의 일부를 제거하여 서로 다른 높이에 배치되며 서로 분리된 도전 패턴들(CP)을 형성한다. 이 때, 더미홀의 내부에 더미 패턴(도 5c의 DP)이 잔류할 수 있다. 제1 물질막들은 도전 패턴들(CP) 중 어느 하나를 사이에 두고 층간 절연막들(ILD)로서 잔류한다.
이 후, 제2 슬릿(SI2)을 제2 슬릿 절연막(161)으로 채운다. 이어서, 도전 패턴들(CP) 중 최상층으로부터 적어도 하나의 도전 패턴은 제3 슬릿(SI3)에 의해 분리될 수 있다. 제3 슬릿(SI3)에 의해 분리된 도전 패턴은 도 3에 도시된 드레인 셀렉트 라인 또는 소스 셀렉트 라인으로 이용될 수 있다.
이어서, 공통 소스 라인, 비트 라인, 웰 픽업 영역, 픽업 영역, 콘택 플러그들 및 도전 라인을 형성하기 위한 후속 공정들을 수행할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 9에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 10을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 제1 영역 200: 제2 영역
101: 반도체 기판 101TNW: 제1 웰
101PW: 제2 웰 ST: 메모리 스트링
SI1, SI2, SI3: 슬릿 151, 161: 슬릿 절연막
OLP: 슬릿 중첩 영역 DH: 더미홀
DP: 더미 패턴 CP: 도전 패턴
P_CH: 파이프 채널막 D_CH: 드레인 사이드 채널막
S_CH: 소스 사이드 채널막 PG: 파이프 게이트
HVG: 게이트 패턴 J1, J2: 접합 영역
101P+: 픽업 영역
105, CT1, CT2, CT_J1, CT_J2, CT_G, CT_P: 콘택 플러그

Claims (15)

  1. 제1 영역 및 제2 영역으로 구획되고, 제1 타입의 제1 불순물을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역에 제1 깊이로 형성되고, 상기 제1 타입과 다른 제2 타입의 제2 불순물을 포함하는 제1 웰;
    상기 제1 타입의 제3 불순물을 포함하고 상기 제1 웰 내부에 형성된 제2 웰; 및
    상기 반도체 기판의 상기 제1 영역 상에 형성되고, 상기 제2 웰에 전기적으로 연결된 파이프 게이트를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 웰은 상기 제1 웰의 가장자리와 상기 제1 웰의 하부로 둘러싸이고, 상기 제1 깊이보다 얕은 제2 깊이로 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 타입은 P타입이고,
    상기 제2 타입은 N타입인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제2 웰의 상면에 접촉되어, 상기 파이프 게이트의 바닥면에 접촉되도록 상기 파이프 게이트를 향해 연장된 콘택 플러그를 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 타입의 제4 불순물을 포함하고, 상기 콘택 플러그에 접촉되도록 상기 제2 웰의 일부 영역 내에 형성된 웰 픽업 영역을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제4 불순물의 농도는 상기 제3 불순물의 농도보다 높은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제2 웰 상에 접촉된 제1 콘택 플러그;
    상기 파이프 게이트 상에 접촉된 제2 콘택 플러그; 및
    상기 제1 및 제2 콘택 플러그를 전기적으로 연결하는 도전 라인을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 타입의 제4 불순물을 포함하고, 상기 제1 콘택 플러그에 접촉되도록 상기 제2 웰의 일부 영역 내에 형성된 웰 픽업 영역을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제4 불순물의 농도는 상기 제3 불순물의 농도보다 높은 반도체 장치.
  10. 제 1 항에 있어서,
    상기 파이프 게이트 내에 배치된 파이프 채널막, 상기 파이프 채널막으로부터 연장된 소스 사이드 채널막, 및 상기 파이프 채널막으로부터 연장된 드레인 사이드 채널막을 포함하는 채널막; 및
    상기 소스 사이드 채널막을 감싸며 서로 다른 높이에 배치된 소스 사이드 도전 패턴들; 및
    상기 드레인 사이드 채널막을 감싸며 서로 다른 높이에 배치된 드레인 사이드 도전 패턴들을 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 소스 사이드 도전 패턴들 및 상기 드레인 사이드 도전 패턴들을 포함하는 메모리 블록의 가장자리에 형성된 제1 슬릿 절연막; 및
    상기 소스 사이드 도전 패턴들과 상기 드레인 사이드 도전 패턴들 사이로부터 상기 제1 슬릿 절연막을 향하여 연장된 제2 슬릿 절연막을 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제2 슬릿 절연막의 적어도 일단은 상기 제1 슬릿 절연막의 측벽을 관통하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제2 슬릿 절연막의 일단 하부에 중첩되며 상기 파이프 게이트를 관통하는 더미 패턴을 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 더미 패턴은 상기 소스 사이드 도전 패턴들 및 상기 드레인 사이드 도전 패턴들과 동일한 도전물로 형성된 반도체 장치.
  15. 제 1 항에 있어서,
    상기 제1 웰에 의해 분리된 상기 제2 영역 상에 형성된 구동 트랜지스터를 더 포함하는 반도체 장치.
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