KR20160001408A

KR20160001408A - 반도체 장치 및 그 제조방법

Info

Publication number: KR20160001408A
Application number: KR1020140079896A
Authority: KR
Inventors: 이현호; 신지혜
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-06-27
Filing date: 2014-06-27
Publication date: 2016-01-06
Also published as: US9673218B1; US20150380429A1; US20170148813A1; US9601504B2

Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 부분과, 상기 제1 부분으로부터 돌출된 제2 부분을 포함하는 파이프 채널막; 상기 파이프 채널막의 상기 제2 부분으로부터 돌출된 제1 채널 기둥들; 및 상기 파이프 채널막의 상기 제1 부분으로부터 돌출된 제2 채널 기둥들을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치 및 그 제조방법에 관한 것이다.

반도체 장치는 집적도를 높일 수 있는 다양한 구조로 개발되고 있다. 그 예로서, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치가 있다.

3차원 반도체 장치의 메모리 셀들은 채널막을 따라 직렬로 연결되어 셀 스트링을 구성한다. 3차원 반도체 장치의 메모리 셀들은 워드 라인들에 연결된다. 워드 라인들은 채널막을 감싸며 채널막의 연장방향을 따라 이격되어 적층된다.

상술한 3차원 반도체 장치의 집적도와 공정 안정성을 개선하기 위해 다양한 기술들이 개발 중이다.

본 발명의 실시 예는 집적도 및 공정 안정성을 높일 수 있는 반도체 장치 및 그 제조방법을 제공한다.

본 발명의 실시 예에 따른 반도체 장치는 제1 부분과, 상기 제1 부분으로부터 돌출된 제2 부분을 포함하는 파이프 채널막; 상기 파이프 채널막의 상기 제2 부분으로부터 돌출된 제1 채널 기둥들; 및 상기 파이프 채널막의 상기 제1 부분으로부터 돌출된 제2 채널 기둥들을 포함할 수 있다.

본 발명의 실시 예에 따른 반도체 장치는 제1 부분과, 상기 제1 부분의 중앙부로부터 돌출된 제2 부분을 포함하는 파이프 채널막; 상기 제2 부분으로부터 돌출된 제1 채널 기둥들; 상기 제1 채널 기둥들을 사이에 두고 상기 제1 부분으로부터 돌출된 제2 채널 기둥들; 상기 제1 채널 기둥들을 감싸는 제1 도전 패턴들; 상기 제2 채널 기둥들을 감싸는 제2 도전 패턴들; 상기 제1 채널 기둥들 사이에 배치되어 상기 제1 도전 패턴들을 분리하는 제1 슬릿; 및 서로 이웃한 상기 제1 채널 기둥과 상기 제2 채널 기둥 사이에 배치되어 상기 제1 도전 패턴들과 상기 제2 도전 패턴들을 분리하는 제2 슬릿을 포함할 수 있다.

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 희생막 패턴 및 상기 제1 희생막 패턴에 접하여 상기 제1 희생막 패턴 상에 배치된 제2 희생막 패턴으로 채워진 파이프 채널 영역을 포함하는 하부 구조를 형성하는 단계; 상기 하부 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하여, 상기 제2 희생막 패턴을 개구하는 제1 채널홀들과, 상기 제1 희생막 패턴을 개구하는 제2 채널홀들을 형성하는 단계; 상기 제1 및 제2 채널홀들을 통해 상기 제1 희생막 패턴과 상기 제2 희생막 패턴을 제거하여 상기 파이프 채널 영역을 개구하는 단계; 및 상기 제1 및 제2 채널홀들 내부와 상기 파이프 채널 영역 내부에 채널막을 형성하는 단계를 포함할 수 있다.

본 발명은 제1 부분과 제1 부분으로부터 돌출된 제2 부분을 포함하는 파이프 채널막을 이용하여 채널막이 끊어지는 현상을 줄일 수 있다.

도 1은 본 발명의 실시 예에 따른 반도체 장치를 도시한 사시도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 회로도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 실시 예에 따른 채널막의 레이아웃을 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예들에 따른 채널막의 구조를 설명하기 위한 단면도들이다.
도 6a 내지 도 6g는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시 예에 따른 반도체 장치를 도시한 사시도이다. 도 1은 반도체 장치의 셀 어레이 영역을 도시한 것이다.

도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치는 채널막(CH)을 따라 배열된 메모리 셀들을 포함한다. 채널막(CH)은 채널막(CH)이 형성될 영역으로 정의되는 채널 영역 내에 형성된다.

채널막(CH)은 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)으로부터 돌출된 채널 기둥들(D_CH, S_CH)을 포함한다. 파이프 채널막(P_CH)은 매트릭스 형태로 배열될 수 있다. 파이프 채널막(P_CH)은 제1 부분(P1)과 제1 부분(P1)으로부터 돌출된 제2 부분(P2)을 포함한다. 메모리 셀들은 파이프 채널막(P_CH)으로부터 돌출된 채널 기둥들(D_CH, S_CH) 각각을 따라 적층되어 3차원 셀 스트링을 구성한다.

파이프 채널막(P_CH)의 제1 부분(P1) 측면 및 바닥면은 제1 파이프 게이트(PG1)에 의해 둘러싸일 수 있다. 파이프 채널막(P_CH)의 제2 부분(P2) 측면 및 상면은 상부 패턴(TP)에 의해 둘러싸일 수 있다.

상부 패턴(TP)은 제1 파이프 게이트(PG1)에 접하도록 제1 파이프 게이트(PG1) 상에 배치될 수 있다. 상부 패턴(PT)은 제1 절연막(ILD) 또는 제2 파이프 게이트(PG2)일 수 있다. 제1 파이프 게이트(PG1)와 파이프 채널막(P_CH)의 교차부에 파이프 트랜지스터가 형성된다. 상부 패턴(TP)이 제2 파이프 게이트(PG2)인 경우, 파이프 트랜지스터는 제1 파이프 게이트(PG1)와 파이프 채널막(P_CH)의 교차부 및 제2 파이프 게이트(PG2)와 파이프 채널막(P_CH)의 교차부를 따라 형성된다.

파이프 채널막(P_CH)의 제2 부분(P2)은 제1 부분(P1)의 양측을 개구하며 제1 부분(P1)의 중앙부 상에 배치될 수 있다. 채널 기둥들(D_CH, S_CH)은 파이프 채널막(P_CH)의 중앙부에 배치된 제2 부분(P2)과 제2 부분(P2) 양측의 제1 부분(P1) 각각으로부터 돌출될 수 있다. 제2 부분(P2)으로부터 돌출된 제1 채널 기둥들(D_CH)은 메모리 셀들 상부의 비트 라인(BL)에 연결될 수 있다. 제1 부분(P1)으로부터 돌출된 제2 채널 기둥들(S_CH)은 메모리 셀들 상부의 공통 소스 라인들(SL)에 연결될 수 있다.

제1 채널 기둥들(D_CH)은 제2 부분(P2)에 적어도 한 쌍씩 연결될 수 있다. 제1 채널 기둥들(D_CH)은 제1 도전 패턴들(D_WL, DSL)로 각각 둘러싸인다. 제1 도전 패턴들은 최상층으로부터 적어도 한 층에 배치된 드레인 셀렉트 라인들(DSL)과, 드레인 셀렉트 라인들(DSL) 하부의 드레인 사이드 워드 라인들(D_WL)을 포함할 수 있다. 제1 채널 기둥들(D_CH)과 드레인 셀렉트 라인들(DSL)의 교차부에 드레인 셀렉트 트랜지스터들이 형성된다. 제1 채널 기둥들(D_CH)과 드레인 사이드 워드 라인들(D_WL)의 교차부에 메모리 셀들이 형성된다.

제2 채널 기둥들(S_CH)은 제1 채널 기둥들(D_CH)을 사이에 두고 배치될 수 있다. 제2 채널 기둥들(S_CH)은 제2 도전 패턴들(S_WL, SSL)로 각각 둘러싸인다. 제2 도전 패턴들은 최상층으로부터 적어도 한 층에 배치된 소스 셀렉트 라인들(SSL)과, 소스 셀렉트 라인들(SSL) 하부의 소스 사이드 워드 라인들(S_WL)을 포함할 수 있다. 제2 채널 기둥들(S_CH)과 소스 셀렉트 라인들(SSL)의 교차부에 소스 셀렉트 트랜지스터들이 형성된다. 제2 채널 기둥들(S_CH)과 소스 사이드 워드 라인들(S_WL)의 교차부에 메모리 셀들이 형성된다.

제1 도전 패턴들(D_WL, DSL) 및 제2 도전 패턴들(S_WL, SSL)은 제1 방향을 따라 연장될 수 있다. 공통 소스 라인들(SL)은 제1 방향을 따라 연장될 수 있다. 비트 라인(BL)은 제1 방향에 교차하는 제2 방향을 따라 연장될 수 있다.

제1 채널 기둥들(D_CH) 사이에 제1 슬릿(S1)이 배치된다. 제1 슬릿(S1)은 제1 도전 패턴들(D_WL, DSL)을 분리한다. 서로 이웃한 제1 채널 기둥(D_CH)과 제2 채널 기둥(S_CH) 사이에 제2 슬릿(S2)이 배치된다. 제2 슬릿(S2)은 제1 도전 패턴들(D_WL, DSL)과 제2 도전 패턴들(S_WL, SSL)을 분리한다. 제1 및 제2 슬릿들(S1, S2)의 저면들은 파이프 채널막(P_CH)의 제1 부분(P1)보다 높은 위치에 배치된다. 제1 슬릿(S1)은 파이프 채널막(P_CH)의 제2 부분(P2) 상에 배치될 수 있다. 제2 슬릿(S2)은 파이프 채널막(P_CH)의 제1 부분(P1) 상에 배치될 수 있다. 제2 슬릿(S2)과 파이프 채널막(P_CH) 사이에 상부 패턴(TP)이 배치될 수 있다.

제1 도전 패턴들(D_WL, DSL)과 제2 도전 패턴들(S_WL, SSL)을 분리하기 위해 제1 슬릿(S1)과 제2 슬릿(S2)을 개구하는 식각 공정이 실시될 수 있다. 이 때, 파이프 채널막(P_CH)이 식각될 수 있다. 본 발명의 실시 예에 따른 파이프 채널막(P_CH)은 제1 부분(P1)으로부터 돌출된 제2 부분(P2)을 포함한다. 이에 따라, 제1 슬릿(S1)과 제2 슬릿(S2)을 개구하는 식각 공정의 영향으로 파이프 채널막(P_CH)이 식각되더라도 상대적으로 돌출된 제2 부분(P2)만이 식각된다. 그 결과, 제1 슬릿(S1) 및 제2 슬릿(S1)은 파이프 채널막(P_CH)의 제1 부분(P1)까지 완전히 관통하지 않고 제1 부분(P1)보다 높은 위치에 배치될 수 있다. 따라서, 본 발명은 파이프 채널막(P_CH)이 끊어지는 불량을 줄일 수 있다. 또한, 제2 슬릿(S2)이 상부 패턴(TP)을 사이에 두고 파이프 채널막(P_CH)의 제1 부분(P1) 상에 배치되는 경우, 제2 슬릿(S2)을 개구하는 식각 공정 동안, 상부 패턴(TP)은 제1 부분(P1)이 식각되지 않도록 제1 부분(P1)을 보호할 수 있다.

도면에 도시하진 않았으나, 도전 패턴들(D_WL, DSL, S_WL, SSL) 각각과 채널막(CH) 사이에 다층막이 형성될 수 있다. 다층막은 터널 절연막, 데이터 저장막(data storage layer), 및 블로킹 절연막 중 적어도 어느 하나를 포함할 수 있다. 터널 절연막은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막은 전하를 다양한 형태로 저장 가능한 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 전하를 플로팅 시키는 폴리 실리콘막 또는 전하를 트랩핑하는 실리콘 질화막 등으로 형성될 수 있다. 블로킹 절연막은 실리콘 산화막과, 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.

도 2는 본 발명의 실시 예에 따른 반도체 장치의 회로도이다.

도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치는 파이프 게이트(PG)에 연결된 셀 스트링들(STR)을 포함한다. 셀 스트링들(STR) 각각은 적어도 2열의 드레인 셀렉트 트랜지스터들(DST), 적어도 2열의 소스 셀렉트 트랜지스터들(SST), 적어도 4열의 메모리 셀들(MC), 및 적어도 2열의 파이프 트랜지스터들(PTR)을 포함한다.

하나의 셀 스트링(STR)에 포함된 드레인 셀렉트 트랜지스터들(DST)은 하나의 비트 라인(BL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터들(DST)은 소스 셀렉트 트랜지스터들(SST) 사이에 배치될 수 있다. 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다.

소스 셀렉트 트랜지스터들(SST)은 공통 소스 라인들(SL)에 연결될 수 있다. 하나의 셀 스트링(STR)에 포함된 소스 셀렉트 트랜지스터들(SST)은 드레인 셀렉트 트랜지스터들(DST)을 사이에 두고 배치될 수 있다. 서로 이웃한 셀 스트링들(STR)은 소스 셀렉트 트랜지스터들(SST)끼리 이웃하도록 대칭된 구조로 배치될 수 있다. 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인들(SSL)에 연결될 수 있다. 하나의 메모리 블록 내에서 서로 이웃한 소스 셀렉트 트랜지스터들(SST)의 게이트들은 하나의 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다.

메모리 셀들(MC)은 워드 라인들(D_WL, S_WL)에 연결될 수 있다. 하나의 메모리 블록 내에서 셀 스트링들(STR)의 가장자리에 배치되고 동일한 층에서 서로 이웃하게 배치된 메모리 셀들(MC)은, 그들과 동일한 층에 배치된 워드 라인(S_WL)에 공통으로 연결될 수 있다.

파이프 트랜지스터들(PTR) 각각은 소스 셀렉트 트랜지스터(SST) 하부의 메모리 셀들과 드레인 셀렉트 트랜지스터(DST) 하부의 메모리 셀들을 연결한다. 파이프 트랜지스터들(PTR)의 게이트들은 메모리 블록 단위로 분리된 파이프 게이트(PG)에 공통으로 연결될 수 있다.

도 3은 본 발명의 실시 예에 따른 반도체 장치의 단면도이다. 도 3은 도 1에 도시된 반도체 장치의 구조를 보다 구체적으로 나타내는 단면도이다. 이하, 설명의 편의를 위해, 도 1에서 상술한 구성요소와 중복되는 구성요소에 대한 상세한 설명은 생략한다.

도 3을 참조하면, 도 1에서 상술한 바와 동일한 구조의 채널막(CH), 제1 파이프 게이트(PG1), 및 상부 패턴(TP)을 포함한다. 상부 패턴(TP) 상에 제2 절연막들(IP) 및 도전 패턴들(CP)이 교대로 적층된다. 제2 절연막들(IP) 및 도전 패턴들(TP)을 포함하는 적층 구조 상에 제3 절연막(151) 및 제4 절연막(153)이 형성될 수 있다. 비트 라인(BL)은 제4 절연막(153) 상에 형성될 수 있다.

채널 기둥들(S_CH, D_CH)은 제2 절연막들(IP) 및 도전 패턴들(CP)을 관통하여 형성된다. 도전 패턴들(CP)은 제1 슬릿(도 1의 S1)을 채우는 제1 슬릿 절연막(SI1)과, 제2 슬릿(도 1의 S2)을 채우는 제2 슬릿 절연막(SI2)에 의해 분리된다. 이로써, 도전 패턴들(CP)은 도 1에서 상술한 바와 같이 제1 도전 패턴들(D_WL, DSL)과 제2 도전 패턴들(S_WL, SSL)로 구분될 수 있다.

제1 파이프 게이트(PG1), 상부 패턴(TP), 제2 절연막들(IP) 및 도전 패턴들(CP)은 블록 슬릿 내에 형성된 블록 절연막(BI)에 의해 메모리 블록 단위로 분리될 수 있다.

제1 채널 기둥들(D_CH)은 드레인 콘택 플러그들(DCT)을 경유하여 비트 라인(BL)에 연결될 수 있다. 드레인 콘택 플러그들(DCT)은 제3 및 제4 절연막(151, 153)을 관통하여 제1 채널 기둥들(D_CH) 상에 연결된다.

제2 채널 기둥들(S_CH)은 제3 절연막(151) 내에 형성된 공통 소스 라인들(SL)에 연결될 수 있다. 공통 소스 라인들(SL)은 제4 절연막(153)을 사이에 두고 비트 라인(BL)과 절연될 수 있다.

도 4는 본 발명의 실시 예에 따른 채널막의 레이아웃을 나타낸 도면이다.

도 4에 도시된 바와 같이 본 발명의 실시 예에 따른 채널막(CH)은 파이프 채널막(P_CH)에 연결된 적어도 2개의 제1 채널 기둥들(D_CH)과 적어도 2개의 제2 채널 기둥들(S_CH)을 포함한다. 이와 같이 적어도 4개의 채널 기둥들(D_CH, S_CH)에 연결된 파이프 채널막(P_CH)은 매트릭스 형태로 배열될 수 있다. 이러한 본 발명의 실시 예에 따르면, 비트 라인들(도 1의 BL) 사이의 공간 확보가 유리해지고, 비트 라인들간 피치 사이즈를 줄일 수 있다. 그 결과, 본 발명에 따른 셀 어레이 구조를 포함하는 경우, 반도체 칩 사이즈를 줄일 수 있다.

도 5a 및 도 5b는 본 발명의 실시 예들에 따른 채널막의 구조를 설명하기 위한 단면도들이다.

도 5a에 도시된 바와 같이, 채널막(CH)은 채널 영역을 채우며 형성될 수 있다. 채널막(CH)은 채널 영역 중 상대적으로 좁은 채널 기둥 영역을 완전히 매립하며 형성될 수 있다. 상대적으로 넓은 파이프 채널 영역 내부의 채널막(CH) 내에 에어-갭(511A)이 형성될 수 있다.

도 5b에 도시된 바와 같이, 채널막(CH)은 채널 영역의 표면을 따라 형성될 수 있다. 채널막(CH)에 의해 개구된 채널 영역의 중심 영역은 절연물(513)으로 채워질 수 있다. 절연물(513)은 상대적으로 좁은 채널 기둥 영역을 완전히 매립하며 형성될 수 있다. 상대적으로 넓은 파이프 채널 영역 내부의 절연물(513) 내에 에어-갭(511B)이 형성될 수 있다.

도 5a 내지 도 5b에서 상술한 채널막(CH)의 외벽은 도 1에서 상술한 다층막(M)으로 둘러싸일 수 있다.

도 6a 내지 도 6g는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.

도 6a에 도시된 바와 같이, 제1 도전막(101)을 형성한 후, 제1 도전막(101) 상에 제1 마스크 패턴(103)을 형성한다. 도면에 도시되진 않았으나, 제1 도전막(101)은 반도체 기판 상에 형성될 수 있다. 제1 마스크 패턴(103)은 파이프 채널막이 형성될 영역을 개구한다. 이러한 제1 마스크 패턴(103)을 식각 베리어로 하는 식각 공정으로 제1 도전막(101)을 식각하여 제1 도전막(101) 내에 파이프 트렌치(PT)를 형성할 수 있다. 제1 마스크 패턴(103)은 파이프 트렌치(PT) 형성 후 제거될 수 있다.

도 6b에 도시된 바와 같이, 파이프 트렌치(PT) 내부를 제1 희생막 패턴(111)으로 채운다. 제1 희생막 패턴(111)은 파이프 트렌치(PT)가 채워지도록 제1 희생막을 형성한 후, 제1 도전막(101)의 상면이 노출될 때까지 제1 희생막을 평탄화하여 형성할 수 있다. 평탄화 공정은 화학적 기계적 연마 공정(CMP: Chemical Mechanical Polishing)으로 실시될 수 있다.

이어서, 제1 희생막 패턴(111)이 일부 개구될 수 있도록 제1 희생막 패턴(111)의 일부 영역 상에 제2 희생막 패턴(113)을 형성한다. 보다 구체적으로 제2 희생막 패턴(113)은 제1 희생막 패턴(111)의 양측을 개구하며 제1 희생막 패턴(111)의 중앙부 상에 형성될 수 있다. 제2 희생막 패턴(113)은 제1 희생막 패턴(111)에 접하도록 형성된다. 제2 희생막 패턴(113)은 제1 희생막 패턴(111)을 포함하는 제1 도전막(101) 상에 제2 희생막 및 제2 마스크 패턴(115)을 적층한 후, 제2 마스크 패턴(115)을 식각 베리어로 하는 식각 공정으로 제2 희생막을 식각하여 형성할 수 있다. 제2 마스크 패턴(115)은 제2 희생막 패턴(113) 형성 후 제거될 수 있다.

제1 희생막 패턴(111) 및 제2 희생막 패턴(113)은 제1 도전막(101), 및 후술할 상부막(도 6c의 121), 제1 및 제2 물질막들(도 6d의 131, 133)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 제1 희생막 패턴(111) 및 제2 희생막 패턴(113)은 동일한 물질로 형성될 수 있다. 예를 들어 제1 희생막 패턴(111) 및 제2 희생막 패턴(113)은 TiN으로 형성될 수 있다.

도 6c를 참조하면, 제1 희생막 패턴(111)을 포함하는 제1 도전막(101) 상에 제2 희생막 패턴(113)을 감싸는 상부막(121)을 형성한다. 상부막(121)은 제2 희생막 패턴(113)이 형성된 중간 결과물 상에 형성된다. 상부막(121)은 제1 및 제2 희생막 패턴들(111, 113)에 대한 식각 선택비를 갖는 제2 도전막 또는 제1 절연막으로 형성될 수 있다. 제2 도전막은 제1 도전막과 동일한 물질로 형성될 수 있다. 제1 절연막은 산화막을 포함할 수 있다.

도 6a 내지 도 6c에서 상술한 공정들을 이용하여 제1 희생막 패턴(111) 및 제2 희생막 패턴(113)으로 채워진 파이프 채널 영역을 포함하는 하부 구조(ST_B)가 형성된다. 하부 구조(ST_B)는 상술한 공정 이외에도 다양한 공정들을 이용하여 형성될 수 있다.

도 6d를 참조하면, 하부 구조(ST_B) 상에 제1 물질막들(131) 및 제2 물질막들(133)을 교대로 적층한다. 제2 물질막들(133)은 제1 물질막들(131)과 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들(133)은 제1 물질막들(131)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(131)은 도전 패턴들 사이를 절연하기 위한 절연물로 형성되고, 제2 물질막들(133)은 도전 패턴들을 위한 도전물로 형성될 수 있다. 또는, 제1 물질막들(131)은 도전 패턴들 사이를 절연하기 위한 절연물로 형성되고, 제2 물질막들(133)은 희생막용 절연물로 형성될 수 있다. 도전 패턴들 사이를 절연하는 절연물로는 산화막이 이용될 수 있고, 희생막용 절연물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다. 도전 패턴들을 위한 도전물로는 폴리 실리콘막, 금속 실리사이드막, 금속막 중 적어도 어느 하나가 이용될 수 있다. 또는, 제1 물질막들(131)은 희생막용 도전물로 형성되고, 제2 물질막들(133)은 도전 패턴들을 위한 도전물로 형성될 수 있다. 희생막용 도전물로는 언도프트 폴리 실리콘막이 이용되고, 도전 패턴들을 위한 도전물로는 도프트 폴리 실리콘막이 이용될 수 있다.

이어서, 제1 물질막들(131) 및 제2 물질막들(133)을 식각하여 채널홀들(D_H, S_H)을 형성한다. 채널홀들은 제1 물질막들(131) 및 제2 물질막들(133)을 관통하여 제2 희생막 패턴(113)을 개구하는 제1 채널홀들(D_H)과 제1 희생막 패턴(111)을 개구하는 제2 채널홀들(S_H)을 포함한다. 제2 희생막 패턴(113)은 한 쌍의 제1 채널홀들(D_CH)에 의해 개구될 수 있다. 제1 희생막 패턴(111)은 제1 채널홀들(D_CH)을 사이에 두고 마주하는 한 쌍의 제2 채널홀들(S_CH)에 의해 개구될 수 있다. 제2 채널홀들(S_CH)은 상부막(121)을 더 관통하여 형성된다.

도 6e를 참조하면, 제1 및 제2 채널홀들(D_H, S_H)을 통해 개구된 제1 희생막 패턴(111)과 제2 희생막 패턴(113)을 제거하여 파이프 채널 영역(P_H)을 개구한다.

도 6f를 참조하면, 파이프 채널 영역(P_H)과, 제1 및 제2 채널홀들(D_H, S_H) 내부에 채널막(CH)을 형성한다. 채널막(CH)은 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)으로부터 돌출된 채널 기둥들(D_CH, S_CH)을 포함한다. 파이프 채널막(P_CH)은 파이프 채널 영역(P_H) 내에 배치된다. 채널 기둥들(D_CH, S_CH)은 제1 채널홀들(D_CH) 내부에 배치된 제1 채널 기둥들(D_CH)과 제2 채널홀들(S_CH) 내부에 배치된 제2 채널 기둥들(S_CH)을 포함한다. 채널막(CH)은 도 5a 또는 도 5b에서 상술한 구조로 형성될 수 있다. 제2 채널 기둥들(S_CH)은 제1 채널 기둥들(D_CH)보다 길게 형성될 수 있다.

도면에 도시하진 않았으나, 채널막(CH)을 형성하기 전, 도 1에서 상술한 다층막의 구성막들 중 적어도 어느 하나가 형성될 수 있다.

이어서, 제1 물질막들(131), 제2 물질막들(133), 상부막(121), 및 제1 도전막(101)을 식각하여 이들을 관통하는 블록 슬릿(BS)을 형성할 수 있다. 블록 슬릿(BS)에 의해 제1 물질막들(131), 제2 물질막들(133), 상부막(121), 및 제1 도전막(101)이 메모리 블록 단위로 분리될 수 있다. 상부막(121)은 블록 슬릿(BS)에 의해 상부 패턴들(TP)로 분리되고, 제1 도전막(101)은 블록 슬릿(BS)에 의해 제1 파이프 게이트들(PG1)로 분리될 수 있다. 상부 패턴들(TP)은 절연 패턴들(ILD)이거나 제2 파이프 게이트들(PG2)일 수 있다. 블록 슬릿(BS) 형성 후, 블록 슬릿(BS)은 블록 절연막(BI)으로 채워질 수 있다.

이 후, 제1 채널 기둥들(D_CH) 사이의 제1 물질막들(131) 및 제2 물질막들(133)과, 서로 이웃한 제1 채널 기둥(D_CH)과 제2 채널 기둥(S_CH) 사이의 제1 물질막들(131) 및 제2 물질막들(133)을 식각한다. 이로써, 제1 슬릿(S1) 및 제2 슬릿(S2)이 형성된다. 제1 슬릿(S1)은 제1 채널 기둥들(D_CH) 사이의 제1 물질막들(131) 및 제2 물질막들(133)을 관통하고, 제2 슬릿(S2)은 서로 이웃한 제1 채널 기둥(D_CH)과 제2 채널 기둥(S_CH) 사이의 제1 물질막들(131) 및 제2 물질막들(133)을 관통한다. 제1 및 제2 슬릿들(S1, S2)에 의해 제1 물질막들(131) 및 제2 물질막들(133)이 드레인 사이드 적층체들과 소스 사이드 적층체들로 분리될 수 있다. 드레인 사이드 적층체들은 제1 채널 기둥들(D_CH)을 감싸는 부분이며, 소스 사이드 적층체들은 제2 채널 기둥들(S_CH)을 감싸는 부분이다.

제1 물질막들(131) 또는 제2 물질막들(133)이 도전물로 형성된 경우, 제1 및 제2 슬릿(S1, S2)을 형성하기 위한 식각 공정의 영향으로 파이프 채널막(P_CH)이 식각될 수 있다. 본 발명의 실시 예에 따른 파이프 채널막(P_CH)은 제1 부분(P1)으로부터 돌출된 제2 부분(P2)을 포함한다. 이에 따라, 제1 슬릿(S1)과 제2 슬릿(S2)을 형성하기 위한 식각 공정의 영향으로 파이프 채널막(P_CH)이 식각되더라도 상대적으로 돌출된 제2 부분(P2)만이 식각된다. 그 결과, 제1 슬릿(S1) 및 제2 슬릿(S1)은 파이프 채널막(P_CH)의 제1 부분(P1)까지 완전히 관통하지 않고 제1 부분(P1)보다 높은 위치에 배치될 수 있다. 따라서, 본 발명은 파이프 채널막(P_CH)이 끊어지는 불량을 줄일 수 있다. 또한, 제2 슬릿(S2)이 상부 패턴(TP)을 사이에 두고 파이프 채널막(P_CH)의 제1 부분(P1) 상에 배치되는 경우, 제2 슬릿(S2)을 형성하기 위한 식각 공정 동안, 상부 패턴(TP)은 제1 부분(P1)이 식각되지 않도록 제1 부분(P1)을 보호할 수 있다.

이어지는 후속 공정은 제1 물질막들(131) 및 제2 물질막들(133)의 형성 물질에 따라 다양하게 진행될 수 있다.

예를 들어, 제1 물질막들(131)이 도전 패턴들 사이를 절연하기 위한 절연물로 형성되고, 제2 물질막들(133)이 도전 패턴들을 위한 도전물로 형성된 경우, 제1 및 제2 슬릿들(S1, S2)을 절연물로 채울 수 있다. 이로써, 도 6g에 도시된 제1 슬릿 절연막(SI1) 및 제2 슬릿 절연막(SI2)을 형성할 수 있다.

다른 예를 들어, 제1 물질막들(131)이 도전 패턴들 사이를 절연하기 위한 절연물로 형성되고, 제2 물질막들(133)이 희생막용 절연물로 형성된 경우, 제1 및 제2 슬릿들(S1, S2)을 통해 노출된 제2 물질막들(133)을 제거하여 도전 패턴 영역들을 개구한다. 이어서, 도전 패턴 영역들이 채워지도록 도전막을 형성한다. 이어서, 도 6g에 도시된 바와 같이 도전막들이 도전 패턴 영역들 별로 분리된 도전 패턴들(CP)로 패터닝되도록 제1 및 제2 슬릿들(S1, S2) 내부의 도전막 일부 영역을 제거한다. 이로써, 제1 및 제2 슬릿들(S1, S2)이 개구된다. 제1 슬릿(S1)과 제2 슬릿(S2)을 개구하기 위한 도전막 식각 공정의 영향으로 파이프 채널막(P_CH)이 식각되더라도 상대적으로 돌출된 제2 부분(P2)만이 식각된다. 이로써, 파이프 채널막(P_CH)이 끊어지는 불량을 줄일 수 있다. 또한, 제2 슬릿(S2)을 개구하기 위한 식각 공정 동안, 상부 패턴(TP)을 통해 제1 부분(P1)이 식각되지 않도록 보호할 수 있다. 도전 패턴들(CP) 형성 후, 제1 및 제2 슬릿들(S1, S2)을 절연물로 채워서 도 6g에 도시된 제1 슬릿 절연막(SI1) 및 제2 슬릿 절연막(SI2)을 형성할 수 있다.

도면에 도시하진 않았으나, 또 다른 예를 들어, 제1 물질막들(131)이 희생막용 도전물로 형성되고, 제2 물질막들(133)은 도전 패턴들을 위한 도전물로 형성된 경우, 제1 및 제2 슬릿들(S1, S2)을 통해 노출된 제1 물질막들(131)을 제거하여 절연 패턴 영역들을 개구한다. 이어서, 절연 패턴 영역들 및 제1 및 제2 슬릿들(S1, S2)이 채워지도록 절연막을 형성할 수 있다.

상술한 바와 같은 다양한 공정을 통해 절연 패턴들(IP) 및 도전 패턴들(CP)이 교대로 적층된 구조를 형성한 후, 제1 및 제2 슬릿들(S1, S2)을 절연물로 채운 후, 도 3에 도시된 공통 소스 라인(SL), 드레인 콘택 플러그들(DCT), 및 비트 라인(BL)을 형성하기 위한 후속 공정들을 실시할 수 있다.

도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.

도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.

메모리 소자(1120)는 도 1 내지 도 6g에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.

메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.

이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.

도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.

도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.

메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

P_CH: 파이프 채널막 P1: 제1 부분
P2: 제2 부분 D_CH: 제1 채널 기둥
S_CH: 제2 채널 기둥 D_WL, DSL: 제1 도전 패턴
S_WL, SSL: 제2 도전 패턴 BS, S1, S2: 슬릿
SL: 공통 소스 라인 BL: 비트 라인
PG1, PG2: 파이프 게이트 TP: 상부 패턴
ILD, IP: 절연막 101: 제1 도전막
PT: 파이프 트렌치 111: 제1 희생막 패턴
P_H: 파이프 채널 영역 113: 제2 희생막 패턴
121: 상부막 ST_B: 하부 구조
131: 제1 물질막 133: 제2 물질막
D_H: 제1 채널홀 S_H: 제2 채널홀
CH: 채널막

Claims

제1 부분과, 상기 제1 부분으로부터 돌출된 제2 부분을 포함하는 파이프 채널막;
상기 파이프 채널막의 상기 제2 부분으로부터 돌출된 제1 채널 기둥들; 및
상기 파이프 채널막의 상기 제1 부분으로부터 돌출된 제2 채널 기둥들을 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제2 채널 기둥들은 상기 제1 채널 기둥들보다 길게 형성된 반도체 장치.
제 1 항에 있어서,
상기 제2 부분은 상기 제1 부분의 양측을 개구하며 상기 제1 부분의 중앙부에 배치된 반도체 장치.
제 1 항에 있어서,
상기 제2 채널 기둥들 상에 연결된 공통 소스 라인들을 더 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제1 채널 기둥들 상에 연결된 비트 라인을 더 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제1 부분의 측면 및 바닥면을 감싸는 제1 파이프 게이트를 더 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제2 부분의 측면 및 상부면을 감싸는 제2 파이프 게이트를 더 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제2 부분의 측면 및 상부면을 감싸는 절연막을 더 포함하는 반도체 장치.
제1 부분과, 상기 제1 부분의 중앙부로부터 돌출된 제2 부분을 포함하는 파이프 채널막;
상기 제2 부분으로부터 돌출된 제1 채널 기둥들;
상기 제1 채널 기둥들을 사이에 두고 상기 제1 부분으로부터 돌출된 제2 채널 기둥들;
상기 제1 채널 기둥들을 감싸는 제1 도전 패턴들;
상기 제2 채널 기둥들을 감싸는 제2 도전 패턴들;
상기 제1 채널 기둥들 사이에 배치되어 상기 제1 도전 패턴들을 분리하는 제1 슬릿; 및
서로 이웃한 상기 제1 채널 기둥과 상기 제2 채널 기둥 사이에 배치되어 상기 제1 도전 패턴들과 상기 제2 도전 패턴들을 분리하는 제2 슬릿을 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제1 슬릿은 상기 제2 부분 상에 배치된 반도체 장치.
제 9 항에 있어서,
상기 제1 도전 패턴들은
최상층으로부터 적어도 한층에 배치된 드레인 셀렉트 라인들; 및
상기 드레인 셀렉트 라인들 하부에 배치된 워드 라인들을 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제2 도전 패턴들은
최상층으로부터 적어도 한층에 배치된 소스 셀렉트 라인들; 및
상기 소스 셀렉트 라인들 하부에 배치된 워드 라인들을 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제1 부분의 측면 및 바닥면을 감싸는 제1 파이프 게이트를 더 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제2 슬릿과 상기 파이프 채널막 사이에 배치된 절연막을 더 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제2 슬릿과 상기 파이프 채널막 사이에 배치된 제2 파이프 게이트를 더 포함하는 반도체 장치.
제 9 항에 있어서,
상기 제1 및 제2 슬릿들의 저면은 상기 파이프 채널막의 상기 제1 부분보다 높은 위치에 배치된 반도체 장치.
제1 희생막 패턴 및 상기 제1 희생막 패턴에 접하여 상기 제1 희생막 패턴 상에 배치된 제2 희생막 패턴으로 채워진 파이프 채널 영역을 포함하는 하부 구조를 형성하는 단계;
상기 하부 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
상기 제1 물질막들 및 상기 제2 물질막들을 관통하여, 상기 제2 희생막 패턴을 개구하는 제1 채널홀들과, 상기 제1 희생막 패턴을 개구하는 제2 채널홀들을 형성하는 단계;
상기 제1 및 제2 채널홀들을 통해 상기 제1 희생막 패턴과 상기 제2 희생막 패턴을 제거하여 상기 파이프 채널 영역을 개구하는 단계; 및
상기 제1 및 제2 채널홀들 내부와 상기 파이프 채널 영역 내부에 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
제 17 항에 있어서,
상기 제1 및 제2 희생막 패턴들로 채워진 파이프 채널 영역을 포함하는 하부 구조를 형성하는 단계는
제1 도전막을 식각하여 파이프 트렌치를 형성하는 단계;
상기 파이프 트렌치 내부에 상기 제1 희생막 패턴을 형성하는 단계;
상기 제1 희생막 패턴의 일부 영역 상에 상기 제2 희생막 패턴을 형성하는 단계; 및
상기 제1 희생막 패턴을 포함하는 상기 제1 도전막 상에 상기 제2 희생막 패턴을 감싸는 상부막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
제 17 항에 있어서,
상기 제2 희생막 패턴은 상기 제1 희생막 패턴의 양측을 개구시키며 상기 제1 희생막 패턴의 중앙부 상에 배치되는 반도체 장치의 제조방법.
제 17 항에 있어서,
상기 채널막을 형성하는 단계 이 후,
상기 제1 채널홀들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 슬릿과, 서로 이웃한 상기 제1 채널홀과 상기 제2 채널홀 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제2 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.