KR20170027571A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 다층 절연막으로 둘러싸인 반도체막을 포함하는 블록 분리 구조체; 상기 블록 분리 구조체에 의해 분리되고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 메모리 블록 적층체들; 및 상기 도전 패턴들에 연결된 메모리 셀들을 상기 메모리 블록 적층체들 각각을 관통하여 메모리 스트링 단위로 연결하는 채널 구조체들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원으로 배열된 메모리 셀들을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 블록을 구성하는 메모리 셀들의 집적도를 높이기 위해, 메모리 셀들은 3차원으로 배열될 수 있다. 이 경우, 메모리 셀들은 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 메모리 블록 적층체의 도전 패턴들에 연결될 수 있다.
메모리 블록을 구성하는 메모리 셀들의 집적도를 더욱 높이기 위해 메모리 블록 적층체를 구성하는 층간 절연막들 및 도전 패턴들의 적층 수를 증가시킬 수 있다. 이 경우, 높이가 증가된 메모리 블록 적층체를 안정적으로 분리할 수 있는 기술이 요구된다.
본 발명의 실시 예는 집적도를 높일 수 있는 메모리 블록 적층체를 안정적으로 분리할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 다층 절연막으로 둘러싸인 반도체막을 포함하는 블록 분리 구조체; 상기 블록 분리 구조체에 의해 분리되고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 메모리 블록 적층체들; 및 상기 도전 패턴들에 연결된 메모리 셀들을 상기 메모리 블록 적층체들 각각을 관통하여 메모리 스트링 단위로 연결하는 채널 구조체들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 보호 패턴에 의해 메모리 블록 단위로 분리되고, 제2 보호 패턴들을 감싸며 서로 교대로 적층된 제1 물질막들 및 제2 물질막들을 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들 상에 서로 교대로 적층되고, 상기 제1 보호 패턴을 노출하는 상부 블록 슬릿에 의해 관통되어 상기 메모리 블록 단위로 분리되고, 상기 제2 보호 패턴들을 노출하는 상부 채널홀들에 의해 관통되는 제3 물질막들 및 제4 물질막들을 형성하는 단계; 상기 상부 채널홀들 및 상기 상부 블록 슬릿을 통해 상기 제1 보호 패턴 및 상기 제2 보호 패턴들을 제거하는 단계; 및 상기 상부 블록 슬릿의 내부로부터 상기 제1 보호 패턴이 제거된 영역 내부로 연장된 블록 분리 구조체 및 상기 상부 채널홀들의 내부로부터 상기 제2 보호 패턴들이 제거된 영역들 내부로 연장된 채널 구조체들을 동시에 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 메모리 블록 적층체를 다수의 단위 적층체들로 분할하여 형성하고, 단위 적층체들 각각을 형성할 때 마다 블록 슬릿을 형성한다. 이로써, 본 발명의 실시 예는 메모리 블록 적층체를 구성하는 단위 적층체들을 모두 형성 후 단위 적층체들을 한꺼번에 식각하여 블록 슬릿을 형성하는 경우보다 블록 슬릿을 안정적으로 형성할 수 있다. 그 결과, 본 발명의 실시 예는 메모리 블록 적층체의 집적도를 높이고, 메모리 블록 적층체를 안정적으로 분리할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 2a 내지 도 9는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 도면들이다. 보다 구체적으로, 도 1a는 본 발명의 실시 예에 따른 반도체 장치의 사시도이다. 도 1b는 도 1a에 도시된 A영역을 확대한 단면도이다. 도 1c는 도 1a에 도시된 B영역을 확대한 단면도이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 메모리 블록 적층체들(MB) 및 메모리 블록 적층체들(MB) 하부에 배치된 파이프 게이트(PG)를 포함할 수 있다. 메모리 블록 적층체들(MB) 각각과 파이프 게이트(PG)는 채널 구조체들(CH1, CH2)에 의해 관통될 수 있다.
메모리 블록 적층체들(MB) 각각은 서로 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함할 수 있다. 메모리 블록 적층체들(MB)은 블록 분리 구조체(BI)에 의해 분리될 수 있다. 블록 분리 구조체(BI)는 제1 다층 절연막(MIL1)으로 둘러싸인 플로팅 채널 구조체(FCH)를 포함할 수 있다. 제1 다층 절연막(MIL1) 및 플로팅 채널 구조체(FCH)에 대한 구체적인 설명은 도 1b를 참조하여 후술하기로 한다.
메모리 블록 적층체들(MB) 각각의 층간 절연막들(ILD) 및 도전 패턴들(CP)은 라인 분리 구조체(LI)에 의해 관통될 수 있다. 라인 분리 구조체(LI)는 메모리 블록 적층체들(MB) 각각의 층간 절연막들(ILD) 및 도전 패턴들(CP)의 레이아웃을 정의할 수 있다. 라인 분리 구조체(LI)는 메모리 블록 적층체들(MB) 각각의 층간 절연막들(ILD) 및 도전 패턴들(CP)을 소스 사이드 적층체(ST_S) 및 드레인 사이드 적층체(ST_D)로 분리할 수 있다. 라인 분리 구조체(LI)의 구성은 블록 분리 구조체(BI)의 구성과 다르다. 보다 구체적으로 블록 분리 구조체(BI)는 라인 분리 구조체(LI)보다 많은 수의 물질막들을 포함할 수 있다. 라인 분리 구조체(LI)는 단일 절연물로 형성될 수 있다. 예를 들어, 라인 분리 구조체(LI)는 산화막으로 형성될 수 있다.
파이프 게이트(PG)는 소스 사이드 적층체(ST_S), 드레인 사이드 적층체(ST_D) 및 라인 분리 구조체(LI) 하부에 배치될 수 있다. 파이프 게이트(PG)는 파이프 분리 절연막(PI)에 의해 관통될 수 있다. 파이프 분리 절연막(PI)은 파이프 게이트(PG)를 메모리 블록 단위로 분리할 수 있도록 블록 분리 구조체(BI)와 동일한 레이아웃으로 설계될 수 있다. 파이프 분리 절연막(PI)은 블록 분리 구조체(BI) 하부에 배치될 수 있다. 즉, 블록 분리 구조체(BI)는 파이프 분리 절연막(PI) 상에 중첩될 수 있다.
채널 구조체들(CH1, CH2) 각각은 블록 분리 구조체(BI)의 플로팅 채널 구조체(FCH)와 동일한 물질막들로 형성될 수 있다. 채널 구조체들(CH1, CH2) 및 플로팅 채널 구조체(FCH)의 물질막들에 대한 설명은 도 1b 및 도 1c를 참조하여 후술하기로 한다. 채널 구조체들(CH1, CH2) 각각은 제2 다층 절연막(MIL2) 또는 제3 다층 절연막(MIL3)으로 둘러싸일 수 있다. 제2 및 제3 다층 절연막들(MIL2 및 MIL3) 각각은 데이터 저장막을 포함하고, 제1 다층 절연막(MIL1)과 동일한 물질막들로 형성될 수 있다. 제2 및 제3 다층 절연막들(MIL2 및 MIL3) 각각을 구성하는 물질막들에 대한 설명은 도 1c를 참조하여 후술하기로 한다.
채널 구조체들(CH1, CH2)은 메모리 셀들 및 셀렉트 트랜지스터들을 메모리 스트링(SR1 또는 SR2) 단위로 직렬로 연결할 수 있다. 채널 구조체들(CH1, CH2)은 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)를 포함할 수 있다.
제1 채널 구조체(CH1)는 제1 파이프 채널막(P_CH1), 제1 소스 사이드 채널막(S_CH1), 및 제1 드레인 사이드 채널막(D_CH1)을 포함한다. 제1 파이프 채널막(P_CH1)은 파이프 게이트(PG) 내부에 매립된다. 제1 소스 사이드 채널막(S_CH1)은 제1 파이프 채널막(P_CH1)으로부터 연장되어 파이프 게이트(PG) 및 소스 사이드 적층체(ST_S)를 관통한다. 제1 드레인 사이드 채널막(D_CH1)은 제1 파이프 채널막(P_CH1)으로부터 연장되어 파이프 게이트(PG) 및 드레인 사이드 적층체(ST_D)를 관통한다.
제2 채널 구조체(CH2)는 제2 파이프 채널막(P_CH2), 제2 소스 사이드 채널막(S_CH2), 및 제2 드레인 사이드 채널막(D_CH2)을 포함한다. 제2 파이프 채널막(P_CH2)은 파이프 게이트(PG) 내부에 매립된다. 제2 소스 사이드 채널막(S_CH2)은 제2 파이프 채널막(P_CH2)으로부터 연장되어 파이프 게이트(PG) 및 소스 사이드 적층체(ST_S)를 관통한다. 제2 드레인 사이드 채널막(D_CH2)은 제1 파이프 채널막(P_CH2)으로부터 연장되어 파이프 게이트(PG) 및 드레인 사이드 적층체(ST_D)를 관통한다.
제1 파이프 채널막(P_CH1) 및 제2 파이프 채널막(P_CH2)은 메모리 블록 적층체들(MB) 각각의 하부에 배치된다. 메모리 블록 적층체들(MB) 중 어느 하나의 하부에 배치된 제1 파이프 채널막(P_CH1) 및 제2 파이프 채널막(P_CH2)은 서로 교차하는 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 교대로 배치될 수 있다. 제1 방향(I)은 후술될 비트 라인(BL)의 연장방향일 수 있다. 제2 방향(Ⅱ)은 라인 분리 절연막(LI)의 연장방향일 수 있다. 제2 파이프 채널막(P_CH2)은 제1 파이프 채널막(P_CH1)보다 높은 위치에 형성될 수 있다. 제2 파이프 채널막(P_CH2)은 제1 파이프 채널막(P_CH2)보다 짧게 형성될 수 있다. 이로써, 제2 방향(Ⅱ)을 따라 서로 이웃한 제1 파이프 채널막(P_CH1) 및 제2 파이프 채널막(P_CH2)이 서로 중첩되더라도, 제1 파이프 채널막(P_CH1)의 양단이 제2 파이프 채널막(P_CH2) 양측으로 노출되게 배치될 수 있다. 제2 방향(Ⅱ)으로 서로 이웃한 제1 파이프 채널막(P_CH1) 및 제2 파이프 채널막(P_CH2) 각각으로부터 연장된 제1 소스 사이드 채널막(S_CH1) 및 제1 드레인 사이드 채널막(D_CH1), 제2 소스 사이드 채널막(S_CH2) 및 제2 드레인 사이드 채널막(D_CH2) 중, 제2 소스 사이드 채널막(S_CH2) 및 제2 드레인 사이드 채널막(D_CH2)은 제1 소스 사이드 채널막(S_CH1) 및 제1 드레인 사이드 채널막(D_CH1) 사이에 배치될 수 있다.
상술한 구조에 따르면, 제1 및 제2 파이프 채널막들(P_CH1 및 P_CH2)을 조밀하게 배치할 수 있으므로 메모리 소자의 집적도를 향상시킬 수 있다.
소스 사이드 적층체(ST_S)의 도전 패턴들(CP)은 소스 사이드 메모리 셀에 연결된 소스 사이드 워드 라인 및 소스 셀렉트 트랜지스터에 연결된 소스 셀렉트 라인을 포함한다. 소스 셀렉트 라인은 하나의 층 또는 2개의 층 이상에 배치될 수 있다. 소스 사이드 워드 라인은 다수층에 배치될 수 있다.
드레인 사이드 적층체(ST_D)의 도전 패턴들(CP)은 드레인 사이드 메모리 셀에 연결된 드레인 사이드 워드 라인 및 드레인 셀렉트 트랜지스터에 연결된 드레인 셀렉트 라인을 포함한다. 드레인 셀렉트 라인은 하나의 층 또는 2개의 층 이상에 배치될 수 있다. 드레인 사이드 워드 라인은 다수층에 배치될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터에 연결될 수 있다.
제1 채널 구조체(CH1)는 적어도 하나의 드레인 셀렉트 트랜지스터, 다수의 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀들, 및 적어도 하나의 소스 셀렉트 트랜지스터를 직렬로 연결하여 제1 메모리 스트링(SR1)을 정의한다. 제2 채널 구조체(CH2)는 적어도 하나의 드레인 셀렉트 트랜지스터, 다수의 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀들, 및 적어도 하나의 소스 셀렉트 트랜지스터를 직렬로 연결하여 제2 메모리 스트링(SR2)을 정의한다.
제1 파이프 채널막(P_CH1) 및 제2 파이프 채널막(P_CH2)을 조밀하게 배치할 수 있으므로 제1 메모리 스트링(SR1)과 제2 메모리 스트링(SR2) 또한 조밀하게 배치할 수 있다. 이로써, 본 발명의 실시 예는 한정된 공간에서 메모리 소자의 집적도를 향상시킬 수 있다. 도면에 도시하진 않았으나, 제2 채널막(CH2)을 따라 형성된 제2 메모리 스트링(SR2)이 생략된 구조 또한 본 발명의 범위에 포함될 수 있다. 이하에서는, 설명의 편의를 위해 제1 및 제2 메모리 스트링(SR1, SR2)을 포함하는 구조를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다.
제1 메모리 스트링(SR1) 및 제2 메모리 스트링(SR2) 각각은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 연결된다. 보다 구체적으로, 제1 및 제2 소스 사이드 채널막들(S_CH1 및 S_CH2)은 메모리 블록 적층체들(MB) 상에 배치된 공통 소스 라인(CSL)에 연결된다. 제1 및 제2 드레인 사이드 채널막들(D_CH1 및 D_CH2)은 메모리 블록 적층체들(MB) 상에 배치된 비트 라인(BL)에 연결된다. 비트 라인(BL) 및 공통 소스 라인(CSL) 각각은 도전물로 형성된다. 비트 라인(BL)은 공통 소스 라인(CSL)과 이격되도록, 공통 소스 라인(CSL) 상부에 형성될 수 있다. 이 경우, 비트 라인(BL)은 제3 방향(Ⅲ)을 따라 연장된 비트 라인 콘택 플러그들(BCT)을 경유하여 제1 및 제2 드레인 사이드 채널막들(D_CH1 및 D_CH2)에 연결될 수 있다. 제3 방향(Ⅲ)은 도전 패턴들(CP) 및 층간 절연막들(ILD)의 적층 방향과 동일하며,제1 방향(I) 및 제2 방향(Ⅱ)에 수직 교차된다.
도 1b를 참조하면, 블록 분리 구조체(BI)는 플로팅 채널 구조체(FCH) 및 플로팅 채널 구조체(FCH)를 감싸는 제1 다층 절연막(MIL1)을 포함한다. 블록 분리 구조체(BI)는 파이프 게이트(PG)를 메모리 블록 단위로 분리하는 파이프 분리 절연막(PI) 상에 배치될 수 있다. 블록 분리 구조체(BI)는 서로 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 메모리 블록 단위로 분리한다.
제1 다층 절연막(MIL1)은, 도 1a에 도시된 메모리 스트링들(SR1, SR2)의 메모리 셀들을 구현하기 위해 채널 구조체들(도 1a의 CH1, CH2)을 감싸도록 형성된 제2 및 제3 다층 절연막(MIL2, MIL3)과 동일한 물질막들로 형성된다. 보다 구체적으로, 제1 다층 절연막(MIL1)은 플로팅 채널 구조체(FCH)를 감싸는 터널 절연막(155), 터널 절연막(155)을 감싸는 데이터 저장막(153), 및 데이터 저장막(153)을 감싸는 블로킹 절연막(151)을 포함할 수 있다. 터널 절연막(155)은 전하 터널링이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(153)은 전하 트랩이 가능한 물질막으로 형성될 수 있으며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 블로킹 절연막(151)은 전하 차단이 가능한 절연물로 형성될 수 있다. 예를 들어, 블로킹 절연막(151)은 실리콘 산화막을 포함하거나, 실리콘 산화막보다 높은 유전율을 갖는 고유전막을 더 포함할 수 있다.
플로팅 채널 구조체(FCH)는, 도 1a에 도시된 메모리 스트링들(SR1, SR2)의 메모리 셀들을 구현하기 위해 형성된 채널 구조체들(도 1a의 CH1, CH2)과 동일한 물질막들로 형성된다. 보다 구체적으로, 플로팅 채널 구조체(FCH)는 제1 다층 절연막(MIL1)으로 둘러싸인 반도체막(161)을 포함할 수 있다. 반도체막(161)은 실리콘막을 포함할 수 있다. 반도체막(161)이 플로팅 채널 구조체(FCH)의 가장자리를 따라 형성된 경우, 플로팅 채널 구조체(FCH)는 반도체막(161)으로 둘러싸인 코어 절연막(171)을 더 포함할 수 있다. 코어 절연막(171)이 반도체막(161)보다 낮은 높이로 형성된 경우, 플로팅 채널 구조체(FCH)는 캡핑 도전막을 더 포함할 수 있다. 캡핑 도전막은 코어 절연막(171) 상부에 배치되며 반도체막(161)에 접촉될 수 있다. 캡핑 도전막에 대한 설명은 도 7b를 참조하여 보다 구체적으로 설명한다.
상술한 플로팅 채널 구조체(FCH)의 반도체막(161) 및 캡핑 도전막은 어떠한 신호 배선에도 연결되지 않도록 배치되어 메모리 셀들을 포함하는 메모리 스트링들(SR1, SR2)의 동작 동안, 전기적으로 플로팅 상태를 유지할 수 있다. 또한, 플로팅 채널 구조체(FCH)는 제1 다층 절연막(MIL)을 통해 도전 패턴들(CP)로부터 절연된다. 이로써, 플로팅 채널 구조체(FCH)를 포함하는 블록 분리 구조체(BI)는 메모리 블록들(MB)을 전기적으로 분리할 수 있다.
도 1c를 참조하면, 도 1a에 도시된 제1 채널 구조체(CH1)는 제2 다층 절연막(MIL2)으로 둘러싸인다. 보다 구체적으로, 제2 다층 절연막(MIL2)은 제1 드레인 사이드 채널막(D_CH1), 제1 소스 사이드 채널막(S_CH1) 및 제1 파이프 채널막(P_CH1)의 외벽을 따라 형성된다. 제2 다층 절연막(MIL2)은 제1 채널 구조체(CH1)를 감싸는 터널 절연막(155), 터널 절연막(155)을 감싸는 데이터 저장막(153), 및 데이터 저장막(153)을 감싸는 블로킹 절연막(151)을 포함할 수 있다. 터널 절연막(155), 데이터 저장막(153) 및 블로킹 절연막(151)의 물성은 도 1b에서 상술한 바와 동일하다.
제1 드레인 사이드 채널막(D_CH1), 제1 소스 사이드 채널막(S_CH1) 및 제1 파이프 채널막(P_CH1)을 포함하는 제1 채널 구조체(CH1)는 도 1b에서 상술한 플로팅 채널 구조체(FCH)와 동일한 물질막들로 형성된다. 보다 구체적으로, 제1 채널 구조체(CH1)는 제2 다층 절연막(MIL2)으로 둘러싸인 반도체막(161)을 포함할 수 있다. 반도체막(161)은 실리콘막을 포함할 수 있다. 반도체막(161)이 제1 채널 구조체(CH1)의 가장자리를 따라 형성된 경우, 제1 채널 구조체(CH1)는 반도체막(161)으로 둘러싸인 코어 절연막(171)을 더 포함할 수 있다. 코어 절연막(171)이 반도체막(161)보다 낮은 높이로 형성된 경우, 제1 드레인 사이드 채널막(D_CH1) 및 제1 소스 사이드 채널막(S_CH1) 각각은 캡핑 도전막을 더 포함할 수 있다. 캡핑 도전막은 코어 절연막(171) 상부에 배치되며 반도체막(161)에 접촉될 수 있다. 캡핑 도전막에 대한 설명은 도 7b를 참조하여 보다 구체적으로 설명한다.
도면에 도시하진 않았으나, 도 1a에 도시된 제3 다층 절연막(MIL3)은 제2 다층 절연막(MIL2)과 동일한 물질막들을 포함하고, 제2 채널 구조체(CH2)는 제1 채널 구조체(CH1)과 동일한 물질막들을 포함한다.
라인 분리 절연막(LI)은 단일 절연물로 형성될 수 있다.
상술한 바와 같이 본 발명의 실시 예는 블록 분리 구조체(BI)를 채널 구조체들(CH1, CH2) 및 채널 구조체들(CH1, CH2) 각각을 감싸는 다층 절연막(MIL2 또는 MIL3)과 동일한 물질막들로 형성한다. 따라서, 본 발명의 실시 예는 제조 공정의 안정성을 높이고 제조 공정 중 발생하는 스트레스를 줄일 수 있도록 반도체 장치의 제조 공정을 제어할 수 있다.
이하, 도 2a 내지 도 9를 참조하여 본 발명의 실시 예에 다른 반도체 장치의 제조방법을 보다 구체적으로 설명한다. 참고로, 도 2b, 도 3 내지 도 6, 도 7a, 도 8b, 도 9는 도 2a 및 도 8a에 도시된 선 "X-X'"를 따라 절취한 단위 공정별 단면도들이다.
도 2a 및 도 2b는 희생물로 매립된 파이프 게이트의 형성방법을 설명하기 위한 평면도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 파이프 게이트(PG)는 제1 내지 제3 파이프 게이트막들(PG1 내지 PG3)의 적층 구조로 형성될 수 있다. 제1 내지 제3 파이프 게이트막들(PG1 내지 PG3)은 도전물로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 파이프 게이트(PG)는 파이프 분리 절연막(PI)에 의해 메모리 블록 단위로 분리될 수 있다.
제1 파이프 게이트막(PG1) 내부에 제1 트렌치(PT1)가 형성되고, 제2 파이프 게이트막(PG2) 내부에 제2 트렌치(PT2)가 형성될 수 있다. 제2 트렌치(PT2)는 제1 트렌치(PT1) 상에 배치될 수 있다.
파이프 분리 절연막(PI)에 의해 분리된 파이프 게이트(PG)의 내부에 배치된 제1 트렌치(PT1) 및 제2 트렌치(PT2)는 서로 교차하는 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 교대로 배치될 수 있다. 제1 트렌치(PT1) 및 제2 트렌치(PT2) 각각은 제1 방향(I)을 따라 연장되는 라인 타입으로 형성될 수 있다. 제2 방향(Ⅱ)을 따라 일렬로 배열된 제1 트렌치(PT1) 및 제2 트렌치(PT2)는 그 일부 영역들이 중첩될 수 있다. 제2 트렌치(PT2)는 제1 트렌치(PT1) 보다 짧게 형성될 수 있다.
제1 트렌치(PT1)는 제2 및 제3 파이프 게이트막들(PG2 및 PG3)을 관통하는 적어도 한 쌍의 제1 파이프 관통홀들(HA_1S, HA_1D)이 연결될 수 있다. 제2 트렌치(PT2)는 제3 파이프 게이트막(PG3)을 관통하는 적어도 한 쌍의 제2 파이프 관통홀들(HA_1S, HA_1D)에 연결될 수 있다. 제1 파이프 관통홀들(HA_1S, HA_1D)은 제1 소스 사이드 채널홀(HA_1S)과 제1 드레인 사이드 채널홀(HA_1D)로 구분될 수 있고, 제2 파이프 관통홀들(HA_2S, HA_2D)은 제2 소스 사이드 채널홀(HA_2S)과 제2 드레인 사이드 채널홀(HA_2D)로 구분될 수 있다. 제2 방향(Ⅱ)을 따라 일렬로 배열된 제1 트렌치(PT1) 및 제2 트렌치(PT2) 각각에 연결된 제1 파이프 관통홀들(HA_1S, HA_1D) 및 제2 파이프 관통홀들(HA_2S, HA_2D) 중 제2 소스 사이드 채널홀(HA_2S)과 제2 드레인 사이드 채널홀(HA_2D)은 제1 소스 사이드 채널홀(HA_1S)과 제1 드레인 사이드 채널홀(HA_1D) 사이에 배치될 수 있다.
제1 트렌치(PT1) 및 제1 파이프 관통홀들(HA_1S, HA_1D)은 제1 희생 패턴(111A)으로 채워지고, 제2 트렌치(PT2) 및 제2 파이프 관통홀들(HA_2S, HA_2D)은 제2 희생 패턴(111B)으로 채워질 수 있다. 제1 희생 패턴(111A)과 제2 희생 패턴(111B)은 동일한 희생물로 동시에 형성된다. 예를 들어, 희생물은 TiN을 포함할 수 있다.
제1 희생 패턴(111A)과 제2 희생 패턴(111B)이 내부에 매립되고, 파이프 분리 절연막(PI)에 의해 분리된 파이프 게이트(PG)의 제조 공정 일례를 구체적으로 설명하면 하기와 같다.
먼저, 제1 파이프 게이트막(PG1)의 일부를 식각하여, 제1 파이프 게이트(PG1) 내부에 제1 트렌치(PT1)를 형성할 수 있다. 이어서, 제1 트렌치(PT1) 내부를 보호막(미도시)으로 채울 수 있다. 이 후, 보호막으로 채워진 제1 트렌치(PT1)를 갖는 제1 파이프 게이트막(PG1) 상부에 제2 파이프 게이트막(PG2)을 형성할 수 있다. 이어서, 제2 파이프 게이트막(PG2)의 일부를 식각하여, 제2 트렌치(PT2)를 형성할 수 있다. 연이어, 제2 트렌치(PT2) 내부를 보호막(미도시)으로 채울 수 있다. 이어서, 보호막으로 채워진 제2 트렌치(PT2)를 갖는 제2 파이프 게이트막(PG2) 상에 제3 파이프 게이트막(PG3)을 형성할 수 있다. 이 후, 제3 파이프 게이트막(PG3) 및 제2 파이프 게이트막(PG2) 중 적어도 어느 하나를 식각하여 제1 트렌치(PT1) 및 제2 트렌치(PT2) 내부의 보호막들을 노출하는 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D)을 형성한다. 그리고, 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D)을 통해 노출된 보호막들을 제거한다. 이어서, 제1 및 제2 트렌치들(PT1 및 PT2)과 이들에 연결된 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D) 내부가 채워지도록 희생물을 형성한다. 이 후, 희생물의 표면을 평탄화하여 제1 희생 패턴(111A) 및 제2 희생 패턴(111B)을 형성한다. 이어서, 제1 내지 제3 파이프 게이트막들(PG1 내지 PG3)을 식각하여 파이프 슬릿(PS)을 형성하고, 파이프 슬릿(PS) 내부를 절연물로 채운다. 이 후, 파이프 슬릿(PS) 내부에만 파이프 절연막(PI)이 형성될 수 있도록 절연물의 표면을 평탄화한다.
도 3은 하부 블록 슬릿과 하부 채널홀들에 의해 관통되는 제1 적층체 형성 공정을 설명하기 위한 단면도이다.
도 3을 참조하면, 제1 희생 패턴(111A)과 제2 희생 패턴(111B)이 내부에 매립되고, 파이프 분리 절연막(PI)에 의해 분리된 파이프 게이트(PG) 상에 제1 물질막들(121) 및 제2 물질막들(123)을 교대로 적층한다. 제1 물질막들(121)은 층간 절연막들이 배치될 영역에 형성되고, 제2 물질막들(123)은 도전 패턴들이 배치될 영역에 형성된다.
제2 물질막들(123)은 제1 물질막들(121)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(121)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(121)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)은 희생막으로서 이용되며 제1 물질막들(121)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(121)은 실리콘 산화막으로 형성되고, 제2 물질막들(123)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(121, 123)이 모두 절연물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(121)은 희생막으로서 이용되며 제2 물질막들(123)에 대한 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(123)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(121)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(123)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(121, 123)이 모두 폴리 실리콘막으로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
이어서, 제1 물질막들(121)과 제2 물질막들(123)을 식각하여, 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D)과 하부 블록 슬릿(BS1)을 형성한다.
하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D)은 제1 물질막들(121)과 제2 물질막들(123)을 관통하여 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D)에 각각 연결될 수 있다. 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D)은 제1 소스 사이드 채널홀(HB_1S), 제1 드레인 사이드 채널홀(HB_1D), 제2 소스 사이드 채널홀(HB_2S), 및 제2 드레인 사이드 채널홀(HB_2D)로 구분될 수 있다. 제1 소스 사이드 채널홀(HB_1S) 및 제1 드레인 사이드 채널홀(HB_1D)은 제1 희생 패턴(111A)을 노출하고, 제2 소스 사이드 채널홀(HB_2S) 및 제2 드레인 사이드 채널홀(HB_2D)은 제2 희생 패턴(111B)을 노출한다.
하부 블록 슬릿(BS1)은 제1 물질막들(121) 및 제2 물질막들(123)을 관통하여 제1 물질막들(121) 및 제2 물질막들(123)을 메모리 블록 단위로 분리한다. 하부 블록 슬릿(BS1)은 파이프 분리 절연막(PI)과 동일한 레이아웃으로 설계될 수 있다. 하부 블록 슬릿(BS1)을 통해 파이프 분리 절연막(PI)이 노출될 수 있다.
도 4는 제1 및 제2 트렌치들과 파이프 관통홀들을 개구시키는 공정을 설명하기 위한 단면도이다.
도 4를 참조하면, 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D)을 통해 제1 희생 패턴(111A) 및 제2 희생 패턴(111B)을 선택적으로 제거한다. 이로써, 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D), 제1 트렌치(PT1) 및 제2 트렌치(PT2)가 개구된다.
도면에 도시되진 않았으나, 제2 물질막들(123)이 희생용 절연물로 형성된 경우, 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D) 및 하부 블록 슬릿(BS1)을 통해 노출된 제2 물질막들(123)의 측벽을 일부 산화시킬 수 있다. 또한, 개구된 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D), 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D), 및 하부 블록 슬릿(BS1) 각각의 측벽을 따라 하부로 갈수록 폭이 좁아지는 테이퍼막(taper layer)을 더 형성할 수 있다.
도 5는 제1 및 제2 보호 패턴들의 형성 공정을 설명하기 위한 단면도이다.
도 5를 참조하면, 도 4에서 상술한 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D), 하부 블록 슬릿(BS1), 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D), 제1 트렌치(PT1) 및 제2 트렌치(PT2)가 채워지도록 보호막을 형성한다. 보호막은 제1 물질막들(121) 및 제2 물질막들(123)과 다른 물질로 형성될 수 있다. 예를 들어, 보호막은 폴리 실리콘막, 티타늄 질화막, 텅스텐막 등으로 형성될 수 있다.
이 후, 제1 물질막들(121) 및 제2 물질막들(123)의 제1 적층체가 노출되도록 보호막의 표면을 평탄화한다. 이로써, 제1 보호 패턴(133A)과 제2 보호 패턴들(133B, 133C)이 형성된다.
제1 보호 패턴(133A)은 하부 블록 슬릿(BS1)만을 채운다. 제1 보호 패턴(133A)에 의해 제1 물질막들(121) 및 제2 물질막들(123)이 메모리 블록 단위로 분리될 수 있다.
제2 보호 패턴들(133B, 133C)은 제1 타입의 제2 보호 패턴(133B)과 제2 타입의 제2 보호 패턴(133C)으로 구분될 수 있다. 제1 타입의 제2 보호 패턴(133B)은 제1 드레인 사이드 채널홀들(HB_1D, HA_1D), 제1 트렌치(PT1), 및 제1 소스 사이드 채널홀들(HA_1S, HB_1S) 내부를 채우며 이들을 따라 연장된다. 제2 타입의 제2 보호 패턴(133C)은 제2 드레인 사이드 채널홀들(HB_2D, HA_2D), 제2 트렌치(PT2), 및 제2 소스 사이드 채널홀들(HA_2S, HB_2S) 내부를 채우며 이들을 따라 연장된다. 제2 보호 패턴들(133B, 133C) 각각은 파이프 게이트(PG)로 둘러싸인 수평부와, 수평부로부터 연장되어 제1 물질막들(121) 및 제2 물질막들(123)로 둘러싸인 돌출부들을 포함한다.
도 6은 상부 블록 슬릿과 상부 채널홀들에 의해 관통되는 제2 적층체 형성 공정을 설명하기 위한 단면도이다.
도 6을 참조하면, 제1 물질막들(121) 및 제2 물질막들(123) 상에 제3 물질막들(141) 및 제4 물질막들(143)을 교대로 적층한다. 제3 물질막들(141)은 층간 절연막들이 배치될 영역에 형성되고, 제4 물질막들(143)은 도전 패턴들이 배치될 영역에 형성된다. 제3 물질막들(141)은 제1 물질막들(121)과 동일한 물질로 형성되고, 제4 물질막들(143)은 제2 물질막들(141)과 동일한 물질로 형성된다.
이어서, 제3 물질막들(141)과 제4 물질막들(143)을 식각하여, 상부 채널홀들(HC_1S, HC_1D, HC_2S, HC_2D)과 상부 블록 슬릿(BS2)을 형성한다.
상부 채널홀들(HC_1S, HC_1D, HC_2S, HC_2D)은 제3 물질막들(141)과 제4 물질막들(143)을 관통하여 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D)에 각각 연결될 수 있다. 상부 채널홀들(HC_1S, HC_1D, HC_2S, HC_2D)은 제1 소스 사이드 채널홀(HC_1S), 제1 드레인 사이드 채널홀(HC_1D), 제2 소스 사이드 채널홀(HC_2S), 및 제2 드레인 사이드 채널홀(HC_2D)로 구분될 수 있다. 제1 소스 사이드 채널홀(HC_1S) 및 제1 드레인 사이드 채널홀(HC_1D)은 제1 타입의 제2 보호 패턴(133B)을 노출하고, 제2 소스 사이드 채널홀(HC_2S) 및 제2 드레인 사이드 채널홀(HC_2D)은 제2 타입의 제2 보호 패턴(133C)을 노출한다.
상부 블록 슬릿(BS2)은 제3 물질막들(141) 및 제4 물질막들(143)을 관통하여 제3 물질막들(141) 및 제4 물질막들(143)을 메모리 블록 단위로 분리한다. 상부 블록 슬릿(BS2)은 하부 블록 슬릿(BS1)에 연결되고, 하부 블록 슬릿(BS1)과 동일한 레이아웃으로 설계된다. 상부 블록 슬릿(BS2)을 통해 제1 보호 패턴(133A)이 노출된다.
도 7a 및 도 7b는 블록 분리 구조체와 채널 구조체들의 형성 공정을 설명하기 위한 단면도들이다. 도 7b는 도 7a에 도시된 C영역을 확대하여 도시한 단면도이다.
도 7a 및 도 7b를 참조하면, 도 6에서 상술한 상부 채널홀들(HC_1S, HC_1D, HC_2S, HC_2D) 및 상부 블록 슬릿(BS2)을 통해 제1 보호 패턴(133A) 및 제2 보호 패턴들(133B, 133C)을 선택적으로 제거한다. 이로써, 도 4에서 상술한 하부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D), 파이프 관통홀들(HA_1S, HA_1D, HA_2S, HA_2D), 제1 트렌치(PT1) 및 제2 트렌치(PT2)가 개구된다.
도면에 도시되진 않았으나, 제4 물질막들(143)이 희생용 절연물로 형성된 경우, 상부 채널홀들(HB_1S, HB_1D, HB_2S, HB_2D) 및 상부 블록 슬릿(BS2)을 통해 노출된 제4 물질막들(143)의 측벽들을 일부 산화시킬 수 있다.
이하, 설명의 편의를 위해, 제1 트렌치(PT1)의 일단 상에 일렬로 연결된 제1 소스 사이드 채널홀들(HA_1S, HB_1S, HC_1S)을 제1 소스 사이드 채널홀 그룹(H1_S)으로 정의한다. 제1 트렌치(PT1)의 타단 상에 일렬로 연결된 제1 드레인 사이드 채널홀들(HA_1D, HB_1D, HC_1D)을 제1 드레인 사이드 채널홀 그룹(H1_D)으로 정의한다. 제2 트렌치(PT2)의 일단 상에 일렬로 연결된 제2 소스 사이드 채널홀들(HA_2S, HB_2S, HC_2S)을 제2 소스 사이드 채널
홀 그룹(H2_S)으로 정의한다. 제2 트렌치(PT1)의 타단 상에 일렬로 연결된 제2 드레인 사이드 채널홀들(HA_2D, HB_2D, HC_2D)을 제2 드레인 사이드 채널홀 그룹(H2_D)으로 정의한다. 서로 연결된 상부 블록 슬릿(BS2)과 하부 블록 슬릿(BS1)을 블록 슬릿 그룹(BS)으로 정의한다.
도면에 도시되진 않았으나, 제1 소스 사이드 채널홀 그룹(H1_S), 제1 드레인 사이드 채널홀 그룹(H1_D), 제2 소스 사이드 채널홀 그룹(H2_S), 및 제2 드레인 사이드 채널홀 그룹(H2_D), 및 블록 슬릿 그룹(BS) 각각의 측벽을 따라 하부로 갈수록 폭이 좁아지는 테이퍼막(taper layer)을 더 형성할 수 있다.
이어서, 블록 분리 구조체(BI)와 채널 구조체들(CH1, CH2)을 동시에 형성한다.
블록 분리 구조체(BI)는 상부 블록 슬릿(BS2) 내부로부터 하부 블록 슬릿(BS1) 내부로 연장되어 블록 슬릿 그룹(BS)을 채우며 형성된다. 블록 분리 구조체(BI)는 제1 다층 절연막(MIL1) 및 제1 다층 절연막(MIL1)으로 둘러싸인 플로팅 채널 구조체(FCH)를 포함한다.
채널 구조체들(CH1, CH2)은 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2)를 포함한다. 제1 채널 구조체(CH1)는 제1 소스 사이드 채널홀 그룹(H1_S), 제1 트렌치(PT1) 및 제1 드레인 사이드 채널홀 그룹(H1_D) 내부를 채우며 이들을 따라 연장되고, 제2 다층 절연막(MIL2)으로 둘러싸인다. 보다 구체적으로, 제1 채널 구조체(CH1)는 제1 소스 사이드 채널홀 그룹(H1_S) 내부에 배치된 제1 소스 사이드 채널막(S_CH1), 제1 트렌치(PT1) 내부에 배치된 제1 파이프 채널막(P_CH1), 및 제1 드레인 사이드 채널홀 그룹(H1_D) 내부에 배치된 제1 드레인 사이드 채널막(D_CH1)을 포함한다. 제2 채널 구조체(CH2)는 제2 소스 사이드 채널홀 그룹(H2_S), 제2 트렌치(PT2), 및 제2 드레인 사이드 채널홀 그룹(H2_D) 내부를 채우며 이들을 따라 연장되고, 제3 다층 절연막(MIL3)으로 둘러싸인다. 보다 구체적으로, 제2 채널 구조체(CH2)는 제2 소스 사이드 채널홀 그룹(H2_S) 내부에 배치된 제2 소스 사이드 채널막(S_CH2), 제2 트렌치(PT2) 내부에 배치된 제2 파이프 채널막(P_CH2), 및 제2 드레인 사이드 채널홀 그룹(H2_D) 내부에 배치된 제2 드레인 사이드 채널막(D_CH2)을 포함한다.
제1 내지 제3 다층 절연막들(MIL1 내지 MIL3) 각각은 도 1b 및 도 1c에서 상술한 바와 같이 블로킹 절연막(151), 데이터 저장막(153), 및 터널 절연막(155)을 포함할 수 있다.
플로팅 채널 구조체(FCH) 및 채널 구조체들(CH1, CH2) 각각은 도 1b 및 도 1c에서 상술한 바와 같이 다층 절연막(MIL1 내지 MIL3 중 어느 하나)으로 둘러싸인 반도체막(161)을 포함할 수 있다.
이하, 제1 내지 제3 다층 절연막들(MIL1 내지 MIL3), 플로팅 채널 구조체(FCH) 및 채널 구조체들(CH1, CH2)의 형성 공정 일례를 보다 구체적으로 설명한다.
블록 슬릿 그룹(BS), 제1 소스 사이드 채널홀 그룹(H1_S), 제1 드레인 사이드 채널홀 그룹(H1_D), 제2 소스 사이드 채널홀 그룹(H2_S), 제1 드레인 사이드 채널홀 그룹(H2_D), 제1 트렌치(PT1), 및 제2 트렌치(PT2)가 개구된 상태에서 라이너막들을 형성한다. 라이너막들의 형성 공정은 블록 슬릿 그룹(BS), 제1 소스 사이드 채널홀 그룹(H1_S), 제1 드레인 사이드 채널홀 그룹(H1_D), 제2 소스 사이드 채널홀 그룹(H2_S), 제1 드레인 사이드 채널홀 그룹(H2_D), 제1 트렌치(PT1), 및 제2 트렌치(PT2)의 표면들 상에 블로킹 절연막(151)을 형성하는 단계, 블로킹 절연막(151) 상에 데이터 저장막(153)을 형성하는 단계, 데이터 저장막(153) 상에 터널 절연막(155)을 형성하는 단계를 포함할 수 있다. 이어서, 라이너막들을 평탄화하여 라이너막들을 제1 내지 제3 다층 절연막들(MIL1 내지 MIL3)로 분리할 수 있다.
이 후, 제1 내지 제3 다층 절연막들(MIL1 내지 MIL3) 각각의 표면들 상에 반도체막(161)을 형성한다. 반도체막(161)은 평탄화되어 제1 내지 제3 다층 절연막들(MIL1 내지 MIL3)으로 각각 둘러싸인 패턴들로 분리될 수 있다. 반도체막(161)은 튜브형으로 형성될 수 있다. 이 경우, 블록 슬릿 그룹(BS), 제1 소스 사이드 채널홀 그룹(H1_S), 제1 드레인 사이드 채널홀 그룹(H1_D), 제2 소스 사이드 채널홀 그룹(H2_S) 및 제1 드레인 사이드 채널홀 그룹(H2_D), 제1 트렌치(PT1), 및 제2 트렌치(PT2)의 중심영역이 개구될 수 있다. 블록 슬릿 그룹(BS), 제1 소스 사이드 채널홀 그룹(H1_S), 제1 드레인 사이드 채널홀 그룹(H1_D), 제2 소스 사이드 채널홀 그룹(H2_S) 및 제1 드레인 사이드 채널홀 그룹(H2_D), 제1 트렌치(PT1), 및 제2 트렌치(PT2)의 중심 영역들 각각을 코어 절연막(171)으로 채울 수 있다.
코어 절연막(171)은 평탄화되어 채널 구조체들(CH1, CH2) 및 플로팅 채널 구조체(FCH) 각각의 중심 영역을 채울 수 있다. 이 후, 코어 절연막(171)의 높이를 낮출 수 있다. 이로써, 코어 절연막(171)의 높이는 반도체막(161)의 높이보다 낮아진다.
높이가 낮아진 코어 절연막(171)에 의해 상부 채널홀들(HC_1S, HC_1D, HC_2S, HC_2D) 및 상부 블록 슬릿(BS2) 각각의 상단이 개구될 수 있다. 이 경우, 개구된 상부 채널홀들(HC_1S, HC_1D, HC_2S, HC_2D) 및 상부 블록 슬릿(BS2) 각각의 상단을 캡핑 도전막(173)으로 완전히 채울 수 있다. 캡핑 도전막(173)은 도프트 폴리 실리콘막으로 형성될 수 있다.
캡핑 도전막(173)은 평탄화되어 채널 구조체들(CH1, CH2) 및 플로팅 채널 구조체(FCH) 각각의 상단을 구성할 수 있다. 채널 구조체들(CH1, CH2) 각각의 캡핑 도전막(173)은 접합 영역들(junction regions)로 이용될 수 있다. 채널 구조체들(CH1, CH2) 및 플로팅 채널 구조체(FCH) 각각의 캡핑 도전막(173)은 반도체막(161)에 접촉된다.
도 8a 및 도 8b는 라인 분리 슬릿의 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 라인 분리 슬릿(LS)은 제1 내지 제4 물질막들(121, 123, 141, 143)을 관통한다. 라인 분리 슬릿(LS)은 제1 소스 사이드 채널막(S_CH1) 및 제1 드레인 사이드 채널막(D_CH1) 사이와 제2 소스 사이드 채널막(S_CH2) 및 제2 드레인 사이드 채널막(D_CH2) 사이의 제1 내지 제4 물질막들(121, 123, 141, 143)을 식각하여 형성될 수 있다.
이어지는 후속 공정은 제1 내지 제4 물질막들(121, 123, 141, 143)의 물성에 따라 다양하게 변경될 수 있으며, 이에 대해 도 9를 참조하여 구체화한다.
도 9는 라인 분리 절연막에 의해 분리되는 층간 절연막들 및 도전 패턴들의 형성 공정을 설명하기 위한 단면도이다.
도 9를 참조하면, 제1 물질막들 및 제3 물질막들(121 및 141)이 층간 절연막으로 형성되고, 제2 물질막들 및 제4 물질막들(123 및 143)이 도전 패턴용 도전물로 형성된 경우, 라인 분리 슬릿(LS)을 통해 제1 물질막들 및 제3 물질막들(121 및 141)로 구성된 층간 절연막들(ILD)이 분리되고, 라인 분리 슬릿(LS)을 통해 제2 물질막들 및 제4 물질막들(123 및 143)로 구성된 도전 패턴들(CP)이 분리된다. 이어서, 라인 분리 슬릿(LS)을 단일 절연물로 채워서 라인 분리 절연막(LI)을 형성할 수 있다.
제1 물질막들 및 제3 물질막들(121 및 141)이 층간 절연막으로 형성되고, 제2 물질막들 및 제4 물질막들(123 및 143)이 희생용 절연막으로 형성된 경우, 라인 분리 슬릿(LS)을 통해 제2 물질막들 및 제4 물질막들(123 및 143)을 제거할 수 있다. 이 후, 도전물인 제5 물질 패턴들로 제2 물질막들 및 제4 물질막들(123 및 143)이 제거된 영역들을 채운다. 이 때, 제5 물질 패턴들이 도전 패턴들(CP)로 이용될 수 있다. 이어서, 라인 분리 슬릿(LS)을 단일 절연물로 채워서 라인 분리 절연막(LI)을 형성할 수 있다.
제1 물질막들 및 제3 물질막들(121 및 141)이 희생 도전물로 형성되고, 제2 물질막들 및 제4 물질막들(123 및 143)이 도전 패턴용 도전물로 형성된 경우, 라인 분리 슬릿(LS)을 통해 제1 물질막들 및 제3 물질막들(121 및 141)을 제거할 수 있다. 이 후, 제1 물질막들 및 제3 물질막들(121 및 141)이 제거된 영역들과 라인 분리 슬릿(LS)을 단일 절연물로 채워서 층간 절연막들(ILD) 및 라인 분리 절연막(LI)을 형성할 수 있다.
라인 분리 절연막(LI)은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 제1 및 제2 소스 사이드 채널막들(S_CH1 및 S_CH2)을 감싸는 소스 사이드 적층체(ST_S)와 제1 및 제2 드레인 사이드 채널막들(D_CH1 및 D_CH2)을 감싸는 드레인 사이드 적층체(ST_D)로 분리한다.
상술한 바와 같이, 본 발명의 실시 예는 채널 구조체와 블록 분리 구조체를 동시에 형성함으로써 채널 구조체와 블록 분리 구조체의 오버레이 마진을 고려할 필요가 없으므로 반도체 장치의 제조 공정의 난이도를 낮출 수 있다. 또한, 본 발명의 실시 예는 채널 구조체와 블록 분리 구조체를 동시에 형성하여 채널 구조체 형성 후 발생할 수 있는 공정 스트레스를 블록 분리 구조체로 분산할 수 있다. 따라서, 본 발명의 실시 예는 반도체 장치의 제조 공정의 안정성을 높일 수 있다.
본 발명의 실시 예는 블록 슬릿의 형성 공정을 하부 적층체를 관통하는 하부 블록 슬릿 형성 공정과 상부 적층체를 관통하는 상부 블록 슬릿 형성 공정으로 구분하여 진행한다. 이로써, 본 발명의 실시 예는 블록 슬릿 형성을 위한 식각 공정 진행시 식각 타겟의 높이를 낮출 수 있다. 이로써, 본 발명의 실시 예는 블록 슬릿의 피치를 줄일 수 있다.
본 발명의 실시 예는 채널홀 내부를 채우는 물질들과 동일한 물질들로 블록 슬릿을 채워서 블록 분리 구조체를 형성한다. 이로써, 본 발명의 실시 예는 블록 슬릿을 채우기 위한 별도의 산화막 증착 공정을 실시할 필요가 없으므로 반도체 장치의 제조 공정을 단순화할 수 있다. 또한, 본 발명의 실시 예는 채널홀 내부의 물질들의 열팽창과 블록 슬릿을 채우는 물질들의 열팽창 차이에 따른 스트레스로 인해 블록 슬릿 내부에 틈이 발생하는 현상을 개선할 수 있다.
본 발명의 실시 예는 블록 슬릿 내부에 틈이 발생하는 현상을 개선함으로써, 블록 슬릿 내부에 발생된 틈을 통해 층간 절연막들 및 도전 패턴들의 적층체 하부에 배치되는 배선들이 산화되는 현상을 개선할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 9에서 상술한 실시예들에서 설명된 구조를 갖는다. 예를 들어, 메모리 소자(1120)는 다층 절연막으로 둘러싸인 반도체막을 포함하는 블록 분리 구조체; 상기 블록 분리 구조체에 의해 분리되고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 메모리 블록 적층체들; 및 상기 도전 패턴들에 연결된 메모리 셀들을 상기 메모리 블록 적층체들 각각을 관통하여 메모리 스트링 단위로 연결하는 채널 구조체들을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 10을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ILD: 층간 절연막 CP: 도전 패턴
BI: 블록 분리 구조체 CH1, CH2: 채널 구조체
FCH: 플로팅 채널 구조체 MIL1, MIL2, MIL3: 다층 절연막
161: 반도체막 171: 코어 절연막
173: 캡핑 도전막 MB: 메모리 블록 적층체
SR1, SR2: 메모리 스트링 D_CH1, D_CH2: 드레인 사이드 채널막
S_CH1, S_CH2: 소스 사이드 채널막 P_CH1, P_CH2: 파이프 채널막
ST_S: 소스 사이드 적층체 ST_D: 드레인 사이드 적층체
PG: 파이프 게이트 151: 블로킹 절연막
153: 데이터 저장막 155: 터널 절연막
LI: 라인 분리 구조체 PI: 파이프 분리 절연막
111A, 111B: 희생물 PT1, PT2: 트렌치
PS: 파이프 슬릿 BS, BS1, BS2: 블록 슬릿
HA_1S, HA_1D, HA_2S, HA_2D: 파이프 관통홀
121, 123, 141, 143: 제1 내지 제4 물질막
HB_1S, HB_1D, HB_2S, HB_2D: 하부 채널홀
HC_1S, HC_1D, HC_2S, HC_2D: 상부 채널홀
133A, 133B, 133C: 보호 패턴 LS: 라인 분리 슬릿

Claims (20)

  1. 다층 절연막으로 둘러싸인 반도체막을 포함하는 블록 분리 구조체;
    상기 블록 분리 구조체에 의해 분리되고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 메모리 블록 적층체들; 및
    상기 도전 패턴들에 연결된 메모리 셀들을 상기 메모리 블록 적층체들 각각을 관통하여 메모리 스트링 단위로 연결하는 채널 구조체들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 채널 구조체들 각각을 감싸는 터널 절연막;
    상기 터널 절연막을 감싸는 데이터 저장막; 및
    상기 데이터 저장막을 감싸는 블록킹 절연막을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 다층 절연막은 상기 터널 절연막, 상기 데이터 저장막 및 상기 블로킹 절연막과 동일한 물질막들을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 채널 구조체들 각각은 상기 블록 분리 구조체의 상기 반도체막과 동일한 물질막을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 채널 구조체들 및 상기 블록 분리 구조체 각각은
    코어 절연막; 및
    상기 코어 절연막 상단에 형성된 캡핑 도전막을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 메모리 블록 적층체들 각각을 관통하여 상기 메모리 블록 적층체들 각각의 레이아웃을 정의하는 라인 분리 구조체를 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 블록 분리 구조체는 상기 라인 분리 구조체보다 많은 수의 물질막들을 포함하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 라인 분리 구조체는 단일 절연물로 형성된 반도체 장치.
  9. 제 1 항에 있어서,
    상기 메모리 블록 적층체들 각각은
    소스 사이드 적층체 및 드레인 사이드 적층체를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 소스 사이드 적층체 및 상기 드레인 사이드 적층체 하부에 형성된 파이프 게이트; 및
    상기 블록 분리 구조체 하부에 배치되어 상기 파이프 게이트를 분리하는 파이프 분리 절연막을 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 채널 구조체들은
    상기 파이프 게이트 내부에 매립된 제1 파이프 채널막;
    상기 제1 파이프 채널막으로부터 연장되어 상기 소스 사이드 적층체를 관통하는 제1 소스 사이드 채널막; 및
    상기 제1 파이프 채널막으로부터 연장되어 상기 드레인 사이드 적층체를 관통하는 제1 드레인 사이드 채널막을 포함하는 제1 채널 구조체를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 채널 구조체들은
    상기 파이프 게이트 내부에 매립되고
    상기 제1 파이프 채널막보다 높은 위치에 배치된 제2 파이프 채널막;
    상기 제2 파이프 채널막으로부터 연장되어 상기 소스 사이드 적층체 및 상기 드레인 사이드 적층체를 각각 관통하고 상기 제1 소스 사이드 채널막 및 상기 제1 드레인 사이드 채널막 사이에 배치된 제2 소스 사이드 채널막 및 제2 드레인 사이드 채널막을 포함하는 제2 채널 구조체를 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 블록 분리 구조체의 상기 반도체막은
    상기 메모리 셀들의 동작 동안, 전기적으로 플로팅 상태가 되는 반도체 장치.
  14. 제1 보호 패턴에 의해 메모리 블록 단위로 분리되고, 제2 보호 패턴들을 감싸며 서로 교대로 적층된 제1 물질막들 및 제2 물질막들을 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들 상에 서로 교대로 적층되고, 상기 제1 보호 패턴을 노출하는 상부 블록 슬릿에 의해 관통되어 상기 메모리 블록 단위로 분리되고, 상기 제2 보호 패턴들을 노출하는 상부 채널홀들에 의해 관통되는 제3 물질막들 및 제4 물질막들을 형성하는 단계;
    상기 상부 채널홀들 및 상기 상부 블록 슬릿을 통해 상기 제1 보호 패턴 및 상기 제2 보호 패턴들을 제거하는 단계; 및
    상기 상부 블록 슬릿의 내부로부터 상기 제1 보호 패턴이 제거된 영역 내부로 연장된 블록 분리 구조체 및 상기 상부 채널홀들의 내부로부터 상기 제2 보호 패턴들이 제거된 영역들 내부로 연장된 채널 구조체들을 동시에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 블록 분리 구조체 및 상기 채널 구조체들을 동시에 형성하는 단계는,
    상기 상부 채널홀들, 상기 상부 블록 슬릿, 상기 제1 및 제2 보호 패턴들이 제거된 영역들의 표면들 각각의 상부에 다층 절연막을 형성하는 단계; 및
    상기 상부 채널홀들, 상기 상부 블록 슬릿, 상기 제1 및 제2 보호 패턴들이 제거된 영역들 각각의 내부에, 상기 다층 절연막으로 둘러싸이도록 반도체막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 반도체막이 상기 상부 채널홀들, 상기 상부 블록 슬릿, 상기 제1 및 제2 보호 패턴들이 제거된 영역들 각각의 중심영역을 개구하도록 형성된 경우,
    상기 반도체막에 의해 노출된 상기 상부 채널홀들, 상기 상부 블록 슬릿, 상기 제1 보호 패턴들 및 상기 제2 보호 패턴이 제거된 영역들 각각의 중심 영역을 코어 절연막으로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 코어 절연막이 상기 상부 채널홀들 및 상기 상부 블록 슬릿 각각의 상단을 개구하도록 형성된 경우,
    상기 코어 절연막에 의해 노출된 상기 상부 채널홀들 및 상기 상부 블록 슬릿 각각의 상단을, 상기 반도체막에 접촉된 캡핑 도전막으로 완전히 채우는 단계를 포함하는 반도체 장치의 제조방법.
  18. 제 14 항에 있어서,
    상기 제1 내지 제4 물질막들을 관통하는 라인 분리 슬릿을 형성하는 단계;
    상기 라인 분리 슬릿을 통해 상기 제2 및 제4 물질막들을 제거하는 단계; 및
    상기 라인 분리 슬릿을 통해 상기 제2 및 제4 물질막들이 제거된 영역들 내부에 제5 물질 패턴들을 형성하는 단계; 및
    상기 라인 분리 슬릿을 단일 절연물로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 14 항에 있어서,
    상기 제1 보호 패턴에 의해 상기 메모리 블록 단위로 분리되고, 상기 제2 보호 패턴들을 둘러싸는 제1 및 제2 물질막들을 형성하는 단계는,
    파이프 게이트의 내부에 트렌치들 및 상기 트렌치들에 연결된 파이프 관통홀들을 형성하는 단계;
    상기 트렌치들 및 상기 파이프 관통홀들을 희생물로 채우는 단계;
    상기 희생물로 채워진 트렌치들 및 상기 파이프 관통홀들을 포함하는 상기 파이프 게이트 상에 상기 제1 물질막들 및 상기 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하여 상기 파이프 관통들에 연결된 하부 채널홀들과, 상기 제1 물질막들 및 상기 제2 물질막들을 상기 메모리 블록 단위로 분리하는 하부 블록 슬릿을 형성하는 단계;
    상기 하부 채널홀들을 통해 상기 희생물을 제거하여 상기 파이프 관통홀들 및 상기 트렌치들을 개구하는 단계; 및
    상기 하부 블록 슬릿을 채우는 상기 제1 보호 패턴과, 상기 하부 채널홀들, 상기 파이프 관통홀들 및 상기 트렌치들을 채우는 상기 제2 보호 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 트렌치들은 상기 파이프 게이트 내에 배치된 제1 트렌치 및 상기 제1 트렌치 상에서 상기 파이프 게이트 내에 배치된 제2 트렌치를 포함하고,
    상기 파이프 관통홀들은 상기 제1 트렌치에 연결된 적어도 한쌍의 제1 소스 사이드 채널홀 및 제1 드레인 사이드 채널홀, 상기 제2 트렌치에 연결되며 상기 제1 소스 사이드 채널홀 및 상기 제1 드레인 사이드 채널홀 사이에 배치된 적어도 한 쌍의 제2 소스 사이드 채널홀 및 제2 드레인 사이드 채널홀을 포함하는 반도체 장치의 제조방법.
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