KR20170136363A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 축의 연장방향을 따라 연장되고, 상기 제1 축에 교차하는 제2 축의 양방향을 향하는 제1 측벽 및 제2 측벽을 갖는 셀 적층체; 상기 셀 적층체를 관통하는 제1 열 및 제2 열의 제1 채널막들; 상기 제1 열의 제1 채널막들과 상기 제2 열의 제1 채널막들 사이의 경계를 따라 연장된 제1 상부 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체; 상기 제1 상부 적층체를 관통하고, 상기 제1 측벽을 향하는 상기 제1 열의 제1 채널막들의 일측들에 치우쳐 상기 제1 열의 제1 채널막들에 중첩된 제1 열의 제2 채널막들; 및 상기 제2 상부 적층체를 관통하고, 상기 제2 측벽을 향하는 상기 제2 열의 제1 채널막들의 일측들에 치우쳐 상기 제2 열의 제1 채널막들에 중첩된 제2 열의 제2 채널막들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 실시 예는 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 셀 어레이를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
본 발명의 실시 예는 집적도를 향상시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치는 제1 축의 연장방향을 따라 연장되고, 상기 제1 축에 교차하는 제2 축의 양방향을 향하는 제1 측벽 및 제2 측벽을 갖는 셀 적층체; 상기 셀 적층체를 관통하는 제1 열 및 제2 열의 제1 채널막들; 상기 제1 열의 제1 채널막들과 상기 제2 열의 제1 채널막들 사이의 경계를 따라 연장된 제1 상부 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체; 상기 제1 상부 적층체를 관통하고, 상기 제1 측벽을 향하는 상기 제1 열의 제1 채널막들의 일측들에 치우쳐 상기 제1 열의 제1 채널막들에 중첩된 제1 열의 제2 채널막들; 및 상기 제2 상부 적층체를 관통하고, 상기 제2 측벽을 향하는 상기 제2 열의 제1 채널막들의 일측들에 치우쳐 상기 제2 열의 제1 채널막들에 중첩된 제2 열의 제2 채널막들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 적층체를 관통하는 제1 열 및 제2 열의 제1 채널막들을 형성하는 단계; 상기 제1 열 및 제2 열의 제1 채널막들을 덮도록 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제1 열의 제1 채널막들과 상기 제2 열의 제1 채널막들 사이의 경계를 따라 상기 제2 적층체를 관통하여, 상기 제2 적층체를 서브 적층체들로 분리하는 제1 상부 슬릿을 형성하는 단계; 및 상기 서브 적층체들을 관통하는 제1 열 및 제2 열의 제2 채널막들을 형성하는 단계를 포함하고, 상기 제1 열의 제2 채널막들 및 상기 제2 열의 제2 채널막들은 상기 제1 상부 슬릿에 교차하는 축의 양 방향을 향하는 상기 제1 열의 제1 채널막들의 일측들 및 상기 제2 열의 제1 채널막들의 일측들에 치우치게 중첩될 수 있다.
본 발명의 실시 예에 따르면, 제1 열의 제2 채널막과 제2 열의 제2 채널막이 서로 상반된 방향을 향하는 제1 열의 제1 채널막과 제2 열의 제1 채널막의 일측들에 치우치게 배치된다. 이러한 본 발명의 실시 예에 따르면, 제1 열의 제1 채널막과 제2 열의 제1 채널막 사이의 공간을 넓히지 않더라도, 상부 슬릿이 배치될 공간이 제1 열의 제2 채널막과 제2 열의 제2 채널막 사이에 충분히 넓게 확보될 수 있다. 그 결과, 본 발명의 실시 예는 반도체 장치의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록의 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 적층체들과 채널막들을 개략적으로 설명하기 위한 도면들이다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 셀 적층체들과 상부 적층체들을 설명하기 위한 사시도들이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 평면도 및 단면도이다.
도 7a 내지 도 7i는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 복수의 메모리 블록들(BLK1 내지 BLKZ)로 구분되는 메모리 셀 어레이를 포함한다. 메모리 블록들(BLK1 내지 BLKZ) 각각은 서로 다른 제1 축(I), 제2 축(Ⅱ) 및 제3 축(Ⅲ)의 연장 방향들을 따라 3차원으로 배열된 메모리 셀들을 포함한다. 메모리 블록들(BLK1 내지 BLKZ) 각각은 하부 적층체(LML), 하부 적층체(LML) 상에 적층된 셀 적층체(CML), 및 셀 적층체(CML) 상에 적층된 상부 적층체(UML)를 포함할 수 있다. 하부 적층체(LML), 셀 적층체(CML) 및 상부 적층체(UML) 각각은 2층 이상의 막을 포함하는 다층 구조로 형성될 수 있다. 메모리 블록들(BLK1 내지 BLKZ) 각각의 구조는 도 2를 참조하여 보다 구체적으로 후술한다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록의 회로도이다.
도 2를 참조하면, 메모리 블록(예를 들어, BLK1)은 제1 축(I), 제2 축(Ⅱ) 및 제3 축(Ⅲ)의 연장 방향들을 따라 배열된 메모리 셀들(MC1 내지 MCn)을 포함한다. 제3 축(Ⅲ)의 연장 방향을 따라 일렬로 적층된 제1 내지 제n 메모리 셀들(MC1 내지 MCn)은 직렬로 연결되어 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 중 어느 하나를 형성한다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 각각은 제1 메모리 셀(MC1)에 직렬로 연결된 소스 셀렉트 트랜지스터(SST) 및 제n 메모리 셀(MCn)에 직렬로 연결된 드레인 셀렉트 트랜지스터(DST)를 더 포함한다. 제1 내지 제n 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 배치된다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 소스 셀렉트 트랜지스터(SST)는 제1 메모리 셀(MC1) 아래에 적층되고, 제1 메모리 셀(MC1)에 전기적으로 연결된다. 도면에 도시하진 않았으나, 직렬로 연결된 2층 이상의 소스 셀렉트 트랜지스터들(SST)이 제1 메모리 셀(MC1) 아래에 적층될 수 있다. 소스 셀렉트 트랜지스터(SST)는 공통 소스 라인(CSL)에 전기적으로 연결된다. 공통 소스 라인(CSL)은 소스 셀렉트 트랜지스터(SST) 아래에 배치될 수 있다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 각각은 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(MCn) 위에 적층되고, 제n 메모리 셀(MCn)에 전기적으로 연결된다. 도면에 도시하진 않았으나, 직렬로 연결된 2층 이상의 드레인 셀렉트 트랜지스터들(DST)이 제n 메모리 셀(MCn) 위에 적층될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 비트 라인들(BL1 내지 BLm) 중 어느 하나에 전기적으로 연결된다. 비트 라인들(BL1 내지 BLm)은 드레인 셀렉트 트랜지스터(DST) 위에 배치될 수 있다.
제1 내지 제n 메모리 셀들(MC1 내지 MCn)의 게이트들은 제1 내지 제n 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 내지 제n 워드 라인들(WL1 내지 WLn)은 서로 다른 레벨들에 배치된다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)의 소스 셀렉트 트랜지스터들(SST)의 게이트들 각각은 소스 셀렉트 라인(SSL)에 연결된다. 소스 셀렉트 라인(SSL)은 제1 내지 제n 워드 라인들(WL1 내지 WLn)보다 낮은 레벨에 배치된다.
비트 라인들(BL1 내지 BLm)은 제1 축(I)의 연장방향으로 이격되어 배열될 수 있다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 제1 축(I)의 연장방향으로 배열된 제1 내지 m열로 구분될 수 있다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)의 제1 내지 m열들은 제1 내지 m열들에 대응되는 비트 라인들(BL1 내지 BLm)에 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되고, 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BL1)에 연결된다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 제1 축(I)에 교차하는 제2 축(Ⅱ)의 연장방향으로 배열된 제1 및 제2 그룹으로 구분될 수 있다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)의 제1 및 제2 그룹들은 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된다. 예를 들어, 제1 그룹의 셀 스트링들(CS11 내지 CS1m)에 포함되는 드레인 셀렉트 트랜지스터들(DST)은 제1 드레인 셀렉트 라인(DSL1)에 연결되고, 제2 그룹의 셀 스트링들(CS21 내지 CS2m)에 포함되는 드레인 셀렉트 트랜지스터들(DST)은 제2 드레인 셀렉트 라인(DSL2)에 연결된다. 제1 그룹의 셀 스트링들(CS11 내지 CS1m) 및 제2 그룹의 셀 스트링들(CS21 내지 CS2m) 각각은 지그재그로 배치될 수 있다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 채널막들을 통해 공통 소스 라인(CSL)과 비트 라인들(BL1 내지 BLm)에 전기적으로 연결될 수 있다. 공통 소스 라인 및 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 다양한 구조의 적층체들을 통해 구현될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 적층체들과 채널막들을 개략적으로 설명하기 위한 도면들이다. 적층체들 각각은 2이상의 막들이 적층된 구조로 형성될 수 있으나, 설명의 편의를 위해 적층체들 각각을 구성하는 막들은 도 3a 및 도 3b에 구체적으로 도시하지 않았다. 적층체들 각각을 구성하는 막들은 도 4a 및 도 4b를 참조하여 후술한다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 순차로 적층된 하부 적층체(LML), 셀 적층체(CML), 및 상부 적층체(UML)를 포함할 수 있다.
하부 적층체(LML)는 공통 소스 라인(CSL) 및 소스 셀렉트 적층체(ST_S)를 포함할 수 있다. 공통 소스 라인(CSL)은 도 2에 도시된 공통 소스 라인(CSL)에 대응되는 막이다. 소스 셀렉트 적층체(ST_S)는 도 2에 도시된 소스 셀렉트 라인(SSL)을 포함하고, 단일층의 소스 셀렉트 라인(SSL) 또는 2층 이상의 소스 셀렉트 라인들(SSL)을 포함할 수 있다. 소스 셀렉트 적층체(ST_S)는 공통 소스 라인(CSL)과 소스 셀렉트 라인(SSL) 사이를 절연하거나, 2층 이상의 소스 셀렉트 라인들(SSL) 사이를 절연하기 위한 하부 절연막들을 더 포함할 수 있다.
셀 적층체(CML)는 도 2에 도시된 제1 내지 제n 워드 라인들(WL1 내지 WLn)에 대응되는 제1 도전 패턴들 및, 제1 도전 패턴들 사이를 절연하는 제1 층간 절연막들을 포함할 수 있다. 제1 층간 절연막들 및 제1 도전 패턴들은 교대로 적층될 수 있다.
상부 적층체(UML)는 도 2에 도시된 제1 드레인 셀렉트 라인(DSL1) 또는 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 상부 적층체(UML)는 1층의 제1 드레인 셀렉트 라인(DSL1) 또는 1층의 제2 드레인 셀렉트 라인(DSL2)을 포함하거나, 2층 이상의 제1 드레인 셀렉트 라인들(DSL1) 또는 2층 이상의 제2 드레인 셀렉트 라인들(DSL2)을 포함할 수 있다. 상부 적층체(UML)는 단일층의 제2 층간 절연막 또는 2층 이상의 제2 층간 절연막들을 더 포함할 수 있다.
하부 적층체(LML) 및 셀 적층체(CML)는 셀 기둥(CPL)에 의해 관통되고, 상부 적층체(UML)는 상부 기둥(UPL)에 의해 관통된다.
셀 기둥(CPL)은 제1 채널막(CH1) 및 제1 채널막(CH1)을 감싸는 다중층 라이너막(MLL)을 포함할 수 있다. 제1 채널막(CH1)은 중공형(hollow type)으로 형성되거나, 매립형으로 형성될 수 있다. 중공형 제1 채널막(CH1)의 중심 영역은 코어 절연막(CO)으로 채워질 수 있다. 도면에 도시되진 않았으나, 매립형 제1 채널막(CH1)은 다중층 라이너막(MLL)에 의해 개구되는 홀의 중심 영역까지 반도체막으로 완전히 채워진 구조로 정의된다. 다중층 라이너막(MLL)은 제1 채널막(CH1)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL) 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 데이터 저장이 가능한 물질막으로 형성될 수 있으며, 예를 들어 실리콘 질화막으로 형성될 수 있다.
상부 기둥(UPL)은 셀 기둥(CPL)의 제1 채널막(CH1)에 접촉된 제2 채널막(CH2) 및 제2 채널막(CH2)의 측벽을 감싸는 게이트 절연막(GI)을 포함할 수 있다. 제1 채널막(CH1)이 중공형으로 형성된 경우, 제2 채널막(CH2)은 중공형 제1 채널막(CH1)의 상단 내측벽에 접촉될 수 있도록 제1 채널막(CH1)의 중심 영역을 향해 연장될 수 있다. 상부 적층체(UML)를 관통하는 제2 채널막(CH2)의 일부는 제1 채널막(CH1)의 일측에 치우치게 배치될 수 있다.
제1 채널막(CH1)은 도 3a에 도시된 바와 같이 공통 소스 라인(CSL)의 상면에 접촉되거나, 도 3b에 도시된 바와 같이 공통 소스 라인(CSL)의 측벽에 접촉될 수 있다.
도 3a를 참조하면, 셀 기둥(CPL)은 셀 적층체(CML) 및 하부 적층체(LML)의 소스 셀렉트 적층체(ST_S)를 관통하여 공통 소스 라인(CSL)의 상면에 접촉될 수 있다.
도 3b를 참조하면, 공통 소스 라인(CSL)은 제1 소스막(SL1) 및 제1 소스막(SL2) 상에 적층된 제2 소스막(SL2)을 포함할 수 있다. 셀 기둥(CPL)의 제1 채널막(CH1)은 셀 적층체(CML) 및 하부 적층체(LML)의 소스 셀렉트 적층체(ST_S) 및 제2 소스막(SL2)을 관통하도록 연장될 수 있다. 제1 채널막(CH1)의 바닥면은 제1 소스막(SL1) 내부에 배치될 수 있다. 셀 기둥(CPL)의 다중층 라이너막(MLL)은 제1 채널막(CH1)과 셀 적층체(CML) 사이와, 제1 채널막(CH1)과 소스 셀렉트 적층체(ST_S) 사이로 연장된다. 더미 라이너막(DLL)은 제1 채널막(CH1)과 제1 소스막(SL1) 사이에 배치될 수 있다. 더미 라이너막(DLL)과 다중층 라이너막(MLL)은 제2 소스막(SL2)에 의해 서로 분리될 수 있다. 더미 라이너막(DLL)은 다중층 라이너막(MLL)과 동일하게 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
본 발명의 실시 예들은, 도 3a 및 도 3b에 도시된 셀 적층체(CML) 및 상부 적층체(UML)의 다양한 구조 및 그 구조의 제조 방법들과, 상부 적층체(UML)를 관통하는 상부 기둥(UPL)의 배치에 대해 개시한다. 이하, 도 4a 및 도 4b를 참조하여, 셀 적층체(CML) 및 상부 적층체(UML)를 구성하는 막들에 대해 보다 구체적으로 설명한다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 셀 적층체들과 상부 적층체들을 설명하기 위한 사시도들이다.
도 4a 및 도 4b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 슬릿들(SI)에 의해 분리되는 셀 적층체들(CML)과, 셀 적층체들(CML) 각각의 상부에 배치된 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)를 포함한다.
셀 적층체들(CML) 각각은 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전 패턴들(CP1 내지 CPn)을 포함한다. 제1 도전 패턴들(CP1 내지 CPn)은 도 2에서 상술한 제1 내지 제n 워드 라인들(WL1 내지 WLn)에 대응된다.
셀 적층체들(CML)은 슬릿들(SI)에 의해 분리된다. 이에 따라, 셀 적층체들(CML)은 슬릿들(SI)의 측벽들을 따라 정의되는 측벽들을 갖는다. 예를 들어, 셀 적층체들(CML) 각각은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 슬릿들(SI)은 제1 축(I)의 연장 방향에 나란하게 연장되고, 제1 측벽(SW1) 및 제2 측벽(SW2)은 제1 축(I)의 연장방향으로 연장될 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 제1 축(I)에 교차하는 제2 축(Ⅱ)의 양방향을 향한다. 구체적으로, 제1 측벽(SW1)은 제2 축(Ⅱ)의 일 방향을 향하고, 제2 측벽(SW2)은 제2 축(Ⅱ)의 타 방향을 향한다.
셀 적층체들(CML)은 제1 채널막들에 의해 관통된다. 제1 채널막들은 제1 열, 제2 열, 및 다수의 열들로 구분될 수 있다. 제1 채널막들의 배열은 도 5a 또는 도 6a를 참조하여 보다 구체적으로 후술한다.
셀 적층체들(CML)을 분리하는 슬릿들(SI)은 도 4a에 도시된 바와 같이 제1 상부 적층체(UML1)의 일측벽 및 제2 상부 적층체(UML2)의 일측벽을 정의하도록 연장될 수 있다. 이 경우, 제1 측벽(SW1)은 제1 상부 적층체(UML1)의 높이까지 연장될 수 있고, 제2 측벽(SW2)은 제2 상부 적층체(UML2)의 높이까지 연장될 수 있다.
또는 셀 적층체들(CML)을 분리하는 슬릿들(SI)은 도 4b에 도시된 바와 같이 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)를 관통하지 않고, 셀 적층체들(CML) 만을 분리하도록 셀 적층체들(CML)의 높이까지만 연장될 수 있다. 이 경우, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)는 제2 상부 슬릿들(USI2)에 의해 정의되는 측벽들을 가질 수 있다. 제2 상부 슬릿들(USI2)은 제1 상부 슬릿(USI1)을 사이에 두고 배치되며, 제1 상부 적층체(UML1)의 제3 측벽(SW3) 및 제2 상부 적층체(UML2)의 제4 측벽(SW4)을 정의할 수 있다. 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)는 서로 이웃한 제2 상부 슬릿들(USI2) 사이에 배치된다. 제2 상부 슬릿들(USI2)은 제1 상부 슬릿(USI1)을 형성하는 공정을 이용하여 형성된다. 제1 상부 슬릿(USI1)의 폭이 셀 사이즈 감소를 위해 슬릿들(SI) 각각의 폭보다 좁게 형성된 경우, 제1 상부 슬릿(USI1)과 동시에 형성되는 제2 상부 슬릿들(USI2) 각각의 폭은 슬릿들(SI) 각각의 폭보다 좁게 형성된다. 제2 상부 슬릿들(USI2)의 폭이 슬릿들(SI)의 폭보다 좁게 형성됨에 따라, 제3 측벽(SW3)은 제1 측벽(SW1)보다 돌출될 수 있고, 제4 측벽(SW4)은 제2 측벽(SW2)보다 돌출될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 순차로 적층된 제2 층간 절연막(ILD2) 및 제2 도전 패턴(CPn+1 내지 CPk 중 어느 하나)를 한 세트 포함하거나, 순차로 적층된 제2 층간 절연막(ILD2) 및 제2 도전 패턴(CPn+1 내지 CPk 중 어느 하나)의 적층 구조가 2 세트 이상 적층되어 형성될 수 있다.
예를 들어, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 도 4a에 도시된 바와 같이, 제2 층간 절연막들(ILD2) 및 제2 도전 패턴들(CPn+1 내지 CPk)이 교대로 적층된 구조로 형성될 수 있다. 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 2층 이상의 제2 도전 패턴들(CPn+1 내지 CPk)을 포함할 수 있다. 즉, k는 n+2 이상의 자연수일 수 있다. 제1 상부 적층체(UML1)의 제2 도전 패턴들(CPn+1 내지 CPk)은 제1 드레인 셀렉트 라인들에 대응되고, 제2 상부 적층체(UML2)의 제2 도전 패턴들(CPn+1 내지 CPk)은 제2 드레인 셀렉트 라인들에 대응될 수 있다. 제1 드레인 셀렉트 라인들은 도 2에서 상술한 제1 그룹의 셀 스트링들(CS11 내지 CS1m) 각각을 구성하는 2중층 이상의 드레인 셀렉트 트랜지스터들의 게이트들에 연결되고, 제2 드레인 셀렉트 라인들은 도 2에서 상술한 제2 그룹의 셀 스트링들(CS21 내지 CS2m) 각각을 구성하는 2중층 이상의 드레인 셀렉트 트랜지스터들의 게이트들에 연결된다.
또는, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 도 4b에 도시된 바와 같이, 한 층의 제2 층간 절연막(ILD2) 및 한 층의 제2 도전 패턴(CPn+1)이 적층된 구조로 형성될 수 있다. 이 때, 제2 도전 패턴(CPn+1)은 제1 도전 패턴들(CP1 내지 CPn)보다 두꺼운 두께로 형성될 수 있다. 제1 상부 적층체(UML1)의 제2 도전 패턴(CPn+1)은 도 2에서 상술한 제1 드레인 셀렉트 라인(DSL1)에 대응되고, 제2 상부 적층체(UML2)의 제2 도전 패턴(CPn+1)은 도 2에서 상술한 제2 드레인 셀렉트 라인(DSL2)에 대응될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)에 의해 관통된다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 제1 열의 제2 채널막들(CH2a), 제2 열의 제2 채널막들(CH2b), 다수열의 제2 채널막들(CH2ma, CH2mb)로 구분될 수 있다.
제1 열의 제2 채널막들(CH2a)은 제1 상부 적층체(UML1)를 관통하고, 제2 열의 제2 채널막들(CH2b)은 제2 상부 적층체(UML2)를 관통한다. 제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b)은 제1 상부 슬릿(USI1)에 인접하여 배치된다. 제1 상부 슬릿(USI1)은 제1 열의 제2 채널막들(CH2a)과 제2 열의 제2 채널막들(CH2b) 사이에 배치된다.
다수열의 제2 채널막들(CH2ma, CH2mb)은 제1 상부 적층체(UML1)를 관통하는 제1 그룹의 제2 채널막들(CH2ma) 및 제2 상부 적층체(UML2)를 관통하는 제2 그룹의 제2 채널막들(CH2mb)를 포함할 수 있다. 제1 그룹의 제2 채널막들(CH2ma)은 제1 측벽(SW1)과 제1 열의 제2 채널막들(CH2a) 사이에 배치되고, 제2 그룹의 제2 채널막들(CH2mb)은 제2 측벽(SW2)과 제2 열의 제2 채널막들(CH2b) 사이에 배치된다.
조밀한 배치를 위하여, 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 지그재그로 배치될 수 있다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 제1 채널막들에 접촉되도록 연장될 수 있으며, 제1 채널막들에 중첩될 수 있다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)과 제1 채널막들의 배열은 도 5a 또는 도 6a를 참조하여 보다 구체적으로 후술한다.
제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b) 사이에 배치된 제1 상부 슬릿(USI1)은 제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b) 사이의 이격 거리를 최소화하기 위하여, 제1 축(I)의 연장 방향을 따라 웨이브 형으로 형성될 수 있다. 보다 구체적으로 웨이브형 제1 상부 슬릿(USI1)은 제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b)의 외형을 따라 굴곡지게 형성될 수 있다.
제1 상부 슬릿(USI1)과 동시에 형성되는 제2 상부 슬릿들(USI2)은 도 4b에 도시된 바와 같이 제1 축(I)의 연장 방향을 따라 웨이브 형으로 형성될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 평면도 및 단면도이다. 특히, 도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 적층체, 제1 상부 적층체 및 제2 상부 적층체의 구조를 설명하기 위한 평면도 및 단면도이다.
도 5a를 참조하면, 슬릿들(SI)에 의해 분리된 셀 적층체들(CML) 각각은 제1 축(I)에 교차하는 제2 축(Ⅱ)의 양 방향을 향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 갖는다. 셀 적층체들(CML) 각각은 제1 상부 슬릿(USI1)에 의해 분리되는 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 아래에 배치되고, 한 쌍의 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)에 중첩된다.
셀 적층체들(CML) 각각은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)에 의해 관통된다. 조밀한 배치를 위하여 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)은 지그재그로 배치될 수 있다.
제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)은 매트릭스 형태로 배치될 수 있고, 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)의 각 열은 제1 축(I)의 연장 방향을 따른다. 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)은 제1 열의 제1 채널막들(CH1a) 및 제2 열의 제1 채널막들(CH1b)과, 다수열의 제1 채널막들(CH1ma, CH1mb)로 구분될 수 있다. 제1 열의 제1 채널막들(CH1a) 및 제2 열의 제1 채널막들(CH1b)은 셀 적층체들(CML) 각각을 관통하는 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)의 중앙에 치된 열들에 대응된다. 제1 상부 슬릿(USI1)은 제1 열의 제1 채널막들(CH1a) 및 제2 열의 제1 채널막들(CH1b) 사이의 경계를 따라 연장된다.
다수열의 제1 채널막들(CH1ma, CH1mb)은 제1 상부 적층체(UML1)에 중첩된 제1 그룹의 제1 채널막들(CH1ma) 및 제2 상부 적층체(UML2)에 중첩된 제2 그룹의 제1 채널막들(CH1mb)을 포함할 수 있다. 제1 그룹의 제1 채널막들(CH1ma)은 제1 측벽(SW1)과 제1 열의 제1 채널막들(CH1a) 사이에 지그재그로 배치될 수 있다. 제2 그룹의 제1 채널막들(CH2ma)은 제2 측벽(SW2)과 제2 열의 제1 채널막들(CH1b) 사이에 지그재그로 배치될 수 있다.
제2 채널막들(CH2a, CH2b, CH2ma, CH2mb) 및 제1 상부 슬릿(USI1)은 도 4a에서 상술한 바와 같이 배치될 수 있고, 제1 상부 슬릿(USI1)은 도 4a에서 상술한 바와 같이 웨이브 형으로 형성될 수 있다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)의 지름은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)의 지름보다 작게 형성될 수 있다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)에 중첩될 수 있다.
구체적으로 제1 열의 제2 채널막들(CH2a)은 제1 열의 제1 채널막들(CH1a)에 중첩되고, 제2 열의 제2 채널막들(CH2b)은 제2 열의 제1 채널막들(CH1b)에 중첩된다. 또한, 제1 그룹의 제2 채널막들(CH2ma)은 제1 그룹의 제1 채널막들(CH1ma)에중첩되고, 제2 그룹의 제2 채널막들(CH2mb)은 제2 그룹의 제1 채널막들(CH1mb)에 중첩된다. 제1 열의 제2 채널막들(CH2a)은 제1 측벽(SW1)을 향하는 제1 열의 제1 채널막들(CH1a)의 일측들에 치우쳐 중첩될 수 있다. 제2 열의 제2 채널막들(CH2b)은 제2 측벽(SW2)을 향하는 제2 열의 제1 채널막들(CH1b)의 일측들에 치우쳐 중첩될 수 있다. 이러한 배치에 따르면, 제한된 공간 내에서 제1 열의 제2 채널막들(CH2a)과 제2 열의 제2 채널막들(CH2b) 사이의 간격(L1)이 넓어지므로, 제1 상부 슬릿(USI1)의 형성 공간을 확보할 수 있다.
제1 열의 제1 채널막들(CH1a)과 제2 열의 제1 채널막들(CH1b) 사이의 간격(L2)은 메모리 셀들의 집적도 향상을 위해 좁게 형성할 수 있다. 상술한 제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b)의 배치에 따르면, 제1 열의 제2 채널막들(CH2a)과 제2 열의 제2 채널막들(CH2b) 사이의 간격(L1)은 제1 열의 제1 채널막들(CH1a)과 제2 열의 제1 채널막들(CH1b) 사이의 간격(L2)보다 넓게 형성될 수 있다.
제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b) 사이에 배치된 제1 상부 슬릿(USI1)은 제1 열의 제2 채널막들(CH2a) 및 제2 열의 제2 채널막들(CH2b)의 외형을 따라 웨이브 형으로 형성될 수 있다.
이하, 도 5a에 도시된 선 A-A'를 따라 절취한 단면을 나타낸 도 5b를 참조하여 셀 적층체(CML), 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)의 단면에 대해 보다 구체적으로 설명한다. 도 5b는 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각이 3층의 제2 도전 패턴들을 포함하는 경우를 예로 들었으나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 2층의 제2 도전 패턴들을 포함하거나, 단일층의 제2 도전 패턴을 포함할 수 있다.
도 5b를 참조하면, 셀 적층체(CML)는 도 4a에서 상술하였듯, 제1 층간 절연막들(ILD1) 및 제1 도전 패턴들(CP1 내지 CPn)을 포함한다. 제1 도전 패턴들(CP1 내지 CPn)은 메모리 셀들(MC1 내지 MCn)의 게이트들에 연결된다. 제1 층간 절연막들(ILD1) 및 제1 도전 패턴들(CP1 내지 CPn)은 슬릿들(SI)에 의해 관통된다. 슬릿들(SI)은 셀 적층체(CML)의 제1 측벽(SW1) 및 제2 측벽(SW2)을 정의한다.
제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 교대로 적층된 제2 층간 절연막들(ILD2) 및 제2 도전 패턴들(CPn+1 내지 CPn+3)을 포함할 수 있다. 제2 도전 패턴들(CPn+1 내지 CPn+3)은 드레인 셀렉트 트랜지스터들(DST1 내지 DST3)의 게이트들에 연결된다.
제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)를 분리하는 제1 상부 슬릿(USI1)은 상부 슬릿 절연막(UIL)으로 채워질 수 있다. 상부 슬릿 절연막(UIL)은 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)를 덮도록 연장될 수 있다. 슬릿들(SI) 중 어느 하나에 의해 정의되는 제1 측벽(SW1)은 제1 상부 적층체(UML1)의 일측벽이 되도록 연장될 수 있고, 슬릿들(SI) 중 어느 하나에 의해 정의되는 제2 측벽(SW2)은 제2 상부 적층체(UML2)의 일측벽이 되도록 연장될 수 있다. 슬릿들(SI)은 상부 슬릿 절연막(UIL)을 관통하도록 연장될 수 있다. 슬릿들(SI) 각각은 슬릿 절연막(SIL)으로 채워질 수 있다.
셀 적층체(CML)는 셀 기둥들(CPL)에 의해 관통되고, 제1 상부 적층체(UML) 및 제2 상부 적층체(UML2)는 상부 기둥들(UPL)에 의해 관통된다. 상부 기둥들(UPL)은 상부 슬릿 절연막(UIL)을 관통하도록 연장된다.
셀 기둥들(CPL) 각각은 다중층 라이너막(MLL) 및 다중층 라이너막(MLL)으로 둘러싸이는 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb) 중 어느 하나를 포함할 수 있다. 또한 셀 기둥들(CPL) 각각은 코어 절연막(CO)을 더 포함할 수 있다. 다중층 라이너막(MLL)은 도 3a 및 도 3b에서 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다. 코어 절연막(CO)은 도 3a 및 도 3b에서 상술한 바와 같이 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb) 중 어느 하나로 둘러싸일 수 있다.
제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)은 도 5a에서 상술한 바와 같이 제1 열의 제1 채널막들(CH1a), 제2 열의 제1 채널막들(CH1b), 및 다수열의 제1 채널막들(CH1ma, CH1mb)을 포함한다.
상부 기둥들(UPL) 각각은 게이트 절연막(GI) 및 게이트 절연막(GI)으로 둘러싸이는 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb) 중 어느 하나를 포함할 수 있다.
본 발명의 실시 예에 따르면, 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb) 각각을 감싸는 게이트 절연막(GI)은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb) 각각을 감싸는 다중층 라이너막(MLL)과 구분된 공정을 통해 형성된다. 따라서, 게이트 절연막(GI)은 다중층 라이너막(MLL)으로부터 독립된 구조 및 물질들로 형성될 수 있다. 특히, 게이트 절연막(GI)은 드레인 셀렉트 트랜지스터들(DST)의 특성을 개선할 수 있는 물질막들로 형성될 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막 및 알루미늄 산화막(Al2O3)의 2중층 구조로 형성될 수 있다. 이로써, 본 발명의 실시 예는 드레인 셀렉트 트랜지스터들(DST)의 누설 전류를 줄일 수 있고, 독출 동작(read operation) 및 기입 동작(write operation)의 스트레스로 인한 드레인 셀렉트 트랜지스터들(DST)의 특성 저하를 줄일 수 있다. 본 발명의 실시 예와 다르게 다중층 라이너막(MLL)과 동일한 물질막들로 게이트 절연막(GI)을 형성하는 경우, 독출 동작 및 기입 동작으로 인한 스트레스로 인하여 드레인 셀렉트 트랜지스터들(DST)의 특정이 저하되고, 드레인 셀렉트 트랜지스터들(DST)의 누설 전류로 인하여 센싱 마진이 감소될 수 있다.
제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 도 5a에서 상술한 바와 같이 제1 열의 제2 채널막들(CH2a), 제2 열의 제2 채널막들(CH2b), 및 다수열의 제2 채널막들(CH2ma, CH2mb)을 포함한다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)에 접촉되고, 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)의 내부로 연장될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 평면도 및 단면도이다. 특히, 도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 적층체, 제1 상부 적층체 및 제2 상부 적층체의 구조를 설명하기 위한 평면도 및 단면도이다.
도 6a를 참조하면, 셀 적층체들(CML)은 도 5a에서 상술한 바와 동일한 구조로 형성될 수 있다. 개략적으로, 셀 적층체들(CML)은 슬릿들(SI)에 의해 분리된다. 슬릿들(SI) 각각은 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)로 덮이는 부분을 포함할 수 있다. 셀 적층체들(CML) 각각은 제1 축(I)에 교차하는 제2 축(Ⅱ)의 양 방향을 향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 갖는다. 셀 적층체들(CML) 각각은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)에 의해 관통된다. 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)은 도 5a에서 상술한 바와 동일하게 배치된다.
제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)는 셀 적층체들(CML) 중 어느 하나에 중첩된 제1 상부 슬릿(USI1)에 의해 분리된다. 제1 상부 슬릿(USI1)은 제2 상부 슬릿들(USI2) 사이에 배치된다. 제2 상부 슬릿들(USI2)은 슬릿들(SI)에 중첩되고, 슬릿들(SI)보다 좁은 폭으로 형성된다. 제2 상부 슬릿들(USI2)은 제1 상부 적층체(UML1)의 제3 측벽(SW3) 및 제2 상부 적층체(UML2)의 제4 측벽(SW4)을 정의할 수 있다. 제3 측벽(SW3)은 제1 측벽(SW1)보다 제2 축(Ⅱ) 방향으로 돌출될 수 있다. 제4 측벽(SW4)은 제2 측벽(SW2)보다 제2 축(Ⅱ) 방향으로 돌출될 수 있다.
제2 채널막들(CH2a, CH2b, CH2ma, CH2mb) 및 제1 상부 슬릿(USI1)은 도 4b에서 상술한 바와 같이 배치될 수 있고, 제1 상부 슬릿(USI1) 및 제2 상부 슬릿들(USI2)은 도 4b에서 상술한 바와 같이 웨이브 형으로 형성될 수 있다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)의 지름은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)의 지름보다 작게 형성될 수 있다. 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb)에 중첩될 수 있다.
제1 채널막들(CH1a, CH1b, CH1ma, CH1mb) 및 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb)은 도 5a에서 상술한 바와 동일하게 배치될 수 있다. 또한, 도 5a에서 상술한 바와 동일하게 제1 열의 제2 채널막들(CH2a)과 제2 열의 제2 채널막들(CH2b) 사이의 간격(L1)은 제1 열의 제1 채널막들(CH1a)과 제2 열의 제1 채널막들(CH1b) 사이의 간격(L2)보다 넓게 형성될 수 있다.
이하, 도 6a에 도시된 선 B-B'를 따라 절취한 단면을 나타낸 도 6b를 참조하여 셀 적층체(CML), 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)의 단면에 대해 보다 구체적으로 설명한다. 도 6b는 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각이 1층의 제2 도전 패턴을 포함하는 경우를 예로 들었으나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 2층 이상의 제2 도전 패턴들을 포함할 수 있다.
도 6b를 참조하면, 셀 적층체(CML)은 도 4b에서 상술하였듯, 제1 층간 절연막들(ILD1) 및 제1 도전 패턴들(CP1 내지 CPn)을 포함한다. 제1 도전 패턴들(CP1 내지 CPn)은 메모리 셀들(MC1 내지 MCn)의 게이트들에 연결된다. 제1 층간 절연막들(ILD1) 및 제1 도전 패턴들(CP1 내지 CPn)은 슬릿들(SI)에 의해 관통된다. 슬릿들(SI)은 셀 적층체(CML)의 제1 측벽(SW1) 및 제2 측벽(SW2)을 정의한다.
제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2) 각각은 순차로 적층된 제2 층간 절연막(ILD2) 및 제2 도전 패턴(CPn+1)을 포함할 수 있다. 제2 도전 패턴(CPn+1)은 드레인 셀렉트 트랜지스터(DST)의 게이트에 연결된다.
제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)를 정의하는 제1 상부 슬릿(USI1) 및 제2 상부 슬릿들(USI2)은 상부 슬릿 절연막(UIL)으로 채워질 수 있다. 상부 슬릿 절연막(UIL)은 제1 상부 적층체(UML1) 및 제2 상부 적층체(UML2)를 덮도록 연장될 수 있다. 슬릿들(SI)을 채우는 슬릿 절연막들(SIL)은 상부 슬릿 절연막(UIL)에 중첩될 수 있다. 제2 상부 슬릿들(USI2)은 슬릿들(SI)에 중첩되고, 슬릿들(SI)보다 좁은 폭으로 형성될 수 있다. 제1 측벽(SW1)보다 돌출된 제1 상부 적층체(UML1)의 제3 측벽(SW3)이 슬릿 절연막들(SIL) 중 어느 하나의 상부에 중첩된다. 제2 측벽(SW2)보다 돌출된 제2 상부 적층체(UML2)의 제4 측벽(SW4)은 슬릿 절연막들(SIL) 중 어느 하나의 상부에 중첩된다.
셀 적층체(CML)는 셀 기둥들(CPL)에 의해 관통되고, 제1 상부 적층체(UML) 및 제2 상부 적층체(UML2)는 상부 기둥들(UPL)에 의해 관통된다. 상부 기둥들(UPL)은 상부 슬릿 절연막(UIL)을 관통하도록 연장된다.
셀 기둥들(CPL) 각각은 도 5b에서 상술한 바와 동일하게 다중층 라이너막(MLL) 및 제1 채널막들(CH1a, CH1b, CH1ma, CH1mb) 중 어느 하나, 및 코어 절연막(CO)을 포함할 수 있다. 다중층 라이너막(MLL)은 도 3a 및 도 3b에서 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
상부 기둥들(UPL) 각각은 도 5b에서 상술한 바와 동일하게 게이트 절연막(GI) 및 제2 채널막들(CH2a, CH2b, CH2ma, CH2mb) 중 어느 하나를 포함할 수 있다. 게이트 절연막(GI)은 도 5b에서 상술한 물질막들로 형성될 수 있다.
도 7a 내지 도 7i는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 7a 내지 도 7i는 도 5a 및 도 5b에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이고, 도 5a에 도시된 선 "A-A'"를 따라 절취한 단면도들다.
도 7a를 참조하면, 제1 적층체(ST1)를 관통하는 제1 채널막들(CH1)을 형성하는 S1 공정을 실시한다.
S1 공정은 제1 층간 절연막들(101) 및 제1 희생막들(103)을 교대로 적층하여 제1 적층체(ST1)를 형성하는 단계, 제1 적층체(ST1)를 관통하는 제1 홀들(H1)을 형성하는 단계, 및 제1 홀들(H1) 내부를 채우는 셀 기둥들(CPL)을 형성하는 단계를 포함할 수 있다.
제1 층간 절연막들(101)은 산화막으로 형성될 수 있고, 제1 희생막들(103)은 제1 층간 절연막들(101)에 대한 식각 선택비를 가질 수 있는 물질로서, 제1 층간 절연막들(101)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 희생막들(103)은 실리콘 질화막으로 형성될 수 있다.
제1 홀들(H1)은 제1 층간 절연막들(101) 및 제1 희생막들(103)을 식각하여 형성될 수 있다.
셀 기둥들(CPL)을 형성하는 단계는 제1 홀들(H1) 각각의 측벽 상에 블로킹 절연막(111), 데이터 저장막(113) 및 터널 절연막(115)을 순차로 적층하는 단계, 및 터널 절연막(115) 상에 제1 채널막(CH1)을 형성하는 단계를 포함할 수 있다. 제1 채널막(CH1)이 제1 홀들(H1) 각각의 내부를 완전히 채우는 매립형으로 형성되거나, 제1 홀들(H1) 각각의 중심 영역이 개구될 수 있도록 라이너 타입으로 형성될 수 있다. 블로킹 절연막(111)은 산화막으로 형성될 수 있다. 데이터 저장막(113)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막(115)은 실리콘 산화막으로 형성될 수 있다. 제1 채널막(CH1)은 실리콘 등의 반도체막으로 형성될 수 있다. 제1 채널막(CH1)의 중심 영역이 개구된 경우, 제1 채널막(CH1)의 중심 영역을 채우는 코어 절연막(119)을 더 형성할 수 있다. 코어 절연막(119)은 PSZ(polysilazane) 등의 유동성이 있는 물질을 이용한 산화막으로 형성될 수 있다.
제1 홀들(H1) 내부의 제1 채널막들(CH1)은 서로 이웃한 제1 열(a) 및 제2 열(b)과, 다수의 열들(ma, mb)로 구분될 수 있다. 다수의 열들(ma, mb)을 구성하는 제1 채널막들(CH1)은 제1 열(a) 및 제2 열(b)을 사이에 두고 마주하는 제1 그룹(ma) 및 제2 그룹(mb)으로 구분될 수 있다.
제1 적층체(ST1)는 메모리 셀들의 적층 구조를 형성하기 위한 예비 적층물이다.
도 7b를 참조하면, 셀 기둥들(CPL)을 덮도록, 제1 적층체(ST1) 상에 제2 적층체(ST2)를 형성한다. 제2 적층체(ST2)는 적어도 한층의 드레인 셀렉트 트랜지스터를 형성하기 위한 예비 적층물이다. 제2 적층체(ST2)는 교대로 적층된 제2 층간 절연막들(121) 및 제2 희생막들(123)을 포함한다.
제2 층간 절연막들(121)은 산화막으로 형성될 수 있고, 제2 희생막들(123)은 제2 층간 절연막들(121)에 대한 식각 선택비를 가질 수 있는 물질로서, 제2 층간 절연막들(121)과 다른 물질로 형성될 수 있다. 예를 들어, 제2 희생막들(123)은 실리콘 질화막으로 형성될 수 있다.
도 7c를 참조하면, 제2 적층체(도 7a의 ST2)를 관통하는 제1 상부 슬릿(131)을 형성한다. 제1 상부 슬릿(131)은 제1 채널막들(CH1)의 제1 열(a)과 제2 열(b) 사이의 경계를 따라 제2 적층체(도 7a의 ST2)를 관통하여 제2 적층체(도 7a의 ST2)를 서브 적층체들(SUB)로 분리한다. 제1 상부 슬릿(131)은 도 4a 및 도 5a에서 상술한 바와 같이 웨이브 형으로 형성될 수 있다.
이어서, 상부 슬릿 절연막(133)을 형성한다. 상부 슬릿 절연막(133)은 제1 상부 슬릿(131)을 완전히 채우고, 서브 적층체들(SUB)을 덮도록 형성될 수 있다.
도 7d를 참조하면, 제1 채널막들(CH1)을 노출하는 제2 홀들(H2)를 형성한다. 제2 홀들(H2)은 상부 슬릿 절연막(133) 및 서브 적층체들(SUB)을 식각하고, 이들을 관통하여 형성될 수 있다. 제2 홀들(H2)은 제1 홀들(도 7a의 H1) 보다 좁게 형성될 수 있다. 제2 홀들(H2) 중 일부는 제1 열(a) 및 제2 열(b)의 제1 채널막들(CH1)의 일측들에 치우치게 배치된다. 보다 구체적으로, 제1 열(a)의 제1 채널막(CH1)을 개구하는 제2 홀(H2) 및 제2 열(b)의 제1 채널막(CH1)을 개구하는 제2 홀(H2)은 제1 상부 슬릿(131)에 교차되는 축의 양 방향을 향하는 제1 열(a)의 제1 채널막(CH1)의 일측과 제2 열(b)의 제1 채널막(CH1)의 일측에 치우치게 중첩된다. 다시 말해, 제1 열(a)의 제1 채널막(CH1)을 개구하는 제2 홀(H2)은 제1 그룹(ma)의 제1 채널막(CH1)을 향하는 제1 열(a)의 제1 채널막(CH1)의 일측에 치우치게 배치되고, 제2 열(b)의 제1 채널막(CH1)을 개구하는 제2 홀(H2)은 제2 그룹(mb)의 제1 채널막(CH1)을 향하는 제2 열(b)의 제1 채널막(CH1)의 일측에 치우치게 배치된다.
상술한 제2 홀들(H2)의 배치에 따르면, 제1 상부 슬릿(131)과 제1 상부 슬릿(131)에 인접한 제2 홀들(H2) 사이의 간격을 제한된 면적 내에서 충분히 확보할 수 있다.
도 7e를 참조하면, 제2 홀들(H2)의 표면 및 상부 슬릿 절연막(133)의 표면 상에 라이너 절연막(141) 및 스페이서막(143)을 순차로 형성한다. 라이너 절연막(141)은 드레인 셀렉트 트랜지스터의 게이트 절연막을 위한 물질막으로서, 실리콘 산화막의 단일막으로 형성되거나, 실리콘 산화막 및 고유전 산화막을 포함하는 다층막으로 형성될 수 있다. 고유전 산화막으로서 알루미늄 산화막이 이용될 수 있다. 스페이서막(143)은 후속 에치-백(etch-back) 공정에서 라이너 절연막(141)을 보호하기 위해 형성된 물질막으로서, 질화막으로 형성될 수 있다.
도 7f를 참조하면, 스페이서막(도 7e의 143) 및 라이너 절연막(도 7e의 141)을 에치-백 공정으로 식각하여 제2 홀들(H2)의 바닥면을 통해 셀 기둥들(CPL)을 노출시킨다. 에치-백 공정은, 제2 홀들(H2)의 측벽 상에 라이너 절연막(도 7e의 141)의 일부가 게이트 절연막들(141GI)로서 잔류하도록 실시될 수 있다. 스페이서막(도 7e의 143)은 제2 홀들(H2)의 측벽 상에 잔류되는 게이트 절연막들(141GI)을 에치-백 공정으로부터 보호하는 스페이서 패턴들(143P)로서 잔류될 수 있다.
이어서, 셀 기둥들(CPL)의 코어 절연막들(119) 상부가 제거되어, 제2 홀들(H2) 하부에 개구부들(OP)이 정의될 수 있다.
도 7g를 참조하면, 스페이서 패턴들(도 7f의 143P)을 제거한 후, 제2 홀들(도 7f의 H2) 내부에 제2 채널막들(CH2)을 채운다. 제2 채널막들(CH2)은 개구부들(도 7f의 OP) 내부를 채우도록 연장된다. 제2 채널막들(CH2)은 반도체막으로 형성될 수 있다. 예를 들어, 제2 채널막들(CH2)은 도프트 실리콘막으로 형성될 수 있다.
제2 채널막들(CH2)은 제1 채널막들(CH1)에 중첩되고, 제1 채널막들(CH1)에 접촉된다. 제2 채널막들(CH2)은 제1 채널막들(CH)과 동일하게 서로 이웃한 제1 열(a) 및 제2 열(b)과, 다수의 열들(ma, mb)로 구분될 수 있다. 다수의 열들(ma, mb)을 구성하는 제2 채널막들(CH2)은 제1 열(a) 및 제2 열(b)을 사이에 두고 마주하는 제1 그룹(ma) 및 제2 그룹(mb)으로 구분될 수 있다.
제1 열(a)의 제2 채널막(CH2)은 제1 열(a)의 제1 채널막(CH1)에 중첩되고, 제2 열(b)의 제2 채널막(CH2)은 제2 열(b)의 제1 채널막(CH1)에 중첩된다. 제1 그룹(ma)의 제2 채널막(CH2)은 제1 그룹(ma)의 제1 채널막(CH1)에 중첩되고, 제2 그룹(mb)의 제2 채널막(CH2)은 제2 그룹(mb)의 제2 채널막(CH2)에 중첩된다. 제1 열(a) 및 제2 열(b)의 제2 채널막들(CH2)은 제1 열(a) 및 제2 열(b)의 제1 채널막들(CH1)의 일측들에 치우치게 배치된다. 보다 구체적으로, 제1 열(a)의 제1 채널막(CH1)에 중첩된 제1 열(a)의 제2 채널막(CH2)과, 제2 열(b)의 제1 채널막(CH1)에 중첩된 제2 열(b)의 제2 채널막(CH2)은 제1 상부 슬릿(131)에 교차되는 축의 양 방향을 향하는 제1 열(a)의 제1 채널막(CH1)의 일측과 제2 열(b)의 제1 채널막(CH1)의 일측에 치우치게 중첩된다. 다시 말해, 제1 열(a)의 제1 채널막(CH1)에 중첩된 제1 열(a)의 제2 채널막(CH2)은 제1 그룹(ma)의 제1 채널막(CH1)을 향하는 제1 열(a)의 제1 채널막(CH1)의 일측에 치우치게 배치된다. 제2 열(b)의 제1 채널막(CH1)에 중첩된 제2 열(b)의 제2 채널막(CH2)은 제2 그룹(mb)의 제1 채널막(CH1)을 향하는 제2 열(b)의 제1 채널막(CH1)의 일측에 치우치게 배치된다.
도 7h를 참조하면, 슬릿 마스크 패턴(151)을 상부 슬릿 절연막(133) 상에 형성한다. 이 후, 슬릿 마스크 패턴(151)을 식각 베리어로 이용한 식각 공정으로 서브 적층체들(SUB) 및 제1 적층체(ST1)를 관통하는 슬릿들(153)을 형성한다.
도 7i를 참조하면, 슬릿들(153)을 통해 서브 적층체들(도 7h의 SUB)의 제2 희생막들 및 제1 적층체(도 7h의 ST1)의 제1 희생막들을 도전 패턴들(161)로 대체한다. 이를 위해 슬릿들(153)을 통해 제1 희생막들 및 제2 희생막들을 제거하여 도전영역들을 개구하는 단계, 도전 영역들을 도전막으로 채우는 단계, 및 도전막이 도전영역들 내에만 잔류하도록 슬릿들(153) 내부의 도전막을 제거하는 단계를 순차로 실시할 수 있다. 도전 패턴들(161)은 텅스텐 등의 저저항 금속막을 포함할 수 있다.
이어서, 슬릿들(153)을 슬릿 절연막들(미도시)로 채우는 공정 및 비트 라인들을 형성하는 공정 등을 순차로 실시할 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 8a 내지 도 8c는 도 6a 및 도 6b에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 제1 적층체(ST11)를 관통하는 제1 채널막들(CH1)을 형성하는 S11 공정을 실시한다. 제1 적층체(ST11)는 메모리 셀들의 게이트들을 위한 물질막들을 포함할 수 있다.
S11 공정은 제1 층간 절연막들(201) 및 제1 도전 패턴들(205)을 교대로 적층하여 제1 적층체(ST11)를 형성하는 단계, 제1 적층체(ST11)를 관통하는 제1 홀들(H1)을 형성하는 단계, 및 제1 홀들(H1) 내부를 채우는 셀 기둥들(CPL)을 형성하는 단계를 포함할 수 있다.
제1 층간 절연막들(201)은 산화막으로 형성될 수 있고, 제1 도전 패턴들(205)은 텅스텐 등의 저저항 금속막으로 형성될 수 있다. 제1 도전 패턴들(205)은 저저항 금속막 이외에도, 폴리 실리콘막등의 다양한 도전물로 형성될 수 있다.
제1 홀들(H1)은 제1 층간 절연막들(201) 및 제1 도전 패턴들(205)을 식각하여 형성될 수 있다.
셀 기둥들(CPL)을 형성하는 단계는 도 7a에서 상술한 바와 동일한 공정들을 이용하여 형성될 수 있다. 셀 기둥들(CPL) 각각은 블로킹 절연막(211), 데이터 저장막(213), 터널 절연막(215), 제1 채널막(CH1), 및 코어 절연막(219)을 포함할 수 있다.
제1 홀들(H1) 내부의 제1 채널막들(CH1)은 서로 이웃한 제1 열(a) 및 제2 열(b)과, 다수의 열들(ma, mb)로 구분될 수 있다. 다수의 열들(ma, mb)을 구성하는 제1 채널막들(CH1)은 제1 열(a) 및 제2 열(b)을 사이에 두고 마주하는 제1 그룹(ma) 및 제2 그룹(mb)으로 구분될 수 있다.
이어서, 제1 적층체(ST11)를 관통하는 슬릿들(207)을 형성한다. 이 후, 슬릿들(207) 내부를 채우는 슬릿 절연막들(209)을 형성한다. 슬릿 절연막들(209)은 제1 적층체(ST11)를 다수의 셀 적층체들로 분리할 수 있다.
도 8b를 참조하면, 셀 기둥들(CPL) 및 슬릿 절연막들(209)을 덮도록, 제1 적층체(ST11) 상에 제2 적층체(ST21)를 형성한다. 제2 적층체(ST21)는 드레인 셀렉트 트랜지스터의 게이트를 위한 물질막을 포함할 수 있다. 예를 들어, 제2 적층체(ST21)는 순차로 적층된 제2 층간 절연막(221) 및 제2 도전 패턴(225)을 적어도 한 세트 포함할 수 있다. 도 8b는 한 세트의 제2 층간 절연막(221) 및 제2 도전 패턴(225)을 포함하는 제2 적층체(ST21)를 예시하였다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제2 적층체(ST21)는 순차로 적층된 제2 층간 절연막(221) 및 제2 도전 패턴(225)을 2 세트 이상 포함할 수 있다.
제2 층간 절연막(221)은 산화막으로 형성될 수 있고, 제2 도전 패턴(225)은 텅스텐 등의 저저항 금속막으로 형성될 수 있다. 제2 도전 패턴들(225)은 저저항 금속막 이외에도, 폴리 실리콘막등의 다양한 도전물로 형성될 수 있다.
이 후, 제2 적층체(ST21)를 관통하는 제1 상부 슬릿(231a) 및 제2 상부 슬릿들(231b)을 동시에 형성한다. 제1 상부 슬릿(231a) 및 제2 상부 슬릿들(231b)은 도 4b 및 도 6a에서 상술한 바와 같이 웨이브 형으로 형성될 수 있다.
제1 상부 슬릿(231a)은 제1 채널막들(CH1)의 제1 열(a)과 제2 열(b) 사이의 경계를 따라 제2 적층체(ST21)를 관통하고, 제2 상부 슬릿들(231b) 사이에 배치된다. 제2 상부 슬릿들(231b)은 슬릿 절연막들(209)에 중첩된다. 제2 적층체(ST21)는 제1 상부 슬릿(231a) 및 제2 상부 슬릿들(231b)에 의해 제1 서브 적층체(SUB1) 및 제2 서브 적층체(SUB2)로 분리된다.
제1 서브 적층체(SUB1)는 제1 열(a)의 제1 채널막(CH1) 및 제1 그룹(ma)의 제1 채널막(CH1)을 덮고, 제2 서브 적층체(SUB2)는 제2 열(b)의 제1 채널막(CH1) 및 제2 그룹(mb)의 제1 채널막(CH1)을 덮는다.
제1 상부 슬릿(231a) 및 제2 상부 슬릿들(231b) 형성 후, 상부 슬릿 절연막(233)을 형성한다. 상부 슬릿 절연막(233)은 제1 상부 슬릿(231a) 및 제2 상부 슬릿들(231b)을 완전히 채우고, 제1 및 제2 서브 적층체들(SUB1, SUB2)을 덮도록 형성될 수 있다.
도 8c를 참조하면, 상부 기둥들(UPL)을 형성한다. 상부 기둥들(UPL)은 상부 슬릿 절연막(233)을 관통하고, 제1 및 제2 서브 적층체들(SUB1, SUB2)을 관통한다. 상부 기둥들(UPL) 각각은 제2 채널막(CH2) 및 제2 채널막(CH2)의 측벽을 감싸는 게이트 절연막(241GI)을 포함한다. 게이트 절연막(241GI) 및 제2 채널막(CH2)은 도 7d 내지 도 7g에서 상술한 공정들을 이용하여 형성될 수 있다.
상부 기둥들(UPL)의 제2 채널막들(CH2)은 제1 채널막들(CH1)의 중심 영역 내부로 연장될 수 있다. 제2 채널막들(CH2)은 제1 채널막들(CH1)에 중첩되고, 제1 채널막들(CH1)에 접촉된다. 제2 채널막들(CH2)은 제1 채널막들(CH)과 동일하게 서로 이웃한 제1 열(a) 및 제2 열(b)과, 다수의 열들(ma, mb)로 구분될 수 있다. 다수의 열들(ma, mb)을 구성하는 제2 채널막들(CH2)은 제1 열(a) 및 제2 열(b)을 사이에 두고 마주하는 제1 그룹(ma) 및 제2 그룹(mb)으로 구분될 수 있다. 제2 채널막들(CH2)과 제1 채널막들(CH1)의 중첩관계는 도 7g에서 상술한 바와 동일하다.
이어서, 비트 라인들을 형성하는 공정 등의 후속 공정을 실시할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2 내지 도 6b에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 셀 적층체를 관통하는 2열의 제1 채널막들, 셀 적층체 위에 배치되고 2열의 제1 채널막들 사이의 경계를 따라 형성된 상부 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체, 제1 상부 적층체 및 제2 상부 적층체를 관통하여 2열의 제1 채널막들에 중첩된 2열의 제2 채널막들을 포함한다. 제1 상부 적층체는 상부 슬릿으로부터 제1 방향을 향해 연장되고, 제2 상부 적층체는 상부 슬릿으로부터 제2 방향을 따라 연장된다. 제1 상부 적층체를 관통하는 제2 채널막들은 제1 방향을 향하는 제1 채널막들의 일측에 치우쳐 배치되고, 제2 상부 적층체를 관통하는 제2 채널막들은 제2 방향을 향하는 제1 채널막들의 일측에 치우쳐 배치된다.
메모리 소자(1120)는 도 7a 내지 도 7i에서 상술한 공정들을 이용하거나, 도 8a 내지 도 8c에서 상술한 공정들을 이용하여 형성될 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CML: 셀 적층체 CH1, CH2: 제1 및 제2 채널막
SI, 153, 207: 슬릿 USI1, 131, 231a: 제1 상부 슬릿
UML1, UML2: 제1 및 제2 상부 적층체 ILD1, 101, 201: 제1 층간 절연막
CP1 내지 CPn+3, CPk, 161, 205, 225: 도전 패턴
ILD2, 121, 221: 제2 층간 절연막 MC1 내지 MCn: 메모리 셀
DST, DST1 내지 DST3: 드레인 셀렉트 트랜지스터
SW1 내지 SW4: 제1 측벽 내지 제4 측벽
USI2, 231b: 제2 상부 슬릿 MLL: 다중층 라이너막
GI, 141GI, 241GI: 게이트 절연막 TI, 115, 215: 터널 절연막
DL, 113, 213: 데이터 저장막 BI, 111, 211: 블로킹 절연막
ST1, ST11: 제1 적층체 ST2, ST21: 제2 적층체
SUB, SUB1, SUB2: 서브 적층체 103: 제1 희생막
123: 제2 희생막 SIL, 209: 슬릿 절연막

Claims (20)

  1. 제1 축의 연장방향을 따라 연장되고, 상기 제1 축에 교차하는 제2 축의 양방향을 향하는 제1 측벽 및 제2 측벽을 갖는 셀 적층체;
    상기 셀 적층체를 관통하는 제1 열 및 제2 열의 제1 채널막들;
    상기 제1 열의 제1 채널막들과 상기 제2 열의 제1 채널막들 사이의 경계를 따라 연장된 제1 상부 슬릿에 의해 분리된 제1 상부 적층체 및 제2 상부 적층체;
    상기 제1 상부 적층체를 관통하고, 상기 제1 측벽을 향하는 상기 제1 열의 제1 채널막들의 일측들에 치우쳐 상기 제1 열의 제1 채널막들에 중첩된 제1 열의 제2 채널막들; 및
    상기 제2 상부 적층체를 관통하고, 상기 제2 측벽을 향하는 상기 제2 열의 제1 채널막들의 일측들에 치우쳐 상기 제2 열의 제1 채널막들에 중첩된 제2 열의 제2 채널막들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 셀 적층체는 교대로 적층된 제1 층간 절연막들 및 제1 도전 패턴들을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 도전 패턴들은 메모리 셀들의 게이트들에 연결된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 열의 제1 채널막들과 상기 제1 측벽 사이와, 상기 제2 열의 제2 채널막들과 상기 제2 측벽 사이에서 상기 셀 적층체를 관통하는 다수 열의 제1 채널막들을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 상부 적층체 및 상기 제2 상부 적층체를 관통하고, 상기 다수 열의 제1 채널막들에 접촉되도록 연장된 다수 열의 제2 채널막들을 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 상부 적층체 및 상기 제2 상부 적층체 각각은 순차로 적층된 제2 층간 절연막 및 제2 도전 패턴을 한 세트 포함하거나, 2 세트 이상 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제2 도전 패턴은 드레인 셀렉트 트랜지스터의 게이트에 연결된 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제1 상부 슬릿은 상기 제1 축의 연장방향을 따라 웨이브 형으로 형성된 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제1 상부 적층체는 상기 제1 측벽보다 돌출된 제3 측벽을 포함하고,
    상기 제2 상부 적층체는 상기 제2 측벽보다 돌출된 제4 측벽을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제3 측벽 및 상기 제4 측벽은 상기 제1 상부 적층체 및 상기 제2 상부 적층체를 사이에 두고 마주하는 제2 상부 슬릿들의 측벽을 따라 정의되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제2 상부 슬릿들은 상기 제1 축의 연장방향을 따라 웨이브 형으로 형성되는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제1 열의 제1 채널막들 및 상기 제2 열의 제1 채널막들 각각을 감싸고, 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함하는 다중층 라이너막; 및
    상기 제1 열의 제2 채널막들 및 상기 제2 열의 제2 채널막들 각각을 감싸는 게이트 절연막을 더 포함하는 반도체 장치.
  13. 제1 적층체를 관통하는 제1 열 및 제2 열의 제1 채널막들을 형성하는 단계;
    상기 제1 열 및 제2 열의 제1 채널막들을 덮도록 상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
    상기 제1 열의 제1 채널막들과 상기 제2 열의 제1 채널막들 사이의 경계를 따라 상기 제2 적층체를 관통하여, 상기 제2 적층체를 서브 적층체들로 분리하는 제1 상부 슬릿을 형성하는 단계; 및
    상기 서브 적층체들을 관통하는 제1 열 및 제2 열의 제2 채널막들을 형성하는 단계를 포함하고,
    상기 제1 열의 제2 채널막들 및 상기 제2 열의 제2 채널막들은 상기 제1 상부 슬릿에 교차하는 축의 양 방향을 향하는 상기 제1 열의 제1 채널막들의 일측들 및 상기 제2 열의 제1 채널막들의 일측들에 치우치게 중첩되는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 적층체는 교대로 적층된 제1 층간 절연막들 및 제1 희생막들을 포함하고,
    상기 서브 적층체들로 분리된 상기 제2 적층체는 교대로 적층된 제2 층간 절연막들 및 제2 희생막들을 포함하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 열의 제2 채널막들을 형성하는 단계 이후,
    상기 서브 적층체들을 관통하고, 상기 제1 적층체를 관통하도록 연장된 슬릿들을 형성하는 단계; 및
    상기 슬릿들을 통해 상기 서브 적층체들의 상기 제2 희생막들과 상기 제1 적층체의 상기 제1 희생막들을 도전 패턴들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 적층체는 교대로 적층된 제1 층간 절연막들 및 제1 도전 패턴들을 포함하고,
    상기 서브 적층체들로 분리된 상기 제2 적층체는 순차로 적층된 제2 층간 절연막 및 제2 도전 패턴을 한 세트 포함하거나, 2 세트 이상 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제2 적층체를 형성하기 전,
    상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 관통하여 상기 제1 적층체를 셀 적층체들로 분리하는 슬릿 절연막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 슬릿 절연막들에 중첩된 상기 제2 층간 절연막 및 상기 제2 도전 패턴을 관통하는 제2 상부 슬릿들을 상기 제1 상부 슬릿과 동시에 형성하는 반도체 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 제1 열 및 상기 제2 열의 제1 채널막들을 사이에 두고 상기 제1 적층체를 관통하는 다수열의 제1 채널막들이, 상기 제1 열 및 상기 제2 열의 제1 채널막들과 동시에 형성되고,
    상기 제1 열 및 상기 제2 열의 제2 채널막들을 사이에 두고 상기 서브 적층체들을 관통하는 다수열의 제2 채널막들이, 상기 다수열의 제1 채널막들에 접촉되도록 상기 제1 열 및 상기 제2 열의 제2 채널막들과 동시에 형성되는 반도체 장치의 제조방법.
  20. 제 13 항에 있어서,
    상기 제1 열 및 상기 제2 열의 제1 채널막들 각각의 측벽은 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함하는 다중층 라이너막으로 둘러싸이고,
    상기 제1 열 및 상기 제2 열의 제2 채널막들 각각의 측벽은 게이트 절연막으로 둘러싸이는 반도체 장치의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019209408A1 (en) * 2018-04-24 2019-10-31 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US10930670B2 (en) 2018-10-25 2021-02-23 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
US11233063B2 (en) 2018-10-02 2022-01-25 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
US11705501B2 (en) 2020-06-22 2023-07-18 SK Hynix Inc. Semiconductor memory device and method of manufacturing the semiconductor memory device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
CN109003984B (zh) * 2018-07-23 2021-11-02 长江存储科技有限责任公司 3d存储器件及其制造方法
US10741576B2 (en) 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
KR20200033067A (ko) * 2018-09-19 2020-03-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102634709B1 (ko) 2018-10-15 2024-02-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102634441B1 (ko) * 2018-10-25 2024-02-06 에스케이하이닉스 주식회사 반도체 장치의 제조방법
CN109786387B (zh) * 2019-01-09 2023-10-17 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
WO2020177098A1 (zh) * 2019-03-06 2020-09-10 深圳市汇顶科技股份有限公司 半导体结构及其制作方法
KR20200137077A (ko) 2019-05-28 2020-12-09 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210062465A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20220028916A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US20230297594A1 (en) * 2022-03-18 2023-09-21 Zoho Corporation Private Limited Entity interaction trends

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150002239A (ko) * 2013-06-28 2015-01-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR101952733B1 (ko) * 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR102005533B1 (ko) * 2012-10-22 2019-07-31 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102269422B1 (ko) 2014-05-30 2021-06-28 삼성전자주식회사 반도체 장치
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160106972A (ko) * 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150002239A (ko) * 2013-06-28 2015-01-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019209408A1 (en) * 2018-04-24 2019-10-31 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US10490564B2 (en) 2018-04-24 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US10586803B2 (en) 2018-04-24 2020-03-10 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US10629611B2 (en) 2018-04-24 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US11233063B2 (en) 2018-10-02 2022-01-25 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
US11925021B2 (en) 2018-10-02 2024-03-05 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
US10930670B2 (en) 2018-10-25 2021-02-23 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
US11552101B2 (en) 2018-10-25 2023-01-10 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
US11705501B2 (en) 2020-06-22 2023-07-18 SK Hynix Inc. Semiconductor memory device and method of manufacturing the semiconductor memory device

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CN107452745A (zh) 2017-12-08

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