KR20190008676A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예는 교대로 적층된 수평도전패턴들 및 층간 절연막들을 포함하는 적층체; 상기 적층체의 아래에서 상기 적층체의 양단에 중첩되고, 서로 이격된 게이트 패턴들; 및 상기 적층체를 관통하는 수직부들, 및 상기 적층체 아래에 배치되고 상기 수직부들을 연결하는 연결부를 포함하는 채널패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 반도체 장치의 고집적화를 위해, 3차원 반도체 장치가 제안된 바 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 패턴들은 서로 상에 적층되어 3차원 반도체 장치를 형성할 수 있다. 이러한, 3차원 반도체 장치를 구현함에 있어서, 동작 신뢰성을 개선하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 3차원 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향으로 교대로 적층된 수평도전패턴들 및 층간 절연막들을 포함하는 적층체; 상기 적층체의 아래에서 상기 적층체의 양단에 중첩되고, 상기 제1 방향에 교차되는 제2 방향으로 서로 이격된 게이트 패턴들; 및 상기 적층체를 관통하는 수직부들, 및 상기 적층체 아래에 배치되고 상기 수직부들을 연결하는 연결부를 포함하는 채널패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 도전형의 도펀트를 포함하는 웰 구조; 상기 웰 구조로부터 상기 제1 방향으로 이격되어 배치되고, 슬릿에 의해 서로 이격되고, 각각이 상기 슬릿에 인접한 제1 영역 및 상기 제1 영역으로부터 연장된 제2 영역을 포함하는 적층체들; 상기 적층체들 각각의 상기 제1 영역 아래에 중첩되되, 상기 제2 영역에 비중첩되는 게이트 패턴; 상기 슬릿 내부에 배치되고, 상기 게이트 패턴보다 상기 웰 구조를 향하여 더 돌출되고, 제2 도전형의 도펀트를 포함하는 소스 컨택라인; 상기 소스 컨택라인 아래에 배치되고, 상기 웰 구조에 접촉된 웰 컨택라인; 및 상기 적층체들 각각의 상기 제2 영역을 관통하여 상기 웰 구조와 상기 적층체들 사이의 공간으로 연장되며, 상기 소스 컨택라인 및 상기 웰 컨택라인에 의해 관통되는 채널막을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 내부에 제1 도전패턴이 매립된 희생그룹을 형성하는 단계; 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고, 상기 제1 도전패턴에 중첩된 제1 영역과 상기 제1 영역으로부터 연장된 제2 영역으로 구분되는 적층체를 상기 희생그룹 상에 형성하는 단계; 상기 제1 도전패턴에서 정지되는 식각 공정으로 상기 적층체의 제1 영역을 식각하여 상기 적층체의 측벽을 노출하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 노출된 상기 제1 도전패턴의 일부를 식각하여 상기 제1 도전패턴을 게이트 패턴들로 분리하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 도전형의 도펀트를 포함하는 웰 구조를 형성하는 단계; 내부에 제1 도전패턴이 매립된 희생 그룹을 상기 웰 구조 상에 형성하는 단계; 상기 제1 도전패턴에 중첩된 제1 영역과 상기 제1 영역으로부터 연장된 제2 영역을 포함하는 적층체를 상기 희생 그룹 상에 형성하는 단계; 상기 적층체의 제2 영역을 관통하는 홀들을 형성하는 단계; 상기 홀들을 통해 상기 희생 그룹을 제거하여 수평공간을 개구하는 단계; 상기 수평 공간의 표면 및 상기 홀들의 표면을 따라, 상기 수평공간 내부로부터 상기 홀들의 내부로 연장된 다층 메모리막을 형성하는 단계; 상기 다층 메모리막의 표면 상에 채널막을 형성하는 단계; 상기 채널막에 의해 개구된 상기 수평공간의 내부 및 상기 홀들의 내부를 채우는 갭필 절연막을 형성하는 단계; 상기 적층체의 상기 제1 영역, 상기 제1 도전패턴, 상기 다층 메모리막, 상기 갭필 절연막 및 상기 채널막을 식각하여 상기 웰 구조를 노출하는 단계; 상기 웰 구조와 상기 채널막을 연결하는 웰 컨택라인을 형성하는 단계; 및 상기 웰 컨택라인 상부에서 상기 채널막에 연결되고 제2 도전형의 도펀트를 포함하는 소스 컨택라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 적층체의 하부에 배치되고, 슬릿 형성 공정 동안 식각 정지막 역할을 할 수 있는 제1 도전막을 적층체의 전면이 아닌 일부분에 중첩시킨다. 이로써, 본 발명의 실시 예는 적층체의 최하층에 배치되는 소스 셀렉트 라인의 저항이 제1 도전막으로 인해 증가되는 현상을 개선할 수 있다.
본 발명의 실시 예는 식각 정지막 역할을 할 수 있는 제1 도전막을 적층체의 일측에 중첩되도록 게이트 패턴으로서 잔류시킴으로써, 적층체의 최하층에 정의되는 소스 셀렉트 트랜지스터의 턴-온 전류를 개선할 수 있다.
본 발명의 실시 예는 소스 셀렉트 라인의 저항을 낮추고, 소스 셀렉트 트랜지스터의 턴-온 전류를 개선하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 채널패턴의 구조를 설명하기 위한 도면들이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 4 내지 도 10h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 일 실시 예에 따른 소스 셀렉트 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 채널패턴들(CH), 채널패턴들(CH) 각각을 감싸는 적층체들(GST1, GST2), 적층체들(GST1, GST2) 아래에 배치되고 제1 도전형의 도펀트을 포함하는 웰 구조(WE), 적층체들(GST1, GST2) 각각의 아래에서 서로 이격되어 배치된 게이트 패턴들(GP), 웰 구조(WE)에 연결된 웰 컨택라인들(WCL), 적층체들(GST1, GST2)을 분리하는 슬릿들(SI), 및 슬릿들(SI) 내부에 배치되어 채널패턴들(CH)에 연결된 소스 컨택라인들(SCL)을 포함할 수 있다. 도 1은 제1 적층체(GST1)와 제2 적층체(GST2)를 예시하였으나, 슬릿들(SI)에 의해 분리되는 적층체들의 개수는 2이상의 다수일 수 있다.
적층체들(GST1, GST2) 각각은 제1 방향(I)으로 한 층씩 교대로 적층된 수평도전패턴들(CP1 내지 CPk)과 층간 절연막들(ILD)을 포함할 수 있다. 적층체들(GST1, GST2) 각각은 제1 영역들(P1)과 제2 영역(P2)으로 구분될 수 있다. 제1 영역들(P1)은 슬릿들(SI)에 인접한 적층체들(GST1, GST2) 각각의 양단에 대응되는 영역들이다. 제2 영역(P2)은 제1 영역들(P1) 사이에 배치되고 제1 영역들(P1)로부터 연장된 영역이다.
층간 절연막들(ILD)은 산화막 등의 절연물로 형성될 수 있다. 층간 절연막들(ILD)은 제1 방향(I)으로 서로 이웃한 수평도전패턴들(CP1 내지 CPk) 사이에 각각 배치될 수 있다.
수평도전패턴들(CP1 내지 CPk)과 게이트 패턴들(GP)은 트랜지스터들의 게이트 전극들로 이용되는 게이트 라인들(SSL, WL1 내지 WLn, DSL)에 대응된다. 수평도전패턴들(CP1 내지 CPk)은 게이트 패턴들(GP)과 상이한 도전물로 형성될 수 있다.
게이트 패턴들(GP)은 제1 도전막으로 형성될 수 있다. 제1 도전막은 반도체 장치의 제조 공정을 진행하는 동안 식각 정지막 역할을 할 수 있도록 식각 선택비를 고려하여 선택된다. 예를 들어, 제1 도전막은 도프트 실리콘막으로 형성될 수 있다. 제1 도전막은 n형 도펀트를 포함할 수 있다. 제1 도전막은 식각 정지막 역할을 할 수 있도록 제조 과정에서 두껍게 형성될 수 있다. 그 결과, 게이트 패턴들(GP) 각각은 수평도전패턴들(CP1 내지 CPk) 각각보다 제1 방향(I)으로 두껍게 형성될 수 있다.
수평도전패턴들(CP1 내지 CPk)은 게이트 패턴들(GP)과 상이한 제2 도전막으로 형성될 수 있다. 수평도전패턴들(CP1 내지 CPk)은 서로 동일한 도전물로 형성될 수 있다. 수평도전패턴들(CP1 내지 CPk)은 게이트 패턴들(GP)보다 저항이 낮은 도전물로 형성될 수 있다. 예를 들어, 수평도전패턴들(CP1 내지 CPk) 각각은 금속막 및 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 수평도전패턴들(CP1 내지 CPk)은 저항이 낮은 텅스텐을 포함할 수 있다.
적층체들(GST1, GST2) 각각의 아래에 배치된 게이트 패턴들(GP)은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)으로 서로 이격된다. 게이트 패턴들(GP)은 소스 셀렉트 라인(SSL)으로 이용된다.
수평도전패턴들(CP1 내지 CPk) 중 게이트 패턴들(GP)에 가장 가깝게 배치된 제1 수평도전패턴(CP1)은 소스 셀렉트 트랜지스터의 게이트 전극에 연결된 소스 셀렉트 라인(SSL)으로 이용된다.
제1 수평도전패턴(CP1) 및 그 하부에 중첩된 한 쌍의 게이트 패턴들(GP)은 전기적으로 연결되어 하나의 소스 셀렉트 라인(SSL)을 구성할 수 있다. 제1 수평도전패턴(CP1)과 게이트 패턴들(GP)은 컨택 플러그들(미도시)에 의해 전기적으로 연결될 수 있다.
제1 수평도전패턴(CP1)과 게이트 전극들(GP)에 직접 접촉된 컨택 플러그들이 형성되지 않고, 제1 수평도전패턴(CP1)과 게이트 패턴들(GP)이 직접 접촉되지 않을 수 있다. 이 경우, 제1 수평도전패턴(CP1) 또는 게이트 패턴들(GP) 중 어느 하나에 전압이 인가되더라도, 커플링 현상을 이용하여 제1 수평도전패턴(CP1)과 게이트 패턴들(GP)에 양쪽에 전압을 인가할 수 있다. 즉, 제1 수평도전패턴(CP1)과 이에 인접한 게이트 패턴들(GP)은 전기적으로 커플링되어 동작할 수 있다.
수평도전패턴들(CP1 내지 CPk) 중 게이트 패턴들(GP)로부터 가장 멀리 배치된 최상층 수평도전패턴(CPk)은 드레인 셀렉트 트랜지스터의 게이트 전극에 연결된 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 수평도전패턴들은(CP2 내지 CPk-1)은 메모리 셀 트랜지스터들의 게이트 전극들에 연결된 워드 라인들(WL1 내지 WLn)로 이용될 수 있다.
도 1은 제1 수평도전패턴(CP1)이 소스 셀렉트 라인(SSL)으로 이용되고, 최상층의 수평도전패턴(CPk)이 드레인 셀렉트 라인(DSL)으로 이용되는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 수평도전패턴들(CP1 내지 CPk) 중 제1 수평도전패턴(CP1)으로부터 상부 방향으로 연이어 배치된 1 층 이상의 수평도전패턴들이 소스 셀렉트 라인(SSL)으로 이용되고, 최상층 수평도전패턴(CPk)으로부터 하부 방향으로 연이어 배치된 1층 이상의 수평도전패턴들이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 워드 라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 이격되어 적층된다.
소스 셀렉트 라인(SSL)과 워드 라인들(WL1 내지 WLn)은 서로 이웃한 슬릿들(SI) 사이에 배치될 수 있다. 서로 이웃한 슬릿들(SI) 사이에 드레인 분리 슬릿(SID)이 더 배치될 수 있다. 드레인 분리 슬릿(SID)은 드레인 셀렉트 라인(DSL)으로 이용되는 수평도전패턴(예를 들어, CPk)을 관통하도록 연장된다. 드레인 분리 슬릿(SID)은 드레인 분리 절연막(SD)으로 채워진다. 서로 이웃한 슬릿들(SI) 사이에서 동일층에 배치된 드레인 셀렉트 라인들(DSL)은 드레인 분리 절연막(SD)에 의해 서로 분리된다. 드레인 분리 슬릿(SID) 및 드레인 분리 절연막(SD)은 소스 셀렉트 라인(SSL)과 워드 라인들(WL1 내지 WLn)을 관통하지 않도록, 그 깊이가 제어될 수 있다.
채널패턴들(CH) 각각은 수직부들(PP) 및 연결부(LP)를 포함할 수 있다. 수직부들(PP)은 적층체(GST1 또는 GST2)의 제2 영역(P2)을 관통하고, 연결부(LP)는 적층체(GST1 또는 GST2)의 아래에 배치되어 수직부들(PP)을 연결한다. 수직부들(PP)은 수평도전패턴들(CP1 내지 CPk) 및 층간 절연막들(ILD)로 에워싸인다. 연결부(LP)는 웰 구조(WE)와 적층체(GST1 또는 GST2) 사이의 공간으로 연장된다. 연결부(LP)는 수직부들(PP)로부터 적층체(GST1 또는 GST2)의 바닥면을 따라 연장되고, 게이트 패턴들(GP)의 측벽들을 따라 연장되고, 게이트 패턴들(GP)의 바닥면을 따라 연장되고, 웰 구조(WE)의 상부면을 따라 연장된다. 수직부들(PP)과 연결부(LP)는 일체(one body)의 구조로 형성될 수 있다. 수직부들(PP)과 연결부(LP)를 포함하는 일체의 채널패턴(CH)은 도 2a를 참조하여 보다 구체적으로 후술한다.
채널패턴들(CH) 각각은 다층 메모리패턴(ML)으로 둘러싸일 수 있다. 다층 메모리패턴(ML)은 채널패턴들(CH) 각각의 외면을 따라 연장된다. 채널패턴들(CH) 각각의 수직부들(PP)은 캡핑패턴(CAP)을 감싸는 상단을 포함할 수 있다. 채널패턴들(CH)은 갭필 절연패턴들(FI)을 각각 감싸도록 형성될 수 있다. 갭필 절연패턴(FI)과 채널패턴(CH)의 구조는 도 2a를 참조하여 보다 구체적으로 후술한다.
채널패턴들(CH) 각각은 소스 컨택라인들(SCL)에 접촉된 제1 단부들(EG1)과 웰 컨택라인들(WCL)에 접촉된 제2 단부들(EG2)를 포함할 수 있다. 제1 단부(EG1)는 게이트 패턴들(GP) 각각의 바닥면을 따라 연장된 연결부(LP)의 일부이고, 제2 단부(EG2)는 웰 구조(WE)의 상면을 따라 연장된 연결부(LP)의 일부이다. 제1 단부(EG1)과 제2 단부(EG2)는 제1 방향(I)으로 서로 이격되어 배치되고, 갭필 절연패턴(FI)을 사이에 두고 서로 이격될 수 있다. 채널패턴들(CH) 각각의 연결부(LP)는 슬릿들(SI) 또는 소스 컨택라인들(SCL)을 향하여 개구된다. 제1 단부(EG1)와 제2 단부(EG2)는 연결부(LP)의 개구부에 정의된다.
슬릿들(SI), 소스 컨택라인들(SCL) 및 웰 컨택라인들(WCL)은 제1 및 제2 방향들(I 및 Ⅱ)에 교차하는 제3 방향(Ⅲ)을 따라 연장된다.
소스 컨택라인들(SCL)은 적층체들(GST1, GST2)의 측벽들상에 형성된 스페이서 절연막들(IS)에 의해 적층체들(GST1, GST2)로부터 절연될 수 있다. 스페이서 절연막들(IS)은 소스 컨택라인들(SCL)과 적층체들(GST1, GST2) 사이에 각각 배치되고, 게이트 패턴들(GP)의 측벽들을 덮도록 연장될 수 있다.
채널패턴들(CH) 각각의 연결부(LP)는 스페이서 절연막들(IS) 아래에 중첩되도록 연장될 수 있다. 연결부(LP)의 제1 단부들(EG1)은 적층체(GST1 또는 GST2)의 측벽들 및 게이트 패턴들(GP)의 측벽들보다 측부로 더 돌출될 수 있다. 이러한 연결부(LP)의 돌출부들 상부로 스페이서 절연막들(IS)이 연장될 수 있다.
소스 컨택라인들(SCL)은 제1 단부들(EG1)에 직접 접촉되어 적층체들(GST1, GST2)의 측벽들에 대면되도록 제1 방향(I)으로 연장될 수 있다. 소스 컨택라인들(SCL)은 게이트 패턴들(GP)보다 웰 구조(WE)를 향하여 더 돌출될 수 있다.
소스 컨택라인(SCL)은 도프트 실리콘막(SS), 금속 실리사이드막(SC), 및 금속막(MS)을 더 포함할 수 있다. 도프트 실리콘막(SS)은 채널패턴들(CH) 내부에 제1 도전형과 다른 제2 도전형의 도펀트를 공급할 수 있도록 제2 도전형의 도펀트를 포함할 수 있다. 제2 도전형의 도펀트는 n형 도펀트일 수 있다. 금속 실리사이드막(SC)은 도프트 실리콘막(SS) 상에 배치되고, 금속막(MS)은 금속 실리사이드막(SC) 상이 배치된다. 금속 실리사이드막(SC) 및 금속막(MS)은 도프트 실리콘막(SS)에 비해 낮은 저항을 가지며, 소스 컨택라인(SCL)의 저항을 낮출 수 있다. 금속 실리사이드막(SC)은 텅스텐 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 금속막(MS)은 텅스텐 등을 포함할 수 있다. 소스 컨택라인(SCL)은 금속막(MS)과 스페이서 절연막(IS) 사이의 계면과 금속 실리사이드막(SC)과 금속막(MS)사이의 계면을 따라 연장된 베리어 메탈막(BM)을 더 포함할 수 있다. 베리어 메탈막(BM)은 금속의 확산을 방지할 수 있으며, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
채널패턴들(CH) 각각의 연결부(LP)는 소스 정션(JN)을 포함할 수 있다. 소스 정션(JN)은 도프트 실리콘막(SS)과 동일한 제2 도전형의 도펀트를 포함할 수 있다. 소스 정션(JN)은 게이트 패턴들(GP) 각각의 바닥면을 따라 연장된 채널패턴(CH)의 일부 내부에 제2 도전형의 도펀트가 분포된 영역이다. 제2 도전형의 도펀트는 n형 도펀트일 수 있다. 소스 정션(JN)으로부터 소스 셀렉트 라인(SSL) 사이의 거리는 게이트 패턴들(GP)에 의해 가까워질 수 있으므로, 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터의 턴-온 전류가 증가될 수 있다.
웰 구조(WE)는 게이트 패턴들(GP) 아래에 배치되고, 적층체들(GST1, GST2)에 중첩되도록 연장될 수 있다. 웰 구조(WE)는 게이트 패턴들(GP) 및 적층체들(GST1, GST2)로부터 제1 방향(I)으로 이격되어 배치된다. 웰 구조(WE)는 제1 도전형의 도펀트을 포함하는 적어도 하나의 도프트 실리콘막을 포함할 수 있다. 예를 들어, 웰 구조(WE)는 제1 도전형의 도펀트을 제1 농도로 포함하는 제1 도프트 실리콘막(D1A) 및 제1 도전형의 도펀트을 제2 농도로 포함하는 제2 도프트 실리콘막(D1B)의 적층 구조로 형성될 수 있다. 제1 도프트 실리콘막(D1A)은 제1 도전형의 도펀트을 제2 농도보다 높은 제1 농도로 포함할 수 있다. 제1 도전형의 도펀트은 p형 도펀트일 수 있다. 도면에 도시되진 않았으나, 구동 회로부는 웰 구조(WE) 아래에 중첩되도록 기판 상에 형성될 수 있다.
웰 컨택라인들(WCL)은 채널패턴들(CH) 사이에서 소스 컨택라인들(SCL) 아래에 배치된다. 웰 컨택라인들(WCL) 각각은 웰 구조(WE)의 상부면을 따라 연장된 연결부(LP)의 일부를 관통하여, 웰 구조(WE)와 연결부(LP)에 직접 접촉된다. 이러한 웰 컨택라인들(WCL)에 의해 웰 구조(WE)와 채널패턴들(CH)이 전기적으로 연결될 수 있다. 웰 컨택라인들(WCL)은 도전물로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다.
웰 컨택라인들(WCL)과 소스 컨택라인들(SCL) 사이에 웰-소스간 절연막들(SWI)이 더 배치될 수 있다. 웰-소스간 절연막들(SWI) 각각은 제3 방향(Ⅲ)으로 연장된다.
층간 절연막들(ILD)과 수평도전패턴들(CP1 내지 CPk) 사이의 계면들과 다층 메모리 패턴(ML)과 수평도전패턴들(CP1 내지 CPk) 사이의 계면들 각각에 제2 블로킹 절연막(BI2)이 더 형성될 수 있다. 제2 블로킹 절연막(BI2)은 스페이서 절연막들(IS)과 게이트 패턴들(GP) 사이와 층간 절연막들(ILD)과 스페이서 절연막들(IS) 사이로 연장될 수 있다. 스페이서 절연막들(IS)은 제2 블로킹 절연막(BI2)에 비해 웰 구조(WE)에 더 가깝게 연장될 수 있다. 제2 블로킹 절연막(BI2)은 다층 메모리 패턴(ML)을 구성하는 제1 블로킹 절연막보다 유전상수가 높은 절연물로 형성될 수 있다. 다층 메모리 패턴(ML)의 구조는 도 2b를 참조하여 후술한다. 제2 블로킹 절연막(BI2)은 알루미늄 산화물로 형성될 수 있다. 도면에 도시되진 않았으나, 수평 도전패턴들(CP1 내지 CPk) 각각과 제2 블로킹 절연막(BI2) 사이의 계면에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
반도체 장치를 제조하는 과정에서, 웰 구조(WE) 및 게이트 패턴들(GP)을 보호하기 위한 보호막들(PA1 내지 PA4)이 형성될 수 있으며, 이들 중 적어도 어느 하나가 잔류할 수 있다. 예를 들어, 제1 호막(PA1)은 웰 구조(WE) 상에 잔류할 수 있다. 제2 보호막(PA2)은 게이트 패턴들(GP) 각각의 바닥면 상에 잔류할 수 있다. 제3 보호막(PA3)은 다층 메모리 패턴(ML)을 향하는 게이트 패턴들(GP) 각각의 측벽 상에 잔류할 수 있다. 제4 보호막(PA4)은 슬릿(SI)을 향하는 게이트 패턴들(GP) 각각의 측벽 상에 잔류할 수 있다.
상술한 바와 같이, 식각 정지막 역할을 할 수 있으나 소스 셀렉트 라인(SSL)의 저항을 높일 수 있는 제1 도전막으로 형성되는 게이트 패턴(GP)은 적층체(GST1 또는 GST2)의 전면에 중첩되지 않는다. 구체적으로, 게이트 패턴(GP)은 적층체(GST1 또는 GST2)의 제1 영역(P1) 아래에 중첩되되, 제2 영역(P2)에 비중첩된다. 이로써, 본 발명의 실시 예는 게이트 패턴(GP)으로 인한 소스 셀렉트 라인(SSL)의 저항 증가를 감소시킬 수 있다. 또한 본 발명의 실시 예는 소스 셀렉트 라인(SSL)의 제1 수평도전패턴(CP1)보다 소스 정션(JN)에 가깝게 배치되는 게이트 패턴(GP)을 잔류시킨다. 이로써, 게이트 패턴(GP)은 소스 셀렉트 트랜지스터의 게이트 전극으로 이용될 수 있다. 게이트 패턴(GP)은 소스 정션(JN)에 가깝게 배치되므로 소스 셀렉트 트랜지스터의 턴-온 전류를 높일 수 있다.
상술한 구조에 따르면, 수직부들(PP)과 소스 셀렉트 라인(SSL)의 교차부에 소스 셀렉트 트랜지스터들이 정의되고, 수직부들(PP)과 워드 라인들(WL1 내지 WLn)의 교차부에 메모리 셀 트랜지스터들이 정의되고, 수직부들(PP)과 드레인 셀렉트 라인(DSL)의 교차부에 드레인 셀렉트 트랜지스터들이 정의될 수 있다. 메모리 셀 트랜지스터들은 제1 내지 제3 방향들(I 내지 Ⅲ)을 따라 3차원으로 배열되어 3차원 반도체 장치를 구성할 수 있다. 소스 셀렉트 트랜지스터는 GAA(Gate All Around) 구조와 플래너(Planar) 구조를 포함할 수 있다. 소스 셀렉트 트랜지스터의 GAA 구조는 수직부들(PP) 각각과 소스 셀렉트 라인(SSL)으로 이용되는 수평도전패턴(예를 들어, CP1)에 의해 정의된다. 소스 셀렉트 트랜지스터의 플래너 구조는 게이트 패턴(GP)과 연결부(LP)에 의해 정의된다. 드레인 셀렉트 트랜지스터와 메모리 셀 트랜지스터들은 수직부들(PP)을 감싸는 수평도전패턴들(CP2 내지 CPk)에 의해 GAA구조로 형성될 수 있다.
채널패턴(CH)의 제1 단부(EG1)는 제2 도전형의 도펀트을 포함하는 소스 컨택라인(SCL)에 전기적으로 연결되고, 제2 단부(EG2)는 웰 컨택라인(WCL)을 통해 제1 도전형의 도펀트을 포함하는 웰 구조(WE)에 전기적으로 연결된다. 이에 더해, 소스 컨택라인(SCL)과 웰 컨택라인(WCL)은 웰-소스간 절연막(SWI)에 의해 구조적으로 서로 구분된다. 이에 따라, 프로그램 동작 및 독출 동작 시 전류의 흐름을 소스 컨택라인들(SCL)을 향하도록 제어할 수 있고, 소거 동작 시 웰 구조(WE)를 통해 홀들을 공급할 수 있다. 이를 통해 본 발명의 실시 예는 반도체 장치의 동작 특성을 향상시킬 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 채널패턴의 구조를 설명하기 위한 도면들이다. 구체적으로, 도 2a는 본 발명의 실시 예에 따른 채널패턴을 이용한 전류의 흐름과, 채널패턴의 구조를 설명하기 위한 사시도이고, 도 2b는 도 2a에 도시된 A영역을 확대한 단면도이다. 도 2a는 인식의 편의를 위해, 일부 구성들을 생략하여 도시하였다.
도 2a를 참조하면, 반도체 장치는 도 1에 도시된 적층체(GST1 또는 GST2) 아래에 배치된 지지기둥(IP)을 더 포함할 수 있다. 도 2a는 하나의 지지기둥(IP)을 도시하고 있으나, 다수의 지지기둥들이 적층체를 지지할 수 있다. 지지기둥들의 배치는 도 5를 참조하여 보다 구체적으로 후술한다. 지지기둥(IP)은 적층체와 웰 구조(WE) 사이의 공간을 지지하고, 게이트 패턴(GP) 보다 웰 구조(WE)를 향해 더 길게 연장된다. 예를 들어, 지지기둥(IP)은 웰 구조(WE)를 관통하는 깊이로 형성될 수 있다.
채널패턴(CH)은 도 1에서 상술한 바와 같이 수직부들(PP) 및 연결부(LP)를 포함한다. 수직부들(PP)은 제1 방향(I)을 따라 연장되고, 도 1에 도시된 적층체(GST1 또는 GST2)에 의해 에워싸이는 부분이다. 연결부(LP)는 수직부들(PP)을 연결하는 부분이다. 연결부(LP)는 제1 내지 제5 부분들(LP1 내지 LP5)을 포함할 수 있다.
연결부(LP)의 제1 부분(LP1)은 수직부들(PP)로부터 도 1에 도시된 적층체(GST1 또는 GST2)의 바닥면 상부로 적층체의 바닥면을 따라 연장된 부분이다. 연결부(LP)의 제2 부분(LP2)은 적층체의 바닥면 상부로부터 지지기둥(IP)의 측벽 상부로 지지기둥(IP)의 측벽을 따라 연장된 부분이다. 연결부(LP)의 제3 부분(LP3)은 적층체의 바닥면 상부로부터 게이트 패턴(GP)의 측벽 상부로 게이트 패턴(GP)의 측벽을 따라 연장된 부분이다. 연결부(LP)의 제4 부분(LP4)은 게이트 패턴(GP)의 측벽 상부로부터 게이트 패턴(GP)의 바닥면 상부로 게이트 패턴(GP)의 바닥면을 따라 연장된 부분이다. 연결부(LP)의 제4 부분(LP4) 내부에 도 1에 도시된 소스정션(JN)이 정의된다. 소스 컨택라인(SCL)에 접촉된 연결부(LP)의 제4 부분(LP4) 단부가 도 1에 도시된 제1 단부(EG1)로 정의된다. 연결부(LP)의 제5 부분(LP5)은 지지기둥(IP)의 측벽 상부로부터 웰 구조(WE)의 상부로 웰 구조(WE)의 상부면을 따라 연장된 부분이다. 웰 컨택라인(WCL)에 접촉된 연결부(LP)의 제5 부분(LP5) 단부가 도 1에 도시된 제2 단부(EG2)로 정의된다. 수직부들(PP)과 연결부(LP)의 제1 내지 제5 부분들(LP1 내지 LP5)은 경계면 없이 일체화된 채널패턴(CH)을 형성할 수 있다.
채널패턴(CH)의 외벽은 다층 메모리패턴(ML)으로 둘러싸일 수 있다. 다층 메모리패턴(ML)은 수직부들(PP)의 표면 및 연결부(LP)의 제1 내지 제5 부분들(LP1 내지 LP5)의 표면들을 따라 연장된다. 채널패턴(CH)은 갭필 절연패턴(FI)을 감싸도록 형성될 수 있다. 갭필 절연패턴(FI)은 수직부들(PP)로 둘러싸인 채로, 연결부(LP)의 제1 부분(LP1)과 연결부(LP)의 제5 부분(LP5) 사이의 공간과 연결부(LP)의 제4 부분(LP4)과 제5 부분(LP5) 사이의 공간을 채우도록 연장될 수 있다.
연결부(LP)의 제4 부분(LP4)과 제5 부분(LP5)은 갭필 절연패턴(FI)을 사이에 두고 분리된다. 이러한 연결부(LP)의 구조에 따르면, 연결부(LP)는 소스 컨택라인(SCL)을 향하여 개구된 형태를 갖는다.
갭필 절연패턴(FI)은 수직부들(PP)보다 낮은 높이로 형성될 수 있다. 이 경우, 갭필 절연패턴(FI) 상부에 수직부들(PP)로 둘러싸인 캡핑패턴들(CAP)이 배치될 수 있다. 캡핑패턴들(CAP) 각각은 제2 도전형의 도펀트을 포함하는 반도체막으로 형성될 수 있다. 예를 들어, 캡핑패턴들(CAP) 각각은 n형 도펀트가 도핑된 도프트 실리콘막으로 형성될 수 있다. 캡핑패턴들(CAP) 각각은 드레인 정션으로 이용될 수 있다.
지지기둥(IP)은 연결부(LP)의 제2 부분(LP2)으로 둘러싸인 측벽을 가진다. 다층 메모리패턴(ML)은 연결부(LP)와 지지기둥(IP) 사이로 연장된다.
채널패턴(CH)의 수직부들(PP) 각각은 그에 대응되는 비트 라인(BL)에 연결될 수 있다. 도 2a는 인식의 편의를 위해, 하나의 비트 라인(BL)을 예시하고 있으나, 반도체 장치는 다수의 비트 라인들을 포함하고, 비트 라인들의 레이아웃은 다양하게 설계될 수 있다.
상술한 구조에 따르면, 반도체 장치의 독출 동작 동안, 제1 전류 이동경로(path 1)가 형성될 수 있다. 제1 전류 이동경로(path 1)는 비트 라인(BL)과 소스 컨택라인(SCL) 사이에 연결된 채널패턴(CH) 내부에 형성된다. 독출 동작 시, 비트 라인(BL)은 소정 레벨로 프리차지될 수 있다. 또한, 독출 동작 시, 도 1에 도시된 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 턴-온 전압이 인가될 수 있다. 도 1에 도시된 워드 라인들(WL)에 인가되는 전압 레벨이 그들에 연결된 메모리 셀 트랜지스터들의 문턱 전압들보다 높다면, 비트 라인(BL)으로부터 소스 컨택라인(SCL) 사이의 채널패턴(CH) 내에 채널이 형성될 수 있고, 비트 라인(BL)의 프리차지 레벨이 소스 컨택라인(SCL)에 전기적으로 연결된 접지(미도시)를 통해 디스차지될 수 있다.
반도체 장치의 소거 동작 동안, 제2 전류 이동경로(path 2)가 형성될 수 있다. 제2 전류 이동경로(path 2)는 비트 라인(BL)과 웰 구조(WE) 사이에 연결된 채널패턴(CH) 내부에 형성된다. 소거 동작 시, 웰 구조(WE)에 소거 전압이 인가될 수 있다. 웰 구조(WE)에 인가된 소거 전압에 의해 채널패턴(CH) 내부에 홀들이 주입될 수 있다.
소스 컨택라인(SCL)과 웰 컨택라인(WCL) 사이에 배치된 웰-소스간 절연막(SWI)은 소스정션(JN)과 웰 구조(WE) 사이의 누설 전류를 줄일 수 있다.
도 2b를 참조하면, 채널패턴(CH)은 서로 상반된 방향을 향하는 내벽 및 외벽을 포함할 수 있다. 채널패턴(CH)의 내벽은 캡핑패턴(CAP) 및 갭필 절연패턴(FI)을 향하는 표면으로 정의한다. 다층 메모리패턴(ML)은 채널패턴(CH)의 외벽을 감쌀 수 있다.
다층 메모리패턴(ML)은 채널패턴(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 채널패턴(CH)과 도 1에 도시된 워드 라인들(WL1 내지 WLn) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다.
채널패턴(CH)과 도 1에 도시된 드레인 셀렉트 라인(DSL) 사이에 배치된 다층 메모리패턴(ML)의 일부와, 채널패턴(CH)과 도 1 에 도시된 소스 셀렉트 라인(SSL) 사이에 배치된 다층 메모리패턴(ML)의 일부는 게이트 절연막으로 이용될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다. 도면에 도시하진 않았으나, 웰 구조를 형성하는 ST1 단계 이전, 반도체 장치를 구동하기 위한 구동회로를 구성하는 구동 트랜지스터들을 기판 상에 형성할 수 있다. 이 경우, ST1 단계는 구동 트랜지스터들을 포함하는 기판 상에서 실시될 수 있다. 도면에 도시하진 않았으나, 소스 컨택라인을 형성하는 ST19 단계 이후, 비트 라인들 등을 형성할 수 있다.
도 4는 도 3에 도시된 ST1 단계를 설명하기 위한 단면도이다.
도 3 및 도 4를 참조하면, 웰 구조(WE)를 형성하는 ST1 단계는 제1 도전형의 도펀트을 제1 농도로 포함하는 제1 도프트 실리콘막(101)을 형성하는 단계 및 제1 도프트 실리콘막(101) 상에 제1 도전형의 도펀트을 제2 농도로 포함하는 제2 도프트 실리콘막(103)을 형성하는 단계를 포함할 수 있다. 제2 도프트 실리콘막(103)은 제1 도프트 실리콘막(101) 상에 언도프 실리콘막을 형성하는 단계, 및 열처리 공정으로 제1 도프트 실리콘막(101) 내부의 제1 도전형 도펀트를 언도프트 실리콘막 내부로 확산시키는 단계를 포함할 수 있다.
이어서, 웰 구조(WE) 상에 제1 보호막(105)을 더 형성할 수 있다. 제1 보호막(105)은 후속 공정에서 형성되는 제1 희생막과 다른 물질로 형성될 수 있다. 예를 들어, 제1 보호막(105)은 산화막으로 형성될 수 있다.
도 3을 참조하면, ST1 단계 이후, 내부에 제1 도전패턴이 매립된 희생그룹을 형성하는 ST3 단계와, 예비 적층체를 형성하는 ST5 단계와, 다층 메모리막으로 에워싸인 채널막을 형성하는 ST7 단계를 순차로 실시할 수 있다.
도 5는 ST3 단계로부터 ST7 단계를 통해 형성된 공정 결과물의 평면도이다. 도 5는 예비 적층체(PST) 아래에 배치되는 지지기둥들(121)의 레이아웃을 점선으로 도시하였다.
도 5를 참조하면, 예비 적층체(PST)는 다층 메모리막(141)으로 에워싸인 채널막(143)에 의해 관통된다. 도 5는 채널막(143)의 수직부들(PP)을 도시하고 있다. 수직부들(PP)은 예비 적층체(PST)를 관통하는 채널막(143)의 일부들이다. 수직부들(PP) 각각은 캡핑패턴(147)을 에워싸도록 형성될 수 있다.
예비 적층체(PST)는 제1 영역들(P1) 및 제2 영역들(P2)로 구분될 수 있다. 제1 영역들(P1)은 후속 공정에서 슬릿들에 의해 관통되는 영역들이며, 제2 영역들(P2) 각각은 서로 이웃한 제1 영역들(P1) 사이에 배치되는 영역이다. 제2 영역들(P2) 각각은 제1 영역들(P1) 중 어느 하나로부터 연장될 수 있다. 이하의 도면에서는 설명의 편의를 위해, 2개의 제2 영역들(P2)을 도시하였으나, 제2 영역들(P2)은 제1 영역들(P1)과 교대로 배치되고, 2이상의 다수로 형성될 수 있다.
수직부들(PP)은 예비 적층체(PST)의 제2 영역들(P2)을 관통할 수 있다. 수직부들(PP)은 제2 영역들(P2) 각각을 관통하는 그룹들(GR1 및 GR2)로 구분될 수 있다. 예를 들어, 좌측의 제2 영역(P2)을 관통하는 수직부들(PP)을 제1 그룹(GR1)으로 정의할 수 있고, 우측의 제2 영역(P1)을 관통하는 수직부들(PP)을 제2 그룹(GR2)으로 정의할 수 있다. 제1 및 제2 그룹들(GR1 및 GR2) 각각을 구성하는 수직부들(PP)은 다수열로 형성될 수 있다. 수직부들(PP)은 반도체 장치의 집적도를 향상시키기 위해 지그재그로 배열될 수 있다. 제1 및 제2 그룹들(GR1 및 GR2) 각각을 구성하는 다수열의 수직부들(PP) 중 중앙에 배치된 한 쌍의 열들 사이에 드레인 분리 절연막들(DS)이 배치될 수 있다. 드레인 분리 절연막들(DS)은 열방향인 제3 방향(Ⅲ)을 따라 연장될 수 있다.
지지기둥들(121)은 서로 이웃한 수직부들(PP) 사이의 영역에 중첩될 수 있고, 서로 연결되지 않고 이격되어 배치될 수 있다.
도 6a 내지 도 6j는 도 3에 도시된 ST3 단계로부터 ST7 단계를 구체적으로 설명하기 위한 단면도들이다. 도 6a 내지 도 6j는 도 5에 도시된 선 X-X' 및 선 Y-Y'를 따라 절취한 단면도들이다.
도 6a를 참조하면, ST3 단계는,웰 구조(WE) 상에 제1 희생막(111)을 형성하는 단계 및 제1 희생막(111) 상에 제1 도전막(115)을 형성하는 단계를 포함할 수 있다. 제1 희생막(111)은 제1 보호막(105) 상에 형성될 수 있다. 제1 도전막(115)을 형성하기 전, 제1 희생막(111) 상에 제2 보호막(113)을 더 형성할 수 있다. 이 경우, 제1 도전막(115)은 제2 보호막(113) 상에 형성된다.
제1 희생막(111)과 제1 도전막(115)은 서로 다른 식각 선택비를 갖는 물질들로 형성될 수 있다. 제1 도전막(115)은 게이트 전극으로 이용가능하되, 후속의 슬릿 형성 공정동안 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 희생막(111)은 언도프트 실리콘막으로 형성될 수 있다. 제1 도전막(115)은 도프트 실리콘막으로 형성될 수 있다. 보다 구체적으로, 제1 도전막(115)은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
제2 보호막(113)은 제1 희생막(111) 및 제1 도전막(115)과 다른 물질로 형성될 수 있다. 예를 들어, 제2 보호막(113)은 산화막으로 형성될 수 있다.
도 6b를 참조하면, 제1 도전막(115)으로부터 웰 구조(WE)를 관통하는 지지기둥들(121)을 형성할 수 있다. 지지기둥들(121)은 서로 이격되어 배치된다. 지지기둥들(121)을 형성하는 단계는 포토리소그래피 공정을 이용하여 마스크 패턴을 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 도전막(115), 제2 보호막(113), 제1 희생막(111), 제1 보호막(105) 및 웰 구조(WE)를 식각하여 관통홀들을 형성하는 단계, 관통홀들 내부를 절연물로 채우는 단계, 및 절연물의 표면을 평탄화하는 단계 및 잔류하는 마스크 패턴을 제거하는 단계를 포함할 수 있다. 지지기둥들(121)을 형성하기 위한 절연물로 산화막이 이용될 수 있다.
도 6c를 참조하면, ST3 단계는 지지기둥들(121)에 의해 관통되는 제1 도전막을 식각하여 제1 도전패턴(115P)을 형성하는 단계를 포함할 수 있다. 제1 도전패턴(115P)을 형성하는 단계는 포토리소그래피 공정을 이용하여 마스크 패턴을 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 도전막(115)을 식각하는 단계 및 잔류하는 마스크 패턴을 제거하는 단계를 포함할 수 있다. 제1 도전패턴(115P)을 형성하는 과정에서 제1 도전막이 제거된 영역은 제1 개구부(OP1)로 정의한다. 제1 개구부(OP1)는 지지기둥들(121) 및 제2 보호막(113)을 노출할 수 있다.
도 6d를 참조하면, ST3 단계는 제1 도전패턴(115P)의 표면 상에 제3 보호막(123)을 형성하는 단계를 포함할 수 있다. 제3 보호막(123)은 제1 도전패턴(115P)의 표면을 산화시켜서 형성할 수 있다.
도 6e를 참조하면, ST3 단계는 제3 보호막의 일부 및 제2 보호막의 일부가 제거될 수 있도록 에치-백 공정을 실시하는 단계를 더 포함할 수 있다. 에치-백 공정에 의해, 제1 도전패턴(115P)의 측벽 상에 제3 보호막이 제3 보호패턴(123P)으로서 잔류되고, 제1 도전패턴(115P)의 아래에 제2 보호막이 제2 보호패턴(113P)으로서 잔류될 수 있다. 제1 도전패턴(115P)에 의해 보호되지 않은 제2 보호막의 일부가 제거되어 제1 희생막(111)이 노출될 수 있다.
도 6f를 참조하면, ST3 단계는 제1 개구부(OP1)를 채우는 제2 희생막(125)을 제1 희생막(111) 상에 형성한다. 제2 희생막(125)은 제1 희생막(111)과 다른 물질로 형성될 수 있다. 제2 희생막(125)은 후속에서 형성될 예비 적층체의 제1 물질막 및 제2 물질막과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제2 희생막(125)은 티타늄 질화막(TiN)을 포함할 수 있다. 제2 희생막(125)의 표면은 제1 도전패턴(115P)이 노출될 때까지 평탄화될 수 있다.
도 6a 내지 도 6f에서 상술한 공정들을 순차로 실시함으로써, 희생그룹(SA)의 내부에 매립된 제1 도전패턴(115P)을 형성할 수 있다,
도 6g를 참조하면, ST3 단계 이후 실시되는 ST5 단계는, 희생그룹(SA) 상에 제1 물질막들(131) 및 제2 물질막들(133)을 제1 방향(I)을 따라 한 층씩 교대로 적층하는 단계를 포함할 수 있다. 제1 물질막들(131) 및 제2 물질막들(133)을 포함하는 예비 적층체(PST)는 제1 도전패턴(115P)에 중첩된 제1 영역(P1)과 제1 영역(P1)으로부터 연장되고, 제1 도전패턴(115P)에 비중첩된 제2 영역(P2)을 포함할 수 있다.
제2 물질막들(133)은 제1 물질막들(131)과 다른 물질로 형성된다. 제1 물질막들(131)은 희생용 절연물로 형성되고, 제2 물질막들(133)은 층간 절연막을 위한 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(131)은 실리콘 질화막으로 형성되고, 제2 물질막들(133)은 실리콘 산화막으로 형성될 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(131)은 도 1에 도시된 수평도전패턴들(CP1 내지 CPk)을 위한 제2 도전막들로 형성되고, 제2 물질막들(133)은 층간 절연막을 위한 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(131)은 제1 도전패턴(115P)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(131)은 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 제1 물질막들(131)은 제1 도전패턴(115P)보다 저항이 낮은 도전물로 형성될 수 있다. 예를 들어, 제1 물질막들(131)은 텅스텐을 포함할 수 있다.
제1 물질막들(131) 및 제2 물질막들(133) 중 일부는 드레인 분리 슬릿(SID)에 의해 관통될 수 있다. 드레인 분리 슬릿(SID)은 드레인 분리 절연막(DS)으로 채워질 수 있다. 드레인 분리 절연막(DS)은 드레인 셀렉트 라인들을 분리하기 위해 형성되는 것으로, 그 형성 깊이는 설계에 따라 다양하게 변경될 수 있다. 드레인 분리 슬릿(SID) 및 드레인 분리 절연막(DS)은 경우에 따라 생략될 수 있다.
ST5 단계 이후 실시되는 ST7 단계는, 예비 적층체(PST)의 제2 영역(P2)을 관통하여 제2 희생막(125)을 노출하는 홀들(H)을 형성하는 단계를 포함할 수 있다. 홀들(H)을 형성하기 위해 제1 물질막들(131) 및 제2 물질막들(133)을 식각할 수 있다. 제2 희생막(125)이 TiN과 같은 메탈을 포함하는 물질로 형성된 경우, 예비 적층체(PST)와 메탈 계영 제2 희생막(125) 간 식각 선택비 차이를 이용하여 홀들(H) 각각의 바닥면 폭을 넓게 확보할 수 있다.
도 6h를 참조하면, ST7 단계는 홀들(H)을 통해 제2 희생막을 선택적으로 제거하는 단계를 포함할 수 있다. 이로써, 제1 희생막(111) 및 제3 보호패턴(123P)을 노출하고, 홀들(H)에 연결된 제2 개구부(OP2)가 예비 적층체(PST)와 제1 희생막(111) 사이에 정의된다.
도 6i를 참조하면, ST7 단계는 홀들(H) 및 제2 개구부(OP2)를 통해 제1 희생막을 선택적으로 제거하는 단계를 포함할 수 있다. 이로써, 홀들(H)에 연결되어 예비 적층체(PST)와 웰 구조(WE) 사이와 제1 도전패턴(115P)과 웰 구조(WE) 사이로 연장된 수평공간(HSP)이 개구된다. 수평공간(HSP)은 제2 희생막이 제거된 영역에 정의되는 제2 개구부(OP2)와 제1 희생막이 제거된 영역에 정의되는 제3 개구부(OP3)를 포함할 수 있다.
수평공간(HSP)을 개구하는 동안, 제1 도전패턴(115P)은 제2 보호패턴(113P) 및 제3 보호패턴(123P)에 의해 손실되지 않고 보호될 수 있다. 수평공간(HSP)을 개구하는 동안, 웰 구조(WE)는 제1 보호막(105)에 의해 손실되지 않고 보호될 수 있다. 수평공간(HSP)은 지지기둥들(121)에 의해 지지되어 그 갭이 유지될 수 있다. 제1 도전패턴(115P)은 예비 적층체(PST)에 점착된 점착력에 의해 붕괴되지 않고 유지될 수 있다.
도 6j를 참조하면, ST7 단계는 홀들(H)의 표면들, 수평 공간(HSP)의 표면, 제1 도전패턴(115P)의 측벽, 제1 도전패턴(115P)의 바닥면, 및 지지기둥들(121)의 측벽들을 따라 연장된 다층 메모리막(141)을 형성하는 단계를 포함할 수 있다. 다층 메모리막(141)을 형성하는 단계는 제1 블로킹 절연막을 형성하는 단계, 제1 블로킹 절연막 상에 데이터 저장막을 형성하는 단계, 및 데이터 저장막 상에 터널 절연막을 형성하는 단계를 포함할 수 있다. 제1 블로킹 절연막, 데이터 저장막, 및 터널 절연막 각각의 구조 및 물질은 도 2b에서 상술한 바와 동일하다.
ST7 단계는 다층 메모리막(141)의 표면 상에 채널막(143)을 형성하는 단계를 포함할 수 있다. 채널막(143)은 홀들(H)의 표면들, 수평 공간(HSP)의 표면, 제1 도전패턴(115P)의 측벽, 제1 도전패턴(115P)의 바닥면, 및 지지기둥들(121)의 측벽들을 따라 연장되고, 다층 메모리막(141)으로 에워싸일 수 있다.
채널막(143)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(143)은 실리콘막을 증착하여 형성될 수 있다. 채널막(143)은 경계면없이 일체화된 막으로 형성될 수 있다.
ST7 단계는 홀들(H) 내부로부터 수평공간(HSP) 내부로 연장된 갭필 절연막(145)을 형성하는 단계를 더 포함할 수 있다. 갭필 절연막(145)은 채널막(143)으로 둘러싸인다. 갭필 절연막(145)을 형성하는 단계는 유동성을 갖는 물질막으로 홀들(H) 및 수평공간(HSP)을 채우는 단계 및 유동성을 갖는 물질막을 경화시키는 단계를 포함할 수 있다. 유동성을 갖는 물질막으로서, PSZ(polysilazane)가 이용될 수 있다.
갭필 절연막(145)의 높이가 채널막(143)보다 낮아지도록 갭필 절연막(145)의 일부를 리세스하는 단계를 더 실시할 수 있다. 이로써, 채널막(143)으로 둘러싸이며, 채널막(143)보다 낮은 높이를 갖는 갭필 절연막(145)이 형성된다. 갭필 절연막(145) 상에서 노출된 채널막(143)의 중심 영역은 캡핑패턴(147)으로 채울 수 있다. 캡핑패턴(147)은 제2 도전형의 도펀트을 포함하는 도프트 실리콘막으로 형성될 수 있다.
도 3을 참조하면, ST7 단계 이후, 슬릿을 형성하는 ST9 단계 및 게이트 패턴들을 분리하는 ST11 단계를 순차로 실시할 수 있다.
도 7은 ST9를 통해 형성된 슬릿(SI)을 통해 분리된 적층체들(GST1, GST2)을 나타내는 평면도이다.
도 7을 참조하면, 채널막(143)의 수직부들(PP) 일부로 구성된 제1 그룹(GR1)과 수직부들(PP)의 또 다른 일부로 구성된 제2 그룹(GR2) 사이에 슬릿(SI)이 배치될 수 있다. 슬릿(SI)에 의해 적층체들(GST1, GST2)이 서로 분리될 수 있다. 적층체들(GST1, GST2)은 수직부들(PP)을 감싸는 형태로 잔류될 수 있다. 슬릿(SI)은 제3 방향(Ⅲ)을 따라 연장될 수 있다.
도 8a 내지 도 8d는 도 3에 도시된 ST9 단계 및 ST11 단계를 구체적으로 설명하기 위한 단면도들이다. 도 8a 내지 도 8d는 도 7에 도시된 선 X-X' 및 선 Y-Y'를 따라 절취한 단면도들이다.
도 8a를 참조하면, ST9 단계는 제1 도전패턴(115P) 노출시 정지되는 제1 식각 공정으로 예비 적층체의 제1 영역(P1)에 대응되는 제1 물질막들(131) 및 제2 물질막들(133)을 식각하여 제1 물질막들(131) 및 제2 물질막들(133)의 측벽들을 노출하는 슬릿(SI)을 형성하는 단계를 포함할 수 있다. 제1 물질막들(131)이 도전패턴들을 위한 도전물로 형성된 경우, 제1 물질막들(131) 및 제2 물질막들(133)을 관통하는 슬릿(SI)에 의해 예비 적층체가 도 7에서 상술한 적층체들(GST1, GST2)로 분리될 수 있다.
제1 도전패턴(115P)은 제1 물질막들(131) 및 제2 물질막들(133)에 대한 식각 선택비를 고려하여, 제1 물질막들(131) 및 제2 물질막들(133)과 다른 물질로 형성된 상태이다. 이에 따라, 제1 식각 공정을 통해 형성된 슬릿(SI)의 깊이는 제1 물질막들(131) 및 제2 물질막들(133)을 관통하되, 제1 도전패턴(115P)을 관통하지 않도록 제어하기가 용이하고, 슬릿(SI)의 깊이를 균일하게 제어할 수 있다.
슬릿(SI)의 폭은 제1 도전패턴(115P)의 폭보다 좁게 형성된다. 이에 따라, 제1 도전패턴(115P)은 슬릿(SI)의 양측에 잔류할 수 있다.
도 8b를 참조하면, ST9 단계는 슬릿(SI)을 통해 노출된 제1 도전패턴(115P)의 표면을 산화시켜서 제4 보호막(151)을 형성하는 단계를 더 포함할 수 있다.
제1 물질막들이 희생용 절연물로 형성된 경우, ST9 단계는 슬릿(SI)을 통해 제1 물질막들을 선택적으로 제거하는 단계를 포함할 수 있다. 이로써, 게이트 영역들(153)이 개구될 수 있다.
도 8c를 참조하면, ST9 단계는 개구된 게이트 영역들(153) 내부에 수평도전패턴들(157)을 형성하는 단계를 더 포함할 수 있다. 수평도전패턴들(157)을 형성하는 단계는 게이트 영역들(153) 및 슬릿(SI)의 표면들을 따라 제2 블로킹 절연막(155)을 형성하는 단계, 제2 블로킹 절연막(155) 상에 도전성의 제3 물질막을 채우는 단계 및 슬릿(SI) 내부의 제3 물질막을 제거하여 제3 물질막을 수평도전패턴들(157)로 분리하는 단계를 포함할 수 있다. 제3 물질막은 제1 도전 패턴(115P)보다 저항이 낮은 금속막일 수 있다. 제1 물질막들을 제거하여 게이트 영역들(153)을 개구하는 과정과, 슬릿(SI) 내부의 제3 물질막을 제거하는 과정을 진행하는 동안, 제4 보호막(151)은 제1 도전패턴(115P)을 보호할 수 있다.
도 8b 및 도 8c에서 상술한 공정에 따르면, 제1 물질막들이 슬릿(SI)을 통해 수평도전패턴들(157)인 제3 물질막들로 대체될 수 있다. 이로써, 수평도전패턴들(157)과 층간 절연막들인 제2 물질막들(133)이 교대로 적층된 적층체들(GST1, GST2)이 슬릿(SI)에 의해 분리된 형태로 잔류될 수 있다.
도 8d를 참조하면, ST11 단계는 슬릿(SI)을 통해 노출된 제2 블로킹 절연막(155), 제4 보호막 및 제1 도전패턴 각각의 일부를 제2 식각공정으로 식각하여 제4 보호막 및 제1 도전패턴을 완전히 관통하는 제1 관통부(TH1)를 형성하는 단계를 포함할 수 있다. 제1 관통부(TH1)는 슬릿(SI)의 연장방향인 제3 방향을 따라 연장된다.
제1 도전패턴은 제1 관통부(TH1)에 의해 게이트 패턴들(GP)로 분리될 수 있다. 제4 보호막은 슬릿(SI)에 인접한 게이트 패턴들(GP) 각각의 측벽 상에 제4 보호패턴(151P)으로서 잔류될 수 있다. 제1 관통부(TH1)에 의해 제2 보호패턴(113P)이 노출될 수 있다.
도 3을 참조하면, ST11 단계 이후, 다층 메모리막으로부터 갭필 절연막을 관통하는 트렌치를 형성하는 ST13 단계, 웰 컨택라인을 형성하는 ST15 단계, 웰-소스간 절연막을 형성하는 ST17 단계, 및 소스 컨택라인을 형성하는 ST19 단계를 순차로 실시할 수 있다.
도 9는 ST13 단계로부터 ST19 단계를 통해 형성된 공정 결과물의 평면도이다.
도 9를 참조하면, 소스 컨택라인(SCL)은 슬릿(SI) 내부에 형성될 수 있다. 소스 컨택라인(SCL)은 슬릿(SI)의 측벽들에 형성된 스페이서 절연막들(161)에 의해 적층체들(GST1, GST2)로부터 절연될 수 있다. 스페이서 절연막들(161) 및 소스 컨택라인(SCL)은 슬릿(SI)의 연장방향인 제3 방향(Ⅲ)을 따라 연장될 수 있다.
소스 컨택라인(SCL)은 다수의 도전막들을 포함할 수 있다. 소스 컨택라인(SCL)은 낮은 저항을 위해 금속막(175)을 포함할 수 있다. 예를 들어, 금속막(175)은 텅스텐을 포함할 수 있다. 금속막(175)으로부터의 금속의 확산을 방지하기 위해, 소스 컨택라인(SCL)은 금속막(175)과 스페이서 절연막들(161) 사이의 계면을 따라 연장된 베리어 메탈막(177)을 더 포함할 수 있다. 도 10h를 참조하여 후술하겠으나, 베리어 메탈막(177)은 금속막(175)의 바닥면을 따라 연장될 수 있다.
도 10a 내지 도 10h는 도 3에 도시된 ST13 단계로부터 ST19 단계를 구체적으로 설명하기 위한 단면도들이다. 도 10a 내지 도 10h는 도 9에 도시된 선 X-X' 및 선 Y-Y'를 따라 절취한 단면도들이다.
도 10a를 참조하면, ST13 단계를 실시하기 전, 슬릿(SI)의 측벽 상부로부터 제1 관통부(TH1)의 측벽 상부로 연장된 스페이서 절연막(IS)을 형성할 수 있다. 스페이서 절연막(IS)을 형성하는 단계는 슬릿(SI)의 표면 및 제1 관통부(TH1)의 표면을 따라 절연막을 증착하는 단계, 및 에치백 공정으로 절연막을 식각하는 단계를 포함할 수 있다. 절연막을 식각하는 동안, 제1 관통부(TH1)의 바닥면을 통해 노출된 제2 보호막 및 다층 메모리막(ML)이 식각되고, 채널막(143)이 노출될 수 있다. 이로써, 제2 보호막을 제2 보호패턴들(113P)로 분리하고 채널막(143)을 노출하는 제2 관통부(TH2)가 형성될 수 있다. 제2 관통부(TH2)는 제1 관통부(TH1) 및 슬릿(SI)과 마찬가지로 제3 방향을 따라 연장된다.
도 10b를 참조하면, ST13 단계는 제2 관통부(TH2)를 통해 노출된 채널막(143)의 일부를 식각하여 갭필 절연막(145)을 노출하는 제3 관통부(TH3)를 형성하는 단계를 포함할 수 있다. 제3 관통부(TH3)은 갭필 절연막(145)의 내부로 연장될 수 있다. 제3 관통부(TH3)는 제2 관통부(TH2), 제1 관통부(TH1) 및 슬릿(SI)과 마찬가지로 제3 방향을 따라 연장된다.
제2 관통부(TH2) 및 제3 관통부(TH3)는 트렌치의 상부 관통부를 구성할 수 있다. 제2 관통부(TH2) 및 제3 관통부(TH3)를 포함하는 상부 관통부에 의해 게이트 패턴(GP)에 인접한 채널막(143)의 일부가 끊어져 제1 단부(EG1)가 정의될 수 있다.
도 10c를 참조하면, ST13 단계는 스페이서 절연막(161)의 측벽 상부로부터 제2 및 제3 관통부들(TH2 및 TH3)을 포함하는 상부 관통부의 측벽 상부로 연장된 채널 보호막(163)을 형성하는 단계를 더 포함할 수 있다. 채널 보호막(163)을 형성하는 단계는 질화막을 증착하는 단계, 및 제3 관통부(TH3)를 통해 갭필 절연막(145)이 노출될 수 있도록 질화막을 에치-백 공정으로 식각하는 단계를 포함할 수 있다. 채널 보호막(163)은 질화막 이외에, 산화막에 대한 식각 선택비 차이가 있는 다른 물질막으로 형성 가능하다.
ST13 단계는 제3 관통부(TH3) 아래에서 노출된 갭필 절연막(145), 채널막(143), 다층 메모리막(141), 및 제1 보호막(105)을 식각하여 웰 구조(WE)를 노출하는 제4 관통부(TH4)를 형성하는 단계를 포함할 수 있다. 제4 관통부(TH4)은 트렌치의 하부 관통부를 구성할 수 있다. 제4 관통부(TH4)는 제3 관통부(TH3), 제2 관통부(TH2), 제1 관통부(TH1) 및 슬릿(SI)과 마찬가지로 제3 방향을 따라 연장된다.
제4 관통부(TH4)에 의해 웰 구조(WE)에 인접한 채널막(143)의 일부가 끊어져 제2 단부(EG2)가 정의될 수 있다. 제4 관통부(TH4)는 웰 구조(WE)의 내부로 연장될 수 있다.
제2 내지 제4 관통부들(TH2 내지 TH4)을 포함하는 트렌치는 게이트 패턴들(GP) 사이에서 노출된 다층 메모리막(141), 채널막(143) 및 갭필 절연막(145)을 관통하여 웰 구조(WE)를 노출시킬 수 있다. 이러한 트렌치에 의해, 다층 메모리막(141)은 다층 메모리 패턴들(ML)로 분리되고, 채널막(143)은 채널패턴들(CH)로 분리되고, 갭필 절연막(145)은 갭필 절연패턴들(FI)로 분리될 수 있다. 다층 메모리 패턴들(ML)은 슬릿(SI)에 의해 분리된 적층체들(GST1, GST2)에 각각 결합된 상태로 잔류한다. 채널패턴들(CH) 또한, 적층체들(GST1, GST2)에 각각 결합된 상태로 잔류한다. 갭필 절연패턴들(FI) 또한, 적층체들(GST1, GST2)에 각각 결합된 상태로 잔류한다.
상술한, ST13 단계 이후, ST15 단계를 실시할 수 있다.
도 10d를 참조하면, ST15 단계는 웰 구조(WE)와 채널패턴들(CH) 각각의 제2 단부(EG2)에 직접 접촉된 반도체막을 형성하는 단계를 포함할 수 있다. 반도체막을 형성하는 단계는 웰 구조(WE)와 채널패턴들(CH) 각각의 제2 단부(EG2)로부터 실리콘막을 성장시키는 단계를 포함할 수 있다. 이로써, 웰 구조(WE)와 채널패턴들(CH)을 연결하는 웰 컨택라인(167)이 형성된다.
웰 컨택라인(167)은 슬릿(SI)의 연장 방향이 제3 방향을 따라 연장될 수 있다. 웰 컨택라인(167)은 트렌치의 하부 관통부에 대응하는 제4 관통부(TH4) 내부를 완전히 채우도록 형성될 수 있다.
웰 컨택라인(167)을 성장시키는 동안, 채널패턴들(CH) 각각의 제1 단부(EG1)는 채널 보호막(163)에 의해 차단되므로, 채널패턴들(CH) 각각의 제1 단부(EG1)로부터 웰 컨택라인(167)이 성장되지 않는다. 웰 구조(WE) 내부의 제1 도전형 도펀트는 웰 컨택라인(167) 내부로 확산될 수 있다.
도 10e를 참조하면, ST17 단계는 슬릿(SI)을 통해 웰 컨택라인(167) 상부를 산화시켜 웰-소스간 절연막(169)을 형성하는 단계를 포함할 수 있다. 웰-소스간 절연막(169)은 웰 컨택라인(167)을 차단하도록 제3 방향을 따라 연장되고, 웰 컨택라인(167)의 상부에 형성된다.
도 10f를 참조하면, ST19 단계는 채널 보호막을 제거하는 단계를 포함할 수 있다. 웰-소스간 절연막(169)은 채널 보호막과 식각 선택비 차이가 있으므로, 채널 보호막을 제거하는 동안 손실이 최소화될 수 있다. 채널 보호막의 제거로 인해, 스페이서 절연막(161)이 노출될 수 있다. 또한, 채널 보호막의 제거로 인해 채널패턴들(CH) 각각의 제1 단부(EG1)가 노출된다.
도 10g를 참조하면, ST19 단계는 웰-소스간 절연막(169) 상에 제2 도전형의 도펀트를 포함하는 도프트 실리콘막(171)을 형성하는 단계를 포함할 수 있다. 도프트 실리콘막(171)은 채널패턴들(CH) 각각의 제1 단부(EG1)에 직접 접촉되고, 슬릿(SI) 내부에서 스페이서 절연막(161)의 측벽 상으로 연장된다. 도프트 실리콘막(171)은 슬릿(SI)보다 낮은 높이로 형성될 수 있다.
제2 도전형의 도펀트는 웰 구조(WE) 내부의 제1 도전형의 도펀트와 상반된 도전형일 수 있다. 예를 들어, 제2 도전형의 도펀트는 n형 도펀트이고, 제1 도전형의 도펀트는 p형 도펀트일 수 있다.
도프트 실리콘막(171)은 소스 컨택라인으로 이용된다. 도프트 실리콘막(171)은 웰-소스간 절연막(169)에 의해 웰 컨택라인(167)으로부터 구조적으로 분리될 수 있다.
도 10h를 참조하면, ST19 단계는 도프트 실리콘막(171)의 상부 일부를 실리사이드 공정으로 실리사이드화하여 금속 실리사이드(173)으로 변화시킬 수 있다. 금속 실리사이드(173)는 도프트 실리콘막(171)보다 낮은 저항을 가지므로 소스 컨택라인(SCL)의 저항을 낮출 수 있다.
실리사이드화 공정은 금속막 증착 공정 및 금속막과 도프트 실리콘막(171)을 반응을 유도하는 어닐링 공정을 포함할 수 있다. 실리사이드화 공정을 진행하는 동안 실시되는 어닐링 공정에 의해 도프트 실리콘막(171) 내부의 제2 도전형의 도펀트가 채널패턴들(CH) 각각의 내부로 확산될 수 있다. 이에 따라, 채널패턴들(CH) 각각의 내부에 소스정션(JN)이 형성될 수 있다. 소스정션(JN)은 게이트 패턴(GP)의 바닥면을 따라 채널패턴들(CH) 각각의 내부에 형성될 수 있다.
게이트 패턴(GP)은 소스 셀렉트 라인으로 이용가능하도록 잔류된다. 이에 따라, 제2 도전형의 도펀트 확산 범위를 균일하게 제어하기 어렵더라도, 잔류하는 게이트 패턴(GP)과 소스정션(JN) 사이의 거리가 가까우므로 소스 셀렉트 트랜지스터의 턴-온 전류를 증가시킬 수 있다. 즉, 잔류되는 게이트 패턴(GP)을 통해 소스 셀렉트 트랜지스터의 턴-온 전류를 안정적으로 확보할 수 있다.
실리사이드화 공정을 위한 금속막으로서 니켈, 텅스텐 등의 다양한 금속막이 이용될 수 있다. 실리사이드화 공정을 통해 형성되는 금속 실리사이드(173)는 니켈 실리사이드, 텅스텐 실리사이드 등 일 수 있다.
ST19 단계는 금속 실리사이드(173) 상에 금속막(177)을 형성하는 단계를 더 포함할 수 있다. 금속막(177)을 형성하기 전, 스페이서 절연막(161) 및 금속 실리사이드(173)의 표면을 따라 베리어 메탈막(175)을 더 형성할 수 있다.
금속막(177)은 텅스텐 등을 포함할 수 있고, 베리어 메탈막(175)은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
상술한 공정에 의해, 도프트 실리콘막(171), 금속 실리사이드(173), 베리어 메탈막(175) 및 금속막(177)을 포함하는 소스 컨택라인(SCL)을 형성할 수 있다. 소스 컨택라인(SCL)은 제2 도전형의 도펀트를 포함하고, 웰 컨택라인(167) 상부에서 채널패턴들(CH) 각각의 제1 단부(EG1)에 접촉된다. 소스 컨택라인(SCL)과 웰 컨택라인(167)은 웰-소스간 절연막(169)에 의해 서로 이격된다. 이로서, 소스정션(JN)과 웰 구조(WE)간 누설전류를 줄일 수 있다.
상술한 공정들에 따르면, 다층 메모리막(141) 및 채널막(143)은 적층체들(GST1, GST2)을 관통하여 웰 구조(WE)와 적층체들(GST1, GST2) 사이의 공간으로 연장되고, 소스 컨택라인(SCL)과 웰 컨택라인(167)에 의해 관통된다.
도 11은 본 발명의 일 실시 예에 따른 소스 셀렉트 트랜지스터의 구조를 설명하기 위한 단면도이다. 보다 구체적으로 도 11은 도 10h에 도시된 B영역의 다른 실시 예를 나타내는 단면도이다.
도 11에 도시된 소스 셀렉트 트랜지스터는 도 1 또는 도 10h에 도시된 소스 셀렉트 트랜지스터에 비해 산화막(201)을 더 포함할 수 있다. 산화막(201)은 소스 셀렉트 라인(SSL)으로 이용되는 게이트 패턴(GP)과 소스 셀렉트 라인(SSL)으로 이용되는 제1 수평도전패턴(CP1) 사이에 배치된다. 제1 수평도전패턴(CP1)은 제2 블로킹 절연막(BM2) 상에 형성될 수 있다. 산화막(201)은 제2 블로킹 절연막(BM2)과 게이트 패턴(GP) 사이의 계면을 따라 연장된다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1, 도 2a, 도 2b, 도 10h, 및 도 11에서 상술한 구조를 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 12를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CP1 내지 CPk: 수평도전패턴 ILD: 층간 절연막
GST1, GST2, PST: 적층체 P1: 제1 영역
P2: 제2 영역 GP: 게이트 패턴
CH: 채널패턴 PP: 수직부
LP: 연결부 WE: 웰 구조
IP, 121: 지지기둥 PA1 내지 PA4: 제1 내지 제4 보호막들
105, 113, 123, 151: 제1 내지 제4 보호막들
EG1: 제1 단부 EG2: 제2 단부
SCL: 소스 컨택라인 WCL, 167: 웰 컨택라인
SS, 171: 도프트 실리콘막 SC, 173: 금속 실리사이드막
MS, 177: 금속막 IS, 161: 스페이서 절연막
SWI, 169: 웰-소스간 절연막 ML: 다층 메모리패턴
HSP: 수평공간 SI: 슬릿
141: 다층 메모리막 143: 채널막
JN: 소스정션 115P: 제1 도전패턴
SA: 희생그룹 111, 125: 제1 및 제2 희생막들
131: 제1 물질막 133: 제2 물질막
157: 제3 물질막 또는 수평도전패턴 TH1: 제1 관통부
TH2 내지 TH4: 트렌치를 구성하는 제2 내지 제4 관통부들
163: 채널 보호막

Claims (40)

  1. 제1 방향으로 교대로 적층된 수평도전패턴들 및 층간 절연막들을 포함하는 적층체;
    상기 적층체의 아래에서 상기 적층체의 양단에 중첩되고, 상기 제1 방향에 교차되는 제2 방향으로 서로 이격된 게이트 패턴들; 및
    상기 적층체를 관통하는 수직부들, 및 상기 적층체 아래에 배치되고 상기 수직부들을 연결하는 연결부를 포함하는 채널패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 패턴들은 상기 수평도전패턴들과 다른 도전물로 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 패턴들은 상기 수평도전패턴들 각각보다 상기 제1 방향으로 두껍게 형성된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 패턴들 아래에 배치되고, 상기 적층체 아래에 중첩되도록 연장되고, 상기 게이트 패턴들 및 상기 적층체로부터 상기 제1 방향으로 이격되어 배치되고, 제1 도전형의 도펀트를 포함하는 웰 구조; 및
    상기 적층체 아래에서, 상기 적층체와 상기 웰 구조 사이의 공간을 지지하고, 상기 게이트 패턴들보다 상기 웰 구조를 향해 더 길게 연장된 지지기둥들을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 채널패턴의 상기 연결부는,
    상기 채널패턴의 상기 수직부들로부터 상기 적층체의 바닥면을 따라 연장되고,
    상기 적층체의 바닥면 상부로부터 상기 지지기둥들 및 상기 게이트 패턴들의 측벽들을 따라 연장되고,
    상기 게이트 패턴들의 측벽들 상부로부터 상기 게이트 패턴들의 바닥면들을 따라 연장되고,
    상기 지지기둥들의 측벽들 상부로부터 상기 웰 구조의 상부면을 따라 연장되는 일체(one body)의 구조인 반도체 장치.
  6. 제 5 항에 있어서,
    상기 게이트 패턴들의 바닥면들을 따라 연장된 상기 채널패턴의 상기 연결부 내부에 상기 제1 도전형과 다른 제2 도전형의 도펀트가 분포된 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 도전형의 도펀트는 p형 도펀트이고,
    상기 제2 도전형의 도펀트는 n형 도펀트인 반도체 장치.
  8. 제 5 항에 있어서,
    상기 게이트 패턴들의 바닥면들을 따라 연장된 상기 채널패턴의 상기 연결부의 일부들을 제1 단부들로 정의되고,
    상기 제1 단부들은 상기 적층체의 측벽들 및 상기 게이트 패턴들의 측벽들보다 측부로 더 돌출된 반도체 장치.
  9. 제 5 항에 있어서,
    상기 게이트 패턴들의 바닥면들을 따라 연장된 상기 채널패턴의 상기 연결부의 일부들을 제1 단부들로 정의되고,
    상기 제1 단부들 각각에 직접 접촉되어 상기 적층체의 측벽에 대면되도록 상기 제1 방향으로 연장된 소스 컨택라인을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 소스 컨택라인은
    상기 제1 단부들 각각에 직접 접촉되고, 상기 제1 도전형과 다른 제2 도전형의 도펀트를 포함하는 도프트 실리콘막;
    상기 도프트 실리콘막 상에 배치된 금속 실리사이드막; 및
    상기 금속 실리사이드막 상에 배치된 금속막을 포함하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 소스 컨택라인과 상기 적층체 사이에 배치되어 상기 게이트 패턴들 각각의 측벽을 덮도록 연장된 스페이서 절연막을 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 연결부는
    상기 스페이서 절연막 아래에 중첩되도록 연장되고, 상기 소스 컨택라인을 향하여 개구된 반도체 장치.
  13. 제 9 항에 있어서,
    상기 소스 컨택라인 아래에 배치되고, 상기 웰 구조의 상부면을 따라 연장된 상기 연결부의 일부를 관통하여 상기 연결부와 상기 웰 구조를 전기적으로 연결하는 웰 컨택라인을 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 소스 컨택라인과 상기 웰 컨택라인 사이에 배치된 웰-소스간 절연막을 더 포함하는 반도체 장치.
  15. 제 1 항에 있어서,
    상기 채널패턴의 외면을 따라 연장된 다층 메모리패턴을 더 포함하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 게이트 패턴들 각각의 측벽 및 바닥면 중 적어도 어느 하나의 상부에 형성된 보호막을 더 포함하는 반도체 장치.
  17. 제 1 항에 있어서,
    상기 수평도전패턴들 중 상기 게이트 패턴들에 인접한 제1 수평도전패턴은 상기 게이트 패턴들과 전기적으로 커플링되어 동작하는 반도체 장치.
  18. 제1 도전형의 도펀트를 포함하는 웰 구조;
    상기 웰 구조로부터 상기 제1 방향으로 이격되어 배치되고, 슬릿에 의해 서로 이격되고, 각각이 상기 슬릿에 인접한 제1 영역 및 상기 제1 영역으로부터 연장된 제2 영역을 포함하는 적층체들;
    상기 적층체들 각각의 상기 제1 영역 아래에 중첩되되, 상기 제2 영역에 비중첩되는 게이트 패턴;
    상기 슬릿 내부에 배치되고, 상기 게이트 패턴보다 상기 웰 구조를 향하여 더 돌출되고, 제2 도전형의 도펀트를 포함하는 소스 컨택라인;
    상기 소스 컨택라인 아래에 배치되고, 상기 웰 구조에 접촉된 웰 컨택라인; 및
    상기 적층체들 각각의 상기 제2 영역을 관통하여 상기 웰 구조와 상기 적층체들 사이의 공간으로 연장되며, 상기 소스 컨택라인 및 상기 웰 컨택라인에 의해 관통되는 채널막을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 소스 컨택라인에 인접한 상기 채널막 내부에 정의되고, 상기 제2 도전형의 도펀트를 포함하는 소스정션을 더 포함하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 소스 컨택라인에 접촉된 상기 채널막의 제1 단부와 상기 웰 컨택라인에 접촉된 상기 채널막의 제2 단부는 상기 제1 방향으로 서로 이격되어 배치된 반도체 장치.
  21. 내부에 제1 도전패턴이 매립된 희생그룹을 형성하는 단계;
    교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고, 상기 제1 도전패턴에 중첩된 제1 영역과 상기 제1 영역으로부터 연장된 제2 영역으로 구분되는 적층체를 상기 희생그룹 상에 형성하는 단계;
    상기 제1 도전패턴에서 정지되는 식각 공정으로 상기 적층체의 제1 영역을 식각하여 상기 적층체의 측벽을 노출하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 노출된 상기 제1 도전패턴의 일부를 식각하여 상기 제1 도전패턴을 게이트 패턴들로 분리하는 단계를 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 슬릿의 폭은 상기 제1 도전패턴의 폭보다 좁은 반도체 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 제1 도전패턴은 상기 제1 물질막들 및 상기 제2 물질막들과 다른 물질로 형성된 반도체 장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 제1 도전패턴을 상기 게이트 패턴들로 분리하는 단계는,
    상기 슬릿을 통해 노출된 상기 제1 도전패턴을 완전히 관통하는 제1 관통부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 슬릿을 통해 노출된 상기 제1 도전패턴의 표면을 산화시켜, 보호막을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 슬릿의 측벽으로부터 상기 제1 관통부의 측벽을 따라 연장된 스페이서 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  26. 제 21 항에 있어서,
    상기 제1 도전패턴이 매립된 희생그룹을 형성하는 단계는
    웰 구조 상에 제1 보호막을 형성하는 단계;
    상기 제1 보호막 상에 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 제2 보호막을 형성하는 단계;
    상기 제2 보호막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막으로부터 상기 웰 구조를 관통하는 지지기둥들을 형성하는 단계;
    상기 제1 도전막을 식각하여 상기 제1 도전패턴과, 상기 지지기둥들을 노출하는 제1 개구부를 형성하는 단계;
    상기 제1 도전패턴의 표면을 산화시켜 제3 보호막을 형성하는 단계;
    상기 제1 도전패턴의 측벽에 상기 제3 보호막이 잔류하고 상기 제1 도전패턴의 아래에 상기 제2 보호막이 잔류하고 상기 제1 희생막이 노출되도록, 에치백 공정으로 상기 제3 보호막 및 상기 제2 보호막을 식각하는 단계; 및
    상기 제1 개구부를 제2 희생막으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 적층체의 상기 제2 영역을 관통하여 상기 제2 희생막을 노출하는 홀들을 형성하는 단계;
    상기 홀들을 통해 상기 제2 희생막을 제거하여 상기 제1 희생막 및 상기 제3 보호막을 노출하고, 상기 홀들에 연결된 제2 개구부를 형성하는 단계;
    상기 제1 희생막을 제거하여 상기 제1 도전패턴과 상기 웰 구조 사이의 공간을 개구하는 제3 개구부를 형성하는 단계;
    상기 제2 및 제3 개구부들을 포함하는 수평 공간의 표면 및 상기 홀들의 표면을 따라, 상기 수평 공간 내부로부터 상기 홀들의 내부로 연장된 다층 메모리막을 형성하는 단계;
    상기 다층 메모리막의 표면 상에 채널막을 형성하는 단계; 및
    상기 채널막에 의해 개구된 상기 수평 공간의 내부 및 상기 홀들의 내부를 채우는 갭필 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 게이트 패턴들 사이에서 노출된 상기 다층 메모리막, 상기 채널막 및 상기 갭필 절연막을 관통하는 트렌치를 형성하는 단계를 더 포함하고,
    상기 트렌치에 의해 상기 다층 메모리막은 다층 메모리패턴들로 분리되고, 상기 채널막은 채널패턴들로 분리되고, 상기 갭필 절연막은 갭필 절연패턴들로 분리되는 반도체 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 게이트 패턴들 사이에서 노출된 상기 다층 메모리막 및 상기 채널막을 관통하여 상기 갭필 절연막 내부로 연장되고, 상기 채널패턴의 제1 단부를 정의하는 상부 관통부를 형성하는 단계; 및
    상기 상부 관통부를 통해 상기 갭필 절연막 및 상기 갭필 절연막 아래의 상기 채널막의 일부를 제거하여, 상기 웰 구조를 노출하고 상기 채널패턴의 제2 단부를 정의하는 하부 관통부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 채널패턴의 상기 제2 단부와 상기 웰 구조에 접촉되도록 상기 하부 관통부 내부에 웰 컨택라인을 형성하는 단계;
    상기 웰 컨택라인 상에 웰-소스간 절연막을 형성하는 단계; 및
    상기 웰-소스간 절연막 상에 상기 채널패턴의 상기 제1 단부에 접촉된 소스 컨택라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 하부 관통부를 형성하는 단계 이전, 상기 상부 관통부의 측벽 상에 상기 채널패턴의 제1 단부를 보호하는 채널 보호막을 형성하는 단계; 및
    상기 웰-소스간 절연막을 형성하는 단계 이후, 상기 채널 보호막을 제거하는 단계를 더 포함하는 반도체 장치의 제조방법.
  32. 제 30 항에 있어서,
    상기 웰 구조는 제1 도전형의 도펀트를 포함하고,
    상기 소스 컨택라인은 상기 제1 도전형과 다른 제2 도전형의 도펀트를 포함하는 반도체 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 소스 컨택라인 내부의 상기 제2 도전형의 도펀트를 상기 소스 컨택라인에 인접한 상기 채널패턴 내부로 확산시켜서 상기 채널패턴 내부에 소스 정션을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  34. 제1 도전형의 도펀트를 포함하는 웰 구조를 형성하는 단계;
    내부에 제1 도전패턴이 매립된 희생 그룹을 상기 웰 구조 상에 형성하는 단계;
    상기 제1 도전패턴에 중첩된 제1 영역과 상기 제1 영역으로부터 연장된 제2 영역을 포함하는 적층체를 상기 희생 그룹 상에 형성하는 단계;
    상기 적층체의 제2 영역을 관통하는 홀들을 형성하는 단계;
    상기 홀들을 통해 상기 희생 그룹을 제거하여 수평공간을 개구하는 단계;
    상기 수평 공간의 표면 및 상기 홀들의 표면을 따라, 상기 수평공간 내부로부터 상기 홀들의 내부로 연장된 다층 메모리막을 형성하는 단계;
    상기 다층 메모리막의 표면 상에 채널막을 형성하는 단계;
    상기 채널막에 의해 개구된 상기 수평공간의 내부 및 상기 홀들의 내부를 채우는 갭필 절연막을 형성하는 단계;
    상기 적층체의 상기 제1 영역, 상기 제1 도전패턴, 상기 다층 메모리막, 상기 갭필 절연막 및 상기 채널막을 식각하여 상기 웰 구조를 노출하는 단계;
    상기 웰 구조와 상기 채널막을 연결하는 웰 컨택라인을 형성하는 단계; 및
    상기 웰 컨택라인 상부에서 상기 채널막에 연결되고 제2 도전형의 도펀트를 포함하는 소스 컨택라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  35. 제 34 항에 있어서,
    상기 웰 구조를 노출하는 단계는
    상기 적층체의 제1 영역을 식각하여 상기 적층체의 측벽과 상기 제1 도전패턴을 노출하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 제1 도전패턴을 식각하여 상기 제1 도전패턴을 게이트 패턴들로 분리하는 제1 관통부를 형성하는 단계;
    상기 제1 관통부를 통해 노출된 상기 다층 메모리막을 식각하여 상기 채널막을 노출하는 제2 관통부를 형성하는 단계;
    상기 제2 관통부를 통해 노출된 상기 채널막을 식각하여 상기 갭필 절연막을 노출하는 제3 관통부를 형성하는 단계;
    상기 제3 관통부 아래의 상기 갭필 절연막, 상기 채널막 및 상기 다층 메모리막을 관통하도록 상기 제3 관통부로부터 상기 웰 구조를 향하여 연장되고, 상기 웰 구조를 노출하는 제4 관통부를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  36. 제 34 항에 있어서,
    상기 채널막은 상기 웰 구조를 노출시키는 단계에서 채널패턴들로 분리되고,
    상기 채널패턴들 각각은 상기 제1 도전패턴에 인접한 제1 단부와, 상기 웰 구조에 인접한 제2 단부를 포함하는 반도체 장치의 제조방법.
  37. 제 36 항에 있어서,
    상기 웰 컨택라인은 상기 채널패턴의 제2 단부와 상기 웰 구조를 연결하고,
    상기 소스 컨택라인은 상기 채널패턴의 제1 단부에 연결되는 반도체 장치의 제조방법.
  38. 제 34 항에 있어서,
    상기 소스 컨택라인을 형성하는 단계 이전, 상기 웰 컨택라인 상부를 산화시켜 웰-소스간 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  39. 제 34 항에 있어서,
    상기 소스 컨택라인을 형성하는 단계는
    상기 제2 도전형의 도펀트를 포함하는 실리콘막을 형성하는 단계;
    실리사이드 공정을 이용하여 상기 실리콘막의 상단을 금속 실리사이드막으로 변화시키는 단계; 및
    상기 금속 실리사이드막 상에 금속막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  40. 제 39 항에 있어서,
    상기 실리사이드 공정 동안 상기 실리콘막 내 상기 제2 도전형의 도펀트가 상기 채널막의 내부로 확산되어 상기 채널막 내부에 소스 정션이 형성되는 반도체 장치의 제조방법.
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