KR20170067506A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20170067506A
KR20170067506A KR1020150174249A KR20150174249A KR20170067506A KR 20170067506 A KR20170067506 A KR 20170067506A KR 1020150174249 A KR1020150174249 A KR 1020150174249A KR 20150174249 A KR20150174249 A KR 20150174249A KR 20170067506 A KR20170067506 A KR 20170067506A
Authority
KR
South Korea
Prior art keywords
film
source
slit
etch stop
sacrificial
Prior art date
Application number
KR1020150174249A
Other languages
English (en)
Other versions
KR102581032B1 (ko
Inventor
안정열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150174249A priority Critical patent/KR102581032B1/ko
Priority to US15/147,196 priority patent/US10163924B2/en
Priority to CN201610390729.3A priority patent/CN106856198B/zh
Publication of KR20170067506A publication Critical patent/KR20170067506A/ko
Application granted granted Critical
Publication of KR102581032B1 publication Critical patent/KR102581032B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L27/11521—
    • H01L27/11568—
    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 장치는 서로 다른 물질들인 소스 희생막, 상부 보호막, 및 식각 정지막을 기판 상에 순차로 적층하는 단계; 상기 식각 정지막 상에 층간 절연막들 및 게이트 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 게이트 희생막들을 관통하고, 상기 식각 정지막 내에 바닥면이 배치된 제1 슬릿을 형성하는 단계; 상기 제1 슬릿을 통해 상기 게이트 희생막들을 게이트 도전 패턴들로 대체하는 단계; 상기 제1 슬릿의 바닥면을 통해 노출된 상기 식각 정지막 및 상기 상부 보호막을 관통하고, 상기 소스 희생막을 노출하는 제2 슬릿을 형성하는 단계; 및 상기 제2 슬릿을 통해 상기 소스 희생막을 제1 소스막으로 대체하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함할 수 있다. 반도체 장치의 고집적화를 위해 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치의 메모리 셀들은 서로 상에 적층될 수 있다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 직렬 연결될 수 있다. 채널막은 비트 라인과 소스막에 연결될 수 있다. 메모리 셀들은 채널막을 감싸고, 채널막을 따라 서로 이격되어 적층된 워드 라인들에 각각 연결될 수 있다.
상술한 구조의 3차원 반도체 메모리 장치의 제조 공정 난이도를 낮추기 위한 다양한 기술들이 개발되고 있다. 제조 공정의 난이도를 낮추는 과정에서 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예는 동작 신뢰성이 개선된 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 서로 다른 물질들인 소스 희생막, 상부 보호막, 및 식각 정지막을 기판 상에 순차로 적층하는 단계; 상기 식각 정지막 상에 층간 절연막들 및 게이트 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 게이트 희생막들을 관통하고, 상기 식각 정지막 내에 바닥면이 배치된 제1 슬릿을 형성하는 단계; 상기 제1 슬릿을 통해 상기 게이트 희생막들을 게이트 도전 패턴들로 대체하는 단계; 상기 제1 슬릿의 바닥면을 통해 노출된 상기 식각 정지막 및 상기 상부 보호막을 관통하고, 상기 소스 희생막을 노출하는 제2 슬릿을 형성하는 단계; 및 상기 제2 슬릿을 통해 상기 소스 희생막을 제1 소스막으로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예는 소스 희생막 상에 교대로 적층된 층간 절연막들 및 게이트 희생막들을 관통하고, 게이트 희생막들을 게이트 도전 패턴들로 대체하기 위한 경로를 제공하는 제1 슬릿의 바닥면이 식각 정지막 내부에 배치되도록 공정을 제어한다. 이로써, 본 발명의 실시 예는 식각 정지막 하부에 배치되는 상부 보호막이 제1 슬릿에 의해 노출되지 않도록 하여, 게이트 희생막들을 게이트 도전 패턴들로 대체하는 과정에서 상부 보호막이 게이트 도전 패턴들로 대체되는 현상을 방지할 수 있다. 그 결과, 본 발명의 실시 예는 불필요한 도전물 형성으로 인한, 반도체 장치의 오동작을 줄여서 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 2a 내지 도 2h은 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들(ILD) 및 게이트 도전 패턴들(CP), 식각 정지막(ESL), 채널막들(CH), 그리고 소스구조(SL)를 포함한다.
층간 절연막들(ILD) 및 게이트 도전 패턴들(CP) 각각은 제1 방향(I) 및 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장된 평판형으로 형성되거나, 제2 방향(Ⅱ)을 따라 연장된 라인형으로 형성될 수 있다. 층간 절연막들(ILD) 및 게이트 도전 패턴들(CP)의 형태는 층간 절연막들(ILD) 및 게이트 도전 패턴들(CP)을 관통하는 슬릿(SI)에 의해 정의될 수 있다. 슬릿(SI)은 제2 방향을(Ⅱ)을 따라 연장될 수 있다.
게이트 도전 패턴들(CP)은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로 이용될 수 있다. 층간 절연막들(ILD)은 게이트 도전 패턴들(CP)을 절연시키기 위한 것이다. 게이트 도전 패턴들(CP)은 폴리 실리콘, 금속 또는 금속 실리사이드물 중 적어도 어느 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
식각 정지막(ESL)은 게이트 도전 패턴들(CP) 및 층간 절연막들(ILD) 하부에 배치된다. 식각 정지막(ESL)의 두께(D1)는 게이트 도전 패턴들(CP) 중 식각 정지막(ESL)에 가장 인접한 제1 게이트 도전 패턴(CP1)의 두께(D2)보다 두껍게 형성될 수 있다. 식각 정지막(ESL)의 두께(D1)는 층간 절연막들(ILD) 중 식각 정지막(ESL)에 가장 인접한 제1 층간 절연막(ILD1)의 두께(D3)보다 두껍게 형성될 수 있다. 식각 정지막(ESL)은 소스구조(SL)와 제1 게이트 도전 패턴(CP1) 사이를 절연하기 위한 절연물로 형성될 수 있다. 예를 들어, 식각 정지막(ESL)은 층간 절연막들(ILD)과 동일한 물질로 형성될 수 있다. 보다 구체적으로, 식각 정지막(ESL)은 산화막으로 형성될 수 있다. 식각 정지막(ESL)의 두께(D1)는 반도체 장치의 프로그램, 소거 및 독출 동작을 수행할 때 동작 신뢰성이 확보될 수 있을 만큼의 거리로 제1 게이트 도전 패턴(CP1)과 소스구조(SL) 사이를 이격시키기 위해 설정될 수 있다. 제1 게이트 도전 패턴(CP1)과 소스구조(SL) 사이 이격 거리는 반도체 장치의 설계에 따라 다양하게 변경될 수 있다.
슬릿(SI)은 식각 정지막(ESL)의 내부로 연장될 수 있으나, 제조 공정의 특성상 식각 정지막(ESL)을 완전히 관통하지 않는다. 슬릿(SI)의 측벽 상에 스페이서(SP)가 더 형성될 수 있다. 스페이서(SP)는 서로 다른 물질로 형성된 제1 스페이서(SP1) 및 제2 스페이서(SP2)의 이중막 구조로 형성될 수 있다. 제1 스페이서(SP1)는 층간 절연막들(ILD)의 측벽들 및 게이트 도전 패턴들(CP)의 측벽들에 접촉될 수 있으며, 산화막으로 형성될 수 있다. 제2 스페이서(SP2)는 제1 스페이서(SP1) 상에 형성되며, 질화막으로 형성될 수 있다.
채널막들(CH) 각각은 층간 절연막들(ILD), 게이트 도전 패턴들(CP) 및 식각 정지막(ESL)을 관통하여 제1 및 제2 방향(I 및 Ⅱ)에 교차하는 제3 방향(Ⅲ)을 따라 연장될 수 있다. 보다 구체적으로 제3 방향(Ⅲ)은 층간 절연막들(ILD) 및 게이트 도전 패턴들(CP)의 적층 방향일 수 있다. 채널막들(CH) 각각은 식각 정지막(ESL) 하부에 배치된 소스구조(SL)의 일부 내부로 더 연장될 수 있다.
소스구조(SL)는 식각 정지막(ESL) 하부에 배치된 제1 소스막(SL1), 제1 소스막(SL1) 하부에 배치된 하부 소스막(SLL) 및 슬릿(SI) 내부를 채우고 식각 정지막(ESL)을 관통하여 제1 소스막(SL1) 내부로 연장된 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1) 및 하부 소스막(SLL)은 제1 및 제2 방향(I 및 Ⅱ)을 따라 연장될 수 있으며, 제2 소스막(SL2)은 슬릿(SI)의 연장 방향을 따라 연장될 수 있다. 제1 소스막(SL1)은 게이트 도전 패턴들(CP)과 다른 도전물로 형성되고, 식각 정지막(ESL)에 접촉될 수 있다. 예를 들어, 제1 소스막(SL1)은 폴리 실리콘막으로 형성될 수 있으며, 게이트 도전 패턴들(CP)은 폴리 실리콘막에 비해 저항이 낮은 도전물로 형성될 수 있다. 본 발명의 실시 예에 따른 제조 공정의 특성 상, 제1 소스막(SL1)과 식각 정지막(ESL) 사이에 다른 도전막이 배치되지 않도록 공정을 제어할 수 있다. 이에 대해서는 도 2a 내지 도 2h를 참조하여 후술하기로 한다.
제1 소스막(SL1)은 하부 소스막(SLL)과 동일한 도전물로 형성될 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1) 및 하부 소스막(SLL)에 비해 저항이 낮은 도전물로 형성될 수 있으며, 예를 들어, 텅스텐으로 형성될 수 있다. 이 경우, 제2 소스막(SL2)은 텅스텐막과 텅스텐막의 측벽 및 바닥면을 따라 형성된 베리어 메탈막을 포함할 수 있다. 베리어 메탈막은 티타늄막 및 티타늄 질화막의 적층 구조로 형성될 수 있다.
제1 소스막(SL1)은 채널막들(CH)에 의해 관통될 수 있다. 채널막들(CH)은 하부 소스막(SLL)의 상단 내부까지 연장될 수 있다.
채널막들(CH) 각각은 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 이 경우, 코어 절연막(CO)의 높이를 채널막들(CH)보다 낮게 형성할 수 있다. 코어 절연막(CO) 상부에 캡핑막(CAP)이 더 형성될 수 있다. 캡핑막(CAP)은 그에 대응하는 채널막들(CH) 중 어느 하나의 상단에 의해 둘러싸일 수 있다. 채널막들(CH) 및 캡핑막(CAP)은 반도체물로 형성될 수 있다. 캡핑막(CAP)은 채널막들(CH)에 비해 높은 농도의 불순물을 포함할 수 있다. 도면에 도시되진 않았으나, 캡핑막(CAP) 및 코어 절연막(CO)은 형성되지 않을 수 있다. 이 경우 채널막들(CH) 각각은 캡핑막(CAP) 및 코어 절연막(CO)이 차지하는 공간을 채우는 매립형으로 형성될 수 있다. 채널막들(CH) 각각은 메모리 스트링의 채널로 이용될 수 있다.
채널막들(CH) 각각은 제1 내지 제3 부분(P1 내지 P3)으로 구분될 수 있다. 제1 부분(P1)은 게이트 도전 패턴들(CP), 층간 절연막들(ILD), 및 식각 정지막(ESL)을 관통한다. 제2 부분(P2)은 하부 소스막(SLL)을 관통한다. 제3 부분(P3)은 제1 부분(P1)과 제2 부분(P2) 사이에 배치된다. 채널막들(CH) 각각의 제3 부분(P3)은 제1 소스막(SL1)에 접촉된다. 제1 소스막(SL1)은 채널막들(CH) 각각의 제3 부분(P3) 및 하부 소스막(SLL)으로부터 성장될 수 있다.
채널막들(CH) 각각의 제1 부분(P1)의 외벽은 제1 다층 패턴(ML1)으로 둘러싸일 수 있다. 제1 다층 패턴(ML1)은 제1 부분(P1)의 외벽을 감싸는 제1 터널 절연 패턴(TI1), 제1 터널 절연 패턴(TI1)을 감싸는 제1 데이터 저장 패턴(DS1), 및 제1 데이터 저장 패턴(DS1)을 감싸는 제1 블로킹 절연 패턴(BI1)을 포함할 수 있다. 채널막들(CH) 각각의 제2 부분(P2)의 외벽은 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 제2 다층 패턴(ML2)은 제2 부분(P2)의 외벽을 감싸는 제2 터널 절연 패턴(TI2), 제2 터널 절연 패턴(TI2)을 감싸는 제2 데이터 저장 패턴(DS2), 및 제2 데이터 저장 패턴(DS2)을 감싸는 제2 블로킹 절연 패턴(BI2)을 포함할 수 있다.
제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 제1 소스막(SL1)에 의해 분리될 수 있다. 제1 터널 절연 패턴(TI1)과 제2 터널 절연 패턴(TI2)은 제1 소스막(SL1)을 통해 분리된 터널 절연막의 부분들이다. 제1 데이터 저장 패턴(DS1) 및제2 데이터 저장 패턴(DS2)은 제1 소스막(SL1)을 통해 분리된 데이터 저장막의 부분들이다. 제1 블로킹 절연 패턴(BI1) 및 제2 블로킹 절연 패턴(BI2)은 제1 소스막(SL1)을 통해 분리된 블로킹 절연막의 부분들이다. 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 터널 절연막은 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
상술한 본 발명의 실시 예에 따르면, 게이트 도전 패턴들(CP) 중 셀렉트 라인과 채널막들(CH) 중 어느 하나의 교차부에 셀렉트 트랜지스터가 형성되고, 게이트 도전 패턴들(CP) 중 워드 라인과 채널막들(CH) 중 어느 하나의 교차부에 메모리 셀이 형성된다. 게이트 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴은 각각 상부 셀렉트 라인 및 하부 셀렉트 라인으로 이용될 수 있다. 게이트 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴 사이에 배치된 패턴들은 워드 라인들로 이용될 수 있다. 이러한 구조에 따르면, 채널막들(CH) 각각은 상부 셀렉트 라인에 연결된 상부 셀렉트 트랜지스터와, 하부 셀렉트 라인에 연결된 하부 셀렉트 트랜지스터와, 워드 라인들에 연결된 메모리 셀들을 직렬로 연결할 수 있다. 메모리 스트링은 직렬로 연결된 상부 셀렉트 트랜지스터, 메모리 셀들, 및 하부 셀렉트 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 소스구조(SL) 하부에 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터(TR_D)가 배치될 수 있다. 구동 트랜지스터(TR_D)는 게이트 전극(DG) 및 접합 영역들(J1, J2)을 포함할 수 있다. 게이트 전극(DG)은 게이트 절연막(GI)을 사이에 두고 기판(SUB) 상에 형성될 수 있다. 접합 영역들(J1, J2)은 구동 게이트(DG) 양측의 기판(SUB) 내에 배치된 불순물 주입 영역일 수 있다. 접합 영역들(J1, J2)은 구동 트랜지스터(TR_D)의 소스 또는 드레인으로 이용될 수 있다. 반도체 장치가 차지하는 기판(SUB)의 면적을 줄여서, 반도체 장치의 고집적화를 달성하기 위해, 구동 트랜지스터(TR_D)는 소스구조(SL) 하부에 중첩될 수 있다. 구동 트랜지스터(TR_D)는 다층의 하부 절연막들(LI1 내지 LI6) 내부에 배치된 라우팅 배선들(L1, L2) 및 콘택 플러그들(CT1, CT2)을 통해 그에 대응하는 소자에 전기적으로 연결될 수 있다. 예를 들어, 구동 트랜지스터(TR_D)의 게이트 전극(DG)은 게이트 제1 하부 절연막(LI1) 내에 형성되고, 제2 하부 절연막(LI2)으로 덮일 수 있다. 제2 하부 절연막(LI2)은 게이트 전극(DG)에 접촉되어 제3 방향(Ⅲ)을 따라 연장된 제1 콘택 플러그(CT1)에 의해 관통될 수 있다. 제1 콘택 플러그(CT1)를 포함하는 제2 하부 절연막(LI2) 상에 제3 하부 절연막(LI3)이 배치될 수 있다. 제3 하부 절연막(LI3)은 제1 콘택 플러그(CT1)에 접촉된 제1 라우팅 배선(L1)에 의해 관통될 수 있다. 제1 라우팅 배선(L1)을 포함하는 제3 하부 절연막(LI3)은 제4 하부 절연막(LI4)으로 덮일 수 있다. 제4 하부 절연막(LI5)은 제1 라우팅 배선(L1)에 접촉되어 제3 방향(Ⅲ)을 따라 연장된 제2 콘택 플러그(CT2)에 의해 관통될 수 있다. 제2 콘택 플러그(CT2)를 포함하는 제4 하부 절연막(LI4) 상에 제5 하부 절연막(LI5)이 배치될 수 있다. 제5 하부 절연막(LI5)은 제2 콘택 플러그(CT2)에 접촉된 제2 라우팅 배선(L2)에 의해 관통될 수 있다. 제2 라우팅 배선(L2)을 포함하는 제5 하부 절연막(LI5) 상에 제6 하부 절연막(LI6)이 배치될 수 있다. 도면에 도시되진 않았으나, 제6 하부 절연막(LI6)은 제2 라우팅 배선(L2)과 제6 하부 절연막(LI6) 상부에 형성되는 구조물을 연결하기 위한 콘택 플러그등에 의해 관통될 수 있다.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(101) 상에 주변회로를 구성하는 구동 트랜지스터(TR_D)를 형성할 수 있다. 구동 트랜지스터(TR_D)는 이하와 같은 공정들을 통해 형성될 수 있다.
먼저, 기판(101) 상에 게이트 절연막(103)을 형성한다. 이 후, 게이트 절연막(103) 상에 게이트 도전막을 형성하고, 이를 패터닝하여 게이트 전극(DG)을 형성한다. 이어서, 게이트 전극(DG) 양측의 기판(101) 내에 불순물을 주입하여 접합 영역들(J1, J2)을 형성한다. 이 후, 게이트 전극(DG)이 형성된 게이트 절연막(103) 상에 제1 하부 절연막(105)을 형성한다. 제1 하부 절연막(105)의 표면은 평탄화될 수 있다.
구동 트랜지스터(TR_D)를 형성한 후, 제1 하부 절연막(105) 상에 제2 하부 절연막(107)을 형성할 수 있다. 이 후, 제2 하부 절연막(107)을 관통하는 제1 콘택 플러그(CT1)를 형성할 수 있다. 제1 콘택 플러그(CT1)는 구동 트랜지스터(TR_D)의 게이트 전극(DG)에 연결될 수 있다.
이어서, 제1 콘택 플러그(CT1)를 포함하는 제2 하부 절연막(107) 상에 제1 라우팅 배선(L1)에 의해 관통되는 제3 하부 절연막(109)을 형성할 수 있다. 제1 라우팅 배선(L1)은 제3 하부 절연막(109) 내에 트렌치를 형성한 후, 트렌치를 도전물로 채워서 형성할 수 있다. 또는 제1 라우팅 배선(L1)은 도전물을 패터닝하여 형성할 수 있다. 제1 라우팅 배선(L1)은 제1 콘택 플러그(CT1)에 연결될 수 있다.
이 후, 제1 라우팅 배선(L1)을 포함하는 제3 하부 절연막(109) 상에 제4 하부 절연막(111)을 형성할 수 있다. 이어서, 제4 하부 절연막(111)을 관통하는 제2 콘택 플러그(CT2)를 형성할 수 있다. 제2 콘택 플러그(CT2)는 제1 라우팅 배선(L1)에 연결될 수 있다.
이어서, 제2 콘택 플러그(CT2)를 포함하는 제4 하부 절연막(111) 상에 제2 라우팅 배선(L2)에 의해 관통되는 제5 하부 절연막(113)을 형성할 수 있다. 제2 라우팅 배선(L2)은 제5 하부 절연막(113) 내에 트렌치를 형성한 후, 트렌치를 도전물로 채워서 형성할 수 있다. 또는 제2 라우팅 배선(L2)은 도전물을 패터닝하여 형성할 수 있다. 제2 라우팅 배선(L2)은 제2 콘택 플러그(CT2)에 연결될 수 있다.
이 후, 제2 콘택 플러그(CT2)를 포함하는 제5 하부 절연막(113) 상에 제6 하부 절연막(115)을 형성할 수 있다. 도면에 도시되진 않았으나, 제6 하부 절연막(115) 내에 제2 콘택 플러그(CT2)에 연결된 제3 콘택 플러그 또는 제3 라우팅 배선이 형성될 수 있다.
제6 하부 절연막(115) 하부에 배치되는 구조는 상술한 바에 제한되지 않으며, 다양하게 변경될 수 있다.
제6 하부 절연막(115) 형성 후, 제6 하부 절연막(115) 상에 서로 다른 물질로 구성된 소스 희생막(125), 상부 보호막(127) 및 식각 정지막(129)을 순차로 적층한다. 소스 희생막(125)을 형성하기 전, 제6 하부 절연막(115) 상에 하부 소스막(121) 및 하부 보호막(123)을 순차로 적층할 수 있다. 이 경우, 소스 희생막(125)은 하부 소스막(121) 및 하부 보호막(123)의 적층 구조 상에 형성될 수 있다.
하부 소스막(121)은 도전물로 형성될 수 있다. 하부 소스막(121)은 후속에서 제1 소스막의 성장 시드층으로 이용될 수 있는 도전물로 형성될 수 있다. 예를 들어, 하부 소스막(121)은 폴리 실리콘으로 형성될 수 있다.
하부 보호막(123)은 소스 희생막(125)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 하부 보호막(123)은 산화물로 형성될 수 있다.
소스 희생막(125)은 후속 공정에서 선택적으로 제거 가능한 물질로 형성될 수 있다. 예를 들어, 소스 희생막(125)은 폴리 실리콘으로 형성될 수 있다.
상부 보호막(127)은 소스 희생막(125)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 상부 보호막(127)은 하부 보호막(123)과 다른 물질로 형성될 수 있다. 예를 들어, 상부 보호막(127)은 질화막으로 형성될 수 있다.
식각 정지막(129)은 제1 두께(D1)로 형성될 수 있다. 제1 두께(D1)는 제1 슬릿 형성을 위한 후속 식각 공정에 의해 관통되지 않을 만큼 두껍게 형성된다. 보다 구체적으로, 제1 두께(D1)는 후속 공정에서 형성된 게이트 희생막들(131) 및 층간 절연막들(133) 중 식각 정지막(129)에 인접한 제1 게이트 희생막(131A)의 제2 두께(D2) 및 제1 층간 절연막(133A)의 제3 두께(D3)보다 두껍게 형성될 수 있다. 식각 정지막(129)은 후속에서 형성될 소스구조와 게이트 도전막들 사이를 절연하기 위해 절연물로 형성될 수 있으며, 예를 들어 층간 절연막들(133)과 동일한 물질로 형성될 수 있다. 보다 구체적으로, 식각 정지막(129)은 산화물을 포함할 수 있다.
식각 정지막(129) 상에 층간 절연막들(133) 및 게이트 희생막들(131)을 교대로 적층한다. 층간 절연막들(133) 및 게이트 희생막들(131) 각각은 설계에 따라 다양한 두께로 형성될 수 있다.
게이트 희생막들(131)은 층간 절연막들(133)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 층간 절연막들(133)은 실리콘 산화막으로 형성되고, 게이트 희생막들(131)은 실리콘 질화막으로 형성될 수 있다. 게이트 희생막들(131) 및 층간 절연막들(133)이 모두 절연물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
도 2b를 참조하면, 게이트 희생막들(131), 층간 절연막들(133), 식각 정지막(129), 상부 보호막(127), 및 소스 희생막(125)을 식각하여 이들을 관통하는 채널홀들(H)을 형성한다. 채널홀들(H)은 하부 보호막(123)을 관통하여 하부 소스막(121) 내부로 연장될 수 있다.
이어서, 채널홀들(H) 각각의 내부에 다층막(ML)으로 둘러싸인 채널막(CH)을 형성한다. 다층막(ML)은 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)은 채널홀들(H) 각각의 표면 상에 형성될 수 있다. 채널막(CH)은 터널 절연막(TI) 상에 형성될 수 있다. 채널막(CH)은 채널홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다. 채널막(CH)에 의해 채널홀들(H) 각각의 중심 영역이 개구된 경우, 채널홀들(H) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 채널홀들(H) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑막(CAP)을 더 형성하여 채널홀들(H) 각각의 상단을 채울 수 있다.
이어서, 게이트 희생막들(131) 및 층간 절연막들(133)을 식각하여 이들을 관통하는 제1 슬릿(SI1)을 형성할 수 있다. 제1 슬릿(SI1)을 형성하는 식각 공정은 식각 정지막(129)을 완전히 관통하지 않도록 제어된다. 식각 정지막(129)이 층간 절연막들(133)과 동일한 물질로 형성된 상태이더라도, 식각 정지막(129)의 두께가 두꺼우므로 제1 슬릿(SI1)은 식각 정지막(129)의 일부를 관통할 수 있으나, 식각 정지막(129)을 완전히 관통하지 못한다. 이와 같이, 제1 슬릿(SI1)의 식각 깊이가 제어됨에 따라, 제1 슬릿(SI1)의 바닥면은 식각 정지막(129) 내에 배치될 수 있다. 이로써, 본 발명의 실시 예는 제1 슬릿(SI1)에 의해 상부 보호막(127)이 노출되는 현상을 방지할 수 있다.
도 2c를 참조하면, 제1 슬릿(SI1)을 통해 노출된 게이트 희생막들(131)을 선택적으로 제거하여 서로 이웃한 층의 층간 절연막들(133) 사이들 및 식각 정지막(129)과 이에 이웃한 제1 층간 절연막(133A) 사이에 개구 영역들(OP)을 형성한다. 이 때, 채널막들(CH)은 소스 희생막(125) 및 하부 소스막(121)에 의해 지지되므로 그 구조를 안정적으로 유지할 수 있다.
도 2d를 참조하면, 제1 슬릿(SI1)을 통해 개구 영역들(OP)을 게이트 도전 패턴들(135)로 채울 수 있다. 게이트 도전 패턴들(135)은 다양한 도전물로 형성될 수 있다. 예를 들어, 게이트 도전 패턴들(135)은 저저항 설계가 가능한 텅스텐으로 형성될 수 있다. 도면에 도시하진 않았으나, 게이트 도전 패턴들(135)을 형성하기 전, 개구 영역들(OP) 각각의 표면을 따라 베리어막 또는 블로킹 절연막 중 적어도 어느 하나가 더 형성될 수 있다. 게이트 도전 패턴들(135)을 형성하는 과정에서 제1 슬릿(SI1) 내부에 잔류된 도전물들은 식각 공정을 통해 제거될 수 있다.
본 발명의 실시 예에 따르면, 상부 보호막(127)과 제1 슬릿(SI1) 사이에 식각 정지막(129)이 잔류된 상태에서, 제1 슬릿(SI1)을 통해 게이트 희생막들을 게이트 도전 패턴들(135)로 대체할 수 있다. 그 결과, 본 발명의 실시 예에 따른 식각 정지막(129)은 게이트 희생막들을 게이트 도전 패턴들(135)로 대체하는 공정들의 영향으로부터 상부 보호막(127)을 보호할 수 있다. 즉, 상부 보호막(127)은 식각 정지막(129)에 의해 보호되어 게이트 도전 패턴들(135)로 대체되지 않는다. 따라서, 본 발명의 실시 예는 소스구조의 일부가 게이트 도전 패턴용 도전물로 형성되는 경우 발생할 수 있는 반도체 장치의 오동작을 줄일 수 있다.
게이트 도전 패턴들(135)을 형성한 후, 게이트 도전 패턴들(135)의 측벽들 및 제1 슬릿(SI1)의 측벽 상에 스페이서(SP)를 형성한다. 스페이서(SP)는 산화막(141) 및 질화막(143)의 이중막 구조로 형성될 수 있다.
스페이서(SP) 형성 후, 스페이서(SP)에 의해 차단되지 않은 제1 슬릿(SI1)의 바닥면을 통해 노출된 식각 정지막(129) 및 상부 보호막(127)을 식각하여 이들을 관통하는 제2 슬릿(SI2)을 형성한다. 제2 슬릿(SI2)은 소스 희생막(125)의 일부를 더 관통할 수 있다. 제2 슬릿(SI2)을 형성하는 동안, 스페이서(SP)가 식각 베리어 역할을 할 수 있다.
도 2e를 참조하면, 제2 슬릿(SI2)을 통해 소스 희생막(125)을 선택적으로 제거하여 다층막(ML)의 일부를 노출시킨다. 소스 희생막(125)을 제거하는 단계에서 소스 희생막(125)과 다른 식각 선택비를 갖는 상부 보호막(127) 및 하부 보호막(123)은 제거되지 않고 잔류하여 식각 정지막(129) 및 하부 소스막(121)을 보호할 수 있다. 이로써, 식각 정지막(129)의 두께 및 하부 소스막(121)의 두께는 손실되지 않고 유지될 수 있다.
도 2f를 참조하면, 다층막(ML)의 노출된 영역을 제거하여 하부 소스막(121)과 식각 정지막(129) 사이의 소스 영역(SA)을 개구한다. 다층막(ML)의 노출 영역을 제거하는 과정에서 상부 보호막(127) 및 하부 보호막(123)이 제거될 수 있다. 이로써, 식각 정지막(129)의 하부면 및 하부 소스막(121)의 상부면이 노출될 수 있다.
소스 영역(SA)을 형성하기 위한 식각 공정에 의해 다층막(ML)은 제1 다층 패턴(MS1) 및 제2 다층 패턴(MS2)으로 분리될 수 있다. 보다 구체적으로 블로킹 절연막(BI)은 소스 영역(SA)에 의해 제1 및 제2 블로킹 절연 패턴들(BI1 및 BI2)로 분리될 수 있다. 데이터 저장막(DS)은 소스 영역(SA)에 의해 제1 데이터 저장 패턴(DS1) 및 제2 데이터 저장 패턴(DS2)으로 분리되고, 터널 절연막(TI)은 소스 영역(SA)에 의해 제1 터널 절연 패턴(TI1) 및 제2 터널 절연 패턴(TI2)으로 분리될 수 있다. 채널막들(CH) 각각의 일부는 소스 영역(SA)을 통해 노출될 수 있다.
도 2g를 참조하면, 소스 영역(SA)을 통해 노출된 하부 소스막(121) 및 채널막들(CH)로부터 제1 소스막(151)을 성장시킬 수 있다. 또는 소스 영역(SA)을 소스용 도전물로 채워서 제1 소스막(151) 및 채널막들(CH)에 접촉된 제1 소스막(151)을 형성할 수 있다. 제1 소스막(151)은 폴리 실리콘으로 형성될 수 있다.
제1 소스막(151)을 하부 소스막(121) 및 채널막들(CH)을 시드층으로 이용한 성장 방식으로 형성하는 경우, 제1 슬릿(SI1) 하부의 제1 소스막(151) 표면에 홈부가 형성될 수 있다.
본 발명의 실시 예에 따르면, 식각 정지막(129)의 두께 상향을 통해 제1 슬릿(SI1)의 바닥면 깊이를 식각 정지막(129)의 내부로 제어함으로써, 식각 정지막(129) 하부의 상부 보호막이 게이트 도전 패턴용 도전물로 대체되는 현상을 방지할 수 있다. 이에 따라, 식각 정지막(129)과 하부 소스막(121) 사이에 단일의 제1 소스막(151)을 배치시킬 수 있으며, 제1 소스막(151)은 식각 정지막(129)에 접촉되게 배치될 수 있다.
도 2h를 참조하면, 제1 슬릿(SI1) 및 제2 슬릿(SI2) 내부를 제2 소스막(161)으로 완전히 채울 수 있다. 제2 소스막(161)은 제1 소스막(151)의 표면에 형성된 홈부를 완전히 채울 수 있다. 제2 소스막(161)은 제1 소스막(151)보다 저항이 낮은 도전물로 형성될 수 있으면, 예를 들어 텅스텐을 포함할 수 있다. 텅스텐막 형성 전, 티타늄막 및 티타늄 질화막의 적층 구조로 형성된 베리어 메탈막이 더 형성될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 2h에서 상술한 구조를 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 3을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
125: 소스 희생막 127: 상부 보호막
ESL, 129: 식각 정지막 ILD, 133: 층간 절연막
131: 게이트 희생막 CP, 135: 게이트 도전 패턴
123: 하부 보호막 SLL, 121: 하부 소스막
SI1: 제1 슬릿 SI2: 제2 슬릿
SP: 스페이서 SL1, 151: 제1 소스막
SL2, 161: 제2 소스막 SA: 소스 영역
CH: 채널막 ML1, ML2: 다층 패턴
ML: 다층막 TI: 터널 절연막
DS: 데이터 저장막 BI: 블로킹 절연막

Claims (20)

  1. 서로 다른 물질들인 소스 희생막, 상부 보호막, 및 식각 정지막을 기판 상에 순차로 적층하는 단계;
    상기 식각 정지막 상에 층간 절연막들 및 게이트 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 게이트 희생막들을 관통하고, 상기 식각 정지막 내에 바닥면이 배치된 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿을 통해 상기 게이트 희생막들을 게이트 도전 패턴들로 대체하는 단계;
    상기 제1 슬릿의 바닥면을 통해 노출된 상기 식각 정지막 및 상기 상부 보호막을 관통하고, 상기 소스 희생막을 노출하는 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿을 통해 상기 소스 희생막을 제1 소스막으로 대체하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막의 두께는
    상기 층간 절연막들 중 상기 식각 정지막에 인접한 제1 층간 절연막의 두께 및 상기 게이트 희생막들 중 상기 식각 정지막에 인접한 제1 게이트 희생막의 두께 각각보다 두껍게 형성되는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 소스 희생막은 폴리 실리콘을 포함하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 상부 보호막은 질화물을 포함하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 식각 정지막은 산화물을 포함하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 슬릿을 형성하는 단계는
    상기 제1 슬릿과 상기 상부 보호막 사이에 상기 식각 정지막이 잔류하도록 제어되는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 제2 슬릿을 형성하는 단계 이 전,
    상기 제1 슬릿의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 스페이서는 산화막 및 질화막의 이중막 구조로 형성되는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 소스 희생막, 상기 상부 보호막 및 상기 식각 정지막은
    하부 소스막 및 상기 하부 소스막 상에 배치된 하부 보호막을 포함하는 적층 구조 상에 형성되는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 슬릿을 형성하는 단계 이전,
    상기 층간 절연막들, 상기 게이트 희생막들, 상기 식각 정지막, 상기 상부 보호막, 상기 소스 희생막 및 상기 하부 보호막을 관통하여 상기 하부 소스막 내부로 연장되는 채널막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 채널막들은 터널절연막, 데이터 저장막, 및 블로킹 절연막 중 적어도 어느 하나를 포함하는 다층막으로 둘러싸이도록 형성되는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 소스 희생막을 상기 제1 소스막으로 대체하는 단계는
    상기 제2 슬릿을 통해 상기 소스 희생막 및 상기 다층막을 제거함으로써, 상기 다층막을 제1 및 제2 다층 패턴으로 분리하고 상기 채널막 및 상기 하부 소스막을 노출하는 소스 영역을 형성하는 단계; 및
    상기 소스 영역을 통해 노출된 상기 채널막 및 상기 하부 소스막으로부터 상기 제1 소스막을 성장시키는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 소스 희생막을 제거하는 단계에서 상기 하부 소스막 및 상기 식각 정지막이 상기 상부 보호막 및 상기 하부 보호막에 의해 보호되는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 다층막을 제거하면서, 상기 상부 보호막 및 상기 하부 보호막이 제거되는 반도체 장치의 제조방법.
  15. 제 9 항에 있어서,
    상기 상부 보호막 및 상기 하부 보호막은 서로 다른 물질로 형성되는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 상부 보호막은 질화물로 형성되고,
    상기 하부 보호막은 산화물로 형성되는 반도체 장치의 제조방법.
  17. 제 1 항에 있어서,
    상기 소스 희생막을 상기 제1 소스막으로 대체하는 단계 이 후,
    상기 제1 슬릿 및 상기 제2 슬릿 내부를 상기 제2 소스막으로 완전히 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제2 소스막은 상기 제1 소스막보다 저항이 낮은 도전물로 형성되는 반도체 장치의 제조방법.
  19. 제 1 항에 있어서,
    상기 식각 정지막은 절연물로 형성되는 반도체 장치의 제조방법.
  20. 제 1 항에 있어서,
    상기 소스 희생막, 상기 상부 보호막, 및 상기 식각 정지막을 형성하기 전,
    상기 기판 상에 적어도 하나의 구동 트랜지스터를 형성하는 단계; 및
    상기 구동 트랜지스터에 연결된 적어도 하나의 콘택 플러그 및 상기 콘택 플러그에 연결된 적어도 하나의 라우팅 배선에 의해 관통되는 하부 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
KR1020150174249A 2015-12-08 2015-12-08 반도체 장치 및 그 제조 방법 KR102581032B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150174249A KR102581032B1 (ko) 2015-12-08 2015-12-08 반도체 장치 및 그 제조 방법
US15/147,196 US10163924B2 (en) 2015-12-08 2016-05-05 Manufacturing method of three-dimensional semiconductor memory device
CN201610390729.3A CN106856198B (zh) 2015-12-08 2016-06-03 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150174249A KR102581032B1 (ko) 2015-12-08 2015-12-08 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170067506A true KR20170067506A (ko) 2017-06-16
KR102581032B1 KR102581032B1 (ko) 2023-09-22

Family

ID=58799282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150174249A KR102581032B1 (ko) 2015-12-08 2015-12-08 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10163924B2 (ko)
KR (1) KR102581032B1 (ko)
CN (1) CN106856198B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190028993A (ko) * 2017-09-11 2019-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190034864A (ko) * 2017-09-25 2019-04-03 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR20190041283A (ko) * 2017-10-12 2019-04-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190041287A (ko) * 2017-10-12 2019-04-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190107975A (ko) * 2018-03-13 2019-09-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190109787A (ko) * 2018-03-19 2019-09-27 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
CN110391244A (zh) * 2018-04-20 2019-10-29 三星电子株式会社 半导体存储器件
CN110767657A (zh) * 2018-07-25 2020-02-07 爱思开海力士有限公司 半导体装置及半导体装置的制造方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2018160593A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
KR102370618B1 (ko) 2017-06-21 2022-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190013025A (ko) 2017-07-31 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107731846B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 提高沟道通孔均一性的三维存储器形成方法
JP6842386B2 (ja) * 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
CN107507833A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种三维存储器及其制备方法
KR102414294B1 (ko) * 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102344895B1 (ko) * 2017-11-13 2021-12-29 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10916556B1 (en) * 2017-12-12 2021-02-09 Sandisk Technologies Llc Three-dimensional memory device using a buried source line with a thin semiconductor oxide tunneling layer
US10446577B1 (en) * 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102710535B1 (ko) 2019-06-10 2024-09-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102679565B1 (ko) * 2019-07-08 2024-07-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102655098B1 (ko) 2019-08-13 2024-04-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 이를 형성하기 위한 방법들
KR20220002438A (ko) 2019-08-13 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
JP7345568B2 (ja) 2019-08-13 2023-09-15 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
KR20210064870A (ko) 2019-11-26 2021-06-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210071307A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210072276A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
CN111180461B (zh) * 2020-01-03 2021-08-06 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
KR20210087818A (ko) * 2020-01-03 2021-07-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102665666B1 (ko) * 2020-01-07 2024-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20210092091A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210092090A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210097557A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20210098141A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
CN111448659B (zh) * 2020-02-26 2021-10-01 长江存储科技有限责任公司 存储器件及其形成方法
CN111341785B (zh) * 2020-03-03 2021-03-23 长江存储科技有限责任公司 一种nand存储器及其制作方法
CN111326522B (zh) * 2020-03-10 2021-11-05 长江存储科技有限责任公司 三维存储器制造方法及三维存储器
KR20210117392A (ko) 2020-03-18 2021-09-29 삼성전자주식회사 3차원 반도체 메모리 장치
CN111508964A (zh) * 2020-03-25 2020-08-07 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210151373A (ko) 2020-06-05 2021-12-14 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US11393835B2 (en) * 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR20210152063A (ko) * 2020-06-05 2021-12-15 삼성전자주식회사 반도체 장치
US12058860B2 (en) * 2020-06-15 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
KR20220033781A (ko) * 2020-09-10 2022-03-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220125033A (ko) * 2021-03-04 2022-09-14 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
US11758717B2 (en) * 2021-05-06 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with one-sided staircase profiles and methods of manufacturing thereof
US20220399363A1 (en) * 2021-06-15 2022-12-15 Micron Technology, Inc. Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Including A Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11895835B2 (en) 2021-06-15 2024-02-06 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods including a method used in forming a memory array comprising strings of memory cells
US20230053623A1 (en) * 2021-08-20 2023-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US12058861B2 (en) * 2021-08-23 2024-08-06 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN114175254A (zh) * 2021-10-30 2022-03-11 长江存储科技有限责任公司 半导体存储器设备及其形成方法
DE102022104496A1 (de) * 2022-02-24 2023-08-24 Börger GmbH Rotationsabscheider zum Abscheiden von Fremdkörpern aus einer Medienströmung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030088573A (ko) * 2002-05-13 2003-11-20 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20110003764A (ko) * 2009-07-06 2011-01-13 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US20140367762A1 (en) * 2013-04-01 2014-12-18 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in fg nand memory
US20150076580A1 (en) * 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
KR20150042358A (ko) * 2013-10-10 2015-04-21 삼성전자주식회사 반도체 장치 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101784695B1 (ko) * 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR101780274B1 (ko) * 2011-05-04 2017-09-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20140020558A (ko) * 2012-08-09 2014-02-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140025631A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN103904035B (zh) * 2014-03-05 2016-09-21 清华大学 Tcat结构及其形成方法
US9543399B2 (en) * 2014-04-04 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device having sloped gate profile and method of manufacture
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR20160109971A (ko) 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030088573A (ko) * 2002-05-13 2003-11-20 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20110003764A (ko) * 2009-07-06 2011-01-13 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US20140367762A1 (en) * 2013-04-01 2014-12-18 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in fg nand memory
US20150076580A1 (en) * 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
KR20150042358A (ko) * 2013-10-10 2015-04-21 삼성전자주식회사 반도체 장치 및 그 제조방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190028993A (ko) * 2017-09-11 2019-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190034864A (ko) * 2017-09-25 2019-04-03 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR20190041283A (ko) * 2017-10-12 2019-04-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190041287A (ko) * 2017-10-12 2019-04-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190107975A (ko) * 2018-03-13 2019-09-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190109787A (ko) * 2018-03-19 2019-09-27 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
CN110391244A (zh) * 2018-04-20 2019-10-29 三星电子株式会社 半导体存储器件
CN110391244B (zh) * 2018-04-20 2024-05-28 三星电子株式会社 半导体存储器件
CN110767657A (zh) * 2018-07-25 2020-02-07 爱思开海力士有限公司 半导体装置及半导体装置的制造方法
CN110767657B (zh) * 2018-07-25 2023-12-12 爱思开海力士有限公司 半导体装置及半导体装置的制造方法
US11871568B2 (en) 2018-07-25 2024-01-09 SK Hynix Inc. Semiconductor device

Also Published As

Publication number Publication date
US10163924B2 (en) 2018-12-25
US20170162594A1 (en) 2017-06-08
KR102581032B1 (ko) 2023-09-22
CN106856198B (zh) 2020-10-27
CN106856198A (zh) 2017-06-16

Similar Documents

Publication Publication Date Title
KR102581032B1 (ko) 반도체 장치 및 그 제조 방법
US10050057B2 (en) Semiconductor device and manufacturing method thereof
KR102592882B1 (ko) 반도체 장치 및 그 제조방법
KR102543998B1 (ko) 반도체 장치 및 그 제조 방법
US10381375B2 (en) Semiconductor device and manufacturing method thereof
KR20180003191A (ko) 반도체 장치 및 그 제조방법
TWI761417B (zh) 半導體裝置及其製造方法
KR20190041287A (ko) 반도체 장치 및 그 제조방법
KR20180053918A (ko) 반도체 장치 및 그 제조방법
KR102550602B1 (ko) 반도체 장치 및 그 제조방법
KR20170112292A (ko) 반도체 장치 및 그 제조 방법
US11980033B2 (en) Semiconductor device and method of manufacturing the same
KR102588311B1 (ko) 반도체 장치 및 그 제조방법
US10522563B2 (en) Manufacturing method of three-dimensional semiconductor device
KR20150116510A (ko) 반도체 장치 및 그 제조방법
KR20200046830A (ko) 반도체 장치 및 그 제조방법
KR102685508B1 (ko) 반도체 메모리 장치
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
KR102634441B1 (ko) 반도체 장치의 제조방법
KR20190139064A (ko) 반도체 장치의 제조방법
KR20180020806A (ko) 반도체 장치 및 그 제조방법
KR102629478B1 (ko) 반도체 장치 및 그 제조방법
TWI735426B (zh) 半導體裝置以及其製造方法
KR20200060156A (ko) 반도체 장치의 제조방법
KR20170087809A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant