KR20190034864A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로 반도체 장치는 웰 플레이트와, 상기 웰 플레이트로부터 이격되어 상기 웰 플레이트 상에 배치된 보조 소스 라인막과, 상기 보조 소스 라인막 상에 형성된 적층 구조, 및 상기 적층구조를 관통하여 상기 웰 플레이트와 상기 보조 소스 라인막과 전기적으로 연결되는 채널막들을 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 구조를 갖는 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 반도체 장치의 고집적화를 위해, 3차원 반도체 장치가 제안된 바 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 전극들은 서로 기판 상에 적층되어 3차원 반도체 장치를 형성할 수 있다. 3차원 반도체 장치는 게이트 전극들을 관통하는 채널막를 더 포함한다. 이러한, 3차원 반도체 장치를 구현함에 있어서, 동작 신뢰성을 개선하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 3차원 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 웰 플레이트와, 상기 웰 플레이트 상에 배치되는 분리막, 상기 분리막 상에 배치되어 상기 웰 플레이트로부터 이격된 보조 소스 라인막과, 상기 보조 소스 라인막 상에 형성된 적층 구조, 및 상기 적층구조를 관통하여 상기 웰 플레이트와 상기 보조 소스 라인막과 전기적으로 연결되는 채널막들을 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 제1 소스 라인용 제1 도전막, 분리막, 희생막, 식각 정지막, 및 복수의 제1 물질막들 및 제2 물질막들을 순차적으로 적층하여 형성하는 단계와, 상기 제1 물질막들, 상기 제2 물질막들, 상기 식각 정지막, 상기 희생막, 상기 분리막을 식각하여 상기 제1 도전막의 일부가 노출되는 복수의 채널홀들을 형성하는 단계와, 상기 복수의 채널홀들의 내부 측벽에 다층막 및 채널막을 순차적으로 적층하여 채널 플러그들을 형성하는 단계와, 상기 제1 도전막이 노출되도록 상기 복수의 채널홀들의 저면을 식각한 후 상기 복수의 채널홀들 저면에 상기 채널막을 추가적으로 형성하여 상기 제1 도전막과 상기 채널막을 접촉시키는 단계와, 상기 제1 물질막들, 상기 제2 물질막들, 상기 식각 정지막을 식각하여 상기 희생막이 노출되는 제2 소스 콘택홀을 형성하는 단계와, 노출되는 상기 희생막을 제거하여 상기 채널 플러그들의 하단부 측벽을 일부 노출시키는 단계, 및 노출된 상기 채널 플러그들 하단부의 상기 다층막을 제거하여 상기 채널막의 일부를 노출시키고, 상기 희생막이 제거된 영역에 제2 소스 라인용 제2 도전막을 채워 상기 채널막과 접촉시키는 단계를 포함한다.
본 발명의 기술에 따르면, 3차원 구조를 갖는 반도체 장치에서 메모리 스트링들과 연결되는 소스 라인을 프로그램 동작 또는 리드 동작용 소스 라인과 소거 동작용 소스 라인으로 구분하여 형성함으로써 각 동작의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링을 설명하기 위한 사시도들이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링을 설명하기 위한 회로도이다.
도 3a 내지 도 3h는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블록도이다.
도 5는 도 4의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 6은 도 5를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링을 설명하기 위한 사시도들이다. 도 1은 본 발명의 실시 예에 따른 반도체 장치의 개략적이 구조를 설명하기 위해, 층간 절연막들에 대한 도시는 생략되었다.
본 발명의 실시 예에 따른 반도체 장치는 3차원 구조의 메모리 스트링(String)을 포함한다. 3차원 구조의 메모리 스트링(String)은 도 1에 도시된 바와 같이 스트레이트 타입으로 형성될수 있다.
스트레이트 타입의 메모리 스트링(String)은 스트레이트 타입의 채널막(CH)을 따라 적층된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
채널막(CH)은 스트레이트 타입 홀의 중심 영역을 채우는 절연기둥을 감싸며 튜브 타입으로 형성되거나, 스트레이트 타입 홀의 중심 영역을 완전히 채우도록 형성될 수 있다.
채널막(CH)의 상단은 비트 라인들(BL1 내지 BL5)에 전기적으로 연결될 수 있다. 본 발명의 실시 예에서는 비트라인들을 5개 도시하였으나 이에 한정되는 것은 아니며, 더 많은 비트라인들이 배치될 수 있다. 비트 라인들(BL1 내지 BL5)은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인들(BL1 내지 BL5)과 채널막(CH) 사이에 드레인 콘택 플러그(미도시)가 더 형성될 수 있다.
채널막(CH)은 웰 플레이트(SL1) 및 보조 소스 라인막(SL2) 각각에 병렬 연결될 수 있다. 웰 플레이트(SL1) 및 보조 소스 라인막(SL2)는 각각 제1 소스 라인막 및 제2 소스 라인막으로 정의할 수 있다. 제1 소스 라인막(SL1)은 반도체 기판 상에 형성되고, 제2 소스 라인막(SL2)은 제1 소스 라인막(SL1)의 상부에 형성될 수 있다. 제1 소스 라인막(SL1)과 제2 소스 라인막(SL2) 사이의 계면에는 분리막(SP)이 형성되어 제1 소스 라인막(SL1)과 제2 소스 라인막(SL2)을 전기적 및 물리적으로 분리한다. 채널막(CH)은 하단부의 측면이 제2 소스 라인막(SL2)과 연결되고, 채널막(CH)의 하단부 끝단 즉, 바닥면이 제1 소스 라인막(SL1)과 연결될 수 있다. 채널막(CH)은 제2 소스 라인막(SL2)을 관통하여 제1 소스 라인막(SL1)과 연결될 수 있다. 즉, 제2 소스 라인막(SL2)은 채널막(CH)을 감쌀 수 있다.
제1 소스 라인막(SL1)은 P타입의 불순물이 도핑된 도프트 폴리 실리콘막일 수 있다. 제2 소스 라인막(SL2)은 언도프트 폴리 실리콘막 또는 N타입의 불순물이 도핑된 도프트 폴리 실리콘막일 수 있다. 채널막(CH)의 하단부는 제1 소스 라인막(SL1) 및 제2 소스 라인막(SL2) 각각에 연결되고, 비트라인들(BL1 내지 BL5)을 향해 제3 방향(Ⅲ)을 따라 연장될 수 있다.
도면으로 도시되진 않았으나, 제1 소스 라인막(SL1)과 제2 소스 라인막(SL2) 각각은 제1 소스 콘택 플러그 및 제2 소스 콘택 플러그와 연결되어 제1 공통 소스 라인 및 제2 공통 소스 라인들에 각각 연결될 수 있다. 즉, 제1 소스 라인막(SL1)과 제2 소스 라인막(SL2) 각각은 전기적으로 서로 분리된 제1 공통 소스 라인 및 제2 공통 소스 라인들에 각각 연결될 수 있다.
채널막(CH)의 측벽은 다층막(ML1, ML2)으로 둘러싸일 수 있다. 제2 소스 라인막(SL2)과 접촉되는 부분은 다층막이 제거되어 채널막(CH)과 제2 소스 라인막(SL2)이 직접적으로 접촉될 수 있다.
채널막(CH)의 외벽은 제1 다층 패턴(ML1)으로 둘러싸이거나, 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2) 각각은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 제1 다층 패턴(ML1)은 제2 소스 라인막(SL2)과 접촉되는 채널막(CH)의 상단 측벽을 감싸도록 형성된다. 제2 다층 패턴(ML2)은 제2 소스 라인막(SL2)과 접촉되는 채널막(CH)의 하단 측벽을 감싸도록 형성된다. 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 제2 소스 라인막(SL2)을 사이에 두고 분리될 수 있다.
도전 패턴들(CP1 내지 CPn)은 비트 라인들(BL1 내지 BL5)과 제 2 소스 라인막(SL2) 사이에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 채널막(CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 제2 소스 라인막(SL2) 상에 배치될 수 있다. 워드 라인들(WL)은 소스 셀렉트 라인(SSL) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 다수의 서브 구조체들로 분리될 수 있다.
소스 셀렉트 라인(SSL)은 워드 라인들(WL) 하부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 도전 패턴들(CP1 내지 CPn)의 최하층에 배치된 1번째 패턴(CP1) 및 그 상부의 2번째 패턴(CP2)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 도전 패턴들(CP1 내지 CPn)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 분리될 수 있다. 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각이 공통으로 감싸는 채널막들(CH)은 서로 분리된 드레인 셀렉트 라인들(DSL)로 각각 둘러싸인 제1 그룹 및 제2 그룹으로 분리될 수 있다. 이 경우, 드레인 셀렉트 라인(DSL)은 슬릿(SI) 뿐 아니라, 상부 슬릿(USI)에 의해서도 분리되어 워드 라인들(WL)보다 좁게 형성될 수 있다.
메모리 셀들은 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 채널막(CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성되고, 소스 셀렉트 트랜지스터는 채널막(CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 일렬로 배열된 소스 셀렉트 트랜지스터, 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 스트레이트 타입의 메모리 스트링(String)을 정의한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링을 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 3차원 구조를 갖는 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 다수의 메모리 스트링들(String)을 포함한다. 메모리 스트링들(String) 각각은 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 메모리 스트링들(String) 각각에 연결되는 소스 셀렉트 트랜지스터(SST)의 개수 또는 드레인 셀렉트 트랜지스터(DST)의 개수는 하나로 제한되지 않으며 2개 이상일 수 있다.
메모리 스트링들(String)은 행 방향 및 열 방향으로 매트릭스 형태로 배열될 수 있다. 메모리 스트링들(String)은 열 방향을 따라 연장된 비트 라인들(BL1 내지 BL5)에 열 단위로 연결될 수 있다. 메모리 스트링들(String)은 행 방향을 따라 연장된 게이트 라인들(SSL, WL1 내지 WLn, DSL)에 행 단위로 연결될 수 있다.
소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 드레인 셀렉트 트랜지스터(DST)는 채널막에 의해 직렬로 연결되어 하나의 메모리 스트링(String)을 형성할 수 있다. 메모리 스트링들(String)은 비트 라인들(BL1 내지 BL5)과 제1 및 제2 소스 라인(SL1 및 SL2) 사이에 배치될 수 있다. 게이트 라인들(SSL, WL1 내지 WLn, DSL)은 비트 라인들(BL1 내지 BL5)과 제1 및 제2 소스 라인(SL1 및 SL2) 사이에 적층되고, 서로 이격된다.
게이트 라인들은 소스 셀렉트 라인(SSL), 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로 이용된다. 워드 라인들(WL1 내지 WLn)은 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트 전극들로 이용된다. 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로 이용된다. 워드 라인들(WL1 내지 WLn)은 서로 상에 이격되어 적층되고, 소스 셀렉트 라인(SSL)은 워드 라인들(WL1 내지 WLn) 하부에 배치되고, 드레인 셀렉트 라인(DSL)은 워드 라인들(WL1 내지 WLn) 상부에 배치된다. 즉, 워드 라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 배치된다.
제1 소스 라인(SL1) 및 제2 소스 라인(SL2)은 소스 셀렉트 라인(SSL) 하부에 배치되고, 메모리 스트링(String)의 소스 셀렉트 트랜지스터(SST)에 병렬 연결된다. 각각의 비트 라인들(BL1 내지 BL5)은 그에 대응하는 메모리 스트링(String)의 드레인 셀렉트 트랜지스터(DST)에 연결된다.
하나의 드레인 셀렉트 라인(DSL)에 공통으로 연결된 메모리 스트링들(String)은 서로 다른 비트 라인들(BL1 내지 BL5)에 연결된다. 이에 따라, 드레인 셀렉트 라인(DSL) 하나를 선택하고, 비트 라인들(BL1 내지 BL5) 중 하나를 선택하면, 메모리 스트링들(String) 중 하나가 선택될 수 있다.
제1 소스 라인(SL1) 및 제2 소스 라인(SL2) 각각은 제1 공통 소스 라인(CSL1) 및 제2 공통 소스 라인(CSL2)에 전기적으로 연결된다. 반도체 장치의 소거 동작시 제1 공통 소스 라인(CSL1)에는 소거 전압이 인가되어 제1 소스 라인(SL1)을 통해 메모리 스트링(String)의 채널막에 소거 전압이 인가된다. 또한 반도체 장치의 프로그램 검증 동작 또는 리드 동작 시 제2 공통 소스 라인(CSL2)에는 동작 전압(예를 들어 접지 전압)이 인가되어 메모리 스트링(String)의 채널막에서 제2 소스 라인(SL2) 및 제2 공통 소스 라인(CSL2)으로 흐르는 전류 패스가 형성될 수 있다.
반도체 장치의 소거 동작 시 제2 소스 라인(SL2) 및 제2 공통 소스 라인(CSL2)은 플로팅 상태를 유지하고, 반도체 장치의 프로그램 검증 동작 또는 리드 동작 시 제1 소스 라인(SL1) 및 제1 공통 소스 라인(CSL1)은 플로팅 상태를 유지한다.
메모리 스트링(String)의 채널막과 제1 소스 라인(SL1) 또는 제2 소스 라인(SL2)의 전기적 연결 여부는 소스 셀렉트 라인(SSL)에 인가되는 신호에 따라 결정될 수 있다.
반도체 장치의 프로그램 검증 동작 시 비트라인들(BL1 내지 BL5)을 통해 메모리 스트링(String)의 채널막 전위를 일정 레벨로 프리차지하고, 제2 공통 소스 라인(CSL2) 및 제2 소스 라인(SL2)에 동작 전압(예를 들어 접지 전압)을 인가한다. 이 후, 워드 라인들(WL1 내지 WLn) 중 선택된 워드라인에 프로그램 검증 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하게 되면 선택된 워드라인과 연결된 메모리 셀의 프로그램 상태에 따라 턴온 또는 턴오프되어, 메모리 스트링(String)의 채널막 전위가 일정 레벨을 유지하거나, 제2 소스 라인(SL2) 및 제2 공통 소스 라인(CSL2)을 통해 흐르는 전류 패스에 의해 로우 레벨로 디스차지된다. 이 후, 비트라인들(BL1 내지 BL5)의 전위 레벨 또는 전류량을 측정하여 프로그램 검증 동작이 수행된다.
소거 검증 동작 시 비트라인들(BL1 내지 BL5)을 통해 메모리 스트링(String)의 채널막 전위를 일정 레벨로 프리차지하고, 제2 공통 소스 라인(CSL2) 및 제2 소스 라인(SL2)에 동작 전압(예를 들어 접지 전압)을 인가한다. 이 후, 워드 라인들(WL1 내지 WLn) 전체에 소거 검증 전압을 인가하게 되면 워드 라인들(WL1 내지 WLn)과 연결된 메모리 셀들(MC1 내지 MCn)의 소거 상태에 따라 메모리 셀들(MC1 내지 MCn)이 턴온되거나 적어도 하나 이상의 메모리 셀이 턴오프되어, 메모리 스트링(String)의 채널막 전위가 일정 레벨을 유지하거나, 제2 소스 라인(SL2) 및 제2 공통 소스 라인(CSL2)을 통해 흐르는 전류 패스에 의해 로우 레벨로 디스차지된다. 이 후, 비트라인들(BL1 내지 BL5)의 전위 레벨 또는 전류량을 측정하여 소거 검증 동작이 수행된다.
상술한 소거 검증 동작은 메모리 스트링(String)들에 포함된 메모리 셀들(MC1 내지 MCn)을 동시에 소거 검증하는 방식을 설명하였으나, 이에 한정되지 않고 프로그램 검증 동작과 같이 선택된 워드라인에 소거 검증 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하여 메모리 셀들(MC1 내지 MCn) 각각을 소거 검증할 수 있다.
반도체 장치의 리드 동작 시 비트라인들(BL1 내지 BL5)을 통해 메모리 스트링(String)의 채널막 전위를 일정 레벨로 프리차지하고, 제2 공통 소스 라인(CSL2) 및 제2 소스 라인(SL2)에 동작 전압(예를 들어 접지 전압)을 인가한다. 이 후, 워드 라인들(WL1 내지 WLn) 중 선택된 워드라인에 리드 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하게 되면 선택된 워드라인과 연결된 메모리 셀의 프로그램 상태에 따라 턴온 또는 턴오프되어, 메모리 스트링(String)의 채널막 전위가 일정 레벨을 유지하거나, 제2 소스 라인(SL2) 및 제2 공통 소스 라인(CSL2)을 통해 흐르는 전류 패스에 의해 로우 레벨로 디스차지된다. 이 후, 비트라인들(BL1 내지 BL5)의 전위 레벨 또는 전류량을 측정하여 리드 동작이 수행된다.
소거 동작 시 비트라인들(BL1 내지 BL5)에는 일정 레벨의 전압을 인가하고, 드레인 셀렉트 라인(DSL)에는 턴오프전압을 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴오프시켜 비트라인들(BL1 내지 BL5)과 메모리 스트링(String)들의 전기적 연결을 차단한다.
이 후, 워드 라인들(WL1 내지 WLn)이 플로팅(Floating)인 상태에서 제1 공통 소스 라인(CSL1) 및 제1 소스 라인(SL1)에 소거 전압을 인가하고, 소스 셀렉트 라인(SSL)에 턴온 전압을 인가하여 소스 셀렉트 트랜지스터(SST)를 턴온시켜 소거 전압이 메모리 스트링(String)들의 채널막에 인가되도록 한다. 이후, 워드 라인들(WL1 내지 WLn)에 접지 전압을 인가하게 되면, 채널막과 워드 라인들(WL1 내지 WLn)의 전위 레벨 차이에 따라 메모리 셀들(MC1 내지 MCn)에 차지된 전자들이 디트랩되어 메모리 셀들(MC1 내지 MCn)에 프로그램된 데이터들이 소거된다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 프로그램 검증 동작 또는 소거 검증 동작 또는 리드 동작시에는 제2 공통 소스 라인(CSL2) 및 제2 소스 라인(SL2)을 통해 전류 패스를 형성하고, 소거 동작시에는 제1 공통 소스 라인(CSL1) 및 제1 소스 라인(SL1)을 통해 메모리 스트링의 채널막에 소거 전압을 인가한다. 상술한 바와 같이 소스 라인을 전기적 물리적으로 분리된 제1 소스 라인(SL1) 및 제2 소스 라인(SL2)으로 나누어 형성함으로써, 프로그램 검증 동작 또는 소거 검증 동작 또는 리드 동작을 위한 제2 소스 라인(SL2)은 N 타입의 도전막으로 형성할 수 있고, 소거 동작을 위한 제1 소스 라인(SL1)은 P 타입의 도전막으로 형성할 수 있어 각 동작의 전기적 특성이 개선될 수 있다.
도 3a 내지 도 3h는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 소스 라인 형성용 제1 적층 구조(A)를 형성한다.
이를 좀 더 상세하게 설명하면, 하부 구조를 포함하는 기판(미도시) 상에 제1 도전막(101), 분리막(103), 제1 버퍼막(105), 희생막(107), 제2 버퍼막(109), 및 식각 정지막(111)을 순차적으로 적층하여 형성한다.
제1 도전막(101)은 도 1의 제1 소스 라인(SL1)을 형성하기 위한 도전막이며, 도프트 폴리 실리콘막으로 형성할 수 있다. 분리막(103)은 제1 도전막(101)과 후속 형성되는 제2 소스 라인(SL2)을 전기적 및 물리적으로 분리하기 위한 절연막으로, 실리콘 산화막으로 형성할 수 있다. 제1 버퍼막(105)은 후속 식각 공정 시 분리막(103)이 식각되는 것을 방지하기 위한 막으로, 질화막으로 형성할 수 있다. 희생막(107)은 후속 형성되는 제2 소스 라인(SL2)막의 형성 공간을 확보하기 위한 막으로, 언도프트 폴리막으로 형성할 수 있다. 제2 버퍼막(109)은 후속 형성되는 채널 측벽의 다층막 식각 공정 시 식각 정지막(111)이 손상되는 것을 방지하기 위한 막으로, 실리콘 산화막으로 형성할 수 있다.
이후, 제1 적층 구조(A) 상부에 제2 적층 구조(B)를 형성한다.
이를 좀 더 상세하게 설명하면, 식각 정지막(111) 상에 제1 물질막들(113) 및 제2 물질막들(115)을 교대로 적층한다. 제2 물질막들(115)은 제1 물질막들(113)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(113)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(115)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(113)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(115)은 희생막으로서 이용되며 제1 물질막들(113)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(113)은 실리콘 산화막으로 형성되고, 제2 물질막들(115)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(113, 115)이 모두 절연물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(113)은 희생막으로서 이용되며 제2 물질막들(115)과 다른 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(115)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(113)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(115)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(113, 115)이 모두 도전물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
도 3b를 참조하면, 제2 적층 구조(B) 및 제1 적층 구조(A)의 일부를 관통하는 채널 홀들(H1, H2)을 형성한다. 채널 홀들(H1, H2)은 제1 도전막(101)의 상부 일부가 노출되도록 형성될 수 있다.
이 후, 채널 홀들(H1, H2)의 측벽 및 저면을 따라 다층막(ML) 및 채널막(123)을 순차적으로 형성한다.
다층막(ML)은 터널 절연막(117), 데이터 저장막(119), 블로킹 절연막(121)을 순차로 적층하여 형성될 수 있다. 이 후, 블로킹 절연막(121)의 표면을 따라 채널막(123)이 형성될 수 있다. 블로킹 절연막(121), 데이터 저장막(119), 터널 절연막(117)은 채널막(123)을 감싸도록 형성될 수 있다. 채널막(121)은 채널홀들(H1, H2) 각각의 중심영역을 개구하도록 형성될 수 있다.
터널 절연막(117)은 산화막으로 형성될 수 있으며, 데이터 저장막(119)은 질화막으로 형성될 수 있으며, 블로킹 절연막(121)은 산화막으로 형성될 수 있다. 다층막(ML)은 ONO 구조(산화막-질화막-산화막)로 형성될 수 있다. 또한 다층막(ML)의 산화막들은 단일 산화막으로 형성되거나 산화막을 포함하는 이종의 물질들이 적층된 구조로 형성될 수 있다.
도 3c를 참조하면, 식각 공정을 수행하여 채널홀들(H1, H2) 각각의 바닥면에 형성된 채널막(121), 다층막(ML)을 제거하여 제1 도전막(101)을 노출시킨다. 이 후, 노출된 제1 도전막(101)상에 추가적인 채널막(121)을 형성하여 채널막(121)과 제1 도전막(101)을 전기적 및 물리적으로 연결시킨다.
이 후, 개구된 채널홀들(H1, H2) 각각의 중심영역을 코어 절연막(125)으로 채울 수 있다. 이로 인하여 코어 절연막(126), 채널막(121), 다층막(ML)으로 구성된 채널 플러그들(CP)이 형성된다.
도 3d를 참조하면, 식각 공정을 수행하여 제2 소스 콘택홀(H3)을 형성한다. 제2 소스 콘택홀(H3)은 제2 적층 구조(B), 식각 정지막(111), 및 제2 버퍼막(109)을 관통하여 희생막(107)이 노출되도록 형성된다.
이 후, 노출되는 희생막(107)을 제거하여 제2 소스 라인용 도전막이 형성될 공간을 확보한다. 이때, 희생막(107)이 제거되면서 채널 플러그들(CP) 하단부의 일부 측벽이 노출된다. 즉, 채널 플러그들(CP) 하단부의 터널 절연막(117) 일부가 노출된다.
도 3e를 참조하면, 식각 공정을 수행하여 노출되는 터널 절연막(117), 데이터 저장막(119), 블러킹 절연막(121)을 제거하여 채널막(123)의 일부가 노출되도록 한다. 터널 절연막(117) 식각 공정시 제2 버퍼막(109)이 제거되고, 데이터 저장막(119) 식각 공정시 제1 버퍼막(105)이 제거될 수 있다. 이때 터널 절연막(117), 데이터 저장막(119), 블러킹 절연막(121)은 노출되는 영역에서 상부 방향으로 추가적으로 식각될 수 있으며, 이로 인하여 도 3d에서 희생막(107)이 제거되어 형성된 공간보다 상부보다 높은 영역까지 식각될 수 있다. 따라서 제2 소스 라인용 도전막이 형성될 공간은 채널막(123)과 접촉하는 부분에서 상부쪽으로 일부 높이 돌출되도록 형성될 수 있다.
도 3f를 참조하면, 희생막이 제거된 공간에 제2 소스 라인용 제2 도전막(127)을 형성한다. 제2 도전막(127)은 언도프트 폴리 실리콘막 또는 N 타입의 불순물이 도핑된 폴리 실리콘막으로 형성할 수 있다. 제2 도전막(127)은 채널막(123)과 전기적 및 물리적으로 연결된다. 이때 채널막(123)과 접촉하는 제2 도전막(127)은 상부쪽으로 일부 높이 돌출되도록 형성될 수 있다. 즉, 분리막(103)과 식각 정지막(111) 사이에 형성된 제2 도전막의 두께보다 채널막(123)과 접촉하는 제2 도전막(127)의 두께가 더 두껍게 형성될 수 있다.
이 후, 제2 소스 콘택홀(H3)의 측벽에 절연막(129)을 형성하고, 제2 소스 콘택홀(H3)의 내부를 도전막으로 채워 제2 소스 콘택 플러그(131)를 형성한다.
도 3g를 참조하면, 식각 공정을 수행하여 제1 소스 콘택홀(H4)을 형성한다. 제1 소스 콘택홀(H4)는 제2 적층 구조(B), 식각 정지막(111), 제2 도전막(127), 분리막(103)을 관통하여 제1 도전막(101)의 일부가 노출되도록 형성된다. 이때 제1 소스 콘택홀(H4)은 제1 도전막(101)의 일부가 식각되도록 형성될 수 있다.
이 후, 제1 소스 콘택홀(H4)의 측벽에 절연막(133)을 형성하고, 제1 소스 콘택홀(H4)의 내부를 도전막으로 채워 제1 소스 콘택 플러그(135)를 형성한다. 이때 제1 소스 콘택 플러그(135)는 제1 도전막(101)의 일부 두께까지 파고들어 형성될 수 있다. 즉, 제1 소스 콘택 플러그(135)는 제1 도전막(101)의 일부 두께까지 관통되도록 형성될 수 있다.
도 3h를 참조하면, 채널 플러그들(CP) 사이의 제1 및 제2 물질막들(113, 115)을 식각하여 이들을 관통하는 슬릿(SI)을 형성한다. 슬릿(SI) 형성을 위한 식각 공정시 식각 정지막(111)에 의해 하부의 제2 도전막(127)이 손상되는 것이 방지된다.
이후, 슬릿(SI)을 절연물로 채워 슬릿 절연막(137)을 형성한다.
제1 물질막들(113)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(115)이 희생용 절연물로 형성된 경우, 슬릿(SI)을 형성한 후 슬릿 절연막(129)을 형성하기 전에 슬릿(SI)을 통해 제2 물질막들(115)을 선택적으로 제거하여 도전 패턴 영역들을 개구하고, 도전 패턴 영역들에 도전 물질을 채워 도전 패턴들을 형성할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블록도이다.
도 4를 참조하면, 메모리 시스템(1000)은 컨트롤러(1100) 및 반도체 장치(1200)를 포함한다.
반도체 장치(1200)는 도 1 및 도 2를 참조하여 설명된 메모리 스트링들을 포함하는 메모리 셀 어레이(100)를 포함하여 구성되고, 동작할 수 있다. 이에 따라 반도체 장치(1200)에 포함된 메모리 셀 어레이의 메모리 스트링들은 제1 소스 라인 및 제2 소스 라인이 병렬 연결되며, 제1 소스 라인은 소거 동작시 소거 전압이 인가되고, 제2 소스 라인은 프로그램 검증 동작, 소거 검증 동작 또는 리드 동작 시 동작 전압(예를 들어 접지 전압)이 인가될 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 장치(1200)는 하나의 반도체 메모리 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 장치(1200) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 장치(1200) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 5는 도 4의 메모리 시스템의 응용 예를 보여주는 블록도이다. 도 5를 참조하면, 메모리 시스템(2000)은 반도체 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 5에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 및 도 2를 참조하여 설명된 메모리 스트링들 및 이를 포함하는 메모리 셀 어레이를 포함하도록 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 4를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 6은 도 5를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 6을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 6에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 6에서, 도 5를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 4를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 4 및 도 5를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 메모리 셀 어레이
SL1 : 제1 소스 라인
SL2 : 제2 소스 라인
SP : 분리막
CH : 채널막
ML1, ML2 : 다층막
String : 메모리 스트링
BL1 내지 BL5 : 비트라인들
CP1 내지 CPn : 도전 패턴들

Claims (20)

  1. 웰 플레이트;
    상기 웰 플레이트 상부에 배치된 분리막;
    상기 분리막 상에 배치되어 상기 웰 플레이트로부터 이격된 보조 소스 라인막;
    상기 보조 소스 라인막 상에 형성된 적층 구조; 및
    상기 적층구조를 관통하여 상기 웰 플레이트와 상기 보조 소스 라인막과 전기적으로 연결되는 채널막들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 웰 플레이트는 P 타입의 도전막이고, 상기 보조 소스 라인막은 N 타입의 도전막인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 웰 플레이트는 상기 채널막의 하단부 끝단과 전기적 물리적으로 연결되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 보조 소스 라인막은 상기 채널막의 하단부 측벽과 전기적 물리적으로 연결되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 웰 플레이트와 상기 보조 소스 라인막은 전기적 물리적으로 분리된 반도체 장치.
  6. 제 1 항에 있어서,
    상기 웰 플레이트는 도프드 폴리 실리콘막이고, 상기 보조 소스 라인막은 언도프드 폴리 실리콘막인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널막을 감싸는 다층막을 더 포함하며,
    상기 다층막은 상기 보조 소스 라인막과 상기 채널막이 접촉되는 영역을 기준으로 제1 다층막과 제2 다층막으로 분리되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 보조 소스 라인막은 상기 적층 구조를 관통하는 제2 소스 콘택 플러그와 연결되며, 상기 웰 플레이트는 상기 적층 구조 및 상기 보조 소스 라인막을 관통하는 제1 소스 콘택 플러그와 연결되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제2 보조 소스막은 상기 채널막과 접촉하는 영역의 두께가 나머지 영역의 두께보다 두꺼운 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제2 보조 소스막은 상기 채널막과 접촉하는 영역에서 상부 방향으로 일부 높이 돌출되는 반도체 장치.
  11. 반도체 기판 상에 제1 소스 라인용 제1 도전막, 분리막, 희생막, 식각 정지막, 및 복수의 제1 물질막들 및 제2 물질막들을 순차적으로 적층하여 형성하는 단계;
    상기 제1 물질막들, 상기 제2 물질막들, 상기 식각 정지막, 상기 희생막, 상기 분리막을 식각하여 상기 제1 도전막의 일부가 노출되는 복수의 채널홀들을 형성하는 단계;
    상기 복수의 채널홀들의 내부 측벽에 다층막 및 채널막을 순차적으로 적층하여 채널 플러그들을 형성하는 단계;
    상기 제1 도전막이 노출되도록 상기 복수의 채널홀들의 저면을 식각한 후 상기 복수의 채널홀들 저면에 상기 채널막을 추가적으로 형성하여 상기 제1 도전막과 상기 채널막을 접촉시키는 단계;
    상기 제1 물질막들, 상기 제2 물질막들, 상기 식각 정지막을 식각하여 상기 희생막이 노출되는 제2 소스 콘택홀을 형성하는 단계;
    노출되는 상기 희생막을 제거하여 상기 채널 플러그들의 하단부 측벽을 일부 노출시키는 단계; 및
    노출된 상기 채널 플러그들 하단부의 상기 다층막을 제거하여 상기 채널막의 일부를 노출시키고, 상기 희생막이 제거된 영역에 제2 소스 라인용 제2 도전막을 채워 상기 채널막과 접촉시키는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제2 도전막을 형성한 후, 상기 제2 소스 콘택홀을 도전물질로 채워 제2 소스 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제2 도전막을 형성한 후, 상기 제1 물질막들, 상기 제2 물질막들, 상기 식각 정지막, 상기 제2 도전막, 및 상기 분리막을 식각하여 상기 제1 도전막이 노출되는 제1 소스 콘택홀을 형성하는 단계; 및
    상기 제1 소스 콘택홀을 도전물질로 채워 제1 소스 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 소스 콘택 플러그는 상기 제1 도전막의 일부 두께까지 관통되어 형성되는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제1 도전막은 P 타입의 불순물이 도핑된 도전막으로 형성되는 반도체 장치의 제조 방법.
  16. 제 11 항에 있어서,
    상기 제2 도전막은 N 타입의 불순물이 도핑된 도전막 또는 언도프트 도전막으로 형성되는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 분리막을 형성한 후 상기 희생막을 형성하기 전에 상기 분리막 상에 제1 버퍼막을 형성하고,
    상기 희생막을 형성한 후 상기 식각 정지막을 형성하기 전에 상기 희생막 상에 제2 버퍼막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제 11 항에 있어서,
    상기 다층막을 제거하여 상기 채널막의 일부를 노출시키는 단계는 상기 다층막이 노출되는 영역보다 상부 방향으로 더 높은 영역까지 식각되는 반도체 장치의 제조 방법.
  19. 제 11 항에 있어서,
    상기 제2 소스 라인용 제2 도전막은 상기 채널막과 접촉하는 영역의 두께가 나머지 영역의 두께보다 두껍게 형성되는 반도체 장치의 제조 방법.
  20. 제 11 항에 있어서,
    상기 제2 소스 라인용 제2 도전막은 상기 채널막과 접촉하는 영역에서 상부 방향으로 돌출되도록 형성되는 반도체 장치의 제조 방법.
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