TWI787259B - 半導體裝置 - Google Patents

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TWI787259B
TWI787259B TW107114886A TW107114886A TWI787259B TW I787259 B TWI787259 B TW I787259B TW 107114886 A TW107114886 A TW 107114886A TW 107114886 A TW107114886 A TW 107114886A TW I787259 B TWI787259 B TW I787259B
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朴寅洙
辛東善
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南韓商愛思開海力士有限公司
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Abstract

本發明提供一種半導體裝置及其製造方法。該半導體裝置可包括記憶體串，該記憶體串包括經由通道層彼此串聯耦接的記憶體單元，該記憶體串耦接在位元線與第二源極線之間。該半導體裝置可包括經由通道層電耦接到該第二源極線的第一源極線。

Description

半導體裝置
本公開的各種實施方式總體上涉及半導體裝置及其製造方法，更具體地講，涉及一種三維半導體記憶體裝置及其製造方法。
相關申請的交叉引用
本申請要求2017年9月25日提交於韓國智慧財產權局的韓國專利申請號10-2017-0123410的優先權，其完整公開經由引用併入本文。
半導體裝置包括能夠儲存資料的多個記憶體單元電晶體。記憶體單元電晶體可串聯耦接在選擇電晶體之間，因此形成記憶體串。為了具體實現半導體裝置的高度整合，提出了三維半導體裝置。記憶體單元電晶體和選擇電晶體的閘極可被層疊在基板上以形成三維半導體裝置。三維半導體裝置還包括穿過閘極的通道層。關於這種三維半導體裝置的實現，正在開發用於改進半導體裝置的操作可靠性的各種技術。
本公開的實施方式可提供一種半導體裝置。該半導體裝置可包括井板(well plate)。該半導體裝置可包括設置在井板上的分離層。該半導體裝置可包括設置在分離層上並與井板間隔開的輔助源極線層。該半導體裝置可包括形成在輔助源極線層上的層疊結構。該半導體裝置可包括被配置為穿過層疊 結構並電耦接到井板和輔助源極線層的通道層。
本公開的實施方式可提供一種製造半導體裝置的方法。該方法可包括在半導體基板上依次層疊和形成用於第一源極線的第一導電層、分離層、犧牲層、蝕刻阻擋層以及多個第一材料層和第二材料層。該方法可包括蝕刻第一材料層、第二材料層、蝕刻阻擋層、犧牲層和分離層並形成多個通道孔，第一導電層的部分經由所述通道孔暴露。該方法可包括經由在通道孔的內側壁上依次層疊多層和通道層來形成通道插塞。該方法可包括蝕刻各個通道孔的底部以暴露第一導電層，並且在各個通道孔的底部另外形成通道層，使得第一導電層與通道層接觸。該方法可包括蝕刻第一材料層、第二材料層、蝕刻阻擋層並形成第二源極接觸孔，犧牲層經由該第二源極接觸孔暴露。該方法可包括經由去除暴露的犧牲層來暴露各個通道插塞的下部的側壁的一部分。該方法可包括經由去除各個通道插塞的暴露的下部的多層來暴露通道層的一部分，並且利用用於第二源極線的第二導電層來填充犧牲層已被去除的區域，使得第二導電層與通道層接觸。
本公開的實施方式可提供一種半導體裝置。該半導體裝置可包括記憶體串，該記憶體串包括經由通道層彼此串聯耦接的記憶體單元，該記憶體串耦接在位元線與第二源極線之間。該半導體裝置可包括經由通道層電耦接到第二源極線的第一源極線。
100‧‧‧記憶體單元陣列/半導體記憶體裝置
101‧‧‧第一導電層
103‧‧‧分離層
105‧‧‧第一緩衝層
107‧‧‧犧牲層
109‧‧‧第二緩衝層
111‧‧‧蝕刻阻擋層
113‧‧‧第一材料層
115‧‧‧第二材料層
117‧‧‧隧道絕緣層
119‧‧‧資料存儲儲存層
121‧‧‧阻擋絕緣層
123‧‧‧通道層
125‧‧‧核心絕緣層
127‧‧‧第二導電層
129‧‧‧絕緣層
131‧‧‧第二源極接觸插塞
133‧‧‧絕緣層
135‧‧‧第一源極接觸插塞
137‧‧‧狹縫絕緣層
1000‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧隨機存取記憶體(RAM)
1120‧‧‧處理單元
1130‧‧‧主機介面
1140‧‧‧記憶體介面
1150‧‧‧錯誤更正
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧RAM
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
圖1是示出根據本公開的實施方式的半導體裝置的記憶體串的立體圖。
圖2是示出根據本公開的實施方式的半導體裝置的記憶體串的電路圖。
圖3A至圖3H是示出根據本公開的實施方式的半導體裝置的製造方法的截 面圖。
圖4是示出包括根據本公開的實施方式的半導體裝置的記憶體系統的方塊圖。
圖5是示出圖4的記憶體系統的應用的示例的方塊圖。
圖6是示出包括參照圖5所示出的記憶體系統的計算系統的方塊圖。
現在將參照附圖在下文中描述實施方式的示例；然而，其可按照不同的形式具體實現，不應被解釋為限於本文所闡述的實施方式。相反，這些實施方式被提供以使得本公開將徹底和完整，並且將向本領域技術人員充分傳達實施方式的示例的範圍。
在附圖中，為了例示清晰，尺寸可能被誇大。將理解，當元件被稱為在兩個元件“之間”時，其可以是這兩個元件之間的僅有元件，或者也可存在一個或更多個中間元件。
以下，將參照附圖描述實施方式。本文中參照作為實施方式(以及中間結構)的示意圖的橫截面圖來描述實施方式。因此，由於例如製造技術和/或公差而相對於例示形狀的變化是預期的。因此，實施方式不應被解釋為限於本文所示的區域的特定形狀，而是可包括例如由製造導致的形狀方面的偏差。在附圖中，為了清晰起見，層和區域的長度和尺寸可能被誇大。附圖中的相同標記表示相同元件。
諸如“第一”和“第二”的術語可用於描述各種元件，但是其不應限制各種元件。這些術語僅用於將元件與其它元件相區分。例如，在不脫離本公開的精神和範圍的情況下，第一元件可被稱為第二元件，並且第二元件可被稱為第一元件等。另外，“和/或”可包括所提及的元件中的任一個或組合。
另外，只要在句子中沒有具體地提及，單數形式可包括複數形式。另外，本說明書中所使用的“包括/包含”表示一個或更多個元件、步驟、操作和元素存在或被添加。
另外，除非另外定義，否則本說明書中所使用的所有術語(包括技術術語和科學術語)具有與相關領域的技術人員通常理解的含義相同的含義。常用字典中定義的術語應被解釋為具有與在相關領域的上下文中解釋的含義相同的含義，並且除非在本說明書中清楚地另外定義，否則不應被解釋為具有理想化或過度正式的含義。
還應注意，在本說明書中，“連接/耦接”不僅指一個元件直接耦接另一部件，而且還指經由中間元件間接地耦接另一元件。另一方面，“直接連接/直接耦接”是指一個元件在沒有中間元件的情況下直接耦接另一組件。
本公開的各種實施方式可涉及一種具有改進的操作可靠性的三維半導體裝置及其製造方法。
圖1是示出根據本公開的實施方式的半導體裝置的記憶體串的立體圖。參照圖1，為了示意性地示出根據本公開的實施方式的半導體裝置的結構，層間絕緣層的例示已被省略。
根據本公開的實施方式的半導體裝置可包括三維記憶體串String。如圖1所示，三維記憶體串String可具有直型。
直記憶體串String可包括沿著直通道層CH層疊的記憶體單元和選擇電晶體。記憶體單元的閘極和選擇電晶體的閘極可耦接到導電圖案CP1至Cpn。
通道層CH可按照包圍填充直孔的中心區域的絕緣柱的管的形式形成，或者可形成為使得直孔的中心區域完全被其填充。
通道層CH的上端可電耦接到位元線BL1至BL5中的對應一條位 元線。在實施方式中，示出了五條位元線，但是本公開不限於此，可設置更多或更少的位元線。位元線BL1至BL5可在第二方向II上延伸。可在位元線BL1至BL5中的每一條與對應通道層CH之間進一步形成汲極接觸插塞(未示出)。
通道層CH可基本上彼此平行，並且各自可耦接到井板SL1和輔助源極線層SL2。井板SL1和輔助源極線層SL2可分別被定義成第一源極線層和第二源極線層。第一源極線層SL1可形成在半導體基板上，第二源極線層SL2可形成在第一源極線層SL1上方。分離層SP形成在第一源極線層SL1與第二源極線層SL2之間的介面處並且將第一源極線層SL1與第二源極線層SL2電性分離和物理性分離。各個通道層CH的下端的側表面可耦接到第二源極線層SL2，並且通道層CH的下端的底部可耦接到第一源極線層SL1。通道層CH可穿過第二源極線層SL2並耦接到第一源極線層SL1。換言之，第二源極線層SL2可包圍通道層CH。
第一源極線層SL1可由摻雜有P型雜質的摻雜多晶矽層所形成。第二源極線層SL2可由未摻雜多晶矽層或摻雜有N型雜質的摻雜多晶矽層所形成。通道層CH的下端可耦接到第一源極線層SL1和第二源極線層SL2，並且在第三方向III上朝著位元線BL1至BL5延伸。
儘管未示出，第一源極線層SL1和第二源極線層SL2可分別耦接到第一源極接觸插塞和第二源極接觸插塞，因此可分別耦接到第一公共源極線和第二公共源極線。換言之，第一源極線層SL1和第二源極線層SL2可分別耦接到彼此電性分離的第一公共源極線和第二公共源極線。
通道層CH的側表面可總體上被多層ML包圍。在實施方式中，例如，通道層CH的側表面可被第一多層圖案ML1和第二多層圖案ML2包圍。在實施方式中，例如，通道層CH的側表面可被一個或更多個多層圖案包圍。通道層CH的與第二源極線層SL2接觸的部分可未被多層包圍，由此通道層CH可與 第二源極線層SL2直接接觸。
通道層CH的外表面可被第一多層圖案ML1包圍，或者被第二多層圖案ML2包圍。第一多層圖案ML1和第二多層圖案ML2中的每一個可包括隧道絕緣層、資料儲存層和阻擋絕緣層。第一多層圖案ML1被形成為在通道層CH的與第二源極線層SL2接觸的部分上方包圍通道層CH的一部分的側表面。第二多層圖案ML2被形成為在通道層CH的與第二源極線層SL2接觸的部分下方包圍通道層CH的一部分的側表面。第一多層圖案ML1和第二多層圖案ML2可隔著第二源極線層SL2彼此分離。
導電圖案CP1至CPn可被設置在位元線BL1至BL5與第二源極線層SL2之間彼此間隔開的n個層中。導電圖案CP1至CPn可包圍通道層CH並且被層疊並彼此間隔開。導電圖案CP1至CPn可包括源極選擇線SSL、字元線WL和汲極選擇線DSL。源極選擇線SSL可被設置在第二源極線層SL2上方。字元線WL可被設置在源極選擇線SSL上方。汲極選擇線DSL可被設置在字元線WL上方。導電圖案CP1至CPn可經由狹縫SI分離成多個子結構。
源極選擇線SSL可被設置為在字元線WL下方具有單層或者兩層或更多層結構。儘管在圖中，示出了源極選擇線SSL由設置在導電圖案CP1至CPn的最下層中的第一圖案CP1和設置在第一圖案CP1上方的第二圖案CP2二者形成的示例，本公開不限於此。
汲極選擇線DSL可被設置為在字元線WL上方具有單層或者兩層或更多層結構。儘管在圖中，示出了汲極選擇線DSL由設置在導電圖案CP1至CPn的最上層中的第n圖案CPn和設置在第n圖案CPn下方的第n-1圖案CPn-1二者形成的示例，本公開不限於此。
導電圖案CP1至CPn可經由狹縫SI彼此分離。源極選擇線SSL或汲極選擇線DSL可被分離成比字元線WL的單元線小的單元線。例如，由各條 字元線WL共同包圍的通道層CH可被分離成分別被彼此分離的汲極選擇線DSL包圍的第一組和第二組。在這種情況下，汲極選擇線DSL可不僅經由狹縫SI，而且經由上狹縫USI分離，以使得其寬度小於各條字元線WL的寬度。
記憶體單元形成在通道層CH與字元線WL之間的交叉處，汲極選擇電晶體形成在通道層CH與汲極選擇線DSL之間的交叉處，源極選擇電晶體形成在通道層CH與源極選擇線SSL之間的交叉處。沿著單個通道層CH成一條線佈置的源極選擇電晶體、記憶體單元和汲極選擇電晶體經由通道層CH彼此串聯耦接，因此界定直記憶體串String。字元線WL可向記憶體單元的閘極發送信號。源極選擇線SSL可向源極選擇電晶體的閘極發送信號。汲極選擇線DSL可向汲極選擇電晶體的閘極發送信號。
圖2是示出根據本公開的實施方式的半導體裝置的記憶體串的電路圖。
參照圖2，根據本公開的實施方式的半導體裝置可包括具有三維結構的記憶體單元陣列100。記憶體單元陣列100包括多個記憶體串String。各個記憶體串String可包括彼此串聯耦接的源極選擇電晶體SST、多個記憶體單元電晶體MC1至MCn和汲極選擇電晶體DST。耦接到各個記憶體串String的源極選擇電晶體SST的數量或汲極選擇電晶體DST的數量可為兩個或更多個，而不限於一個。
記憶體串String可在行方向和列方向上按照矩陣形式佈置。記憶體串String可基於行耦接到在行方向上延伸的位元線BL1至BL5。記憶體串String可基於列耦接到在列方向上延伸的閘極線SSL、WL1至WLn和DSL。
源極選擇電晶體SST、多個記憶體單元電晶體MC1至MCn和汲極選擇電晶體DST可經由通道層彼此串聯耦接並形成單個記憶體串String。記憶體串String可被設置在位元線BL1至BL5與第一源極線SL1和第二源極線SL2之 間。閘極線SSL、WL1至WLn和DSL被層疊在位元線BL1至BL5與第一源極線SL1和第二源極線SL2之間，並且彼此間隔開。
閘極線可包括源極選擇線SSL、字元線WL1至WLn和汲極選擇線DSL。源極選擇線SSL用作源極選擇電晶體SST的閘極。字元線WL1至WLn用作記憶體單元電晶體MC1至MCn的閘極。汲極選擇線DSL用作汲極選擇電晶體DST的閘極。字元線WL1至WLn被層疊並彼此間隔開。源極選擇線SSL被設置在字元線WL1至WLn下方。汲極選擇線DSL被設置在字元線WL1至WLn上方。換言之，字元線WL1至WLn被設置在源極選擇線SSL與汲極選擇線DSL之間。
第一源極線SL1和第二源極線SL2被設置在源極選擇線SSL下方，並且並聯耦接到記憶體串String的源極選擇電晶體SST。位元線BL1至BL5中的每一條耦接到對應記憶體串String的汲極選擇電晶體DST。
共同耦接到單條汲極選擇線DSL的記憶體串String耦接到不同的位元線BL1至BL5。因此，當一條汲極選擇線DSL被選擇並且位元線BL1至BL5中的一條被選擇時，一個記憶體串String可被選擇。
第一源極線SL1和第二源極線SL2分別電耦接到第一公共源極線CSL1和第二公共源極線CSL2。在半導體裝置的抹除操作期間，當抹除電壓被施加到第一公共源極線CSL1時，抹除電壓經由第一源極線SL1被施加到記憶體串String的通道層。此外，在半導體裝置的程式驗證操作或讀取操作期間，當操作電壓(例如，接地電壓)被施加到第二公共源極線CSL2時，可形成從記憶體串String的通道層流到第二源極線SL2和第二公共源極線CSL2的電流路徑。
在半導體裝置的抹除操作期間，第二源極線SL2和第二公共源極線CSL2保持浮置，在半導體裝置的程式驗證操作或讀取操作期間，第一源極線SL1和第一公共源極線CSL1保持浮置。
可根據要施加到源極選擇線SSL的信號來確定各個記憶體串String的通道層是電耦接到第一源極線SL1還是第二源極線SL2。
在半導體裝置的程式化驗證操作期間，記憶體串String的通道層的電位經由位元線BL1至BL5被預充電至預定電位，並且操作電壓(例如，接地電壓)被施加到第二公共源極線CSL2和第二源極線SL2。此後，當程式化驗證電壓被施加到字元線WL1至WLn中的所選字元線，並且經由電壓被施加到其它字元線時，與所選字元線耦接的記憶體單元根據其程式化狀態而導通或截止。因此，各個記憶體串String的通道層的電位維持在預定電位，或者經由流過第二源極線SL2和第二公共源極線CSL2的電流路徑被放電至低電位。此後，經由測量位元線BL1至BL5的電位電位或電流來執行程式化驗證操作。
在抹除驗證操作期間，記憶體串String的通道層的電位經由位元線BL1至BL5被預充電至預定電位，並且操作電壓(例如，接地電壓)被施加到第二公共源極線CSL2和第二源極線SL2。此後，當抹除驗證電壓被施加到所有字元線WL1至WLn時，根據記憶體單元MC1至MCn的抹除狀態，耦接到字元線WL1至WLn的記憶體單元MC1至MCn導通或者至少一個記憶體單元截止。因此，各個記憶體串String的通道層的電位維持在預定電位，或者經由流過第二源極線SL2和第二公共源極線CSL2的電流路徑被放電至低電位。此後，經由測量位元線BL1至BL5的電位電位或電流來執行抹除驗證操作。
在以上描述中，抹除驗證操作被描述為對包括在記憶體串String中的記憶體單元MC1至MCn同時執行，但是本公開不限於此。例如，按照與程式化驗證操作相同的方式，抹除驗證電壓可被施加到所選字元線，並且經由電壓可被施加到其它字元線，以使得可對記憶體單元MC1至MCn中的每一個執行抹除驗證操作。
在半導體裝置的讀取操作期間，記憶體串String的通道層的電位 經由位元線BL1至BL5被預充電至預定電位，並且操作電壓(例如，接地電壓)被施加到第二公共源極線CSL2和第二源極線SL2。此後，當讀電壓被施加到字元線WL1至WLn中的所選字元線，並且經由電壓被施加到其它字元線時，與所選字元線耦接的記憶體單元根據其程式化狀態而導通或截止。因此，各個記憶體串String的通道層的電位被維持在預定電位，或者經由流過第二源極線SL2和第二公共源極線CSL2的電流路徑被放電至低電位。此後，經由測量位元線BL1至BL5的電位電位或電流來執行讀取操作。
在抹除操作期間，具有預定電位的電壓被施加到位元線BL1至BL5，並且截止電壓被施加到汲極選擇線DSL以使汲極選擇電晶體DST截止，由此位元線BL1至BL5與記憶體串String的電耦接中斷。
此後，在字元線WL1至WLn浮置的同時，抹除電壓被施加到第一公共源極線CSL1和第一源極線SL1，並且導通電壓被施加到源極選擇線SSL以使源極選擇電晶體SST導通，以使得抹除電壓被施加到記憶體串String的通道層。此後，當接地電壓被施加到字元線WL1至WLn時，經由通道層與字元線WL1至WLn之間的電位電位差，記憶體單元MC1至MCn中充入的電子被釋放。因此，記憶體單元MC1至MCn中程式化的資料被抹除。
如上所述，在本公開的實施方式中，在程式化驗證操作、抹除驗證操作或讀取操作期間，經由第二公共源極線CSL2和第二源極線SL2形成電流路徑。在抹除操作期間，抹除電壓經由第一公共源極線CSL1和第一源極線SL1被施加到記憶體串的通道層。如上所述，源極線被劃分成彼此電分離和物理分離的第一源極線SL1和第二源極線SL2。因此，用於程式化驗證操作、抹除驗證操作或讀取操作的第二源極線SL2可由N型導電層形成，用於抹除操作的第一源極線SL1可由P型導電層形成，以使得各個操作的電特性可改進。
圖3A至圖3H是示出根據本公開的實施方式的半導體裝置的製造 方法的截面圖。
參照圖3A，在包括下結構的基板(未示出)上形成用於形成源極線的第一層疊結構A。
例如，在包括下結構的基板(未示出)上依次層疊和形成第一導電層101、分離層103、第一緩衝層105、犧牲層107、第二緩衝層109和蝕刻阻擋層111。
第一導電層101可以是用於形成圖1所示的第一源極線SL1的導電層，並且由摻雜多晶矽層形成。分離層103可以是用於將第一導電層101與稍後形成的第二源極線SL2電性分離和物理性分離的絕緣層，並且由氧化矽層形成。第一緩衝層105可以是用於防止在後續蝕刻處理期間分離層103被蝕刻的層，並且可由氮化物層形成。犧牲層107可以是確保用於形成稍後形成的第二源極線SL2的空間的層，並且可由未經摻雜的多晶矽層形成。第二緩衝層109可以是用於防止在蝕刻稍後形成的通道的側壁上的多層的處理期間蝕刻阻擋層111損壞的層，並且可由氧化矽層形成。
此後，在第一層疊結構A上形成第二層疊結構B。
例如，在蝕刻阻擋層111上交替地層疊第一材料層113和第二材料層115。第二材料層115可由不同於第一材料層113的材料形成。例如，第一材料層113可由用於層間絕緣層的絕緣材料形成，而第二材料層115可由用於導電圖案的導電材料形成。
或者是，第一材料層113可由用於層間絕緣層的絕緣材料形成，並且第二材料層115可用作犧牲層並由具有與第一材料層113不同的蝕刻選擇性的犧牲絕緣材料形成。在這種情況下，第一材料層113可由氧化矽層形成，並且第二材料層115可由氮化矽層形成。在第一材料層113和第二材料層115全部由絕緣材料形成的情況下，可方便用於形成通道孔或狹縫的蝕刻處理。
或者是，第一材料層113可用作犧牲層並由具有與第二材料層115不同的蝕刻選擇性的犧牲導電材料形成，而第二材料層115可由用於導電圖案的導電材料形成。在這種情況下，第一材料層113可由未經摻雜的多晶矽層形成，而第二材料層115可由經摻雜的多晶矽層形成。在第一材料層113和第二材料層115全部由導電材料形成的情況下，可方便用於形成通道孔或狹縫的蝕刻處理。
參照圖3B，形成穿過第二層疊結構B和第一層疊結構A的部分的通道孔H1和H2。通道孔H1和H2中的每一個可形成為使得第一導電層101的上表面的部分暴露。
此後，沿著通道孔H1和H2中的每一個的側壁和底部依次形成多層ML和通道層123。
可經由依次層疊隧道絕緣層117、資料儲存層119和阻擋絕緣層121來形成多層ML。此後，可沿著阻擋絕緣層121的表面形成通道層123。阻擋絕緣層121、資料儲存層119、隧道絕緣層117可被形成為包圍通道層123。通道層123可形成為使得通道孔H1和H2中的每一個的中心區域敞開。
隧道絕緣層117可由氧化物層形成。資料儲存層119可由氮化物層形成。阻擋絕緣層121可由氧化物層形成。多層ML可由ONO結構(氧化物層-氮化物層-氧化物層)形成。此外，多層ML的各個氧化物層可由單個氧化物層形成，或者由包括氧化物層的不同材料層層疊的結構形成。
參照圖3C，經由蝕刻處理去除形成在通道孔H1和H2中的每一個的底部上的通道層123和多層ML，由此暴露第一導電層101。此後，在暴露的第一導電層101上形成附加通道層123，以使得通道層123電耦接和物理性耦接到第一導電層101。
此後，可利用核心絕緣層125填充敞開的通道孔H1和H2中的每 一個的中心區域。結果，形成各自配置有核心絕緣層125、通道層123和多層ML的通道插塞CP。
參照圖3D，經由蝕刻處理形成第二源極接觸孔H3。第二源極接觸孔H3被形成為穿過第二層疊結構B、蝕刻阻擋層111和第二緩衝層109並暴露犧牲層107。
此後，去除暴露的犧牲層107以形成要形成用於第二源極線的導電層的空間。當犧牲層107被去除時，各個通道插塞CP的側壁的下部暴露。換言之，通道插塞CP的隧道絕緣層117的下部暴露。
參照圖3E，經由蝕刻處理去除隧道絕緣層117、資料儲存層119和阻擋絕緣層121的暴露的部分，由此通道層123的一部分暴露。在蝕刻隧道絕緣層117的處理期間，第二緩衝層109可被去除，在蝕刻資料儲存層119的處理期間，第一緩衝層105可被去除。這裡，隧道絕緣層117、資料儲存層119和阻擋絕緣層121可相對於其暴露的部分被進一步向上蝕刻。因此，隧道絕緣層117、資料儲存層119和阻擋絕緣層121可被蝕刻至比如圖3D中所述經由去除犧牲層107而形成的空間更高的位置。因此，要形成用於形成第二源極線的導電層的空間可在該空間與通道層123接觸的位置向上突出預定高度。
參照圖3F，在犧牲層已被去除的空間中形成用於第二源極線的第二導電層127。第二導電層127可由未經摻雜的多晶矽層或經摻雜有N型雜質的多晶矽層所形成。第二導電層127與通道層123電耦接和物理性耦接。第二導電層127的與通道層123接觸的部分可向上突出預定高度。例如，第二導電層127的與通道層123接觸的部分的厚度可大於第二導電層127的形成在分離層103與蝕刻阻擋層111之間的部分的厚度。在實施方式中，例如，輔助源極線層SL2的與各個通道層123接觸的區域的厚度大於輔助源極線層SL2的其它區域的厚度。在實施方式中，例如，輔助源極線層SL2的介於第一多層圖案ML1和第二 多層圖案ML2之間的區域的厚度大於在介於第一多層圖案ML1和第二多層圖案ML2之間的區域之外的輔助源極線層SL2的厚度。在實施方式中，例如，輔助源極線層SL2的介於蝕刻阻擋層11和分離層103之間的區域的厚度可比輔助源極線層SL2的介於第一多層圖案ML1和第二多層圖案ML2之間的區域的厚度窄。在實施方式中，例如，輔助源極線層SL2的介於蝕刻阻擋層11和分離層103之間的區域的厚度可比輔助源極線層SL2的與各個通道層123接觸的區域的厚度窄。
此後，在第二源極接觸孔H3的側壁上形成絕緣層129，並且利用導電層填充第二源極接觸孔H3以形成第二源極接觸插塞131。
參照圖3G，經由蝕刻處理形成第一源極接觸孔H4。第一源極接觸孔H4被形成為穿過第二層疊結構B、蝕刻阻擋層111和第二導電層127並且暴露第一導電層101的一部分。第一源極接觸孔H4可形成為使得第一導電層101的一部分被蝕刻。
此後，在第一源極接觸孔H4的側壁上形成絕緣層133，並且利用導電層填充第一源極接觸孔H4以形成第一源極接觸插塞135。第一源極接觸插塞135可延伸到第一導電層101中達預定深度。換言之，第一源極接觸插塞135可穿過預定厚度的第一導電層101。
參照圖3H，經由蝕刻第一材料層113和第二材料層115的介於通道插塞CP之間的部分來穿過第一材料層113和第二材料層115形成狹縫SI。在形成狹縫SI的蝕刻處理期間，由於蝕刻阻擋層111，防止設置在蝕刻阻擋層111下方的第二導電層127被損壞。
此後，利用絕緣材料填充狹縫SI以形成狹縫絕緣層137。
在第一材料層113由用於層間絕緣層的絕緣材料形成，並且第二材料層115由犧牲絕緣材料形成的情況下，在已形成狹縫SI之後形成狹縫絕緣層137之前，可經由狹縫SI選擇性地去除第二材料層115以使導電圖案區域敞開， 然後可經由利用導電材料填充導電圖案區域來形成導電圖案。
圖4是示出包括根據本公開的實施方式的半導體記憶體裝置100的記憶體系統1000的方塊圖。
參照圖4，記憶體系統1000包括控制器1100和半導體記憶體裝置100。半導體記憶體裝置100可包括參照圖1和圖2所描述的半導體裝置，並且可採用經由參照圖3A至圖3H所描述的製造半導體裝置的方法實現的半導體裝置。
半導體記憶體裝置100可包括並操作包括參照圖1和圖2所描述的記憶體串的記憶體單元陣列。因此，包括在半導體記憶體裝置100中的記憶體單元陣列的記憶體串並聯耦接到第一源極線和第二源極線。在抹除操作期間抹除電壓可被施加到第一源極線。在程式化驗證操作、抹除驗證操作或讀取操作期間操作電壓(例如，接地電壓)可被施加到第二源極線。以下，重複的說明將被省略。
控制器1100可耦接到主機Host和半導體記憶體裝置100。控制器1100被配置為回應於來自主機Host的請求存取半導體記憶體裝置100。例如，控制器1100可控制半導體記憶體裝置100的讀取、寫入、抹除和後臺操作。控制器1100可提供主機Host與半導體記憶體裝置100之間的介面。控制器1100被配置為驅動用於控制半導體記憶體裝置100的韌體。
控制器1100包括隨機存取記憶體(RAM)1110、處理單元1120、主機介面1130、記憶體介面1140和錯誤更正塊1150。RAM 1110用作處理單元1120的操作記憶體、半導體記憶體裝置100與主機Host之間的快取記憶體以及半導體記憶體裝置100與主機Host之間的緩衝記憶體中的至少一個。
主機介面1130可包括用於在主機Host與控制器1100之間執行資料交換的協定。在實施方式的示例中，控制器1100可經由諸如通用序列匯流排 (USB)協定、多媒體卡(MMC)協定、周邊元件連接(PCI)協定、高速PCI(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI)協定、增強小型磁片介面(ESDI)協定以及整合的驅動電子裝置(IDE)協定、私有協定等的各種介面協定中的至少一種來與主機Host通信。
記憶體介面1140與半導體記憶體裝置100介接。例如，記憶體介面包括NAND介面或NOR介面。
錯誤更正塊1150使用改錯碼(ECC)來檢測並糾正從半導體記憶體裝置100接收的資料中的錯誤。處理單元1120可根據來自錯誤更正塊1150的錯誤檢測結果來調節讀電壓，並且控制半導體記憶體裝置100執行重讀。在實施方式的示例中，錯誤更正塊1150可作為控制器1100的元件來提供。
控制器1100和半導體記憶體裝置100可被整合到單個半導體裝置中。在實施方式的示例中，控制器1100和半導體記憶體裝置100可被整合到單個半導體裝置中以形成記憶卡。例如，控制器1100和半導體記憶體裝置100可被整合到單個半導體裝置中並形成諸如國際個人電腦記憶卡協會(PCMCIA)、緊湊快閃記憶體卡(CF)、智慧媒體卡(SM或SMC)、記憶棒多媒體卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用快閃記憶體(UFS)等的記憶卡。
控制器1100和半導體記憶體裝置100可被整合到單個半導體裝置中以形成固態驅動器(SSD)。SSD包括被形成為在半導體記憶體中儲存資料的存儲裝置。當記憶體系統1000用作SSD時，耦接到記憶體系統1000的主機Host的操作速度可顯著改進。
在實施方式中，記憶體系統1000可作為諸如電腦、超級移動PC(UMPC)、工作站、上網本、個人數位助理(PDA)、可攜式電腦、網路平 板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP)、遊戲機、導航裝置、黑匣子、數位相機、3維電視、數位音訊記錄儀、數位音訊播放機、數位照片記錄儀、數位照片播放機、數位視訊記錄儀、數位視訊播放機、能夠在無線環境中發送/接收資訊的裝置、形成家用網路的各種電子裝置之一、形成電腦網路的各種電子裝置之一、形成車聯網的各種電子裝置之一、RFID裝置、形成計算系統的各種元件之一等的電子裝置的各種元件之一來提供。
在實施方式中，半導體記憶體裝置100或記憶體系統1000可被嵌入在各種類型的封裝中。例如，半導體記憶體裝置100或記憶體系統1000可按照諸如堆疊式封裝(PoP)、球格陣列(BGA)、晶片級封裝(CSP)、帶引線的塑膠晶片載體(PLCC)、塑膠雙列直插封裝(PDIP)、華夫晶片封裝、晶圓形式晶片、板載晶片(COB)、陶瓷雙列直插封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄四方扁平封裝(TQFP)、小外形積體電路(SOIC)、收縮型小外形封裝(SSOP)、薄小外形封裝(TSOP)、薄四方扁平封裝(TQFP)、系統封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理層疊封裝(WSP)等的類型來封裝。
圖5是示出圖4的記憶體系統的應用的示例的方塊圖。參照圖5，記憶體系統2000包括半導體裝置2100和控制器2200。半導體記憶體裝置2100可包括多個記憶體晶片。半導體記憶體晶片被劃分成多個組。
在圖5中，示出了多個組中的每一個經由第一通道CH1至第k通道CHk來與控制器2200通信。各個半導體記憶體晶片可包括參照圖1和圖2所描述的記憶體串以及包括記憶體串的記憶體單元陣列。各個半導體記憶體晶片可包括參照圖1和圖2所描述的半導體裝置，並且可採用經由參照圖3A至圖3H所描述的製造半導體裝置的方法實現的半導體裝置。
各個組經由一個公共通道來與控制器2200通信。控制器2200具有與參照圖4所描述的控制器1100相同的配置，並且被配置為經由多個通道CH1至CHk來控制半導體記憶體裝置2100的多個記憶體晶片。
圖6是示出包括參照圖5所示出的記憶體系統2000的計算系統3000的方塊圖。
參照圖6，計算系統3000可包括中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000經由系統匯流排3500電耦接到CPU 3100、RAM 3200、使用者介面3300和電源3400。經由使用者介面3300提供的資料或者由CPU 3100處理的資料被儲存在記憶體系統2000中。
參照圖6，半導體記憶體裝置2100被示出為經由控制器2200耦接到系統匯流排3500。然而，半導體記憶體裝置2100可直接耦接到系統匯流排3500。控制器2200的功能可由CPU 3100和RAM 3200執行。
參照圖6，可提供參照圖5所描述的記憶體系統2000。然而，記憶體系統2000可被參照圖4所描述的記憶體系統1000代替。在實施方式中，計算系統3000可包括參照圖4和圖5所描述的全部記憶體系統1000和2000。
在根據本公開的技術的三維半導體裝置中，耦接到記憶體串的源極線被劃分成用於程式化操作或讀取操作的源極線和用於抹除操作的源極線，以使得各個操作的電特性可改進。
本文已公開了實施方式的示例，儘管採用了特定術語，但是這些術語被使用並且將僅在一般和描述性意義上解釋，而不是為了限制的目的。在一些情況下，對於本領域普通技術人員而言將顯而易見的是，自本申請提交起，除非另外具體地指示，結合特定實施方式描述的特徵、特性和/或元件可單獨地使用或者與結合其它實施方式描述的特徵、特性和/或元件組合使用。因 此，本領域技術人員將理解，在不脫離所附申請專利範圍中所闡述的本公開的精神和範圍的情況下，可進行形式和細節上的各種改變。

Claims (18)

  1. 一種半導體裝置，該半導體裝置包括：井板；分離層，該分離層被設置在所述井板上；輔助源極線層，該輔助源極線層被設置在所述分離層上並與所述井板間隔開；層疊結構，該層疊結構形成在所述輔助源極線層上；以及通道層，所述通道層被配置為穿過所述層疊結構並電耦接到所述井板和所述輔助源極線層。
  2. 根據請求項1所述的半導體裝置，其中，所述井板是P型導電層，並且所述輔助源極線層是N型導電層。
  3. 根據請求項1所述的半導體裝置，其中，所述井板電耦接和物理性耦接到各個通道層的下端的底部。
  4. 根據請求項1所述的半導體裝置，其中，所述輔助源極線層電耦接和物理性耦接到各個通道層的下端的側壁。
  5. 根據請求項1所述的半導體裝置，其中，所述井板與所述輔助源極線層電性分離和物理性分離。
  6. 根據請求項1所述的半導體裝置，其中，所述井板是經摻雜的多晶矽層，並且所述輔助源極線層是未經摻雜的多晶矽層。
  7. 根據請求項1所述的半導體裝置，該半導體裝置還包括被配置為包圍各個通道層的多層，其中，所述多層基於所述輔助源極線層與所述通道層接觸的區域被劃分成第一多層圖案和第二多層圖案。
  8. 根據請求項1所述的半導體裝置，其中，所述輔助源極線層耦接 到穿過所述層疊結構的第二源極接觸插塞，並且所述井板耦接到穿過所述層疊結構和所述輔助源極線層的第一源極接觸插塞。
  9. 根據請求項1所述的半導體裝置，其中，所述輔助源極線層的與各個所述通道層接觸的區域的厚度是大於所述輔助源極線層的其它區域的厚度。
  10. 根據請求項1所述的半導體裝置，其中，所述輔助源極線層的與各個通道層接觸的區域向上突出預定高度。
  11. 根據請求項1所述的半導體裝置，該半導體裝置還包括被配置為包圍各個通道層的多層，其中，所述多層基於所述輔助源極線層的與所述通道層接觸的區域被劃分成第一多層圖案和第二多層圖案，並且其中，所述輔助源極線層的介於所述第一多層圖案和所述第二多層圖案之間的區域的厚度是大於介於所述第一多層圖案和所述第二多層圖案之間的所述區域之外的區域的厚度。
  12. 一種半導體裝置，該半導體裝置包括：記憶體串，該記憶體串包括經由通道層彼此串聯耦接的記憶體單元，該記憶體串聯耦接在位元線與第二源極線之間；以及第一源極線，該第一源極線經由所述通道層電耦接到所述第二源極線。
  13. 根據請求項12所述的半導體裝置，其中，所述第一源極線是P型導電層，並且所述第二源極線是N型導電層。
  14. 根據請求項12所述的半導體裝置，該半導體裝置還包括：第一公共源極線，該第一公共源極線耦接到所述第一源極線；以及第二公共源極線，該第二公共源極線耦接到所述第二源極線。
  15. 根據請求項14所述的半導體裝置， 其中，在所述記憶體串內的記憶體單元的讀取操作期間，經由所述第二公共源極線和所述第二源極線形成電流路徑，並且其中，在抹除操作期間，抹除電壓經由所述第一公共源極線和所述第一源極線被施加到所述記憶體串的所述通道層。
  16. 根據請求項15所述的半導體裝置，其中，在所述記憶體串內的記憶體單元的程式化驗證操作和抹除驗證操作期間，經由所述第二公共源極線和所述第二源極線形成電流路徑。
  17. 根據請求項12所述的半導體裝置，該半導體裝置還包括：分離層，該分離層耦接在所述第二源極線與第一源極線之間。
  18. 根據請求項17所述的半導體裝置，其中，耦接在所述第二源極線與所述第一源極線之間的所述分離層將所述第二源極線與所述第一源極線電性分離且物理性分離。
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