CN105097817B - 三维非易失性存储器件、半导体系统及其制造方法 - Google Patents
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Abstract
一种三维非易失性存储器件包括：从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。
Description
相关申请的交叉引用
本申请要求2014年5月23日提交的申请号为10-2014-0062422的韩国专利申请的优先权，其全部公开内容通过引用全部合并于此。
技术领域
各种实施例总体而言涉及一种非易失性存储器件，且更具体而言涉及一种三维非易失性存储器件、包括三维非易失性存储器件的半导体系统以及制造三维非易失性存储器件的方法。
背景技术
具有三维结构的存储器件典型地包括采用三维配置布置的存储单元。由于具有三维结构的存储器件比具有二维结构的存储器件常常相对更有效地利用衬底的面积，所以具有三维结构的存储器件可以允许相对更大的集成度。这种存储器件的实例包括非易失性存储器件。非易失性存储器件的实例为与非型(NAND)快闪存储器。
三维非易失性存储器件可以包括多个存储串。每个存储串包括选择晶体管和在衬底之上层叠成多个层的存储单元。每个存储串可以具有“I”形状或“U”形状。具有I形状存储串的三维非易失性存储器件可以称为兆兆位单元阵列晶体管(Terabit Cell ArrayTransistor,TCAT)或者位成本可扩展(Bit-Cost Scalable,BICS)。具有U形状存储串的三维非易失性存储器件可以称为管道形状的位成本可扩展(BICS)。
在实施P-BICS技术时，存储串典型地包括两个垂直沟道层。例如，第一垂直沟道层和第二垂直沟道层可以经由管道晶体管电耦接，位线可以电耦接至第一垂直沟道层的上部，而源极线可以电耦接至第二垂直沟道层的上部。
接触插塞可以形成在第一垂直沟道层与位线之间，并且可以使第一垂直沟道层和位线电耦接。接触插塞可以形成在第二垂直沟道层与源极线之间，并且可以使第二沟道层和源极线电耦接。
发明内容
一种三维非易失性存储器件的实施例可以包括：从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。
一种半导体系统的实施例可以包括三维非易失性存储器件和存储器控制器，三维非易失性存储器件包括：从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。所述存储器控制器配置成控制三维非易失性存储器件的至少一种操作。
一种制造三维非易失性存储器件的方法的实施例可以包括：沿着第一垂直沟道层和第二垂直沟道层采用层叠配置沉积多个层间绝缘层和多个牺牲层，其中，第一垂直沟道层和第二垂直沟道层从衬底延伸；刻蚀多个层间绝缘层和多个牺牲层的部分以形成狭缝，其中，牺牲层的部分经由狭缝的侧壁暴露；去除牺牲层通过狭缝暴露的部分以在层间绝缘层之间形成凹陷；用导电层填充凹陷以形成多个字线；在第一垂直沟道层之上形成具有大体岛形状的焊盘；在第二垂直沟道层之上形成具有大体矩形形状的公共源极线；在焊盘之上形成接触插塞；以及在接触插塞之上形成位线。
附图说明
图1是表示半导体系统的一个实施例的框图；
图2是表示图1中所示的半导体系统中的半导体器件的一个实施例的框图；
图3是三维非易失性存储器件的一个实施例的立体图；
图4A至图4Q是沿着图3的立体图的线A-A’截取的截面图,用于图示制造图3中所示的三维非易失性存储器件的方法；
图5A至图5D是分别沿着图4K至图4N的截面图的线C-C’截取的截面图；
图6A和图6B是沿着图3的立体图的线B-B’截取的布局图,用于图示图3中所示的焊盘和公共源极线的布置；
图7是表示包括半导体器件的一个实施例的固态驱动器的框图；
图8是表示包括半导体器件的一个实施例的存储系统的框图；以及
图9是表示包括半导体器件的一个实施例的计算系统的框图。
具体实施方式
将参照附图描述各种实施例。在本公开中，相同的附图标记直接对应于附图和实施例中相同编号的部分。
图1是表示半导体系统1000的实施例的框图。
半导体系统1000可以包括半导体器件1100和控制器(CON)1200。控制器1200可以配置成控制半导体器件1100的操作。例如，控制器1200可以响应于从另一设备接收的命令来将命令CMD和地址ADD传送至半导体器件1100。半导体器件1100可以响应于命令CMD和地址ADD来执行程序操作、读操作和擦除操作中的一个或更多个。半导体器件1100和控制器1200可以配置成对数据DATA进行交换。
图2是表示半导体系统中的半导体器件1100的一个实施例的框图。
半导体器件1100可以包括：存储单元阵列1101、电路组1201和控制电路1301。存储单元阵列1101可以配置成储存数据。电路组1201可以配置成对存储单元阵列1101执行程序操作、读操作和擦除操作中的一个或更多个。控制电路1301可以配置成控制电路组1201的操作。
存储单元阵列1101可以包括多个存储块。多个存储块中的每个可以包括多个存储单元。存储块可以具有基本相同的配置。在一个实施例中，存储块可以具有存储单元采用三维配置进行布置的三维结构。下面将参照图3描述具有三维结构的存储块。
电路组1201可以包括：电压发生电路21、行译码器22、页缓冲器23、列译码器24以及输入/输出电路25。
电压发生电路21可以配置成响应于操作命令OP_CMD来产生具有电压电平的操作电压。不同类型的操作命令OP_CMD可以包括：程序命令、读命令和擦除命令。例如，当在电压发生电路21接收到程序命令时，电压发生电路21可以配置成产生具有与程序操作相关的电压电平的操作电压。这种操作电压的一个实例为程序电压Vpgm。当在电压发生电路21接收到读命令时，电压发生电路21可以配置成产生具有与读操作相关的电压电平的操作电压。与读操作相关的操作电压的一个实例为读电压Vread。当在电压发生电路21接收到擦除命令时，电压发生电路21可以配置成产生具有与擦除操作相关的电压电平的操作电压。与擦除操作相关的操作电压的一个实例为擦除电压Verase。
行译码器22可以配置成响应于行地址RADD来选择存储单元阵列100中的多个存储块中的一个。由电压发生电路21产生的传输操作电压可以传送至与选中的存储块电耦接的线。这些线的实例包括字线WL、漏极选择线DSL和源极选择线SSL。
页缓冲器23可以通过位线BL电耦接至存储块，并且可以配置成响应于页缓冲器控制信号PBSIGNALS来在程序、读或擦除操作期间与选中的存储块交换数据。页缓冲器23配置成暂时地储存被传送至选中的存储块的数据或者从选中的存储块接收数据。
列译码器24可以配置成响应于接收的列地址CADD来与页缓冲器23交换数据。
输入/输出电路25可以配置成将从外部设备接收的命令CMD和地址ADD传输至控制电路130、将从外部设备接收的数据DATA传输至列译码器24、以及将从列译码器24接收的数据DATA传输至外部设备。
控制电路1301可以配置成响应于接收的命令CMD和地址ADD，传送操作命令OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和列地址CADD，以控制电路组1201。
图3是三维非易失性存储器件的一个实施例的立体图。
三维非易失性存储器件的存储块可以包括多个U形状的存储串ST。每个存储串ST可以包括第一垂直沟道层CH_1和第二垂直沟道层CH_2。第一垂直沟道层CH_1和第二垂直沟道层CH_2可以通过形成在U形状的存储串的下部的管道沟道层CH_P电耦接。漏极接触焊盘DP可以形成在第一垂直沟道层CH_1中的每个的上部上。接触插塞CP可以形成在漏极接触焊盘DP的上部上。漏极接触插塞DP可以比第一垂直沟道层CH_1的上表面和接触插塞CP的上表面具有更大的宽度。位线BL可以延伸穿过接触插塞CP的上表面。公共源极线SL可以延伸穿过第二垂直沟道层CH_2的上部。在一个实施例中，公共源极线SL可以在没有任何中间接触插塞的情况下直接电耦接至第二垂直沟道层CH_2。下面将更详细地描述三维结构的存储块。
位线BL可以配置为与衬底101间隔开且设置在衬底101之上的导电图案。位线BL可以相对于彼此间隔开并且以大体平行的配置进行布置。例如，在xyz坐标系统中，位线BL的长度可以沿着大体x方向延伸，而位线BL可以沿着大体y方向布置成彼此相邻。
公共源极线SL可以是与位线BL与衬底101间隔开并且设置在位线BL与衬底101之间的导电图案。公共源极线SL可以大体沿着横跨位线BL的宽度延伸。例如，公共源极线SL可以沿着大体y方向延伸，并且公共源极线SL的宽度沿着大体x方向延伸。
存储串ST可以包括具有第一端部和第二端部的管道晶体管Ptr。存储串ST可以包括第一组存储单元C1和第二组存储单元C2，其中第一组存储单元C1与管道晶体管Ptr的第一端部电耦接，而第二组存储单元C2与管道晶体管Ptr的第二端部电耦接。漏极选择晶体管DST和源极选择晶体管SST分别电耦接至第一组存储单元C1和第二组存储单元C2。
管道晶体管Ptr可以形成在管道栅PG与管道沟道层CH_P之间的结合处。管道栅PG可以包括与衬底101间隔开并且形成在衬底101之上的第一管道栅PG1。沟槽可以形成在第一管道栅PG1中。管道沟道层CH_P可以形成在沟槽的内壁表面上。
在一个实施例中，管道栅PG可以包括第二管道栅PG2，其配置成与第一管道栅PG1接触，并且设置在第一管道栅PG1之上。管道沟道层CH_P可以形成在第二管道栅PG2的下表面上，其中第二管道栅PG2形成在沟道之上，并且管道沟道层CH_P可以延伸通过形成在沟槽两个端部之上的第二管道栅PG2。第二管道栅PG2可以操作以延伸管道沟道层CH_P的电场形成区。此配置可以导致存储串ST中单元电流的流动提高。管道沟道层CH_P的外壁表面可以被管道栅PG包围，在管道沟道层CH_P的外壁表面与管道栅PG之间插设有多层膜121。多层膜121可以由绝缘层组成，并且包括从第一组存储单元C1和第二组存储单元C2延伸的电荷陷阱层。
第一组存储单元C1和第二组存储单元C2可以包括在衬底101与位线BL之间或者在衬底101与公共源极线SL之间层叠成多个层的存储单元C1和C2。第一组存储单元C1和第二组存储单元C2可以布置成多个层，并且可以包括字线WL和垂直沟道层CH_1、CH_2。字线WL可以布置成多个层，字线WL可以与管道栅PG间隔开并且层叠在管道栅PG之上。垂直沟道层CH_1、CH_2可以从衬底101的上部延伸，并且朝着位线BL延伸。第一组存储单元C1和第二组存储单元C2可以沿着垂直沟道层CH_1、CH_2层叠。垂直沟道层CH_1、CH_2对可以与存储串ST的管道沟道层CH_P电耦接。
为了方便起见，在描述以下实例时，垂直沟道层CH_1、CH_2对中与焊盘DP电耦接的一个将称为第一垂直沟道层CH_1，与公共源极线SL电耦接的另一个垂直沟道层将称为第二垂直沟道层CH_2。
沿着第一垂直沟道层CH_1层叠的第一组存储单元C1的字线WL和沿着第二垂直沟道层CH_2层叠的第二组存储单元C2的字线WL可以通过形成在第一垂直沟道层CH_1和第二垂直沟道层CH_2之间的狭缝SLT分隔开。字线WL可以大体沿着与位线BL的宽度交叉的方向延伸。例如，多个层中的字线WL可以大体沿着y方向延伸，并且狭缝SLT可以沿着大体与字线WL平行的方向延伸。字线WL可以包围第一垂直沟道层CH_1或第二垂直沟道层CH_2，多层膜121插设在字线WL与第一垂直沟道层CH_1或第二垂直沟道层CH_2之间。字线WL的数目可以根据层叠的存储单元的数目变化。
第一垂直沟道层CH_1和第二垂直沟道层CH_2中的每个可以形成为具有大体中空的管状形状。具有大体管状形状的第一垂直沟道层CH_1和第二垂直沟道层CH_2可以用间隙填充绝缘层125填充。大体管状形状的第一垂直沟道层CH_1和第二垂直沟道层CH_2的上部可以用掺杂的多晶硅层127填充。此配置可以降低沟道电阻。多层膜121可以通过将电荷阻挡层、电荷陷阱层和隧道绝缘层进行层叠来形成。
漏极选择晶体管DST可以与第一垂直沟道层CH_1的上部电耦接，并且源极选择晶体管SST可以与第二垂直沟道层CH_2的上部电耦接。
漏极选择晶体管DST可以包括第一垂直沟道层CH_1和漏极选择线DSL。漏极选择线DSL可以大体沿着位线BL的宽度的方向(例如，沿着y方向)延伸。漏极选择线DSL可以与包围掺杂的多晶硅层127的第一垂直沟道层CH_1重叠。
源极选择晶体管SST可以包括第二垂直沟道层CH_2和源极选择线SSL。源极选择线SSL可以大体沿着位线BL的宽度的方向(例如，沿着y方向)延伸。源极选择线SSL可以与包围掺杂的多晶硅层127的第二垂直沟道层CH_2重叠。
焊盘DP、接触插塞CP以及位线BL可以层叠在第一垂直沟道层CH_1之上。焊盘DP可以形成为降低或防止接触插塞CP与第一垂直沟道层CH_1之间的未对准。焊盘DP可以比第一垂直沟道层CH_1和接触插塞CP具有相对宽的宽度。由于每个第一垂直沟道层CH_1与彼此电绝缘，所以焊盘DP可以在每个第一垂直沟道层CH_1之上形成为岛形状。
公共源极线SL可以形成在第二垂直沟道层CH_2之上。公共源极线SL和焊盘DP可以形成在大体相同的平面上。由于源极电压通常被传输至第二垂直沟道层CH_2，所以公共源极线SL可以具有沿着y方向大体延伸的长度。
在具有相对更大的宽度的焊盘DP形成在第一垂直沟道层CH_1与接触插塞CP之间的配置中，当在接触插塞CP的制造过程期间发生未对准时发生电损耗。在公共源极线SL与第二垂直沟道层CH_2在不在它们之间使用接触插塞的情况下彼此直接电接触的配置中，可以降低或防止由公共源极线SL区中的接触插塞引起的未对准。
在公共源极线SL形成在第二垂直沟道层CH_2的配置中，可以提高存储器件的集成度并且可以降低电损耗。
将描述制造三维非易失性存储器件的一个实施例的方法。
图4A至图4P沿着图3的立体图中的线A-A’截取的截面图,用于图示一种制造图3中所示的非易失性存储器件的实施例的方法。图5A至图5D分别是沿着图4K至图4N的截面图的线C-C’截取的截面图。
参见图4A，第一层间绝缘层103可以形成在衬底101上。随后，在其中填充有牺牲层107的管道栅PG可以形成在第一层间绝缘层103上。第一层间绝缘层103可以形成为使管道栅PG与衬底101彼此绝缘。第一层间绝缘层103可以包括氧化硅层SiO2。管道栅PG可以包括配置为第一管道栅PG1的第一导电层105和配置为第二管道栅PG2的第二导电层109。第一导电层105可以形成在第一层间绝缘层103之上。在第一导电层105形成之后，可以刻蚀第一导电层105的部分以在第一导电层105中形成以包括多个行和多个列的矩阵格式布置的沟槽T。随后，沟槽T可以用牺牲层107填充。牺牲层107可以包括氧化硅层SiO2。随后，第二导电层109可以形成在包括牺牲层107的整个结构之上。第一导电层105和第二导电层109可以包括多晶硅层。
参见图4B，第二层间绝缘层111a至111j可以布置成多个层，并且第二牺牲层113a至113j可以布置成形成在包括第二导电层109的整个结构之上的多个层，以形成第一层叠结构ML1。第二牺牲层113a至113g可以布置成多个层，并且可以配置为是单元栅的字线。第二牺牲层中的一些113a至113g可以配置为虚设字线。其他的第二牺牲层113h至113j可以配置为漏极选择线或源极选择线。第二层间绝缘层111a可以在第二牺牲层113a之前形成。第三层间绝缘层115可以形成在第一层叠结构ML1的最上面的层之上。第二层间绝缘层111a至111j可以布置成多个层。第三层间绝缘层115可以包括氧化硅层。第二牺牲层113a至113j可以包括多晶硅层。第二牺牲层113a至113j的数目可以基于层叠的存储单元的数目变化。
随后，硬掩模层117可以形成在第一层叠结构ML1之上。硬掩模层117可以包括相对于布置成多个层的第二层间绝缘层111a至111j、布置成多个层的第二牺牲层113a至113j、以及可以包括氮化硅层SiN的第三层间绝缘层115具有刻蚀选择性的材料。
参见图4C，硬掩模层117可以通过利用光刻工艺来图案化，以形成暴露出第一层叠结构ML1的部分的硬掩模117图案。垂直孔H1、H2形成在第一垂直层叠结构ML1暴露出的部分中。通过硬掩模117图案暴露出的第一层叠结构ML1和第二导电层109的部分可以利用刻蚀工艺去除以形成垂直孔H1、H2。第一牺牲层107的两个端部暴露在垂直孔H1、H2的下部处。为了方便起见，垂直孔H1、H2对中的一个可以称为第一垂直孔H1，而垂直孔对中的另一个可以称为第二垂直孔H2。第二垂直孔H2例如可以形成在第一垂直孔H1之间。
参见图4D，保护层119可以沿着第一垂直孔H1和第二垂直孔H2的内侧壁形成。保护层119可以包括相对于第一牺牲层107、第二层间绝缘层111a至111j、以及第三层间绝缘层115具有刻蚀选择性的材料。与硬掩模层117类似，保护层119可以包括氮化硅层。保护层119可以比硬掩模层117图案具有相对小的厚度，因此硬掩模(117)图案在与去除保护层119相关的随后工艺期间不被完全去除。
参见图4E，第一牺牲层107可以利用用来选择性地刻蚀第一牺牲层107的刻蚀材料去除，以形成沟槽T。当第二层间绝缘层111a至111j和第三层间绝缘层115都包括与第一牺牲层107基本相同的材料时，第二层间绝缘层111a至111j和第三层间绝缘层115可以受到保护层119的保护。包括相对于第一牺牲层107具有刻蚀选择性的材料的硬掩模层117可以在去除第一牺牲层107之后保留下来。当第一牺牲层107包括相对于第二层间绝缘层111a至111j和第三层间绝缘层115具有刻蚀选择性的材料时，可以省略用于形成保护层119的工艺。
参见图4F，保护层119可以利用用来选择性地刻蚀保护层119的刻蚀材料去除，因此可以暴露第一垂直孔H1和第二垂直孔H2的内侧壁。当去除保护层119时，可以去除包括与保护层119基本相同材料的硬掩模层117的一部分。然而，由于硬掩模层117比保护层119具有相对大的厚度，所以硬掩模层117的相对更薄的层可以保留下来。
参见图4G，多层膜121可以形成在包括沟槽T的内表面以及第一垂直孔H1和第二垂直孔H2的内表面的整个结构的表面上。多层膜121可以包括电荷阻挡层121a、电荷陷阱层121b以及隧道绝缘层121c。电荷陷阱层121b可以包括能够俘获电荷的氮化硅层(SiN)、氧化铪层(HfO2)、或者氧化锆层(ZrO2)。电荷阻挡层121a和隧道绝缘层121c可以包括氧化硅层。
随后，U形状的沟道层123可以形成在包括多层膜121的整个结构的表面上。U形状的沟道层123可以是半导体层，并且包括硅层。U形状的沟道层123可以形成在多层膜121的表面上，或者用多层膜121涂覆的沟槽T以及第一垂直孔H1和第二垂直孔H2的内表面上。U形状的沟道层123的沿着第一垂直孔H1的内表面形成的部分可以称为第一垂直沟道层CH_1。U形状的沟道层123的沿着第二垂直孔H2的内表面形成的部分可以称为第二垂直沟道层CH_2。U形状的沟道层123的形成在沟槽T的内表面上的部分可以称为管道沟道层CH_P。
当U形状的沟道层123形成在多层膜121的表面上时，用U形状的沟道层123涂覆的沟槽T以及第一垂直孔H1和第二垂直孔H2可以用间隙填充绝缘层125填充。间隙填充绝缘层125可以包括具有相对高的易变性的绝缘材料，因此可以填充形成在第一导电层105以及第一垂直孔H1和第二垂直孔H2中的沟槽，同时使空隙的产生最小化。例如，间隙填充绝缘层125可以包括聚硅氮烷(PSZ)。随后，间隙填充绝缘层125可以通过平坦化工艺来平坦化直到暴露出U形状的沟道层123为止。随后，多层膜121可以通过平坦化工艺来平坦化直到暴露出硬掩模图案117a为止。可以利用化学机械抛光(CMP)来执行平坦化工艺。
参见图4H，在去除硬掩模图案117a之后，可以刻蚀间隙填充绝缘层125通过第一垂直孔H1和第二垂直孔H2暴露的部分，因此间隙填充绝缘层125的高度可以相对小于第一层叠结构ML1的高度。随后，可以用掺杂的多晶硅层127填充通过去除间隙填充绝缘层125形成的空间。
掺杂的多晶硅层127可以接触第一垂直沟道层CH_1和第二垂直沟道层CH_2的上侧壁。掺杂的多晶硅层127可以减小存储串的沟道电阻。诸如掺杂类型和浓度之类的条件可以随半导体器件的操作特性而变化。
参见图4I，可以刻蚀第一层叠结构ML1的第一垂直孔H1与第二垂直孔H2之间的部分，以形成垂直地穿通第一层叠结构ML1的狭缝SLT。狭缝SLT可以形成成暴露出第二导电层109，并且大体沿着第二牺牲层113a至113j延伸的相同方向(图3中的y方向)延伸。第一层叠结构ML1的第二牺牲层113a至113j可以分隔成包围第一垂直孔H1的字线和漏极选择线以及包围第二垂直孔H2的字线和源极选择线。
参见图4J，可以去除第二牺牲层113a至113j。由于第二牺牲层113a至113j通过狭缝SLT暴露出来，所以可以执行湿刻蚀工艺，以通过利用第二牺牲层113a至113j的刻蚀率相对高于第二层间绝缘层111a至111j的刻蚀率的刻蚀剂来去除第二牺牲层113a至113j。当第二牺牲层113a至113j去除时，可以在第二层间绝缘层111a至111j之间形成凹陷RC。
参见图4K和图5A，凹陷RC可以用第三导电层130a至130k填充。第三导电层130k可以形成在第二垂直沟道层CH_2之上。可以形成第二层叠结构ML2,其中第二层间绝缘层111a至111j和第三导电层130a至130j交替地层叠。第三导电层130a至130j可以形成在外围区域中，以产生台阶式层叠结构。
随后，第三导电层130a至130k可以从狭缝SLT去除，然后可以用间隙填充绝缘层129填充。间隙填充绝缘层129可以包括具有高易变性的绝缘材料，以在空隙数目得以降低的情况下填充相对长和窄的狭缝。例如，间隙填充绝缘层129可以包括聚硅氮烷(PSZ)。
参见图4L和图5B，第四层间绝缘层131可以形成在包括台阶式层叠结构的整个结构之上。第四层间绝缘层131可以包括氧化硅层。当第四层间绝缘层形成时，可以考虑稍后形成的焊盘和公共源极线，这是因为焊盘和公共源极线的厚度由第四层间绝缘层131的高度确定。
参见图4M和图5C，可以去除第四层间绝缘层131的部分以形成漏极沟槽TI、源极沟槽TL以及接触孔CH。第一垂直沟道层CH_1的部分、掺杂的多晶硅层127以及第三层间绝缘层115可以通过漏极沟槽TI暴露出来。第三导电层130k可以形成为通过源极沟槽TL。台阶式层叠结构的第三导电层130a至130j以及第二导电层109的一部分可以通过接触孔CH暴露出来。漏极沟槽TI可以具有岛形状，以暴露出形成有第一垂直沟道层CH_1的区域。源极沟槽TL可以具有大体线性形状，并且可以暴露出第三导电层130k。漏极沟槽TI可以形成为与图3中所示的y方向大体平行，并且源极沟槽TL可以大体沿着图3中所示的y方向延伸。为了降低或防止当形成接触插塞时的未对准，漏极沟槽TI的宽度W1可以比第一垂直沟道层CH_1的宽度相对大，并且源极沟槽TL的宽度可以基本等于或者相对小于第三导电层130k的宽度。
参见图4N和图5D，漏极沟槽TI、源极沟槽TL以及接触孔CH可以用导电材料133填充，以形成焊盘DP、公共源极线SL以及接触插塞CP。填充漏极沟槽TI的导电材料133可以是焊盘DP。填充源极沟槽TL的导电材料133和第三导电层130k可以是公共源极线SL。填充接触孔CH的导电材料133可以是接触插塞CP。焊盘DP和公共源极线SL通过利用镶嵌方法用导电材料133填充漏极沟槽TI和源极沟槽TL来形成。在一个实施例中，焊盘DP和公共源极线SL可以通过单个镶嵌方法来形成。然而，可以利用双镶嵌方法。导电材料133可以包括多晶硅层、金属层、或多晶硅层和金属层的层叠层。
由于不使用接触插塞来使第二垂直沟道层CH_2与公共源极线SL电耦接，所以在公共源极线SL形成的地方消除了接触插塞未对准的可能性。由于第二垂直沟道层CH_2和公共源极线SL彼此直接电耦接，所以可以降低第二垂直沟道层CH_2与公共源极线SL之间的电阻。
参见图4O，第五层间绝缘层135可以形成在包括焊盘DP和公共源极线SL的整个结构之上。第五层间绝缘层135可以包括氧化硅层。由于公共源极线SL直接接触第二垂直沟道层CH_2，所以可以相对更容易地控制第五层间绝缘层135的厚度。
参见图4P，可以刻蚀第五层间绝缘层135的部分以形成通过其暴露焊盘DP的第三垂直孔H3。第三垂直孔H3比焊盘DP可以具有相对小的宽度。在用于形成第三垂直孔H3的刻蚀工艺期间，可能发生未对准。然而，由于焊盘DP具有相对大的宽度，所以可以保持通过第三垂直孔H3暴露的焊盘DP的面积。
参见图4Q，第三垂直孔H3可以用导电材料填充，以形成接触插塞CP。导电材料可以包括多晶硅层或金属层。随后，导电层可以形成在包括接触插塞CP的整个结构之上以形成位线BL。
根据上述实施例，焊盘DP的位置可以由第一垂直沟道层CH_1的位置确定。以下描述焊盘DP的布置。
图6A和图6B是沿着图3的立体图的线B-B’截取的布局图，用于图示图3中所示的焊盘和公共源极线的布置。
参见图6A，当第一垂直沟道层CH_1和第二垂直沟道层CH_2布置成相对于彼此大体平行的配置时，焊盘DP可以基于第一垂直沟道层CH_1的位置布置成相对于彼此大体平行的配置。公共源极线SL可以大体上沿着y方向延伸，如图3中所示，以通常电接触大体上沿着y方向布置的第二垂直沟道层CH_2。
参见图6B，当第一垂直沟道层CH_1和第二垂直沟道层CH_2布置成锯齿图案时，焊盘DP可以基于第一垂直沟道层CH_1的位置布置成锯齿图案。公共源极线SL可以大体上沿着y方向延伸，如图3中所示，以通常电接触大体上沿着y方向布置的第二垂直沟道层CH_2。
图7是表示包括半导体器件1100的一个实施例的固态驱动器(SSD)2200的框图。
驱动设备2000可以包括主机2100和SSD 2200。SSD 2200可以包括SSD控制器2210、缓冲存储器2220以及半导体器件1100。
SSD控制器2210可以提供主机2100与SSD 2200之间的物理连接。换言之，SSD控制器2210可以响应于主机2100的总线格式来提供与SSD 2200的接口。SSD控制器2210可以将从主机2100接收的命令解码。根据解码结果，SSD控制器2210可以访问半导体器件1000。主机2100的总线格式的实例包括，但不限制于：通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连高速(PCI-E)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)以及串行高级SCSI(SAS)。
缓冲存储器2220可以暂时地储存从主机2100接收的程序数据或者从半导体器件1100读取的数据。当由主机2100作出读请求时，如果半导体器件1100中的数据被高速缓存，则缓冲存储器2220可以支持高速缓存功能，以将高速缓存的数据直接提供至主机2100。总的来说，通过主机2100的总线格式(例如，SATA或SAS)的数据传输速度可以相对高于SSD2200的存储器通道的传输速度。换言之，当主机2100的接口速度相对高于SSD 2200的存储器通道的传输速度时，可以通过提供具有相对大的容量的缓冲存储器2220使由速度差引起的性能劣化最小化。缓冲存储器2220可以是同步DRAM，并且可以在SSD 2200中提供充足的缓冲。
半导体器件1100可以用作SSD 2200的储存媒介。例如，半导体器件1000可以是具有如以上参照图1描述的相对大的储存容量的非易失性存储器件。半导体器件1000可以是非易失性存储器之中的与非型快闪存储器。
图8是表示包括半导体器件1100的一个实施例的存储系统3000的框图。
存储系统3000可以包括存储器控制单元3100和半导体器件1100的一个实施例。
由于半导体器件1100可以采用与图3中所示的半导体器件基本相同的方式来配置，所以省略了对半导体器件1100的描述。
存储器控制单元3100可以配置成控制半导体器件1100。SRAM 3110可以用作CPU3120的工作存储器。主机接口(I/F)3130可以包括与存储系统3000电耦接的主机的数据交换协议。存储器控制单元3100中的错误校正电路(ECC)3140可以检测并校正从半导体器件1100读取的数据中的错误。半导体I/F 3150可以与半导体器件1100配合工作。CPU 3120可以执行用于存储器控制单元3100的数据交换的控制操作。用于储存与主机配合工作的码数据的ROM(未示出)可以提供在存储系统3000中。
在一个实施例中，存储系统3000可以应用于以下设备中的一个：计算机、超移动PC(UMPC)、工作站、上网本、PDA、便携式计算机、网络本、无线电话、移动电话、智能电话、数码照相机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、在无线环境下传送和接收信息的设备、以及组成家庭网络的各种设备。
图9是表示包括半导体器件1100的一个实施例的计算系统4000的框图。
计算系统4000可以包括与总线4300电耦接的半导体器件1100、存储器控制器4100、调制解调器4200、微处理器4400以及用户接口4500。当计算系统4000是移动设备时，可以提供用于供应计算系统4000的操作电压的电池4600。计算系统4000可以包括：应用芯片组(未示出)、照相机图像处理器(CIS)(未示出)、移动DRAM(未示出)等。计算系统4000可以包括：应用芯片组(未示出)、照相机图像处理器(CIS)(未示出)和移动DRAM(未示出)等。
半导体器件1100可以采用与图1中所示的半导体器件1000基本相同的方式配置。因而，将省略其描述。
存储器控制器4100和半导体器件1100可以组成固态驱动器/盘(SSD)。
半导体器件1100和存储器控制器4100可以利用各种不同类型的封装技术来安装。例如，半导体器件1100和存储器控制器4100可以利用诸如下面封装技术之类的封装技术来安装：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯(die in waffle pack)、晶片形式管芯(die inwafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等。
具有相对高的产量和相对好的可靠性的存储器件可以通过降低存储器件的制造工艺中的未对准来制造。存储器件的集成度可以通过在不使用接触插塞的情况下将源极线与垂直沟道层电耦接来提高。
尽管以上已经描述了某些实施例，但是本领域技术人员将理解的是描述的实施例仅仅是示例性的。因此，不应当基于所描述的实施例来限制三维非易失性存储器件、包括三维非易失性存储器件的半导体系统以及制造三维非易失性存储器件的方法。更确切地，应当仅根据随附的权利要求来限制本文结合上面描述和附图所进行的所描述的三维非易失性存储器件、包括三维非易失性存储器件的半导体系统以及制造三维非易失性存储器件的方法。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种三维非易失性存储器件，包括：
从衬底延伸的第一垂直沟道层和第二垂直沟道层；
沿着所述第一垂直沟道层和所述第二垂直沟道层彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；
在所述第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及
形成在所述第二垂直沟道层之上的公共源极线。
技术方案2.如技术方案1所述的三维非易失性存储器件，其中，所述第一垂直沟道层和所述第二垂直沟道层通过下管道沟道层电耦接。
技术方案3.如技术方案1所述的三维非易失性存储器件，其中，所述焊盘形成在所述第一垂直沟道层与所述接触插塞之间。
技术方案4.如技术方案1所述的三维非易失性存储器件，其中，所述焊盘比所述第一垂直沟道层和所述接触插塞具有相对大的宽度。
技术方案5.如技术方案1所述的三维非易失性存储器件，其中，所述焊盘包括多晶硅层、金属层、以及多晶硅层和金属层的层叠层中的一个。
技术方案6.如技术方案1所述的三维非易失性存储器件，其中，所述公共源极线电接触所述第二垂直沟道层。
技术方案7.如技术方案1所述的三维非易失性存储器件，其中，所述公共源极线包括多晶硅层、金属层、以及多晶硅层和金属层的层叠层中的一个。
技术方案8.如技术方案1所述的三维非易失性存储器件，还包括多个第一垂直沟道层和多个第二垂直沟道层。
技术方案9.如技术方案8所述的三维非易失性存储器件，还包括在所述第一垂直沟道层之上采用岛形状形成的多个焊盘。
技术方案10.如技术方案8所述的三维非易失性存储器件，其中，所述公共源极线在所述第二垂直沟道层之上采用大体线性形状形成。
技术方案11.如技术方案10所述的三维非易失性存储器件，其中，所述公共源极线大体上沿着第一方向延伸，所述第二垂直沟道层在所述第一方向上布置，而公共源极线公共地接触所述第二垂直沟道层。
技术方案12.如技术方案1所述的三维非易失性存储器件，其中，所述存储单元包括：
字线，其包围所述第一垂直沟道层和所述第二垂直沟道层中的一个并且层叠在所述衬底之上；以及
插设在所述第一垂直沟道层和所述第二垂直沟道层中的一个与所述字线之间的隧道绝缘层、电荷陷阱层和电荷阻挡层。
技术方案13.一种半导体系统，包括：
三维非易失性存储器件，其包括：
从衬底延伸的第一垂直沟道层和第二垂直沟道层；
沿着所述第一垂直沟道层和所述第二垂直沟道层彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；
在所述第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及
形成在所述第二垂直沟道层之上的公共源极线；以及
存储器控制器，其配置成控制所述三维非易失性存储器件的至少一种操作。
技术方案14.一种制造三维非易失性存储器件的方法，所述方法包括：
沿着第一垂直沟道层和第二垂直沟道层采用层叠配置沉积多个层间绝缘层和多个牺牲层，其中，所述第一垂直沟道层和所述第二垂直沟道层从衬底延伸；
刻蚀所述多个层间绝缘层和所述多个牺牲层的部分以形成狭缝，其中，所述牺牲层的部分通过所述狭缝的侧壁暴露；
去除所述牺牲层由所述狭缝暴露的部分，以在所述层间绝缘层之间形成凹陷；
用导电层来填充所述凹陷以形成多个字线；
在所述第一垂直沟道层之上形成具有大体岛形状的焊盘；
在所述第二垂直沟道层之上形成具有大体矩形形状的公共源极线；
在所述焊盘之上形成接触插塞；以及
在所述接触插塞之上形成位线。
技术方案15.如技术方案14所述的方法，其中，所述焊盘和所述公共源极线在基本相同时间形成。
技术方案16.如技术方案14所述的方法，其中，所述焊盘和所述公共源极线包括多晶硅层、金属层、以及多晶硅层和金属层的层叠层中的一个。
技术方案17.如技术方案14所述的方法，其中，所述焊盘和所述第一垂直沟道层比所述接触插塞具有相对大的宽度。
技术方案18.如技术方案14所述的方法，其中，所述公共源极线与所述第二垂直沟道层电接触。
技术方案19.如技术方案14所述的方法，还包括在形成多个字线期间，在所述第二垂直沟道层之上形成导电层。
技术方案20.如技术方案19所述的方法，其中，形成在所述第二垂直沟道层之上的导电层包括在所述公共源极线中。
Claims (18)
1.一种三维非易失性存储器件，包括：
层叠在衬底之上的多个字线；
垂直地穿过所述字线的第一垂直孔和第二垂直孔；
形成在所述第一垂直孔中的第一垂直沟道层；
第一间隙填充绝缘层，所述第一间隙填充绝缘层在第一垂直孔中由第一垂直沟道层包围；
第一掺杂多晶硅层，所述第一掺杂多晶硅层在第一垂直孔中形成于第一间隙填充绝缘层的上方；
形成在所述第二垂直孔中的第二垂直沟道层，其中，所述第二垂直孔通过管道沟道层与第一垂直孔电耦接；
第二间隙填充绝缘层，所述第二间隙填充绝缘层在第二垂直孔中由第二垂直沟道层包围；
第二掺杂多晶硅层，所述第二掺杂多晶硅层在第二垂直孔中形成于第二间隙填充绝缘层的上方；
围绕位于所述第一垂直孔和第二垂直孔的每一个中的所述第一垂直沟道层和第二垂直沟道层的隧道绝缘层、电荷陷阱层和电荷阻挡层；
在所述第一垂直沟道层和第一掺杂多晶硅层之上采用层叠配置的焊盘、接触插塞和位线，其中所述焊盘、接触插塞与第一垂直沟道层和第一掺杂多晶硅层垂直地对齐，而所述焊盘的宽度大于第一垂直孔的宽度和接触插塞的宽度；以及
形成在所述第二垂直沟道层之上的公共源极线。
2.如权利要求1所述的三维非易失性存储器件，其中，所述第一垂直沟道层和所述第二垂直沟道层通过下管道沟道层电耦接。
3.如权利要求1所述的三维非易失性存储器件，其中，所述焊盘形成在所述第一垂直沟道层与所述接触插塞之间。
4.如权利要求1所述的三维非易失性存储器件，其中，所述焊盘包括多晶硅层、金属层、以及多晶硅层和金属层的层叠层中的一个。
5.如权利要求1所述的三维非易失性存储器件，其中，所述公共源极线电接触所述第二垂直沟道层。
6.如权利要求1所述的三维非易失性存储器件，其中，所述公共源极线包括多晶硅层、金属层、以及多晶硅层和金属层的层叠层中的一个。
7.如权利要求1所述的三维非易失性存储器件，其中所述焊盘具有位于所述第一垂直沟道层和第一掺杂多晶硅层之上的岛形状。
8.如权利要求1所述的三维非易失性存储器件，其中，所述公共源极线在所述第二垂直沟道层和第二掺杂多晶硅层之上采用大体线性形状形成。
9.如权利要求8所述的三维非易失性存储器件，其中，所述公共源极线大体上沿着第一方向延伸，所述第二垂直沟道层在所述第一方向上布置，而公共源极线公共地接触所述第二垂直沟道层。
10.如权利要求1所述的三维非易失性存储器件，进一步包括：
形成在所述字线和焊盘之间的漏极选择线；以及
形成在所述字线和公共源极线之间的源极选择线。
11.一种半导体系统，包括：
三维非易失性存储器件，其包括：
层叠在衬底之上的多个字线；
垂直地穿过所述字线的第一垂直孔和第二垂直孔；
形成在所述第一垂直孔中的第一垂直沟道层；
第一间隙填充绝缘层，所述第一间隙填充绝缘层在第一垂直孔中由第一垂直沟道层包围；
第一掺杂多晶硅层，所述第一掺杂多晶硅层在第一垂直孔中形成于第一间隙填充绝缘层的上方；
形成在所述第二垂直孔中的第二垂直沟道层，其中，所述第二垂直孔通过管道沟道层与第一垂直孔电耦接；
第二间隙填充绝缘层，所述第二间隙填充绝缘层在第二垂直孔中由第二垂直沟道层包围；
第二掺杂多晶硅层，所述第二掺杂多晶硅层在第二垂直孔中形成于第二间隙填充绝缘层的上方；
围绕位于所述第一垂直孔和第二垂直孔的每一个中的第一垂直沟道层和第二垂直沟道层的隧道绝缘层、电荷陷阱层和电荷阻挡层；
在所述第一垂直沟道层和第一掺杂多晶硅层之上采用层叠配置的焊盘、接触插塞和位线，其中所述焊盘、接触插塞与第一垂直沟道层和第一掺杂多晶硅层垂直地对齐，而所述焊盘的宽度大于第一垂直孔的宽度和接触插塞的宽度；
形成在所述第二垂直沟道层之上的公共源极线；以及
存储器控制器，其配置成控制所述三维非易失性存储器件的至少一种操作。
12.一种制造三维非易失性存储器件的方法，所述方法包括：
在衬底之上形成一具有多个层间绝缘层和多个牺牲层的层叠结构；
形成垂直地穿过所述层叠结构的第一垂直孔和第二垂直孔；
沿着所述第一垂直孔的侧壁形成第一垂直沟道层，以及沿着所述第二垂直孔的侧壁形成第二垂直沟道层；
在所述第一垂直沟道层中形成第一间隙填充绝缘层，以及在所述第二垂直沟道层中形成第二间隙填充绝缘层；
在第一垂直孔中于第一间隙填充绝缘层的上方形成第一掺杂多晶硅层，在第二垂直孔中于第二间隙填充绝缘层的上方形成第二掺杂多晶硅层；
刻蚀所述多个层间绝缘层和所述多个牺牲层的部分以形成狭缝，其中，所述牺牲层的部分通过所述狭缝的侧壁暴露；
去除所述牺牲层由所述狭缝暴露的部分，以在所述层间绝缘层之间形成凹陷；
用导电层来填充所述凹陷以形成多个字线；
在所述第一垂直沟道层和第一掺杂多晶硅层之上形成具有大体岛形状的焊盘；
在所述第二垂直沟道层和第二掺杂多晶硅层之上形成具有大体矩形形状的公共源极线；
在所述焊盘之上形成接触插塞；以及
在所述接触插塞之上形成位线，
其中，所述焊盘的宽度大于第一垂直沟道层的宽度和接触插塞的宽度。
13.如权利要求12所述的方法，其中，所述焊盘和所述公共源极线在基本相同时间形成。
14.如权利要求12所述的方法，其中，所述焊盘和所述公共源极线包括多晶硅层、金属层、以及多晶硅层和金属层的层叠层中的一个。
15.如权利要求12所述的方法，其中，所述焊盘和所述第一垂直沟道层比所述接触插塞具有相对大的宽度。
16.如权利要求12所述的方法，其中，所述公共源极线与所述第二垂直沟道层以及第二掺杂多晶硅层电接触。
17.如权利要求12所述的方法，还包括在形成多个字线期间，在所述第二垂直沟道层及第二掺杂多晶硅层之上形成导电层。
18.如权利要求17所述的方法，其中，形成在所述第二垂直沟道层之上的导电层包括在所述公共源极线中。
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