CN113474891A - 具有提高的集成度的三维闪存及其制造方法 - Google Patents

Abstract

公开了一种具有提高的集成度的三维闪存及其制造方法。根据一个实施方式，一种三维闪存可以包括：至少一个垂直串，在衬底上在一个方向上延伸，并包括在所述一个方向上延伸的沟道层和在所述一个方向上延伸从而围绕沟道层的电荷存储层；多个电极层，被堆叠从而垂直地连接到所述至少一个垂直串；以及嵌入在衬底中的源极线。

Description

具有提高的集成度的三维闪存及其制造方法

技术领域

实施方式涉及一种三维(3D)闪存及其制造方法，更具体地，涉及一种提高3D闪存的集成度的技术。

背景技术

闪存器件是电可擦除可编程只读存储器(EEPROM)。这种类型的存储器可以用于例如计算机、数码相机、MP3播放器、游戏系统、记忆棒等。闪存器件通过福勒-诺德海姆(Fowler-Nordheim)隧穿或热电子注入而电控制数据输入/输出。

具体地，参照图1(其示出相关技术的3D闪存的阵列)，3D闪存的阵列可以包括公共源极线CSL、位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。

位线被二维地布置，并且多个单元串CSTR并联连接到每条位线。单元串CSTR可以共同地连接到公共源极线CSL。也就是，多个单元串CSTR可以设置在多条位线和一条公共源极线CSL之间。就此而言，可以存在多条公共源极线CSL，并且所述多条公共源极线CSL可以二维地布置。相同的电压可以被电施加到所述多条公共源极线CSL，或者所述多条公共源极线CSL中的每条可以被电控制。

每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。此外，接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以被串联连接。

公共源极线CSL可以公共地连接到接地选择晶体管GST的源极。此外，设置在公共源极线CSL和位线BL之间的接地选择线GSL、多条字线WL0-WL3和多条串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的电极层。此外，每个存储单元晶体管MCT包括存储元件。

为了满足消费者对优良性能和低廉价格的要求，相关技术的3D闪存由于垂直堆叠的单元而具有增大的集成度。

例如，参照图2(其示出相关技术的3D闪存的结构)，3D闪存可以被制造为包括电极结构215，其中层间绝缘层211和水平结构250交替地且重复地形成在衬底200上。层间绝缘层211和水平结构250可以在第一方向上延伸。层间绝缘层211可以是例如硅氧化物层，层间绝缘层211中的最下面的层间绝缘层211a可以具有比其余层间绝缘层211的厚度小的厚度。每个水平结构250可以包括第一阻挡绝缘层242和第二阻挡绝缘层243以及电极层245。可以提供多个电极结构215，并且所述多个电极结构215可以设置为在与第一方向交叉的第二方向上彼此面对。第一方向和第二方向可以分别对应于图2的x轴和y轴。沟槽240可以在第一方向上在所述多个电极结构215之间延伸以将所述多个电极结构215彼此分隔开。

可以设置穿过电极结构215的垂直结构230。例如，垂直结构230可以通过在平面图中沿着第一方向和第二方向排列而以矩阵形式布置。作为另一示例，垂直结构230可以在第二方向上排列、同时在第一方向上布置为Z字形形状。每个垂直结构230可以包括保护层224、电荷存储层225、隧道绝缘层226和沟道层227。例如，沟道层227可以设置为中空管形状，并且在这种情况下，可以进一步设置填充在沟道层227的内部中的掩埋层228。漏极区D可以设置在沟道层227上并且导电图案229可以形成在漏极区D上以连接到位线BL。位线BL可以在与水平结构250交叉的方向上(例如，在第二方向上)延伸。例如，在第二方向上排列的垂直结构230可以连接到一条位线BL。

包括在水平结构250中的第一阻挡绝缘层242和第二阻挡绝缘层243以及包括在垂直结构230中的电荷存储层225和隧道绝缘层226可以每个是氧化物-氮化物-氧化物(ONO)层，其是信息存储元件。也就是，一些信息存储元件可以被包括在垂直结构230中，其余的信息存储元件可以被包括在水平结构250中。例如，在信息存储元件当中，电荷存储层225和隧道绝缘层226可以被包括在垂直结构230中，第一阻挡绝缘层242和第二阻挡绝缘层243可以被包括在水平结构250中。

外延图案222可以设置在衬底200和垂直结构230之间。外延图案222将衬底200连接到垂直结构230。外延图案222可以接触至少一个层的水平结构250。也就是，外延图案222可以设置为接触最下面的水平结构250。根据另一实施方式，外延图案222可以布置为接触多个层(例如，两个层)的水平结构250。当外延图案222设置为接触最下面的水平结构250时，最下面的水平结构250可以比其余的水平结构250厚。接触外延图案222的最下面的水平结构250可以对应于参照图1描述的3D闪存的阵列的接地选择线GSL，接触垂直结构230的其余水平结构250可以对应于多条字线WL0至WL3。

每个外延图案222具有凹陷的侧壁222a。因此，接触外延图案222的最下面的水平结构250沿着凹陷的侧壁222a的轮廓设置。也就是，最下面的水平结构250可以沿着外延图案222的凹陷的侧壁222a以向内凸起的形状设置。

具有这样的结构的相关技术的3D闪存在提高水平集成度方面存在限制，在该结构中公共源极线CSL形成为占据衬底的上部上的一定空间。此外，由于使用多个垂直串的交错布置结构，其中六个外围垂直串在同一空间下布置在中心垂直串周围，相关技术的3D闪存具有在形成多个垂直串的工艺中必须执行多次可视工艺的缺点。

因此，需要一种技术来克服相关技术的3D闪存的限制和缺点。

发明内容

技术问题

本发明提供一种提高三维(3D)闪存的集成度的技术。

更具体地，本发明提供一种由于形成掩埋在衬底中的源极线而具有提高的集成度的3D闪存以及制造该3D闪存的方法。

此外，本发明提供一种简化制造工艺、同时实现提高的集成度的3D闪存以及制造该3D闪存的方法。

具体地，本发明提供一种3D闪存，其中多个垂直串被分组为具有不同截面面积的至少两个或更多组。

就此而言，本发明提供一种3D闪存，其中多个垂直串对于每组具有不同的截面面积，从而对于每组实现不同的数据存储量的特性。

此外，本发明提供一种制造3D闪存的方法，其中多个垂直串对于每组通过不同的蚀刻工艺形成，并且包括在一个组中的垂直串通过相同的蚀刻工艺同时形成，从而简化制造工艺并同时最小化蚀刻误差。

对问题的方案

根据本发明的一方面，提供一种三维(3D)闪存，该3D闪存包括：至少一个垂直串，形成为在衬底上在一个方向上延伸，并包括形成为在所述一个方向上延伸的沟道层和形成为在所述一个方向上延伸从而围绕沟道层的电荷存储层；多个电极层，被堆叠以垂直地连接到所述至少一个垂直串；以及源极线，形成为被掩埋在衬底中。

3D闪存还可以包括N+掺杂的多晶硅层，该N+掺杂的多晶硅层形成为在源极线的上部上被掩埋在衬底中。

源极线可以形成为对所述至少一个垂直串是公共的并可由所述至少一个垂直串使用。

根据本发明的另一方面，提供一种制造3D闪存的方法，该方法包括：蚀刻衬底的部分；在其中衬底的所述部分被蚀刻掉的空间中产生牺牲层；在包括牺牲层的衬底上形成至少一个垂直串以在一个方向上延伸，并产生被堆叠以垂直地连接到所述至少一个垂直串的多个电极层；以及去除牺牲层以在从其去除牺牲层的空间中形成被掩埋在衬底中的源极线。

产生牺牲层可以包括在牺牲层的上部上形成N+掺杂的多晶硅层从而掩埋在衬底中。

蚀刻衬底的所述部分可以包括蚀刻衬底的所述部分使得形成在其中衬底的所述部分被蚀刻掉的空间中的源极线对所述至少一个垂直串是公共的并可由所述至少一个垂直串使用。

根据本发明的另一方面，提供一种制造3D闪存的方法，该方法包括：蚀刻衬底的部分；在其中衬底的所述部分被蚀刻掉的空间中产生牺牲层；在包括牺牲层的衬底上形成在一个方向上延伸的至少一个垂直串，并产生被堆叠以垂直地连接到所述至少一个垂直串的多个牺牲层；去除所述多个牺牲层以在从其去除所述多个牺牲层的空间中形成多个电极层；以及去除牺牲层以在牺牲层从其去除的空间中形成被掩埋在衬底中的源极线。

形成所述多个电极层和形成源极线可以被同时执行。

产生牺牲层可以包括在牺牲层的上部上形成N+掺杂的多晶硅层从而掩埋在衬底中。

蚀刻衬底的所述部分可以包括蚀刻衬底的所述部分使得被形成在其中衬底的所述部分被蚀刻掉的空间中的源极线对所述至少一个垂直串是公共的并可由所述至少一个垂直串使用。

根据本发明的另一方面，提供一种3D闪存，该3D闪存包括：多个垂直串，形成为在一个方向上延伸，每个垂直串包括形成为在所述一个方向上延伸的沟道层以及形成为在所述一个方向上延伸从而围绕沟道层的电荷存储层，其中所述多个垂直串被分组为具有不同截面面积的至少两组或更多组。

所述多个垂直串可以对于每组通过不同的蚀刻工艺形成。

所述多个垂直串可以是包括在一个组中并通过相同的蚀刻工艺同时形成的垂直串。

根据本发明的另一方面，提供一种制造3D闪存的方法，该3D闪存包括形成为在一个方向上延伸的多个垂直串，每个垂直串包括形成为在所述一个方向上延伸的沟道层以及形成为在所述一个方向上延伸从而围绕沟道层的电荷存储层，该方法包括：通过对分组为具有不同截面面积的至少两组或更多组的所述多个垂直串执行不同的蚀刻工艺，形成其中将产生所述多个垂直串的多个垂直孔。

形成所述多个垂直孔可以包括通过相同的蚀刻工艺同时形成包括在一个组中的垂直串将形成在其中的垂直孔。

本公开的有益效果

本发明提供一种用于提高三维(3D)闪存的集成度的技术。

更具体地，本发明提供一种由于形成掩埋在衬底中的源极线而具有提高的集成度的3D闪存以及制造该3D闪存的方法。

此外，本发明提供一种简化制造工艺、同时实现一集成度的3D闪存以及制造该3D闪存的方法。

具体地，本发明提供一种3D闪存，其中多个垂直串被分组为具有不同截面面积的至少两组或更多组。

就此而言，本发明提供一种3D闪存，其中多个垂直串对于每组具有不同的截面面积，从而对于每组实现不同的数据存储量的特性。

此外，本发明提供一种制造3D闪存的方法，其中通过不同的蚀刻工艺对于每组形成多个垂直串，并且包括在一个组中的垂直串通过相同的蚀刻工艺同时形成，从而简化制造工艺并同时最小化蚀刻误差。

附图说明

图1是示出相关技术的3D闪存的阵列的示意性电路图。

图2是示出相关技术的3D闪存的结构的透视图。

图3是示出根据一实施方式的3D闪存的截面图。

图4至图6是示出参照图3描述的3D闪存的各种实施示例的图。

图7是示出根据一实施方式的制造3D闪存的方法的流程图。

图8至图11是示出根据一实施方式的制造3D闪存的方法的图。

图12是示出根据另一实施方式的制造3D闪存的方法的流程图。

图13至图16是示出根据一实施方式的制造3D闪存的方法的图。

图17是示出根据一实施方式的3D闪存的俯视图。

图18是示出根据一实施方式的制造3D闪存的方法的流程图。

图19至图21是示出根据一实施方式的制造3D闪存的方法的图。

具体实施方式

在下文，将参照附图详细描述实施方式。然而，本发明不受实施方式的限定或限制。此外，在每个附图中示出的相同的附图标记表示相同的构件。

此外，本说明书中使用的术语是用于恰当表达本发明的优选实施方式的术语，其可以根据用户、操作者的意图或本发明所属的领域内的习惯而变化。因此，这些术语的定义应当基于贯穿本说明书的描述而做出。

图3是示出根据一实施方式的3D闪存的截面图，图4至图6是示出参照图3描述的3D闪存的各种实施示例的图。

参照图3至图6，根据一实施方式的3D闪存300包括至少一个垂直串310、多个电极层320和源极线330。

至少一个垂直串310形成为在衬底340上在一个方向上(例如，在图2中的z轴方向上)延伸，并包括形成为在一个方向上延伸的沟道层311和形成为在一个方向上延伸以围绕沟道层311的电荷存储层312。沟道层311可以包括单晶硅或多晶硅，并可以通过使用衬底340作为籽晶的选择性外延生长工艺或相变外延工艺形成。电荷存储层312是存储来自流过所述多个电极层320的电流的电荷的部件，并可以例如形成为氧化物-氮化物-氧化物(ONO)的结构。在下文，将描述电荷存储层312仅包括形成为在与衬底340正交的一个方向上延伸的垂直元件，但是不限于此，还可以包括与所述多个电极层320平行且接触的水平元件。

此外，尽管没有在附图中示出，但是漏极线(未示出)可以连接到所述至少一个垂直串310的上部。

所述多个电极层320被堆叠以垂直地连接到所述至少一个垂直串310并形成为在垂直于第一方向的第二方向(例如图2中的y轴方向)上延伸。导电材料(诸如钨、钛或钽)可以用作所述多个电极层320的材料。

源极线330被掩埋在衬底340中并包括导电材料诸如钨、钛或钽。由于源极线330如上所述形成为被掩埋在衬底340中，所以与其中源极线330占据衬底340上的预定空间的结构相比，根据一实施方式的3D闪存300可以实现集成度的显著提高。如图4所示，这样的源极线330不仅可以形成在衬底340自身上，还可以形成为掩埋在衬底340中的N+结区341中。

就此而言，源极线330形成为对所述至少一个垂直串310是公共的并可由所述至少一个垂直串310使用。例如，源极线330可以形成在衬底340中的对应于所述至少一个垂直串310的区域中，从而对所述至少一个垂直串310是公共的并可由所述至少一个垂直串310使用，如图3所示。作为另一示例，源极线330可以形成为在衬底310中的任意区域中电连接到所述至少一个垂直串310，从而对所述至少一个垂直串310是公共的并可由所述至少一个垂直串310使用，如图5所示。

此外，形成为掩埋在衬底340中的N+掺杂的多晶硅层350可以设置在源极线330上，但是不限于此，并且可以适应性地省略N+掺杂的多晶硅层350。

形成为掩埋在上述衬底340中的源极线330的各种实施示例如图4至图6所示。

图7是示出根据一实施方式的制造3D闪存的方法的流程图，图8至图11是示出根据一实施方式的制造3D闪存的方法的图。

在下文，通过制造3D闪存的方法制造的3D闪存具有以上参照图3描述的结构。此外，在下文，自动化和机械化的制造系统可以用作执行3D闪存的制造方法的主体。

参照图7至图11，在操作S710中，根据一实施方式的制造系统蚀刻衬底810的部分811，如图8所示。具体地，在操作S710中，该制造系统可以蚀刻衬底810的部分811，使得将形成在其中衬底810的部分811被蚀刻掉的空间812中的源极线1110对至少一个垂直串1010是公共的并可由至少一个垂直串1010使用。例如，该制造系统可以蚀刻部分811(其是衬底810中的对应于所述至少一个垂直串1010的区域)，使得源极线1110对所述至少一个垂直串1010是公共的并可由所述至少一个垂直串1010使用。作为另一示例，该制造系统可以蚀刻部分811(其是任意区域)，使得源极线1110对所述至少一个垂直串1010是公共的并在衬底810内的任意区域中电连接到所述至少一个垂直串1010。

在这种情况下，在操作S710中，该制造系统可以利用各种物理和化学蚀刻方法。

随后，在操作S720中，该制造系统在其中衬底810的部分811被蚀刻掉的空间812中产生牺牲层910，如图9所示。在此时，在操作S720中的产生牺牲层910的工艺中，该制造系统可以形成掺有N+的多晶硅层920从而在牺牲层910的上部上掩埋在衬底810中。可以适应性地省略N+掺杂的多晶硅层920。

接下来，在操作S730中，该制造系统在包括牺牲层910的衬底810上形成所述至少一个垂直串1010以在一个方向上延伸，并产生被堆叠以垂直地连接到所述至少一个垂直串1010的多个电极层1020，如图10所示。更具体地，该制造系统可以在衬底810上形成在一个方向上延伸的包括沟道层1011和围绕沟道层1011的电荷存储层1012的所述至少一个垂直串1010。在此时，沟道层1011可以通过使用衬底810作为籽晶的选择性外延生长工艺或相变外延工艺而包括单晶硅或多晶硅。此外，电荷存储层1012可以形成为例如ONO的结构，从而存储来自流过所述多个电极层1020的电流的电荷。

尽管描述了所述至少一个垂直串1010和所述多个电极层1020在操作S730中被同时形成，但是实际上，其中所述多个电极层1020和多个绝缘层(未示出)交替堆叠的模制结构设置在衬底810上，然后可以形成至少一个垂直孔以在一个方向上穿透该模制结构，并且可以在所述至少一个垂直孔中形成所述至少一个垂直串1010。

此后，在操作S740中，该制造系统去除牺牲层910以在从其去除牺牲层910的空间中形成被掩埋在衬底810中的源极线1110，如图11所示。这里，在操作S740中，该制造系统可以使用导电材料(诸如钨、钛或钽)形成源极线1110。

如上所述，根据一实施方式的制造3D闪存的方法可以在形成源极线1110时使用牺牲层910，从而实现显著降低工艺复杂度的技术效果。

此外，该制造系统可以在形成所述多个电极层1020的工艺中利用牺牲层。下面将给出这方面的详细描述。

图12是示出根据另一实施方式的制造3D闪存的方法的流程图，图13至图16是示出根据一实施方式的制造3D闪存的方法的图。

在下文，通过制造3D闪存的方法制造的3D闪存具有以上参照图3描述的结构。此外，在下文，自动化和机械化的制造系统可以用作执行3D闪存的制造方法的主体。

参照图12至图16，在操作S1210中，根据另一实施方式的制造系统蚀刻衬底1310的部分1311，如图13所示。具体地，在操作S1210中，该制造系统可以蚀刻衬底1310的部分1311，使得将形成在其中衬底1310的部分1311被蚀刻掉的空间1312中的源极线1640对至少一个垂直串1510是公共的并可由至少一个垂直串1510使用。例如，该制造系统可以蚀刻部分1311(其是衬底1310中的对应于所述至少一个垂直串1510的区域)，使得源极线1640对所述至少一个垂直串1510是公共的并可由所述至少一个垂直串1510使用。作为另一示例，该制造系统可以蚀刻部分1311(其是任意区域)，使得源极线1640对所述至少一个垂直串1510是公共的并在衬底1310内的任意区域中电连接到所述至少一个垂直串1510。

在这种情况下，在操作S1210中，该制造系统可以利用各种物理和化学蚀刻方法。

随后，在操作S1220中，该制造系统在其中衬底1310的部分1311被蚀刻掉的空间1312中产生牺牲层1410，如图14所示。在此时，在操作S1220中的产生牺牲层1410的工艺中，该制造系统可以形成掺有N+的多晶硅层1420从而在牺牲层1410的上部上掩埋在衬底1310中。可以适应性地省略N+掺杂的多晶硅层1420。

接下来，在操作S1230中，该制造系统在包括牺牲层1410的衬底1310上形成所述至少一个垂直串1510以在一个方向上延伸，并产生被堆叠以垂直地连接到所述至少一个垂直串1510的多个牺牲层1520，如图15所示。

更详细地，该制造系统可以在衬底1310上在一个方向上延伸包括沟道层1511和围绕沟道层的电荷存储层1512的至少一个垂直串1010。在此时，沟道层1511可以通过使用衬底1310作为籽晶的选择性外延生长工艺或相变外延工艺而包括单晶硅或多晶硅。此外，电荷存储层1512可以形成为例如ONO的结构从而存储来自流过多个电极层1610的电流的电荷。

尽管描述了所述至少一个垂直串1510和所述多个电极层1520在操作S1230中被同时形成，但是实际上，其中所述多个牺牲层1520和多个绝缘层(未示出)交替堆叠的模制结构设置在衬底1310上，然后可以形成至少一个垂直孔以在一个方向上穿透该模制结构，并且所述至少一个垂直串1510可以形成在所述至少一个垂直孔中。

接下来，在操作S1240中，该制造系统去除所述多个牺牲层1520以在从其去除所述多个牺牲层1520的空间中形成多个电极层1610，如图16所示。

此后，在操作S1250中，该制造系统去除牺牲层1410以在从其去除牺牲层1410的空间中形成被掩埋在衬底1310中的源极线1620，如图16所示。这里，在操作S1250中，该制造系统可以使用导电材料(诸如钨、钛或钽)形成源极线1620。

特别地，操作S1240和S1250被同时执行。也就是，在同时去除所述多个牺牲层1520和牺牲层1410之后，可以通过沉积工艺同时形成所述多个电极层1610和源极线1620。

如上所述，根据一实施方式的制造3D闪存的方法可以同时形成所述多个电极层1610和源极线1620，从而实现简化工艺的技术效果。

图17是示出根据一实施方式的3D闪存的俯视图。

参照图17，根据一实施方式的3D闪存1700具有以下结构，该结构包括形成为在一个方向上延伸的多个垂直串1710和连接到所述多个垂直串1710从而与所述多个垂直串1710正交的多个水平电极层(未示出)。例如，3D闪存1700可以包括所述多个垂直串1710，每个垂直串1710包括形成为在一个方向(图2中的z轴方向)上延伸的沟道层(未示出)和形成为在相同的方向上延伸以围绕沟道层的电荷存储层(未示出)。

在根据一实施方式的3D闪存1700中，所述多个垂直串1710被分组为具有不同截面面积的至少两组或更多组。例如，第一垂直串1711、第二垂直串1712、第三垂直串1713和第四垂直串1714可以被分组为具有相对宽的截面面积的第一组，第五垂直串1715、第六垂直串1716、第七垂直串1717、第八垂直串1718和第九垂直串1719可以被分组为具有相对小的截面面积的第二组。在下文，具有不同截面面积的串1711和1715表示包括在串1711和1715的每个中的沟道层和电荷存储层具有不同的截面厚度。

因此，由于串1711和1715中的每个的电荷存储层的厚度不同，所以串1711和1715可以具有不同的数据存储量的特性。也就是，所述多个垂直串1710对于每组具有不同的数据存储量的特性。例如，第一垂直串1711可以具有3位多级单元(MLC)的特性，第五垂直串1715可以具有2位MLC的特性。

这里，所述多个垂直串1710可以形成为使得所述多个垂直串1710之间的间距(space)是相同的而与组无关。例如，包括在第一组中的第一垂直串1711和第二垂直串1712之间的距离可以与包括在第二组中的第五垂直串1715和第六垂直串1716之间的间距相同。

另外，所述多个垂直串1710可以形成为使得所述多个垂直串1710之间的间距对于每组是不同的。例如，包括在第一组中的第一垂直串1711和第二垂直串1712之间的距离可以不同于包括在第二组中的第五垂直串1715和第六垂直串1716之间的间距。组中的垂直串1711、1712、1713和1714之间的间距可以是相同的。

所述多个垂直串1710可以对于每组通过不同的蚀刻工艺形成，并且包括在一个组中的垂直串可以通过相同的蚀刻工艺被同时形成。在下文，不同的蚀刻工艺表示蚀刻不同的截面面积的工艺，对于每组执行不同的蚀刻工艺表示通过调整蚀刻截面面积的大小而对每组执行相同类型的蚀刻工艺。

例如，包括在第一组中的第一垂直串1711、第二垂直串1712、第三垂直串1713和第四垂直串1714通过第一蚀刻工艺被同时形成，然后包括在第二组中的第五垂直串1715、第六垂直串1716、第七垂直串1717、第八垂直串1718和第九垂直串可以通过第二蚀刻工艺被同时形成。

就此而言，应用于所述组的第一蚀刻工艺和第二蚀刻工艺可以是相同的蚀刻工艺。例如，第一蚀刻工艺和第二蚀刻工艺可以是光刻工艺。然而，本发明不限定于此或限制于此，应用于所述组的第一蚀刻工艺和第二蚀刻工艺可以是不同的蚀刻工艺。例如，第一蚀刻工艺可以是干蚀刻工艺，第二蚀刻工艺可以是湿蚀刻工艺。

如上所述，具有其中所述多个垂直串1710被分组为具有不同截面面积的至少两组或更多组的结构的3D闪存1700对于每组应用不同的蚀刻工艺并通过相同的蚀刻工艺同时形成包括在一个组中的垂直串，从而实现一集成度、简化制造工艺并减少蚀刻误差。

如上所述，描述了所述多个垂直串1710被分组为具有两个不同截面面积的两组，但是不限定于此或限制于此，所述多个垂直串1710也可以被分组为具有三个或更多个不同截面面积的三组或更多组。同样地，在这种情况下，可以对三组或更多组中的每组应用不同的蚀刻工艺。

此外，描述了所述多个垂直串1710被布置为在3D闪存1700的截面上彼此错位(以交错的形式)，但是不限定于此或限制于此，所述多个垂直串1710可以根据列和行布置为棋盘形式。

将参照图18和图21描述制造上述3D闪存1700的方法。

图18是示出根据一实施方式的制造3D闪存的方法的流程图，图19至图21是示出根据一实施方式的制造3D闪存的方法的图。

在下文，通过制造3D闪存的方法制造的3D闪存具有以上参照图17描述的结构。此外，在下文，自动化和机械化的制造系统可以用作执行3D闪存的制造方法的主体。

参照图18至图21，在操作S1810中，根据一实施方式的制造系统可以对被分组为具有不同截面面积的至少两组或更多组的多个垂直串对于每组执行不同的蚀刻工艺以形成其中将产生多个垂直串的多个垂直孔。这里，不同的蚀刻工艺表示蚀刻不同的截面面积的工艺。

也就是，在操作S1810中，该制造系统可以通过相同的蚀刻工艺同时形成包括在一个组中的垂直串将形成在其中的垂直孔。因此，操作S1810可以表示对于每组以不同的截面面积形成其中将产生多个垂直串的多个垂直孔的操作。

例如，该制造系统实施在形成垂直孔1910的第一蚀刻工艺中使用的掩模图案，在垂直孔1910中将产生包括在第一组中的垂直串，如图19所示，从而通过利用图19的掩模图案执行第一蚀刻工艺以形成对应于第一组的垂直孔1910。随后，该制造系统实施在形成垂直孔2010的第二蚀刻工艺中使用的掩模图案，在垂直孔2010中将产生包括在第二组中的垂直串，如图20所示，从而通过利用图20的掩模图案执行第二蚀刻工艺以形成对应于第二组的垂直孔2010。因此，可以如图21所示形成对应于第一组的垂直孔1910和对应于第二组的垂直孔2010。

就此而言，在操作S1810中，该制造系统可以对于每组以不同的截面面积形成其中将产生所述多个垂直串的所述多个垂直孔，使得所述多个垂直串对于每组具有不同的数据存储量的特性。

在操作S1810中，代替对于每组重复执行相同的蚀刻工艺，该制造系统可以对于每组执行不同的蚀刻工艺。

此外，在操作S1810中，该制造系统可以形成其中将产生所述多个垂直串的所述多个垂直孔，使得所述多个垂直串在3D闪存的截面上彼此错位。

此外，在操作S1810中，该制造系统可以形成所述多个垂直串，使得所述多个垂直串之间的间距是相同的，而与组无关。另外，该制造系统可以形成所述多个垂直串，使得所述多个垂直串之间的间距对于每组是不同的(垂直串可以形成为使得组中的垂直串之间的间距是相同的)。

此后，在操作S1820中，该制造系统可以通过在所述多个垂直孔中产生所述多个垂直串来制造3D闪存。在所述多个垂直孔中产生所述多个垂直串的工艺与现有工艺相同，因此省略其详细描述。

如上所述，尽管在制造3D闪存的方法的描述中省略了形成与所述多个垂直串正交连接的多个电极层(未示出)的工艺，但是该制造系统可以在操作S1810之前制备其中多个层间绝缘层和多个电极层交替堆叠的模制结构，并且对该模制结构的上表面执行操作S1810，从而制造包括所述多个电极层的3D闪存。此外，形成所述多个电极层的工艺不限定于或限制于上述，并可以通过诸如使用牺牲层的各种方法来执行。

如上所述，尽管已经通过有限的实施方式和附图描述了实施方式，但是对于本领域普通技术人员，从以上描述可以进行各种修改和变化。例如，即使所描述的技术以与所描述的方法不同的顺序执行，和/或诸如所描述的系统、结构、器件、电路等的部件以与所描述的方法不同的形式联接或结合，或者被其它部件或等同物取代或替代，也可以实现适当的结果。

因此，其它实现方式、其它实施方式以及与权利要求等同的那些也落入以下将描述的权利要求的范围内。

Claims (15)

1.一种三维(3D)闪存，包括：

至少一个垂直串，形成为在衬底上在一个方向上延伸并包括形成为在所述一个方向上延伸的沟道层和形成为在所述一个方向上延伸从而围绕所述沟道层的电荷存储层；

多个电极层，被堆叠以垂直地连接到所述至少一个垂直串；以及

源极线，形成为被掩埋在所述衬底中。

2.如权利要求1所述的3D闪存，还包括：

N+掺杂的多晶硅层，形成为在所述源极线的上部被掩埋在所述衬底中。

3.如权利要求1所述的3D闪存，其中所述源极线形成为对所述至少一个垂直串是公共的并可由所述至少一个垂直串使用。

4.一种制造三维(3D)闪存的方法，该方法包括：

蚀刻衬底的部分；

在其中所述衬底的所述部分被蚀刻掉的空间中产生牺牲层；

在包括所述牺牲层的所述衬底上形成至少一个垂直串以在一个方向上延伸，并产生被堆叠以垂直地连接到所述至少一个垂直串的多个电极层；以及

去除所述牺牲层以在从其去除所述牺牲层的空间中形成被掩埋在所述衬底中的源极线。

5.如权利要求4所述的方法，其中产生所述牺牲层包括：

在所述牺牲层的上部形成N+掺杂的多晶硅层从而被掩埋在所述衬底中。

6.如权利要求4所述的方法，其中蚀刻所述衬底的所述部分包括蚀刻所述衬底的所述部分使得形成在其中所述衬底的所述部分被蚀刻掉的空间中的源极线对所述至少一个垂直串是公共的并可由所述至少一个垂直串使用。

7.一种制造三维(3D)闪存的方法，该方法包括：

蚀刻衬底的部分；

在其中所述衬底的所述部分被蚀刻掉的空间中产生牺牲层；

在包括所述牺牲层的所述衬底上形成至少一个垂直串以在一个方向上延伸，并产生被堆叠以垂直地连接到所述至少一个垂直串的多个牺牲层；

去除所述多个牺牲层以在从其去除所述多个牺牲层的空间中形成多个电极层；以及

去除所述牺牲层以在从其去除所述牺牲层的空间中形成被掩埋在所述衬底中的源极线。

8.如权利要求7所述的方法，其中形成所述多个电极层和形成所述源极线被同时执行。

9.如权利要求7所述的方法，其中产生所述牺牲层包括：

在所述牺牲层的上部上形成N+掺杂的多晶硅层从而被掩埋在所述衬底中。

10.如权利要求7所述的方法，其中蚀刻所述衬底的所述部分包括蚀刻所述衬底的所述部分使得形成在其中所述衬底的所述部分被蚀刻掉的空间中的源极线对所述至少一个垂直串是公共的并可由所述至少一个垂直串使用。

11.一种三维(3D)闪存，包括形成为在一个方向上延伸的多个垂直串，每个垂直串包括形成为在所述一个方向上延伸的沟道层和形成为在所述一个方向上延伸从而围绕所述沟道层的电荷存储层，

其中所述多个垂直串被分组为具有不同的截面面积的至少两组或更多组。

12.如权利要求11所述的3D闪存，其中所述多个垂直串对于每个所述组通过不同的蚀刻工艺形成。

13.如权利要求12所述的3D闪存，其中包括在每个所述组中的多个垂直串通过相同的蚀刻工艺被同时形成。

14.一种制造三维(3D)闪存的方法，该3D闪存包括形成为在一个方向上延伸的多个垂直串，每个垂直串包括形成为在所述一个方向上延伸的沟道层以及形成为在所述一个方向上延伸从而围绕所述沟道层的电荷存储层，所述方法包括：

通过对分组为具有不同截面面积的至少两组或更多组的所述多个垂直串执行不同的蚀刻工艺，形成其中将产生所述多个垂直串的多个垂直孔。

15.如权利要求14所述的方法，其中形成所述多个垂直孔包括：

通过相同的蚀刻工艺同时形成包括在一个组中的所述垂直串将形成在其中的所述垂直孔。

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