KR20190040880A - 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 - Google Patents

중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 Download PDF

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KR20190040880A
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Abstract

중간 드레인 전극을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 적어도 하나의 스트링의 상부에 배치되는 상부 배선층; 상기 적어도 하나의 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.

Description

중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY ELEMENT WITH MIDDLE SOURCE-DRAIN LINE AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 스트링 별로 적어도 하나의 중간 배선층을 포함하는 3차원 플래시 메모리에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.
이에, 아래의 실시예들은 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하는 기술을 제안한다.
일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함함으로써, 종래의 3차원 플래시 메모리가 갖는 셀 전류 감소 및 셀 특성 열화의 단점을 해결하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
구체적으로, 일 실시예들은 상부 배선층, 하부 배선층 및 상부 배선층과 하부 배선층 사이에 위치하는 적어도 하나의 중간 배선층 각각이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.
일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성될 수 있다.
다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성될 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되며, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성될 수 있다.
일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층과 상기 적어도 하나의 중간 배선층 사이에 위치하는 메모리 셀을 제어하고자 하는 경우, 상기 상부 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 임의로 사용되고, 상기 적어도 하나의 중간 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 상기 상부 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 사용되며, 상기 적어도 하나의 중간 배선층과 상기 하부 배선층 사이에 위치하는 메모리 셀을 제어하고자 하는 경우, 상기 적어도 하나의 중간 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 임의로 사용되고, 상기 하부 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 상기 적어도 하나의 중간 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 사용될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층 및 상기 적어도 하나의 중간 배선층은, 상기 복수의 전극층들이 그룹핑되는 적어도 두 개의 블록들에 각각 대응하도록 구비될 수 있다.
또 다른 일측에 따르면, 상기 채널층은, 상기 적어도 하나의 중간 배선층에 의해 적어도 일부가 관통될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층의 상면 또는 하면, 상기 상부 배선층의 하면 또는 상기 하부 배선층의 상면 중 적어도 하나의 면은, N+형 또는 N-형 중 적어도 하나로 도핑될 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리 소자에 복수의 스트링들이 포함되는 경우, 상기 복수의 스트링들은, 기판을 통해 서로 연결될 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리 소자에 복수의 스트링들이 포함되는 경우, 상기 하부 배선층들은, 상기 복수의 스트링들에 의해 공유되며 공통으로 사용될 수 있다.
또 다른 일측에 따르면, 상기 하부 배선층은, P형의 기판 베이스 상에 N+형으로 도핑된 컨택트를 포함하는 기판으로 구현될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리 소자의 제조 방법은, 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 몰드 구조체들을 준비하는 단계; 상기 복수의 몰드 구조체들 중 상기 스트링의 하부에 하부 배선층이 배치된 어느 하나의 몰드 구조체의 상부에 상기 복수의 몰드 구조체들 중 상기 스트링의 하부에 중간 배선층이 배치된 적어도 하나의 나머지 몰드 구조체를 적층하는 단계; 및 상기 어느 하나의 몰드 구조체에 적층된 상기 적어도 하나의 나머지 몰드 구조체에서 상기 스트링의 상부에 상부 배선층을 형성하는 단계를 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.
일측에 따르면, 상기 3차원 플래시 메모리 소자의 제조 방법은, 상기 적어도 하나의 중간 배선층의 상면, 하면, 상기 상부 배선층의 하면 또는 상기 스트링의 하부에 배치되는 하부 배선층의 상면 중 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계를 더 포함할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계는, 상기 스트링의 채널층 상부를 통한 N+ 또는 N- 이온 주입 및 어닐링 공정을 이용하여, 상기 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 복수의 몰드 구조체들을 준비하는 단계는, 적층 베이스의 상부에 금속층 및 N+형 도핑층을 순서대로 증착하는 단계; 상기 금속층 및 상기 N+형 도핑층의 영역 중 상기 적어도 하나의 나머지 몰드 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 제외한 나머지 영역을 에칭하는 단계; 상기 금속층 및 상기 N+형 도핑층의 일부 영역이 잔여하는 상기 적층 베이스의 상부에 층간 절연층을 형성하는 단계; 및 상기 N+형 도핑층이 노출되도록 상기 층간 절연층에 대해 CMP(Chemical Mechanical Polishing)를 수행하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 복수의 몰드 구조체들을 준비하는 단계는, 적층 베이스의 상부에 적층된 상기 층간 절연층의 영역 중 상기 적어도 하나의 나머지 몰드 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 에칭하여 에칭 공간을 생성하는 단계; 상기 에칭 공간이 일부 높이까지만 채워지도록 상기 에칭 공간에 금속층을 증착하는 단계; 상기 층간 절연층의 영역 중 상기 금속층이 증착된 영역을 제외한 나머지 영역과 상기 금속층의 상부에 N+형 도핑층을 증착하는 단계; 및 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역만이 잔여하도록 상기 N+형 도핑층에 대해 CMP를 수행하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 복수의 몰드 구조체들을 준비하는 단계는, 적층 베이스의 상부에 적층된 상기 층간 절연층의 영역 중 상기 적어도 하나의 나머지 몰드 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 에칭하여 에칭 공간을 생성하는 단계; 상기 에칭 공간이 가득 채워지도록 상기 에칭 공간에 금속층을 증착하는 단계; 상기 층간 절연층의 영역과 상기 금속층의 상부에 N+형 도핑층을 증착하는 단계; 및 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역만이 잔여하도록 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역에 마스크를 배치하고 에칭하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 어느 하나의 몰드 구조체의 상부에 상기 복수의 몰드 구조체들 중 상기 스트링의 하부에 적어도 하나의 중간 배선층이 배치된 적어도 하나의 나머지 몰드 구조체를 적층하는 단계는, 상기 어느 하나의 몰드 구조체 상 상기 스트링의 위치와 상기 적어도 하나의 나머지 몰드 구조체 상 상기 스트링의 위치가 일치하도록 상기 어느 하나의 몰드 구조체의 상부에 상기 적어도 하나의 나머지 몰드 구조체를 적층하는 단계일 수 있다.
또 다른 일측에 따르면, 상기 하부 배선층은, 상기 어느 하나의 몰드 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되고, 상기 적어도 하나의 중간 배선층은, 상기 적어도 하나의 나머지 몰드 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되며, 상기 적어도 하나의 나머지 몰드 구조체에서 상기 스트링의 상부에 상부 배선층을 형성하는 단계는, 상기 적어도 하나의 나머지 몰드 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 상기 상부 배선층을 연장 형성하는 단계이고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성될 수 있다.
일 실시예에 따르면, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 프로그램 동작 방법은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각에 0V 전압 또는 프로그램 전압 대비 낮은 전압을 인가하는 단계; 및 제어하고자 하는 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 프로그램 전압을 인가하여, 상기 메모리 셀에 대한 프로그래밍 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 소거 동작 방법은, 제어하고자 하는 메모리 셀에 따라, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 적어도 하나 이상의 배선층에 소거 전압을 인가하는 단계; 및 상기 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 0V 전압 또는 소거 전압 대비 낮은 전압을 인가하여, 상기 메모리 셀에 대한 소거 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 읽기 동작 방법은, 상기 복수의 전극층들이 그룹핑된 적어도 두 개의 블록들 중 제1 블록에서, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 상기 제1 블록에 대응하는 두 개의 배선층들을 선택하는 단계; 상기 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계; 상기 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계; 상기 적어도 두 개의 블록들 중 제2 블록에서, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 상기 제2 블록에 대응하는 두 개의 배선층들을 선택하는 단계; 상기 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계; 및 상기 제2 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계를 포함할 수 있다.
일측에 따르면, 상기 제2 블록에서 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계는, 상기 제2 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층이 상기 제1 블록의 두 개의 배선층들 중 상기 제1 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층을 제외한 나머지 하나의 배선층이 아닌 경우, 상기 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계와 동시에 수행되는 것을 특징으로 할 수 있다.
일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
구체적으로, 일 실시예들은 상부 배선층, 하부 배선층 및 상부 배선층과 하부 배선층 사이에 위치하는 적어도 하나의 중간 배선층 각각이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 종래의 3차원 플래시 메모리가 갖는 셀 전류 감소 및 셀 특성 열화의 단점을 해결하는 기술을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리 소자에서 360 영역에 대한 탑 뷰(Top View)를 나타낸다.
도 5a 내지 5c는 도 3에 도시된 3차원 플래시 메모리 소자의 370 영역에 대한 탑 뷰를 나타낸다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 7은 도 6에 도시된 3차원 플래시 메모리 소자에서 660 영역에 대한 탑 뷰(Top View)를 나타낸다.
도 8a 내지 8c는 도 6에 도시된 3차원 플래시 메모리 소자의 670 영역에 대한 탑 뷰를 나타낸다.
도 9는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 11a 내지 11b는 도 6에 도시된 3차원 플래시 메모리 소자를 설명하기 위한 도면이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 동작을 설명하기 위한 도면이다.
도 13 내지 16은 도 11a에 도시된 3차원 플래시 메모리 소자의 예시들을 나타낸 도면이다.
도 17a 내지 17b는 도 10에 도시된 1010 단계를 설명하기 위한 도면이다.
도 18a 내지 18b는 도 10에 도시된 1020 단계를 설명하기 위한 도면이다.
도 19a 내지 19b는 도 10에 도시된 1030 단계를 설명하기 위한 도면이다.
도 20 내지 22는 도 10에 도시된 1010 단계의 세부 공정을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는 채널층(310)과 채널층(310)에 대해 수직적으로 적층되는 복수의 전극층들(320)을 포함하는 스트링(330), 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)을 포함한다.
이하, 3차원 플래시 메모리 소자(300)는, 상술한 구성요소들을 포함하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 채널층(310)과 복수의 전극층들(320) 사이를 연결하도록 형성되는 전하 저장층(도면에는 도시되지 않음) 및 복수의 전극층들(320)과 교대로 배치되며 채널층(310)에 대해 수직적으로 적층되는 복수의 층간 절연층들(도면에는 도시되지 않음)을 더 포함할 수 있다. 즉, 3차원 플래시 메모리 소자(300)는, 도 2를 참조하여 상술된 기존의 구성요소들을 더 포함하는 구조를 가질 수 있다.
채널층(310)은 일 방향으로 연장 형성된다. 예를 들어, 채널층(310)은 도 2를 참조하여 기재된 z축의 방향으로 연장 형성될 수 있다.
복수의 전극층들(320)은 채널층(310)에 대해 수직적으로 적층된다. 이 때, 복수의 전극층들(320)은 도 2를 참조하여 기재된 x축의 방향으로 연장 형성될 수 있다.
여기서, 복수의 전극층들(320)은 적어도 하나의 중간 배선층(350)에 의해 양분되는 적어도 두 개의 블록들(321, 322)로 그룹핑될 수 있다. 예를 들어, 제1 전극층(321-1) 및 제2 전극층(321-2)은 제1 블록(321)으로 그룹핑될 수 있고, 제3 전극층(322-1) 및 제4 전극층(322-2)은 제2 블록(322)으로 그룹핑될 수 있다.
또한, 복수의 전극층들(320) 각각이 채널층(310)에 대해 수직인 방향으로 연장 형성되는 길이는 서로 다를 수 있다. 예를 들어, 360 영역에 대한 탑 뷰를 나타낸 도 4를 참조하면, 제1 전극층(321-1), 제2 전극층(321-2), 제3 전극층(322-1) 및 제4 전극층(322-2)의 순서로 연장 형성되는 길이가 순차적으로 길어질 수 있다. 따라서, 복수의 전극층들(320)은 측면에서 바라봤을 때, 순차적으로 길이가 길어지고 짧아지는 계단 형상으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 제4 전극층(322-2), 제3 전극층(322-1), 제2 전극층(321-2) 및 제1 전극층(321-1)의 순서로 연장 형성되는 길이가 순차적으로 길어질 수도 있다. 마찬가지로 이러한 경우에도 복수의 전극층들(320)은 측면에서 바라봤을 때, 계단 형상으로 형성될 수 있다.
상부 배선층(340)은 스트링(330)(정확하게는 채널층(310))의 상부에 배치된다. 이 때, 상부 배선층(340)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 상부 배선층(340)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.
적어도 하나의 중간 배선층(350)은 스트링(330)의 중간 영역에서 복수의 전극층들(320) 사이에 배치된다. 여기서, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 예를 들어, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향(도 2를 참조하여 기재된 x축의 방향)에 평면 상으로 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 연장 형성될 수 있다.
특히, 적어도 하나의 중간 배선층(350)은 채널층(310)에 의해 적어도 일부가 관통되는 구조를 갖게 될 수 있다. 예를 들어, 370 영역에 대한 탑 뷰를 나타낸 도 5a 내지 5c를 참조하면, 적어도 하나의 중간 배선층(350)은 적어도 일부가 채널층(310)에 의해 관통되는 5a, 5b 또는 5c 중 어느 하나의 구조를 갖게 될 수 있다. 이러한 구조를 갖게 되는 3차원 플래시 메모리 소자(300)의 제조 방법에 대한 상세한 설명은 도 9를 참조하여 기재하기로 한다.
이와 같은 구조의 상부 배선층(340) 및 적어도 하나의 중간 배선층(350) 각각은 3차원 플래시 메모리 소자(300)에서 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다. 이 때, 드레인 전극으로 사용된다는 것은 도 1에 도시된 비트라인(BL)으로 사용된다는 것을 의미할 수 있으며, 배선층(340, 350)이 드레인 전극(또는 소스 전극)으로 사용된다는 것은 배선층(340, 350) 자체가 드레인 전극(또는 소스 전극)으로 사용되는 것 뿐만 아니라, 배선층(340, 350)과 직접적으로 연결되는 전극층이 드레인 전극(또는 소스 전극)으로 사용되는 것을 의미할 수 있다.
예를 들어, 상부 배선층(340)이 소스 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 드레인 전극으로 사용될 수 있으며, 상부 배선층(340)이 드레인 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리 소자(300)에서 정보 저장 요소인 전하 저장층과 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는 복수의 전극층들(320)을 포함함으로써, 복수의 전극층들(320)에 대응하는 복수의 전하 저장층들을 포함하고, 복수의 전극층들(320)과 복수의 전하 저장층들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,
다른 예를 들면, 적어도 하나의 중간 배선층(350)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 순차적으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 이처럼, 제2 중간 배선층은 인접한 다른 중간 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용되느냐에 따라 소스 전극으로 사용되거나 드레인 전극으로 사용될 수 있다.
즉, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 재구성 가능하게 형성될 수 있다.
이 때, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 그룹핑되는 적어도 두 개의 블록들(321, 322)에 각각 대응하도록 구비될 수 있다. 예를 들어, 상부 배선층(340)은 제1 전극층(321-1) 및 제2 전극층(321-2)이 그룹핑되는 제1 블록(321)에 대응하도록 구비되어 제1 블록(321)(제1 전극층(321-1) 및 제2 전극층(321-2))에 대한 드레인 전극 또는 소스 전극으로 사용되고, 적어도 하나의 중간 배선층(350)은 제3 전극층(322-1) 및 제4 전극층(322-2)이 그룹핑되는 제2 블록(322)에 대응하도록 구비되어 제2 블록(322)(제3 전극층(322-1) 및 제4 전극층(322-2))에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 따라서, 3차원 플래시 메모리 소자(300)는 상부 배선층(340) 및 적어도 하나의 중간 배선층(350) 중 어느 하나를 선택하여 드레인 전극 또는 소스 전극으로 사용함으로써, 해당하는 배선층을 사용하는 전극층들 중 어느 하나의 전극층에 대응하는 전하 저장층을 선택적으로 프로그램, 소거 및 리드할 수 있다. 또한, 이에 제한되거나 한정되지 않고, 3차원 플래시 메모리 소자(300)는 복수의 전극층들(320)을 하나의 블록으로 간주하여, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350) 각각을 소스 전극 또는 드레인 전극으로 사용할 수 있다. 이에 대한 상세한 설명은 도 12를 참조하여 기재하기로 한다.
이하, 적어도 하나의 중간 배선층(350)이 하나인 경우로 설명되나, 이에 제한되거나 한정되지 않고, 두 개 이상의 복수 개로 구비될 수 있다. 이러한 경우 역시 마찬가지로, 복수의 중간 배선층들은 복수의 전극층들(320) 사이에 각각 배치될 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는, 채널층 상부에 하나의 드레인 전극만을 포함하는 기존의 3차원 플래시 메모리 소자에 비해 셀 전류 감소 및 셀 특성 열화를 개선할 수 있다.
또한, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 연장 형성되는 길이가 서로 다를 수 있다. 예를 들어, 360 영역에 대한 탑 뷰를 나타낸 도 4를 참조하면, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 길어질 수 있다. 따라서, 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 측면에서 바라봤을 때, 순차적으로 길이가 길어지는 계단 형상으로 형성될 수 있다.
또한, 적어도 하나의 중간 배선층(350)이 복수 개 구비되는 경우에도 마찬가지로, 복수의 중간 배선층들은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 길어질 수 있다.
그러나 이에 제한되거나 한정되지 않고 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아지고, 적어도 하나의 중간 배선층(350)이 복수 개 구비되는 경우의 복수의 중간 배선층들 역시 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다. 마찬가지로 이러한 경우에도 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)은 측면에서 바라봤을 때, 계단 형상으로 형성될 수 있다.
이러한 계단 형상으로 인하여, 적어도 하나의 중간 배선층(350) 및 상부 배선층(340)과 관련된 배선 공정의 복잡도를 낮추는 효과가 도모될 수 있다.
3차원 플래시 메모리 소자(300)는 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)에 대응하는 하부 배선층(380)을 더 포함할 수 있다. 여기서, 하부 배선층(380)은 상부 배선층(340) 및 적어도 하나의 중간 배선층(350)과 마찬가지로, 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있다. 예를 들어, 하부 배선층(380)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)이 소스 전극으로 사용되는 경우, 하부 배선층(380)은 드레인 전극으로 사용될 수 있다. 반면에, 하부 배선층(380)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)이 드레인 전극으로 사용되는 경우, 하부 배선층(380)은 소스 전극으로 사용될 수 있다.
여기서, 상부 배선층(340)의 하면, 적어도 하나의 중간 배선층(350)의 상면 또는 하면, 하부 배선층(380)의 상면은 N+형 또는 N-형 중 적어도 하나로 도핑될 수 있다. 이하, 상부 배선층(340)의 하면, 적어도 하나의 중간 배선층(350)의 상면 또는 하면, 하부 배선층(380)의 상면이 N+형 또는 N-형으로 도핑된다는 것은, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(380)과 직접적으로 맞닿는 채널층에 대한 N+형 또는 N-형의 이온 주입 및 어닐링 공정을 통해 상부 배선층(340)의 하면, 적어도 하나의 중간 배선층(350)의 상면 또는 하면, 하부 배선층(380)의 상면 자체가 N+형 또는 N-형으로 도핑되는 것을 의미할 수 있다. 이에 대해서는 도 9를 참조하여 기재하기로 한다.
그러나 이에 제한되거나 한정되지 않고 상부 배선층(340)의 하면, 적어도 하나의 중간 배선층(350)의 상면 또는 하면, 하부 배선층(380)의 상면이 N+형 또는 N-형으로 도핑된다는 것은, 상부 배선층(340)의 하면, 적어도 하나의 중간 배선층(350)의 상면 또는 하면, 하부 배선층(380)의 상면에 N+형 도핑층 또는 N-형 도핑층이 증착된다는 것을 의미할 수도 있다. 이에 대해서는 도 20 내지 22를 참조하여 기재하기로 한다.
이와 같은 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(380)은, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(380)은, 금속 물질은 물론, 전도성을 갖는 비금속 물질 또는 금속 물질과 비금속 물질의 혼합 물질로도 형성될 수 있다.
이상, 하나의 스트링(330)을 포함하는 3차원 플래시 메모리 소자(300)에 대해 설명하였으나, 3차원 플래시 메모리 소자(300)에는 상술된 구조의 스트링(330)이 복수 개 포함될 수 있다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 6을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리 소자(600)는 도 3을 참조하여 상술된 3차원 플래시 메모리 소자와 동일하게, 채널층(610)과 채널층(610)에 대해 수직적으로 적층되는 복수의 전극층들(620)을 포함하는 스트링(630), 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)을 포함하는 구조를 가지나, 적어도 하나의 중간 배선층(650)이 채널층(610)에 대해 상이한 형상으로 형성되는 특징을 갖는다.
이하, 3차원 플래시 메모리 소자(600)는, 상술한 구성요소들을 포함하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 채널층(610)과 복수의 전극층들(620) 사이를 연결하도록 형성되는 전하 저장층(도면에는 도시되지 않음) 및 복수의 전극층들(620)과 교대로 배치되며 채널층(610)에 대해 수직적으로 적층되는 복수의 층간 절연층들(도면에는 도시되지 않음)을 더 포함할 수 있다. 즉, 3차원 플래시 메모리 소자(600)는, 도 2를 참조하여 상술된 기존의 구성요소들을 더 포함하는 구조를 가질 수 있다.
채널층(610)은 일 방향으로 연장 형성된다. 예를 들어, 채널층(610)은 도 2를 참조하여 기재된 z축의 방향으로 연장 형성될 수 있다.
복수의 전극층들(620)은 채널층(610)에 대해 수직적으로 적층된다. 이 때, 복수의 전극층들(620)은 도 2를 참조하여 기재된 x축의 방향으로 연장 형성될 수 있다.
여기서, 복수의 전극층들(620)은 적어도 하나의 중간 배선층(650)에 의해 양분되는 적어도 두 개의 블록들(621, 622)로 그룹핑될 수 있다. 예를 들어, 제1 전극층(621-1) 및 제2 전극층(621-2)은 제1 블록(621)으로 그룹핑될 수 있고, 제3 전극층(622-1) 및 제4 전극층(622-2)은 제2 블록(622)으로 그룹핑될 수 있다.
또한, 복수의 전극층들(620) 각각이 채널층(610)에 대해 수직인 방향으로 연장 형성되는 길이는 서로 다를 수 있다. 예를 들어, 660 영역에 대한 탑 뷰를 나타낸 도 7을 참조하면, 제1 전극층(621-1), 제2 전극층(621-2), 제3 전극층(622-1) 및 제4 전극층(622-2)의 순서로 연장 형성되는 길이가 순차적으로 길어질 수 있다. 따라서, 복수의 전극층들(620)은 측면에서 바라봤을 때, 순차적으로 길이가 길어지는 계단 형상으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 제4 전극층(622-2), 제3 전극층(622-1), 제2 전극층(621-2) 및 제1 전극층(621-1)의 순서로 연장 형성되는 길이가 순차적으로 길어질 수도 있다. 마찬가지로 이러한 경우에도 복수의 전극층들(620)은 측면에서 바라봤을 때, 계단 형상으로 형성될 수 있다.
상부 배선층(640)은 스트링(630)(정확하게는 채널층(610))의 상부에 배치된다. 이 때, 상부 배선층(640)은 복수의 전극층들(620)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(620)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 상부 배선층(640)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.
적어도 하나의 중간 배선층(650)은 스트링(630)의 중간 영역에서 복수의 전극층들(620) 사이에 배치된다. 여기서, 적어도 하나의 중간 배선층(650)은 복수의 전극층들(620)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(620)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 예를 들어, 적어도 하나의 중간 배선층(650)은 복수의 전극층들(620)이 연장 형성되는 방향(도 2를 참조하여 기재된 x축의 방향)에 평면 상으로 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 연장 형성될 수 있다.
특히, 적어도 하나의 중간 배선층(650)은 채널층(610)의 적어도 일부를 관통하는 구조를 갖게 될 수 있다(채널층(610)이 적어도 하나의 중간 배선층(650)에 의해 적어도 일부가 관통되는 구조를 갖게 됨). 예를 들어, 670 영역에 대한 탑 뷰를 나타낸 도 8a 내지 8c를 참조하면, 적어도 하나의 중간 배선층(650)은 채널층(610)의 적어도 일부를 관통하는 8a, 8b 또는 8c 중 어느 하나의 구조를 갖게 될 수 있다. 이러한 구조를 갖게 되는 3차원 플래시 메모리 소자(600)의 제조 방법에 대한 상세한 설명은 도 10을 참조하여 기재하기로 한다.
이와 같은 구조의 상부 배선층(640) 및 적어도 하나의 중간 배선층(650) 각각은 3차원 플래시 메모리 소자(600)에서 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다. 이 때, 드레인 전극으로 사용된다는 것은 도 1에 도시된 비트라인(BL)으로 사용된다는 것을 의미할 수 있으며, 배선층(640, 650)이 드레인 전극(또는 소스 전극)으로 사용된다는 것은 배선층(640, 650) 자체가 드레인 전극(또는 소스 전극)으로 사용되는 것 뿐만 아니라, 배선층(640, 650)과 직접적으로 연결되는 전극층이 드레인 전극(또는 소스 전극)으로 사용되는 것을 의미할 수 있다.
예를 들어, 상부 배선층(640)이 소스 전극으로 사용되는 경우, 상부 배선층(640)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(650)은 드레인 전극으로 사용될 수 있으며, 상부 배선층(640)이 드레인 전극으로 사용되는 경우, 상부 배선층(640)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(650)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리 소자(600)에서 정보 저장 요소인 전하 저장층과 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리 소자(600)는 복수의 전극층들(620)을 포함함으로써, 복수의 전극층들(620)에 대응하는 복수의 전하 저장층들을 포함하고, 복수의 전극층들(620)과 복수의 전하 저장층들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,
다른 예를 들면, 적어도 하나의 중간 배선층(650)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 순차적으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 이처럼, 제2 중간 배선층은 인접한 다른 중간 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용되느냐에 따라 소스 전극으로 사용되거나 드레인 전극으로 사용될 수 있다.
즉, 상부 배선층(640) 및 적어도 하나의 중간 배선층(650) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 재구성 가능하게 형성될 수 있다.
이 때, 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 복수의 전극층들(620)이 그룹핑되는 적어도 두 개의 블록들(621, 622)에 각각 대응하도록 구비될 수 있다. 예를 들어, 상부 배선층(640)은 제1 전극층(621-1) 및 제2 전극층(621-2)이 그룹핑되는 제1 블록(621)에 대응하도록 구비되어 제1 블록(621)(제1 전극층(621-1) 및 제2 전극층(621-2))에 대한 드레인 전극 또는 소스 전극으로 사용되고, 적어도 하나의 중간 배선층(650)은 제3 전극층(622-1) 및 제4 전극층(622-2)이 그룹핑되는 제2 블록(622)에 대응하도록 구비되어 제2 블록(622)(제3 전극층(622-1) 및 제4 전극층(622-2))에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 따라서, 3차원 플래시 메모리 소자(600)는 상부 배선층(640) 및 적어도 하나의 중간 배선층(650) 중 어느 하나를 선택하여 드레인 전극 또는 소스 전극으로 사용함으로써, 해당하는 배선층을 사용하는 전극층들 중 어느 하나의 전극층에 대응하는 전하 저장층을 선택적으로 프로그램, 소거 및 리드할 수 있다. 또한, 이에 제한되거나 한정되지 않고, 3차원 플래시 메모리 소자(600)는 복수의 전극층들(620)을 하나의 블록으로 간주하여, 상부 배선층(640), 적어도 하나의 중간 배선층(650) 각각을 소스 전극 또는 드레인 전극으로 사용할 수 있다. 이에 대한 상세한 설명은 도 12를 참조하여 기재하기로 한다.
이하, 적어도 하나의 중간 배선층(650)이 하나인 경우로 설명되나, 이에 제한되거나 한정되지 않고, 두 개 이상의 복수 개로 구비될 수 있다. 이러한 경우 역시 마찬가지로, 복수의 중간 배선층들은 복수의 전극층들(620) 사이에 각각 배치될 수 있다.
따라서, 다른 일 실시예에 따른 3차원 플래시 메모리 소자(600)는, 채널층 상부에 하나의 드레인 전극만을 포함하는 기존의 3차원 플래시 메모리 소자에 비해 셀 전류 감소 및 셀 특성 열화를 개선할 수 있다.
또한, 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 연장 형성되는 길이가 서로 다를 수 있다. 예를 들어, 660 영역에 대한 탑 뷰를 나타낸 도 7을 참조하면, 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 3차원 플래시 메모리 소자(600)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 길어질 수 있다. 따라서, 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 측면에서 바라봤을 때, 순차적으로 길이가 길어지고 짧아지는 계단 형상으로 형성될 수 있다.
또한, 적어도 하나의 중간 배선층(650)이 복수 개 구비되는 경우에도 마찬가지로, 복수의 중간 배선층들은 3차원 플래시 메모리 소자(600)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 길어질 수 있다.
그러나 이에 제한되거나 한정되지 않고 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 3차원 플래시 메모리 소자(600)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아지고, 적어도 하나의 중간 배선층(650)이 복수 개 구비되는 경우의 복수의 중간 배선층들 역시 3차원 플래시 메모리 소자(600)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다. 마찬가지로 이러한 경우에도 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)은 측면에서 바라봤을 때, 계단 형상으로 형성될 수 있다.
이러한 계단 형상으로 인하여, 적어도 하나의 중간 배선층(650) 및 상부 배선층(640)과 관련된 배선 공정의 복잡도를 낮추는 효과가 도모될 수 있다.
3차원 플래시 메모리 소자(600)는 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)에 대응하는 하부 배선층(680)을 더 포함할 수 있다. 여기서, 하부 배선층(680)은 상부 배선층(640) 및 적어도 하나의 중간 배선층(650)과 마찬가지로, 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있다. 예를 들어, 하부 배선층(680)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(650)이 소스 전극으로 사용되는 경우, 하부 배선층(680)은 드레인 전극으로 사용될 수 있다. 반면에, 하부 배선층(680)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(650)이 드레인 전극으로 사용되는 경우, 하부 배선층(680)은 소스 전극으로 사용될 수 있다.
여기서, 상부 배선층(640)의 하면, 적어도 하나의 중간 배선층(650)의 상면 또는 하면, 하부 배선층(680)의 상면은 N+형 또는 N-형 중 적어도 하나로 도핑될 수 있다. 이하, 상부 배선층(640)의 하면, 적어도 하나의 중간 배선층(650)의 상면 또는 하면, 하부 배선층(680)의 상면이 N+형 또는 N-형으로 도핑된다는 것은, 상부 배선층(640), 적어도 하나의 중간 배선층(650) 및 하부 배선층(680)과 직접적으로 맞닿는 채널층에 대한 N+형 또는 N-형의 이온 주입 및 어닐링 공정을 통해 상부 배선층(640)의 하면, 적어도 하나의 중간 배선층(650)의 상면 또는 하면, 하부 배선층(680)의 상면 자체가 N+형 또는 N-형으로 도핑되는 것을 의미할 수 있다. 이에 대해서는 도 10을 참조하여 기재하기로 한다.
그러나 이에 제한되거나 한정되지 않고 상부 배선층(640)의 하면, 적어도 하나의 중간 배선층(650)의 상면 또는 하면, 하부 배선층(680)의 상면이 N+형 또는 N-형으로 도핑된다는 것은, 상부 배선층(340)의 하면, 적어도 하나의 중간 배선층(350)의 상면 또는 하면, 하부 배선층(380)의 상면에 N+형 도핑층 또는 N-형 도핑층이 증착된다는 것을 의미할 수도 있다. 이에 대해서는 도 20 내지 22를 참조하여 기재하기로 한다.
이상, 하나의 스트링(630)을 포함하는 3차원 플래시 메모리 소자(600)에 대해 설명하였으나, 3차원 플래시 메모리 소자(600)에는 상술된 구조의 스트링(630)이 복수 개 포함될 수 있다.
또한, 이상 상술된 3차원 플래시 메모리 소자(600)에 대해서는 도 11a 내지 16을 참조하여 보다 상세하게 설명하기로 한다.
도 9는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 9를 참조하면, 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법은, 3차원 플래시 메모리 제조 시스템(이하, 제조 시스템)에 의해 수행되는 것으로, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리 소자는 도 3 내지 5c를 참조하여 상술된 구조를 갖게 된다. 또한, 제조 방법은 이하 설명되는 단계들에 제한되거나 한정되지 않고, 3차원 플래시 메모리 소자가 도 3 내지 5c를 참조하여 상술된 구조를 갖도록 하는 다양한 단계들이 적용될 수 있다.
우선, 제조 시스템은 하부 배선층 위에 복수의 전극층들 및 복수의 층간 절연층들이 교대로 적층되는 가운데, 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층을 포함하는 몰드 구조체를 준비한다(910).
예를 들어, 910 단계에서 제조 시스템은, 하부 배선층 위에 복수의 층간 절연층들 및 복수의 전극층들을 일 방향(도 2를 참조하여 기재된 x축의 방향)으로 연장 형성하며 교대로 적층하는 과정에서, 복수의 전극층들 중 복수의 층간 절연층들 및 복수의 전극층들이 적층되는 방향을 기준으로 중간 영역의 전극층들 사이에 위치한 임의의 층간 절연층의 일부를 에칭하여 적어도 하나의 중간 배선층을 배치함으로써(또는 복수의 전극층들 중 복수의 층간 절연층들 및 복수의 전극층들이 적층되는 방향을 기준으로 중간 영역의 전극층들 사이에 위치한 임의의 층간 절연층의 상부 또는 하부에 적어도 하나의 중간 배선층을 배치함으로써), 몰드 구조체를 준비할 수 있다. 이에, 제조 시스템은 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 연장 형성되는 적어도 하나의 중간 배선층을 복수의 전극층들 사이에 배치할 수 있다.
이어서, 제조 시스템은 몰드 구조체를 관통하는 스트링 홀(String Hole)을 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성한다(920).
특히, 920 단계에서 제조 시스템은, 스트링 홀이 적어도 하나의 중간 배선층의 적어도 일부를 관통하도록 스트링 홀을 연장 형성함으로써, 제조 완료된 3차원 플래시 메모리에서 적어도 하나의 중간 배선층이 스트링 홀에 채워진 채널층에 의해 적어도 일부가 관통되는 구조를 갖도록 할 수 있다.
이 때, 제조 시스템은, 스트링 홀을 통해 하부 배선층의 적어도 일부가 노출될 때까지 일 방향으로 스트링 홀을 연장 형성함으로써, 930 단계에서 스트링 홀에 채워지는 채널층이 하부 배선층과 맞닿도록 할 수 있다.
그 다음, 제조 시스템은 스트링 홀에 채널층을 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성한다(930). 전술하였듯이, 스트링 홀이 적어도 하나의 중간 배선층의 적어도 일부를 관통하기 때문에, 채널층이 적어도 하나의 중간 배선층의 적어도 일부를 관통하는 구조가 생성될 수 있다.
그 후, 제조 시스템은 채널층의 상부에 상부 배선층을 배치한다(940). 940 단계에서 제조 시스템은, 적어도 하나의 중간 배선층과 동일한 방향으로 상부 배선층을 연장 형성할 수 있으며, 상부 배선층이 연장 형성되는 길이를 910 단계에서 적어도 하나의 중간 배선층이 연장 형성되는 길이와 다르게 함으로써, 상부 배선층과 적어도 하나의 중간 배선층은 측면에서 바라봤을 때, 순차적으로 길이가 길어지는 계단 형상으로 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 제조 시스템은 채널층 상부를 통한 N+형 또는 N- 이온 주입 및 어닐링 공정을 이용하여, 상부 배선층의 하면, 적어도 하나의 중간 배선층의 상면 또는 하면, 하부 배선층의 상면을 N+형 또는 N-형으로 도핑할 수 있다.
이처럼 제조 완료되는 3차원 플래시 메모리 소자에서 상부 배선층, 적어도 하나의 사이 배선층 및 하부 배선층 각각은 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되게 된다.
이상, 하나의 스트링을 포함하는 3차원 플래시 메모리 소자를 제작하는 방법에 대해 설명되었으나, 3차원 플래시 메모리 소자가 복수 개의 스트링들을 포함하는 경우 역시 동일하게 제작될 수 있다. 일례로, 제조 시스템은, 920 단계에서 복수의 스트링 홀들을 연장 형성하고, 930 단계에서 복수의 스트링 홀들 각각에 채널층을 형성하며, 940 단계에서 복수의 채널층들의 상부에 상부 배선층들을 배치함으로써, 복수의 스트링들을 포함하는 3차원 플래시 메모리 소자를 제작할 수 있다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이고, 도 17a 내지 17b는 도 10에 도시된 1010 단계를 설명하기 위한 도면이며, 도 18a 내지 18b는 도 10에 도시된 1020 단계를 설명하기 위한 도면이고, 도 19a 내지 19b는 도 10에 도시된 1030 단계를 설명하기 위한 도면이다.
도 10 내지 19b를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법은, 3차원 플래시 메모리 제조 시스템(이하, 제조 시스템)에 의해 수행되는 것으로, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리 소자는 도 6 내지 8c을 참조하여 상술된 구조를 갖게 된다. 또한, 제조 방법은 이하 설명되는 단계들에 제한되거나 한정되지 않고, 3차원 플래시 메모리 소자가 도 6 내지 8c을 참조하여 상술된 구조를 갖도록 하는 다양한 단계들이 적용될 수 있다.
우선, 제조 시스템은 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 복수의 전극층들 및 복수의 층간 절연층들을 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 몰드 구조체들을 준비한다(1010).
예를 들어, 1010 단계에서 제조 시스템은, 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 복수의 전극층들 및 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링과 스트링의 하부에 배치되는 하부 배선층이 형성된 하부 몰드 구조체를 준비하고, 하부 몰드 구조체와 동일하나 스트링의 하부에 하부 배선층 대신에 중간 배선층이 배치되는 적어도 하나의 중간 몰드 구조체를 준비할 수 있다. 더 구체적인 예를 들면, 제조 시스템은 단면도인 도 17a와 상면도인 17b에 도시된 바와 같이 하부 배선층(1711)의 위에 복수의 전극층들(1712) 및 복수의 층간 절연층들(1713)을 일 방향(도 2를 참조하여 기재된 x축의 방향)으로 연장 형성하며 교대로 적층한 뒤, 적층된 복수의 전극층들(1712) 및 복수의 층간 절연층들(1713)을 다른 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 관통하는 스트링 홀(1714)을 연장 형성하고, 스트링 홀(1714)에 채널층(1715)을 채워 넣어 연장 형성함으로써, 하부 몰드 구조체(1710)를 생성할 수 있다. 마찬가지로, 제조 시스템은, 하부 몰드 구조체(1710)를 생성하는 과정에 동일하게(다만, 하부 배선층(1711) 대신에 중간 배선층을 하부 배선층(1711)의 위치에 배치함) 적어도 하나의 중간 몰드 구조체를 생성하여 복수의 몰드 구조체들을 준비할 수 있다. 이하, 중간 배선층이 배치된 중간 몰드 구조체가 하나 준비되어 하나의 중간 배선층을 포함하는 3차원 플래시 메모리 소자가 제조되는 것으로 설명되나, 이에 제한되거나 한정되지 않고 중간 몰드 구조체가 복수 개 준비되어 복수 개의 중간 배선층들을 포함하는 3차원 플래시 메모리 소자가 제조될 수 있다.
복수의 몰드 구조체들 각각에서, 하부 배선층(1711)과 중간 배선층은 복수의 전극층들(1712)이 연장 형성되는 방향과 직교하는 방향으로 연장 형성될 수 있다. 특히, 하부 배선층(1711)이 배치된 하부 몰드 구조체(1710)의 상부에 중간 배선층이 배치된 적어도 하나의 중간 몰드 구조체가 적층될 때 하부 배선층(1711)과 중간 배선층이 순차적으로 길이가 짧아지거나 길어질 수 있도록 하부 배선층(1711)과 중간 배선층 각각이 연장 형성되는 길이는 서로 다를 수 있다. 예를 들어, 하부 몰드 구조체(1710)의 하부 배선층(1711)이 가장 길게 연장 형성될 수 있고, 적어도 하나의 중간 몰드 구조체의 중간 배선층이 하부 배선층(1711)보다 짧게 연장 형성될 수 있다. 만약, 중간 배선층이 배치된 적어도 하나의 중간 몰드 구조체가 복수 개 구비되는 경우, 복수의 중간 몰드 구조체들 역시 서로 다른 길이로 연장 형성된 중간 배선층들을 포함할 수 있다. 일례로, 하부 중간 몰드 구조체(1710)의 상부에 적층될 제1 중간 몰드 구조체의 중간 배선층이 연장 형성되는 길이는 제1 중간 몰드 구조체의 상부에 적층될 제2 중간 몰드 구조체의 중간 배선층이 연장 형성되는 길이보다 길 수 있다.
이 때, 제조 시스템은 1010 단계에서 중간 배선층이 형성된 적어도 하나의 중간 몰드 구조체를 준비함에 있어, 중간 배선층의 상부에 N+형 도핑층 또는 N-형 도핑층을 증착하여, 중간 배선층의 상면을 N+형 또는 N-형으로 도핑할 수 있다. 이에 대한 상세한 설명은 도 20 내지 22를 참조하여 기재하기로 한다.
또한, 제조 시스템은, 스트링 홀(1714) 내에 채널층(1715)을 채워 넣어 형성하기 이전에, 스트링 홀(1714)의 내측면에 복수의 전극층들(1712)과 직접적으로 접촉되는 전하 저장층을 형성할 수 있다. 이에, 채널층(1715)은 전하 저장층을 사이에 두고 복수의 전극층들(1712)과 마주할 수 있다.
그 다음, 제조 시스템은 스트링의 하부에 하부 배선층이 배치된 어느 하나의 몰드 구조체의 상부에 복수의 몰드 구조체들 중 스트링의 하부에 중간 배선층이 배치된 적어도 하나의 나머지 몰드 구조체를 적층한다(1020). 예를 들어, 1020 단계에서 제조 시스템은, 단면도인 도 18a 및 상면도인 도 18b에 도시된 바와 같이 하부 배선층(1711)이 배치된 하부 몰드 구조체(1710) 상 스트링의 위치와 중간 배선층(1811)이 배치된 중간 몰드 구조체(1810) 상 스트링의 위치가 일치하도록 하부 몰드 구조체(1710)의 상부에 중간 몰드 구조체(1810)를 적층할 수 있다. 만약, 중간 배선층이 배치된 중간 몰드 구조체(1810)가 복수 개 구비되는 경우, 복수의 중간 몰드 구조체들은 순차적으로 하부 몰드 구조체(1710)의 상부에 적층될 수 있다. 특히, 복수의 중간 몰드 구조체들이 적층되는 순서는, 복수의 중간 몰드 구조체들 각각의 중간 배선층이 연장 형성되는 길이에 따라 결정될 수 있다. 예를 들어, 하부 배선층(1711)이 가장 길게 연장 형성된 경우, 중간 몰드 구조체들 중 그 다음으로 길게 연장 형성된 중간 배선층을 포함하는 제1 중간 몰드 구조체가 하부 몰드 구조체(1710)의 상부에 적층되고, 중간 몰드 구조체들 중 제1 중간 몰드 구조체의 중간 배선층이 연장 형성되는 길이 다음으로 길게 연장 형성된 중간 배선층을 포함하는 제2 중간 몰드 구조체가 제1 중간 몰드 구조체의 상부에 적층될 수 있다. 즉, 복수의 중간 몰드 구조체들이 적층되는 순서는 각각의 중간 배선층이 하부 몰드 구조체의 하부 배선층과 함께 연장 형성되는 형상이 계단 형상일 수 있도록 결정될 수 있다.
그 후, 제조 시스템은 스트링의 하부에 하부 배선층이 배치된 어느 하나의 몰드 구조체에 적층된, 스트링의 하부에 중간 배선층이 배치된 적어도 하나의 나머지 몰드 구조체에서 스트링의 상부에 상부 배선층을 형성한다(1030). 예를 들어, 제조 시스템은 단면도인 도 19a 및 상면도인 도 19b에 도시된 바와 같이 중간 몰드 구조체(1810)에서 복수의 전극층들(1812)이 연장 형성되는 방향에 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 상부 배선층(1910)을 연장 형성할 수 있다. 이 때, 연장 형성되는 상부 배선층(1910)의 길이는 중간 몰드 구조체(1810)에 배치된 중간 배선층(1811)의 길이보다 짧거나 길게 됨으로써, 중간 배선층(1811)과 상부 배선층(1910)은 서로 상이한 연장 형성 길이를 갖게 되고 측면에서 바라봤을 때 순차적으로 길이가 길어지거나 짧아지는 계단 형상을 갖게 될 수 있다.
또한, 도면에는 도시되지 않았지만, 제조 시스템은 채널층(1715) 상부를 통한 N+형 또는 N- 이온 주입 및 어닐링 공정을 이용하여, 상부 배선층(1910)의 하면, 중간 배선층(1811)의 상면 또는 하면, 하부 배선층(1711)의 상면을 N+형 또는 N-형으로 도핑할 수 있다.
이처럼 제조 완료되는 3차원 플래시 메모리 소자에서 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층 각각은 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되게 된다.
이상, 중간 배선층(1811)이 하나 포함되는 3차원 플래시 메모리 소자의 제조 방법이 설명되었으나, 3차원 플래시 메모리 소자는 중간 배선층(1811)이 복수 개 포함되는 경우 역시 상술된 단계들을 기반으로 제조될 수 있다. 예컨대, 제조 시스템은 1020 단계에서 하부 몰드 구조체(1710)의 상부에 복수의 중간 몰드 구조체들을 순차적으로 적층하고, 1030 단계에서 복수의 중간 몰드 구조체들 중 최 상단에 위치하는 중간 몰드 구조체에 상부 배선층을 형성함으로써, 복수의 중간 배선층들을 포함하는 3차원 플래시 메모리 소자를 제조할 수 있다.
또한, 하나의 스트링을 포함하는 3차원 플래시 메모리 소자를 제작하는 방법에 대해 설명되었으나, 3차원 플래시 메모리 소자가 복수 개의 스트링들을 포함하는 경우 역시 동일하게 제작될 수 있다. 일례로, 제조 시스템은, 1010 단계에서 복수의 전극층들 및 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 복수 개가 형성된 몰드 구조체들을 준비하고, 1030 단계에서 적어도 하나의 나머지 몰드 구조체에서 스트링들의 상부에 상부 배선층을 각각 형성함으로써 복수의 스트링들을 포함하는 3차원 플래시 메모리 소자를 제작할 수 있다.
도 11a 내지 11b는 도 6에 도시된 3차원 플래시 메모리 소자를 설명하기 위한 도면이다.
도 11a 내지 11b를 참조하면, 3차원 플래시 메모리 소자(1100)는 일 방향으로 연장 형성되는 채널층(1111)과 채널층(1111)에 대해 수직적으로 적층되는 복수의 전극층들(1112, 1113, 1114, 1115, 1116, 1117, 1118)을 포함하는 스트링(1110), 스트링(1110)의 상부에 배치되는 상부 배선층(1120), 스트링(1110)의 중간 영역에서 복수의 전극층들(1113과 1114, 1115와 1116, 1117과 1118) 사이에 배치되는 적어도 하나의 중간 배선층(1130, 1140, 1150) 및 상기 스트링의 하부에 배치되는 하부 배선층(1160)을 포함한다. 이하, 3차원 플래시 메모리 소자(1100)는 적어도 하나의 중간 배선층(1130, 1140, 1150)을 세 개 포함하는 것으로 설명되나 하나 또는 두 개만을 포함하거나, 네 개 이상을 포함할 수 있다.
여기서, 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 및 하부 배선층(1160)은 서로 다른 길이로, 복수의 전극층들(1112, 1113, 1114, 1115, 1116, 1117, 1118)이 연장 형성되는 방향과 직교하는 방향(예컨대, 복수의 전극층들(1112, 1113, 1114, 1115, 1116, 1117, 1118)은 도 2를 참조하여 기재된 x축 방향으로 연장 형성되므로, 상부 배선층(1120) 및 중간 배선층들(1130, 1140)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성됨)으로 연장 형성됨으로써, 계단 형상을 가질 수 있다. 즉, 최상단에 위치하는 상부 배선층(1120)이 가장 짧은 길이로 연장 형성되고, 제1 중간 배선층(1130), 제2 중간 배선층(1140), 제3 중간 배선층(1150)이 순차적으로 길어지며 연장 형성되며, 하부 배선층(1160)이 가장 긴 길이로 연장 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 최하단에 위치하는 하부 배선층(1160)이 가장 짧은 길이로 연장 형성되고, 제3 중간 배선층(1150), 제2 중간 배선층(1140), 제1 중간 배선층(1130)이 순차적으로 길어지며 연장 형성되며, 상부 배선층(1120)이 가장 긴 길이로 연장 형성될 수도 있다.
이와 같이 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 및 하부 배선층(1160)이 계단 형상의 구조를 가짐으로써, 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 및 하부 배선층(1160)과 관련된 배선 공정의 복잡도가 낮춰질 수 있다.
한편, 전술되었지만, 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 및 하부 배선층(1160) 각각은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있다. 이 때, 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 및 하부 배선층(1160) 각각은 복수의 전극층들(1112, 1113, 1114, 1115, 1116, 1117, 1118)이 그룹핑된 적어도 두 개의 블록들(제1 전극층(1112) 및 제2 전극층(1113)이 그룹핑된 제1 블록, 제3 전극층(1114) 및 제4 전극층(1115)이 그룹핑된 제2 블록, 제5 전극층(1116) 및 제6 전극층(1117)이 그룹핑된 제3 블록, 제7 전극층(1118)이 그룹핑된 제4 블록)에 각각 대응하도록 구비됨으로써, 특정 메모리 셀을 제어하고자 하는 경우, 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 또는 하부 배선층(1160) 중에서 제어하고자 하는 메모리 셀의 전극층을 포함하는 블록에 대응하는 두 개의 배선층들이 선택되어 소스 전극 또는 드레인 전극으로 각각 사용될 수 있다. 이하, 특정 블록에 대응하는 두 개의 배선층들은 특정 블록에 포함되는 전극층들을 사이에 두며 가장 가깝게 인접하는 두 개의 배선층들을 의미한다.
일례로, 상부 배선층(1120) 및 제1 중간 배선층(1130)은 제1 블록에 대응하여 구비되어 제1 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있고, 제1 중간 배선층(1130) 및 제2 중간 배선층(1140)은 제2 블록에 대응하여 구비되어 제2 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있으며, 제2 중간 배선층(1140) 및 제3 중간 배선층(1150)은 제3 블록에 대응하여 구비되어 제3 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있고, 제3 중간 배선층(1150) 및 하부 배선층(1160)은 제4 블록에 대응하여 구비되어 제4 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다.
더 구체적인 예를 들면, 제1 전극층(1112)에 대응하는 메모리 셀을 제어하고자 하는 경우, 제1 블록(제1 전극층(1112) 및 제2 전극층(1113)이 그룹핑된 블록)에 대응하는 상부 배선층(1120) 및 제1 중간 배선층(1130)이 선택되고(제1 전극층(1112)을 사이에 두며 가장 가깝게 인접하는 배선층들임), 상부 배선층(1120)이 소스 전극으로 임의로 사용되면서, 제1 중간 배선층(1130)은 소스 전극 또는 드레인 전극 중 상부 배선층(1120)이 사용되는 소스 전극을 제외한 드레인 전극으로 사용될 수 있다.
다른 예를 들면, 제3 전극층(1114)에 대응하는 메모리 셀을 제어하고자 하는 경우, 제2 블록(제3 전극층(1114) 및 제4 전극층(1115)이 그룹핑된 블록)에 대응하는 제1 중간 배선층(1130) 및 제2 중간 배선층(1140)이 선택되고(제3 전극층(1114)을 사이에 두며 가장 가깝게 인접하는 배선층들임), 제2 중간 배선층(1140)이 소스 전극 또는 드레인 전극 중 드레인 전극으로 임의로 사용되면서, 제1 중간 배선층(1130)은 소스 전극 또는 드레인 전극 중 제2 중간 배선층(1140)이 사용되는 드레인 전극을 제외한 소스 전극으로 사용될 수 있다.
이처럼 제1 중간 배선층(1130)은, 제어하고자 하는 메모리 셀을 사이에 둔 인접한 다른 배선층(1120)이 소스 전극으로 사용되는 경우 드레인 전극으로 사용되고, 제어하고자 하는 메모리 셀을 사이에 둔 인접한 다른 배선층(1140)이 드레인 전극으로 사용되는 경우 소스 전극으로 사용되는 것처럼 재구성 가능한 특징을 갖는다.
일 실시예에 따른 3차원 플래시 메모리 소자(1100)에서 제1 중간 배선층(1130)뿐만 아니라, 다른 중간 배선층들(1140, 1150), 상부 배선층(1120) 및 하부 배선층(1160) 모두가 재구성 가능한 특징을 가짐으로써, 상부 배선층(1120), 적어도 하나의 중간 배선층(1130, 1140, 1150) 및 하부 배선층(1160) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 복수의 전극층들(1112, 1113, 1114, 1115, 1116, 1117, 1118)이 하나의 블록에 포함되는 것으로 간주되어, 상부 배선층(1120), 중간 배선층들(1130, 1140, 1150) 및 하부 배선층(1160) 각각이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수도 있다.
이와 같은 구조의 3차원 플래시 메모리 소자(1100)의 프로그래밍, 소거 및 읽기 동작에 대해서는 아래 도 12를 참조하여 설명하기로 한다.
이상 설명된 3차원 플래시 메모리 소자(1100)는, 상부 배선층(1120), 적어도 하나의 중간 배선층(1130, 1140, 1150) 및 하부 배선층(1160)을 포함하는 다양한 구조로 구현될 수 있다. 이에 대한 상세한 예시는 도 13 내지 16을 참조하여 기재하기로 한다.
이상 설명된 3차원 플래시 메모리 소자(1100)는 도면 상 하나의 스트링을 포함하는 것처럼 도시되었으나, 이에 제한되거나 한정되지 않고 복수의 스트링들을 포함할 수 있다. 이러한 경우 복수의 스트링들은, 각각 상부 배선층, 적어도 하나의 중간 배선층, 하부 배선층과 연결될 수 있으며, 각각의 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층은 대응하는 스트링에 대해 소스 전극 또는 드레인 전극으로 적응적으로 사용될 수 있다. 이처럼 복수의 스트링들을 포함하는 3차원 플래시 메모리 소자(1100)의 회로도는 도 11b와 같다.
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 3차원 플래시 메모리 소자(1200)는 도 11a에서 전술된 바와 같이 일 방향으로 연장 형성되는 채널층과 채널층에 대해 수직적으로 적층되는 복수의 전극층들(1211, 1212, 1221, 1222, 1231, 1232)을 포함하는 스트링, 스트링의 상부에 배치되는 상부 배선층(1210), 스트링의 중간 영역에서 복수의 전극층들 사이에 배치되는 중간 배선층들(1220, 1230) 및 스트링의 하부에 배치되는 하부 배선층(1240)을 포함한다. 여기서, 복수의 전극층들(1211, 1212, 1221, 1222, 1231, 1232)은 중간 배선층들(1220, 1230)에 의해 구분되어 세 개의 블록들(블록 A는 제1 전극층(1211) 및 제2 전극층(1212)를 포함하고, 블록 B는 제3 전극층(1221) 및 제4 전극층(1222)를 포함하며, 블록 C는 제5 전극층(1231) 및 제6 전극층(1232)를 포함함)로 그룹핑될 수 있다.
또한, 도면에는, 3차원 플래시 메모리 소자(1200)가 블록 A에서 상부 배선층(1210)에 대응하는 상부 셀렉터(1213) 및 제1 중간 배선층(1220)에 대응하는 하부 셀렉터(1214)를 더 포함하고, 블록 B에서 제1 중간 배선층(1220)에 대응하는 상부 셀렉터(1223) 및 제2 중간 배선층(1230)에 대응하는 하부 셀렉터(1224)를 더 포함하며, 블록 C에서 제2 중간 배선층(1230)에 대응하는 상부 셀렉터(1233) 및 하부 셀렉터(1240)에 대응하는 하부 셀렉터(1234)를 포함하는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 블록들 각각의 셀렉터들(1213, 1214, 1223, 1224, 1233, 1234)은 도 11a와 같이 생략될 수도 있다.
또한, 도면에는 3차원 플래시 메모리 소자(1200)에서 상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240)이 계단 형상으로 형성되어 있지 않은 것으로 도시되었으나, 이는 상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240)이 도면 평면을 기준으로 깊이 또는 높이 방향으로 연장 형성되었기 때문이다.
이하, 3차원 플래시 메모리 소자(1200)의 프로그래밍, 소거, 읽기 동작에 대해 상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240)을 중심으로 설명한다.
우선, 프로그래밍 동작에 대해 살펴보면, 3차원 플래시 메모리 소자(1200)는, 아래의 표 1과 같이 상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240) 각각에 0V 전압 또는 프로그램 전압 대비 낮은 전압을 인가할 수 있다. 이 때, 프로그램 전압은 일례로 18V일 수 있으며, 이에 따라, 상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240) 각각에 인가되는 프로그램 전압 대비 낮은 전압은 18V보다 작은 전원 전압의 값일 수 있다.
상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240) 각각에 전압이 인가되는 동시에, 3차원 플래시 메모리 소자(1200)는, 아래의 표 1과 같이 제어하고자 하는 메모리 셀에 대응하는 전극층(1222)에 연결된 워드 라인에 프로그램 전압인 Vprog을 인가하여, 메모리 셀에 대한 프로그래밍 동작을 수행할 수 있다. 여기서, 3차원 플래시 메모리 소자(1200)는, 제어하고자 하는 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 전극층들(1211, 1212, 1221, 1231, 1232)에 연결된 워드 라인에는 아래의 표 1과 같이 나머지 메모리 셀들이 프로그래밍 동작에 방해가 되지 않고 단순히 온(On) 상태만 유지하도록 턴온 전압인 Vpass를 인가할 수 있다. Vpass는 일례로 10V일 수 있다.
Upper Source-Drain 0V
Top selector 1 Vpass
WLA0 Vpass
WLA1 Vpass
Bottom selector 1 Vpass
Middle Source-Drain 1 0V
Top selector 2 Vpass
WLA2 Vpass
WLA3 Vprog
Bottom selector 2 Vpass
Middle Source-Drain 2 0V
Top selector 3 Vpass
WLA4 Vpass
WLA5 Vpass
Bottom selector 3 Vpass
Low Source-Drain 0V
소거 동작에 대해 살펴보면, 3차원 플래시 메모리 소자(1200)는, 제어하고자 하는 메모리 셀에 따라, 상부 배선층(1210), 중간 배선층들(1220, 1230) 또는 하부 배선층(1240) 중 적어도 하나 이상의 배선층에 소거 전압인 Verase을 인가할 수 있다. 이 때, 소거 전압은 일례로 14V일 수 있다. 예를 들어, 3차원 플래시 메모리 소자(1200)는 제어하고자 하는 메모리 셀에 대응하는 전극층이 포함되는 블록의 위 아래 배선층들 중 드레인 전극으로 사용할 어느 하나의 배선층에 소거 전압을 인가할 수 있다.또한, 표 2와 같이 상부 배선층(1210), 중간 배선층들(1220, 1230) 및 하부 배선층(1240) 각각에 소거 전압이 인가되는 경우, 3차원 플래시 메모리 소자(1200)에 포함되는 메모리 셀들 전부가 소거될 수 있다.
상부 배선층(1210), 중간 배선층들(1220, 1230) 또는 하부 배선층(1240) 중 적어도 하나 이상의 배선층에 소거 전압이 인가되는 동시에, 3차원 플래시 메모리 소자(1200)는, 제어하고자 하는 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 0V 또는 소거 전압 대비 낮은 전압을 인가하여, 해당 메모리 셀에 대한 소거 동작을 수행할 수 있다. 이 때, 소거 전압 대비 낮은 전압은 14V보다 작은 접지 전압의 값일 수 있다.
예를 들어, 도 2와 같이 3차원 플래시 메모리 소자(1200)에 포함되는 메모리 셀들 전부를 소거하고자 하는 경우, 3차원 플래시 메모리 소자(1200)는 메모리 셀들에 대응하는 전극층들(1211, 1212, 1221, 1222, 1231, 1232) 각각에 모두 0V를 인가하여, 모든 메모리 셀들에 대한 소거 동작을 수행할 수 있다.
Upper Source-Drain Verase
Top selector 1 0V
WLA0 0V
WLA1 0V
Bottom selector 1 0V
Middle Source-Drain 1 Verase
Top selector 2 0V
WLA2 0V
WLA3 0V
Bottom selector 2 0V
Middle Source-Drain 2 Verase
Top selector 3 0V
WLA4 0V
WLA5 0V
Bottom selector 3 0V
Low Source-Drain Verase
읽기 동작에 대해 살펴보면, 3차원 플래시 메모리 소자(1200)는, 복수의 전극층들(1211, 1212, 1221, 1222, 1231, 1232)이 그룹핑된 적어도 두 개의 블록들 별로 읽기 동작을 수행할 수 있다. 예를 들어, 3차원 플래시 메모리 소자(1200)는, 표 3과 같이 복수의 전극층들(1211, 1212, 1221, 1222, 1231, 1232)이 그룹핑된 세 개의 블록들(블록 A, B, C)에 대해 순차적으로 센싱을 수행하여, 읽기 동작을 수행할 수 있다. 이러한 동작은 다음과 같다.우선, 3차원 플래시 메모리 소자(1200)는 복수의 전극층들(1211, 1212, 1221, 1222, 1231, 1232)이 그룹핑된 적어도 두 개의 블록들 중 제1 블록에서, 상부 배선층(1210), 중간 배선층들(1220, 1230) 또는 하부 배선층(1240) 중 제1 블록에 대응하는 두 개의 배선층들을 선택할 수 있다. 에컨대, 3차원 플래시 메모리 소자(1200)는 블록 A, B, C 중 블록 A를 먼저 센싱하고자, 블록 A에 대응하는 상부 배선층(1210)과 제1 중간 배선층(1220)을 선택할 수 있다.
이어서, 3차원 플래시 메모리 소자(1200)는 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 어느 하나의 배선층에 프리 차지 전압을 인가할 수 있다. 예를 들어, 3차원 플래시 메모리 소자(1200)는 표 3과 같이 상부 배선층(1210)을 드레인 전극으로 사용하여 상부 배선층(1210)에 프리 차지 전압을 인가하고, 제어하고자 하는 메모리 셀에 대응하는 전극층에 연결된 워드 라인에는 읽기 전압인 Vread를 인가할 수 있다. 이 때, 블록 A에서 제어하고자 하는 메모리 셀을 제외한 나머지 메모리 셀에 대응하는 전극층에 연결된 워드 라인에는 나머지 메모리 셀이 읽기 동작에 방해가 되지 않고 단순히 온(On) 상태만 유지하도록 턴온 전압인 Vpass를 인가할 수 있다. Vpass는 일례로 4V일 수 있다.
이에 따라, 3차원 플래시 메모리 소자(1200)는 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱할 수 있다. 예컨대, 3차원 플래시 메모리 소자(1200)는 블록 A에 포함되는 제1 전극층(1211)에 대응하는 메모리 셀과 제2 전극층(1212)에 대응하는 메모리 셀을 순차적으로 센싱하여 읽기 동작을 수행할 수 있다.
제1 블록에 대한 센싱이 완료되면, 3차원 플래시 메모리 소자(1200)는 적어도 두 개의 블록들 중 제2 블록에서, 상부 배선층(1210), 중간 배선층들(1220, 1230) 또는 하부 배선층(1240) 중 제2 블록에 대응하는 두 개의 배선층들을 선택할 수 있다. 전술된 바와 같이 블록 A를 먼저 센싱하고 난 뒤 블록 B를 센싱하고자 하는 경우, 3차원 플래시 메모리 소자(1200)는 블록 B에 대응하는 제1 중간 배선층(1220)과 제2 중간 배선층(1230)을 선택할 수 있다.
그 다음, 3차원 플래시 메모리 소자(1200)는 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 어느 하나의 배선층에 프리 차지 전압을 인가할 수 있다. 예를 들어, 3차원 플래시 메모리 소자(1200)는 표 3과 같이 제1 중간 배선층(1220)을 드레인 전극으로 사용하여 제1 중간 배선층(1220)에 프리 차지 전압을 인가하고, 제어하고자 하는 메모리 셀에 대응하는 전극층에 연결된 워드 라인에는 읽기 전압인 Vread를 인가할 수 있다. 이 때, 블록 B에서 제어하고자 하는 메모리 셀을 제외한 나머지 메모리 셀에 대응하는 전극층에 연결된 워드 라인에는 나머지 메모리 셀이 읽기 동작에 방해가 되지 않고 단순히 온 상태만 유지하도록 턴온 전압인 Vpass를 인가할 수 있다. Vpass는 일례로 4V일 수 있다.
이에 따라, 3차원 플래시 메모리 소자(1200)는 제2 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱할 수 있다. 예컨대, 3차원 플래시 메모리 소자(1200)는 블록 B에 포함되는 제3 전극층(1221)에 대응하는 메모리 셀과 제4 전극층(1222)에 대응하는 메모리 셀을 순차적으로 센싱하여 읽기 동작을 수행할 수 있다.
마찬가지로, 블록 B에 대한 센싱이 완료되면, 3차원 플래시 메모리 소자(1200)는 표 3과 같이 블록 C에 대한 센싱을 수행할 수 있다.
블록 A에 대한 센싱이 수행되고 있는 시점에서 제1 중간 배선층(1220)은 블록 A에서 소스 전극으로 사용되고 있고, 블록 B에 대한 프리 차지를 수행하기 위해서는 제1 중간 배선층(1220)이 드레인 전극으로 사용되어야 하기 때문에, 블록 A에 대한 센싱과 블록 B에 대한 프리 차지가 동시에 수행될 수 없다.
Upper Source-Drain Pre
charge		 Sensing 0V
Top selector 1 Off(0v) On Off(0v)
WLA0 Vpass Vpass Floating
WLA1 Vread Vread Floating
Bottom selector 1 Off(0v) On Off(0v)
Middle Source-Drain 1 0V 0V Pre charge Sensing 0V
Top selector 2 Off(0v) Off(0v) Off(0v) On Off(0v)
WLA2 Floating Floating Vpass Vpass Floating
WLA3 Floating Floating Vread Vread Floating
Bottom selector 2 Off(0v) Off(0v) Off(0v) On Off(0v)
Middle Source-Drain 2 0V 0V Pre charge Sensing 0V
Top selector 3 Off(0v) Off(0v) On Off(0v)
WLA4 Floating Vpass Vpass Floating
WLA5 Floating Vread Vread Floating
Bottom selector 3 Off(0v) Off(0v) On Off(0v)
Low Source-Drain 0V 0V 0V 0V
이에, 아래의 표 4와 같은 변형된 읽기 동작이 제안될 필요가 있다. 변형된 읽기 동작은, 전술된 읽기 동작과 유사하나, 제2 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층이 제1 블록의 두 개의 배선층들 중 제1 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층을 제외한 나머지 하나의 배선층이 아닌 경우, 제2 블록에 대한 프리 차지(제2 블록에서 어느 하나의 배선층에 프리 차지 전압을 인가하는 것)와 제1 블록에 대한 센싱(제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 것)을 동시에 수행하는 것을 특징으로 한다.예를 들어, 표 4와 같이 블록 A, B, C 중 먼저 센싱될 제1 블록이 블록 A로 결정되고, 블록 A에 대응하는 상부 배선층(1210)과 제1 중간 배선층(1220)이 선택되며, 상부 배선층(1210)이 드레인 전극으로 사용되어 상부 배선층(1210)에 프리 차지 전압이 인가되고 있는 경우, 3차원 플래시 메모리 소자(1200)는 블록 A, B, C 중 다음 번 센싱을 수행할 제2 블록을 블록 B 또는 C 중에 어느 하나로 결정하기 이전에, 센싱이 수행될 제1 블록인 블록 A에서 프리 차지 전압을 인가하는 배선층(드레인 전극으로 사용되는 배선층)을 제외한 나머지 하나의 배선층(소스 전극으로 사용되고 있는 제1 중간 배선층(1220))을 확인한 뒤, 블록 B 및 C 중 확인된 배선층(제1 중간 배선층(1220))을 드레인 전극으로 사용하지 않는 블록을 다음 번 센싱 대상으로 결정할 수 있다. 표 4에 따르면, 블록 B는 제1 중간 배선층(1220)을 드레인 전극으로 사용할 것이기 때문에, 3차원 플래시 메모리 소자(1200)는 블록 C를 다음 번 센싱 대상으로 결정할 수 있다.
이에 따라, 3차원 플래시 메모리 소자(1200)는 블록 A에 포함되는 제1 전극층(1211)에 대응하는 메모리 셀과 제2 전극층(1212)에 대응하는 메모리 셀을 순차적으로 센싱하여 읽기 동작을 수행하는 동시에, 블록 C에 대응하는 두 개의 배선층들(제2 중간 배선층(1230) 및 하부 배선층(1240))을 선택하고 제2 중간 배선층(1230)을 드레인 전극으로 사용하여 프리 차지 전압을 인가할 수 있다.
이처럼, 변형된 읽기 동작에 따르면, 블록 A에 대한 센싱과 블록 B에 대한 프리 차지가 동시에 수행될 수 있고, 마찬가지로 블록 C에 대한 센싱과 블록 B에 대한 프리 차지가 동시에 수행될 수 있기 때문에, 3차원 플래시 메모리 소자(1200)는 읽기 동작의 소요 시간을 대폭 감소시킬 수 있다.
Upper Source-Drain Pre
charge		 Sensing 0V
Top selector 1 Off(0v) On Off(0v)
WLA0 Vpass Vpass Floating
WLA1 Vread Vread Floating
Bottom selector 1 Off(0v) On Off(0v)
Middle Source-Drain 1 0V 0V Pre charge Sensing 0V
Top selector 2 Off(0v) Off(0v) Off(0v) On Off(0v)
WLA2 Floating Floating Vpass Vpass Floating
WLA3 Floating Floating Vread Vread Floating
Bottom selector 2 Off(0v) Off(0v) Off(0v) On Off(0v)
Middle Source-Drain 2 Pre charge Sensing 0V 0V
Top selector 3 Off(0v) Off(0v) On Off(0v)
WLA4 Floating Vpass Vpass Floating
WLA5 Floating Vread Vread Floating
Bottom selector 3 Off(0v) Off(0v) On Off(0v)
Low Source-Drain 0V 0V 0V
이상, 3차원 플래시 메모리 소자(1200)가 두 개의 중간 배선층들(1220, 1230)을 포함할 때의 프로그래밍, 소거, 및 읽기 동작에 대해 설명하였으나, 하나의 중간 배선층을 포함하거나 세 개 이상의 중간 배선층들을 포함하는 경우 역시 마찬가지로 동일하게 동작할 수 있다.
도 13 내지 16은 도 11a에 도시된 3차원 플래시 메모리 소자의 예시들을 나타낸 도면이다. 이하, 설명되는 3차원 플래시 메모리 소자는 도 6 및 도 11a를 참조하여 설명된 구조를 기반으로 하므로, 스트링의 개수, 스트링 별 적어도 하나의 중간 배선층의 개수는 후술되는 예시에 제한되거나 한정되지 않고, 적어도 하나 이상일 수 있다.
도 13을 참조하면, 일 실시예에 따른 3차원 플래시 메모리 소자(1300)는 제1 스트링(1310) 및 제2 스트링(1320)과 제1 상부 배선층(1330) 및 제2 상부 배선층(1340), 제1 중간 배선층(1350) 및 제2 중간 배선층(1360), 그리고 제1 하부 배선층(1370) 및 제2 하부 배선층(1380)을 포함할 수 있다.
보다 상세하게, 제1 스트링(1310)은 일 방향으로 연장 형성되는 채널층(1311)과 채널층(1311)에 대해 수직적으로 적층되는 복수의 전극층들(1312, 1313)을 포함하고 있으며, 제1 스트링(1310)의 상부 영역에는 제1 상부 배선층(1330)이 형성되고, 중간 영역인 복수의 전극층들(1312, 1313) 사이에는 제1 중간 배선층(1350)이 형성되며, 하부 영역에는 제1 하부 배선층(1370)이 형성될 수 있다. 마찬가지로, 제2 스트링(1320)은 일 방향으로 연장 형성되는 채널층(1321)과 채널층(1321)에 대해 수직적으로 적층되는 복수의 전극층들(1322, 1323)을 포함하고 있으며, 제2 스트링(1320)의 상부 영역에는 제2 상부 배선층(1340)이 형성되고, 중간 영역인 복수의 전극층들(1322, 1323) 사이에는 제2 중간 배선층(1360)이 형성되며, 하부 영역에는 제2 하부 배선층(1380)이 형성될 수 있다. 여기서, 채널층들(1311, 1321) 각각에는 전하 저장층이 형성되어 있을 수 있다.
이 때, 중간 배선층들(1350, 1360)은 각각의 채널층(1311, 1321)의 적어도 일부를 관통할 수 있다. 즉, 제1 채널층(1311)은 제1 중간 배선층(1350)에 의해 상하로 양분될 수 있으며, 제2 채널층(1321) 역시 제2 중간 배선층(1360)에 의해 상하로 양분될 수 있다.
스트링들(1310, 1320) 각각에 대해 상부 배선층들(1330, 1340), 중간 배선층들(1350, 1360) 및 하부 배선층들(1370, 1380)은 전술된 바와 같이 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있으며, 복수의 전극층들(1312, 1313, 1322, 1323)이 그룹핑되는 두 개의 블록들에 각각 대응하도록 구비될 수 있다. 예를 들어, 제1 스트링(1310)에서 제1 상부 배선층(1330)은 복수의 전극층들(1312)이 그룹핑된 제1 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있으며, 제1 중간 배선층(1350)은 복수의 전극층들(1313)이 그룹핑된 제2 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 제1 하부 배선층(1370)은 복수의 전극층들(1313)이 그룹핑된 제2 블록에 대한 소스 전극 또는 드레인 전극으로 사용될 수 있다.
마찬가지로, 제2 스트링(1320)에서 제2 상부 배선층(1340)은 복수의 전극층들(1322)이 그룹핑된 제1 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있으며, 제2 중간 배선층(1360)은 복수의 전극층들(1323)이 그룹핑된 제2 블록에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 제2 하부 배선층(1380)은 복수의 전극층들(1323)이 그룹핑된 제2 블록에 대한 소스 전극 또는 드레인 전극으로 사용될 수 있다.
여기서, 상부 배선층들(1330, 1340) 각각의 하면, 중간 배선층들(1350, 1360) 각각의 상면 또는 하면, 하부 배선층들(1370, 1380) 각각의 상면 중 적어도 하나의 면은 N+형 또는 N-형 중 적어도 하나로 도핑될 수 있다. 이에 대한 상세한 설명은 도 14를 참조하여 기재하기로 한다. 이하, 상부 배선층들(1330, 1340) 각각의 하면, 중간 배선층들(1350, 1360) 각각의 상면 또는 하면, 하부 배선층들(1370, 1380) 각각의 상면 중 적어도 하나의 면이 N+형 또는 N-형으로 도핑된다는 것은, 상부 배선층들(1330, 1340) 각각의 하면, 중간 배선층들(1350, 1360) 각각의 상면 또는 하면, 하부 배선층들(1370, 1380) 각각의 상면과 직접적으로 맞닿는 채널층에 대한 N+형 또는 N-형의 이온 주입 및 어닐링 공정을 통해, 각각의 면 자체가 N+형 또는 N-형으로 도핑되는 것을 의미할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 배선층들(1330, 1340) 각각의 하면, 중간 배선층들(1350, 1360) 각각의 상면 또는 하면, 하부 배선층들(1370, 1380) 각각의 상면 중 적어도 하나의 면이 N+형 또는 N-형으로 도핑된다는 것은, 상부 배선층들(1330, 1340) 각각의 하면, 중간 배선층들(1350, 1360) 각각의 상면 또는 하면, 하부 배선층들(1370, 1380) 각각의 상면 중 적어도 하나의 면에 N+형 도핑층 또는 N-형 도핑층이 증착된다는 것을 의미할 수 있다.
도면에는, 제1 하부 배선층(1370) 및 제2 하부 배선층(1380)이 스트링들(1310, 1320)에 각각 대응하도록 서로 독립된 구성부로 도시되었으나, 이에 제한되거나 한정되지 않고, 제1 하부 배선층(1370) 및 제2 하부 배선층(1380)은 스트링들(1310, 1320) 사이에서 공유되도록 하나의 구성부로 구현되어 스트링들(1310, 1320)에 의해 공통으로 사용될 수도 있다. 이에 대한 상세한 설명은 도 15를 참조하여 기재하기로 한다.
도 14를 참조하면, 3차원 플래시 메모리 소자(1400)에 포함되는 중간 배선층들(1410, 1420)의 상면 및 하면 모두는 도면과 같이 N+형으로 도핑될 수 있다. 따라서, 복수의 스트링들 각각의 채널층(1430, 1440) 중 중간 배선층들(1410, 1420)에 인접한 영역의 채널 저항이 줄어들 수 있다. 그러나 이에 제한되거나 한정되지 않고, 중간 배선층들(1410, 1420)의 상면 및 하면 모두가 N-형으로 도핑되거나, 중간 배선층들(1410, 1420)의 상면만 N+형 또는 N-형으로 도핑되거나, 중간 배선층들(1410, 1420)의 하면만 N+형 또는 N-형으로 도핑될 수 있다. 물론, 중간 배선층들(1410, 1420)의 상면 및 하면은 도핑되지 않을 수도 있다.
특히, 전술된 바와 같이 중간 배선층들(1410, 1420)의 상면 또는 하면 중 적어도 하나의 면은, N+형 또는 N-형의 이온 주입과 어닐링 공정을 통해 도핑되거나, N+형 또는 N-형 도핑층이 증착될 수 있다.
또한, 3차원 플래시 메모리 소자(1400)에 포함되는 상부 배선층들(1450, 1460)의 하면도 N+형으로 도핑될 수 있다. 이에, 복수의 스트링들 각각의 채널층(1430, 1440) 중 상부 배선층들(1450, 1460)에 인접한 영역의 채널 저항 역시 줄어들 수 있다. 마찬가지로, 상부 배선층들(1450, 1460)의 하면은 N-형으로 도핑되거나, 아예 도핑되지 않을 수도 있다.
또한, 3차원 플래시 메모리 소자(1400)에 포함되는 하부 배선층들(1470, 1480)의 상면도 N+형으로 도핑될 수 있다. 이에, 복수의 스트링들 각각의 채널층(1430, 1440) 중 하부 배선층들(1470, 1480)에 인접한 영역의 채널 저항 역시 줄어들 수 있다. 마찬가지로, 하부 배선층들(1470, 1480)의 상면은 N-형으로 도핑되거나, 아예 도핑되지 않을 수도 있다.
상부 배선층들(1450, 1460)의 하면 및 하부 배선층들(1470, 1480)의 상면 역시 , N+형 또는 N-형의 이온 주입과 어닐링 공정을 통해 도핑되거나, N+형 또는 N-형 도핑층이 증착될 수 있다.
도 15를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리 소자(1500)는 도 13에 도시된 3차원 플래시 메모리 소자와 유사한 구조를 가지나, 복수의 스트링들(보다 정확하게는 복수의 스트링들에 포함되는 채널층들(1510, 1520))이 기판(1530)을 통해 서로 연결된다는 점에서 특징을 갖는다. 도면에는 도시되지 않았지만, 이러한 구조의 3차원 플래시 메모리 소자(1500)는 복수의 스트링들 각각에 포함되는 전극층들 중 소스 전극 또는 드레인 전극으로 적응적으로 사용되는 독립적인 하부 배선층 또는 공통 하부 배선층을 더 포함할 수 있다. 여기서, 독립적인 하부 배선층은 복수의 스트링들의 전극층들(도면 상 SCG)에 각각 연결되는 하부 배선층을 의미하며, 공통 하부 배선층은 복수의 스트링들의 전극층들에 연결되어 복수의 스트링들 각각의 전극층(도면 상 SCG) 사이에서 서로 공유되며 복수의 스트링들 각각의 전극층에 의해 공통으로 사용되는 하부 배선층을 의미한다.
이러한 구조의 3차원 플래시 메모리 소자(1500) 역시 상부 배선층들(1530, 1540) 각각의 하면, 중간 배선층들(1550, 1560) 각각의 상면 또는 하면 중 적어도 하나의 면은 N+형 또는 N-형 중 적어도 어느 하나로 도핑될 수 있다.
도 16을 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리 소자(1600)는 도 13에 도시된 3차원 플래시 메모리 소자와 유사한 구조를 가지나, 기판(1610)이 소스 전극 또는 드레인 전극으로 사용되는 하부 배선층의 역할을 한다는 점에서 특징을 갖는다. 보다 상세하게, 기판(1610)은 P형의 기판 베이스(1611) 상에 N+형으로 도핑된 컨택트(1612)를 포함함으로써, 복수의 스트링들에 포함되는 복수의 전극층들이 그룹핑되는 적어도 두 개의 블록들에 의해 공유되며, 소스 전극 또는 드레인 전극으로 적응적으로 사용될 수 있다.
마찬가지로, 이러한 구조의 3차원 플래시 메모리 소자(1600) 역시 상부 배선층들(1620, 1630) 각각의 하면, 중간 배선층들(1640, 1650) 각각의 상면 또는 하면 중 적어도 하나의 면은 N+형 또는 N-형 중 적어도 하나로 도핑될 수 있다.
도 20 내지 22는 도 10에 도시된 1010 단계의 세부 공정을 설명하기 위한 도면이다.
제조 시스템은 도 10에 도시된 1010 단계와 관련하여 중간 배선층이 배치된 중간 몰드 구조체를 준비함에 있어, 아래의 세부 공정들 중 어느 하나를 선택적으로 수행할 수 있다. 즉, 제조 시스템은, 중간 몰드 구조체에서 중간 배선층을 형성함에 있어 아래 도 20 내지 22에 도시된 바와 같은 공정을 선택적으로 이용할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 제조 시스템은 다양한 공정들을 활용하여 형성된 중간 배선층을 포함하는 중간 몰드 구조체를 준비할 수 있다.
중간 배선층을 형성하는 세부 공정의 일 실시예로서, 도 20을 참조하면, 제조 시스템은 우선, 적층 베이스의 상부에 금속층(2110) 및 N+형 도핑층(2120)을 순서대로 증착할 수 있다.
이어서, 제조 시스템은, 금속층(2110) 및 N+형 도핑층(2120)의 영역 중 채널층이 형성될 영역에 해당하는 일부 영역(2130)을 제외한 나머지 영역을 에칭할 수 있다.
그 다음, 제조 시스템은 금속층(2110) 및 N+형 도핑층(2120)의 일부 영역(2130)이 잔여하는 적층 베이스의 상부에 층간 절연층(2140)을 형성할 수 있다.
그 후, 제조 시스템은, N+형 도핑층(2120)이 노출되도록 층간 절연층(2140)에 대해 CMP(Chemical Mechanical Polishing)를 수행함으로써, 상면에 N+형이 도핑된 중간 배선층을 형성할 수 있다.
그리고 도면에는 도시되지 않았지만, 중간 배선층이 형성됨에 따라 적층 베이스를 제거할 수 있다.
이처럼 형성된 중간 배선층의 상부에 복수의 전극층들과 복수의 층간 절연층들이 교대로 적층되고, 복수의 전극층들과 복수의 층간 절연층들을 관통하는 스트링 홀이 형성된 뒤, 스트링 홀에 채널층이 채워 넣어 연장 형성됨으로써, 도 18a 및 18b에 도시된 중간 몰드 구조체가 준비될 수 있다.
중간 배선층을 형성하는 세부 공정의 다른 일 실시예로서, 도 21을 참조하면, 제조 시스템은 우선, 적층 베이스의 상부에 적층된 층간 절연층(2110)의 영역 중 채널층이 형성될 영역에 해당하는 일부 영역(2111)을 에칭하여 에칭 공간(2120)을 생성할 수 있다.
이어서, 제조 시스템은, 에칭 공간(2120)이 일부 높이까지만 채워지도록 에칭 공간(2120)에 금속층(2130)을 증착할 수 있다. 보다 상세하게, 제조 시스템은, 에칭 공간(2120)을 가득 채우고 층간 절연층(2110)의 상부까지 금속층(2130)을 증착한 뒤에, 에칭 공간(2120)이 일부 높이까지만 금속층(2130)이 잔여하도록 에칭을 수행할 수 있다.
그 후, 제조 시스템은, 층간 절연층(2110)의 영역 중 금속층(2130)이 증착된 영역을 제외한 나머지 영역과 금속층(2130)의 상부에 N+형 도핑층(2140)을 증착한 뒤, N+형 도핑층(2140)의 영역 중 금속층(2130)의 상부에 해당하는 영역(2141)만이 잔여하도록 N+형 도핑층(2140)에 대해 CMP를 수행함으로써, 상면에 N+형이 도핑된 적어도 하나의 중간 배선층을 형성할 수 있다.
그리고 도면에는 도시되지 않았지만, 중간 배선층이 형성됨에 따라 적층 베이스를 제거할 수 있다.
이처럼 형성된 중간 배선층의 상부에 복수의 전극층들과 복수의 층간 절연층들이 교대로 적층되고, 복수의 전극층들과 복수의 층간 절연층들을 관통하는 스트링 홀이 형성된 뒤, 스트링 홀에 채널층이 채워 넣어 연장 형성됨으로써, 도 18a 및 18b에 도시된 중간 몰드 구조체가 준비될 수 있다.
적어도 하나의 중간 배선층을 형성하는 세부 공정의 또 다른 일 실시예로서, 도 22를 참조하면, 제조 시스템은 우선, 적층 베이스의 상부에 적층된 층간 절연층(2210)의 영역 중 스트링의 상부에 해당하는 일부 영역(2211)을 에칭하여 에칭 공간(2220)을 생성할 수 있다.
이어서, 제조 시스템은, 에칭 공간(2220)이 가득 채워지도록 에칭 공간(2220)에 금속층(2230)을 증착할 수 있다. 보다 상세하게, 제조 시스템은, 에칭 공간(2220)을 가득 채우고 층간 절연층(2210)의 상부까지 금속층(2230)을 증착한 뒤에, 에칭 공간(2220)에만 금속층(2230)이 잔여하도록 에칭을 수행할 수 있다.
그 다음, 제조 시스템은, 층간 절연층(2210)의 영역과 금속층(2230)의 상부에 N+형 도핑층(2240)을 증착할 수 있다.
그 후, 제조 시스템은, N+형 도핑층(2240)의 영역 중 금속층(2230)의 상부에 해당하는 영역(2241)만이 잔여하도록 N+형 도핑층(2240)의 영역 중 금속층(2230)의 상부에 해당하는 영역(2241)에 마스크(2250)를 배치하고 에칭함으로써, 상면에 N+형이 도핑된 적어도 하나의 중간 배선층을 형성할 수 있다.
그리고 도면에는 도시되지 않았지만, 중간 배선층이 형성됨에 따라 적층 베이스를 제거할 수 있다.
이처럼 형성된 중간 배선층의 상부에 복수의 전극층들과 복수의 층간 절연층들이 교대로 적층되고, 복수의 전극층들과 복수의 층간 절연층들을 관통하는 스트링 홀이 형성된 뒤, 스트링 홀에 채널층이 채워 넣어 연장 형성됨으로써, 도 18a 및 18b에 도시된 중간 몰드 구조체가 준비될 수 있다.
이상, 상면에 N+형이 도핑된 적어도 하나의 중간 배선층을 형성하는 공정에 대해 설명하였으나, N-형이 도핑되는 경우, 상면 및 하면 모두에 N+형 또는 N-형이 도핑되는 경우와 상면 및 하면 모두에 아무런 도핑이 없는 경우 역시 유사한 공정을 통해 제조될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (25)

  1. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링;
    상기 스트링의 상부에 배치되는 상부 배선층;
    상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및
    상기 스트링의 하부에 배치되는 하부 배선층
    을 포함하고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되는, 3차원 플래시 메모리 소자.
  3. 제2항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성되는, 3차원 플래시 메모리 소자.
  4. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링;
    상기 스트링의 상부에 배치되는 상부 배선층;
    상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및
    상기 스트링의 하부에 배치되는 하부 배선층
    을 포함하고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되며,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성되는, 3차원 플래시 메모리 소자.
  5. 제4항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.
  6. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.
  7. 제6항에 있어서,
    상기 상부 배선층과 상기 적어도 하나의 중간 배선층 사이에 위치하는 메모리 셀을 제어하고자 하는 경우, 상기 상부 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 임의로 사용되고, 상기 적어도 하나의 중간 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 상기 상부 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 사용되며,
    상기 적어도 하나의 중간 배선층과 상기 하부 배선층 사이에 위치하는 메모리 셀을 제어하고자 하는 경우, 상기 적어도 하나의 중간 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 임의로 사용되고, 상기 하부 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 상기 적어도 하나의 중간 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 사용되는, 3차원 플래시 메모리 소자.
  8. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 상부 배선층 및 상기 적어도 하나의 중간 배선층은,
    상기 복수의 전극층들이 그룹핑되는 적어도 두 개의 블록들에 각각 대응하도록 구비되는, 3차원 플래시 메모리 소자.
  9. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 채널층은,
    상기 적어도 하나의 중간 배선층에 의해 적어도 일부가 관통되는, 3차원 플래시 메모리 소자.
  10. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 적어도 하나의 중간 배선층의 상면 또는 하면, 상기 상부 배선층의 하면 또는 상기 하부 배선층의 상면 중 적어도 하나의 면은,
    N+형 또는 N-형 중 적어도 하나로 도핑되는, 3차원 플래시 메모리 소자.
  11. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 3차원 플래시 메모리 소자에 복수의 스트링들이 포함되는 경우, 상기 복수의 스트링들은,
    기판을 통해 서로 연결되는, 3차원 플래시 메모리 소자.
  12. 제11항에 있어서,
    상기 3차원 플래시 메모리 소자에 복수의 스트링들이 포함되는 경우, 상기 하부 배선층들은,
    상기 복수의 스트링들에 의해 공유되며 공통으로 사용되는, 3차원 플래시 메모리 소자.
  13. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 하부 배선층은,
    P형의 기판 베이스 상에 N+형으로 도핑된 컨택트를 포함하는 기판으로 구현되는, 3차원 플래시 메모리 소자.
  14. 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 몰드 구조체들을 준비하는 단계;
    상기 복수의 몰드 구조체들 중 상기 스트링의 하부에 하부 배선층이 배치된 어느 하나의 몰드 구조체의 상부에 상기 복수의 몰드 구조체들 중 상기 스트링의 하부에 중간 배선층이 배치된 적어도 하나의 나머지 몰드 구조체를 적층하는 단계; 및
    상기 어느 하나의 몰드 구조체에 적층된 상기 적어도 하나의 나머지 몰드 구조체에서 상기 스트링의 상부에 상부 배선층을 형성하는 단계
    를 포함하고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 중간 배선층의 상면, 하면, 상기 상부 배선층의 하면 또는 상기 스트링의 하부에 배치되는 하부 배선층의 상면 중 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계
    를 더 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계는,
    상기 스트링의 채널층 상부를 통한 N+ 또는 N- 이온 주입 및 어닐링 공정을 이용하여, 상기 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 복수의 몰드 구조체들을 준비하는 단계는,
    적층 베이스의 상부에 금속층 및 N+형 도핑층을 순서대로 증착하는 단계;
    상기 금속층 및 상기 N+형 도핑층의 영역 중 상기 적어도 하나의 나머지 몰드 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 제외한 나머지 영역을 에칭하는 단계;
    상기 금속층 및 상기 N+형 도핑층의 일부 영역이 잔여하는 상기 적층 베이스의 상부에 층간 절연층을 형성하는 단계; 및
    상기 N+형 도핑층이 노출되도록 상기 층간 절연층에 대해 CMP(Chemical Mechanical Polishing)를 수행하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 복수의 몰드 구조체들을 준비하는 단계는,
    적층 베이스의 상부에 적층된 상기 층간 절연층의 영역 중 상기 적어도 하나의 나머지 몰드 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 에칭하여 에칭 공간을 생성하는 단계;
    상기 에칭 공간이 일부 높이까지만 채워지도록 상기 에칭 공간에 금속층을 증착하는 단계;
    상기 층간 절연층의 영역 중 상기 금속층이 증착된 영역을 제외한 나머지 영역과 상기 금속층의 상부에 N+형 도핑층을 증착하는 단계; 및
    상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역만이 잔여하도록 상기 N+형 도핑층에 대해 CMP를 수행하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 복수의 몰드 구조체들을 준비하는 단계는,
    적층 베이스의 상부에 적층된 상기 층간 절연층의 영역 중 상기 적어도 하나의 나머지 몰드 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 에칭하여 에칭 공간을 생성하는 단계;
    상기 에칭 공간이 가득 채워지도록 상기 에칭 공간에 금속층을 증착하는 단계;
    상기 층간 절연층의 영역과 상기 금속층의 상부에 N+형 도핑층을 증착하는 단계; 및
    상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역만이 잔여하도록 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역에 마스크를 배치하고 에칭하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 어느 하나의 몰드 구조체의 상부에 상기 복수의 몰드 구조체들 중 상기 스트링의 하부에 적어도 하나의 중간 배선층이 배치된 적어도 하나의 나머지 몰드 구조체를 적층하는 단계는,
    상기 어느 하나의 몰드 구조체 상 상기 스트링의 위치와 상기 적어도 하나의 나머지 몰드 구조체 상 상기 스트링의 위치가 일치하도록 상기 어느 하나의 몰드 구조체의 상부에 상기 적어도 하나의 나머지 몰드 구조체를 적층하는 단계인, 3차원 플래시 메모리 소자의 제조 방법.
  21. 제14항에 있어서,
    상기 하부 배선층은,
    상기 어느 하나의 몰드 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되고,
    상기 적어도 하나의 중간 배선층은,
    상기 적어도 하나의 나머지 몰드 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되며,
    상기 적어도 하나의 나머지 몰드 구조체에서 상기 스트링의 상부에 상부 배선층을 형성하는 단계는,
    상기 적어도 하나의 나머지 몰드 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 상기 상부 배선층을 연장 형성하는 단계이고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성되는, 3차원 플래시 메모리 소자의 제조 방법.
  22. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 프로그램 동작 방법에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각에 0V 전압 또는 프로그램 전압 대비 낮은 전압을 인가하는 단계; 및
    제어하고자 하는 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 프로그램 전압을 인가하여, 상기 메모리 셀에 대한 프로그래밍 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 프로그램 동작 방법.
  23. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 소거 동작 방법에 있어서,
    제어하고자 하는 메모리 셀에 따라, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 적어도 하나 이상의 배선층에 소거 전압을 인가하는 단계; 및
    상기 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 0V 전압 또는 소거 전압 대비 낮은 전압을 인가하여, 상기 메모리 셀에 대한 소거 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 소거 동작 방법.
  24. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 읽기 동작 방법에 있어서,
    상기 복수의 전극층들이 그룹핑된 적어도 두 개의 블록들 중 제1 블록에서, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 상기 제1 블록에 대응하는 두 개의 배선층들을 선택하는 단계;
    상기 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계;
    상기 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계;
    상기 적어도 두 개의 블록들 중 제2 블록에서, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 상기 제2 블록에 대응하는 두 개의 배선층들을 선택하는 단계;
    상기 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계; 및
    상기 제2 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 읽기 동작 방법.
  25. 제24항에 있어서,
    상기 제2 블록에서 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계는,
    상기 제2 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층이 상기 제1 블록의 두 개의 배선층들 중 상기 제1 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층을 제외한 나머지 하나의 배선층이 아닌 경우, 상기 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계와 동시에 수행되는 것
    을 특징으로 하는 3차원 플래시 메모리 소자의 읽기 동작 방법.
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