JP5818679B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置のチップサイズの縮小及び素子の高密度化のため、リソグラフィの解像度の限界寸法より小さい配線パターンの形成が、求められている。微細な配線パターンを形成する技術の一つとして、側壁転写技術が知られている。側壁転写技術は、リソグラフィの解像度の限界寸法より小さい寸法（線幅又はピッチ）を有するパターンを形成できる。
側壁転写プロセスを複数回繰り返すことによって、リソグラフィの解像限界の１／４以下の寸法を有するパターンを形成する方法も提案されている。
例えば、フラッシュメモリのメモリセルアレイのパターンのようなラインアンドスペースパターンは、側壁転写技術によって、形成される。周辺回路とメモリセルアレイとを接続するための領域内において、メモリセルアレイから引き出された直線状のラインパターン（配線）に接続されるように、コンタクトパターン（パッド又はフリンジ）が形成される。コンタクトパターンの寸法は、ラインパターンの寸法（線幅）より大きいことが好ましい。
ラインアンドスペースパターンを形成するための側壁転写技術を適用した製造プロセスにおいて、ラインアンドスペースパターンの形成と共通の工程で、ラインパターンとは寸法の異なるコンタクトパターンを形成することは、困難な場合がある。
特開２００８−２７９９１号公報
微細なパターンを含む半導体装置の信頼性を向上する技術を提案する。
本実施形態の半導体装置の製造方法は、半導体基板の第１の領域内及び第２の領域内に、被加工層を形成する工程と、前記第１の領域から第２の領域に第１の方向に沿って延在し、前記第１の方向と垂直な第２の方向に第１の線幅を有するライン部と前記第２の領域内において前記ライン部に接続される前記第２の方向に前記第１の線幅より大きい第１の寸法を有するフリンジとを含む第１の芯材を、前記被加工層の上方に形成する工程と、前記第１の芯材の側面を取り囲むように、第１の線幅を有する第１の側壁膜を、前記第１の芯材の側面上に形成する工程と、前記フリンジ上及び第１の側壁膜上に、第１のマスクを形成する工程と、前記第１の芯材及び第１の側壁膜の少なくとも一方を含み、前記第１の線幅より大きい第２の寸法を有する残存部が前記第１のマスクの下方に形成されるように、前記第１の芯材を除去する工程と、前記第１の側壁膜のパターン及び前記残存部のパターンに対応した第１のパターンを取り囲むように、前記第１の線幅より小さい第２の線幅を有し、前記第１の領域内で前記第１の線幅以下の第１の間隔で対向し、前記第２の領域内において前記第１の間隔より大きい第２の間隔で対向する第２の側壁膜を、前記第１のパターンの側面上に形成する工程と、前記第１のパターンを除去した後、前記第２の側壁膜をマスクとして前記被加工層を加工して、前記第２の線幅を有し、前記第１の領域内で前記第１の間隔で隣接し、前記第２の領域内において前記第２の間隔で隣接する複数の配線を形成する工程と、を備える。
半導体装置の全体構成の一例を示す模式図。 半導体装置の内部構成の一例を示す模式図。 半導体装置の平面レイアウトの一例を示す模式図。 第１の実施形態の半導体装置の構造を示す平面図。 第１の実施形態の半導体装置の構造を示す断面図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法の一工程を示す断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第１の実施形態の半導体装置の製造方法の一工程を示す平面図。 第１の実施形態の半導体装置の製造方法を説明するための断面工程図。 第２の実施形態の半導体装置の構造を説明するための平面図。 第２の実施形態の半導体装置の製造方法の一工程を示す平面図。 第２の実施形態の半導体装置の製造方法の一工程を示す断面図。 第２の実施形態の半導体装置の製造方法の一工程を示す平面図。 第２の実施形態の半導体装置の製造方法の一工程を示す断面図。 第２の実施形態の半導体装置の製造方法の一工程を示す平面図。 第２の実施形態の半導体装置の製造方法の一工程を示す断面図。 第３の実施形態の半導体装置の構造を説明するための平面図。 第３の実施形態の半導体装置の製造方法の一工程を示す断面図。 第３の実施形態の半導体装置の製造方法の一工程を示す平面図。 第３の実施形態の半導体装置の製造方法の一工程を示す断面図。 第３の実施形態の半導体装置の製造方法の一工程を示す平面図。 第３の実施形態の半導体装置の製造方法の一工程を示す断面図。 第３の実施形態の半導体装置の製造方法の一工程を示す平面図。 第３の実施形態の半導体装置の製造方法の一工程を示す断面図。 第３の実施形態の半導体装置の製造方法の一工程を示す平面図。 第３の実施形態の半導体装置の製造方法の一工程を示す断面図。 第４の実施形態の半導体装置の構造を示す平面図。 第４の実施形態の半導体装置の製造方法の一工程を示す平面図。 第４の実施形態の半導体装置の製造方法の一工程を示す断面図。 第４の実施形態の半導体装置の製造方法の一工程を示す平面図。 第４の実施形態の半導体装置の製造方法の一工程を示す断面図。 第４の実施形態の半導体装置の製造方法の一工程を示す平面図。 第４の実施形態の半導体装置の製造方法の一工程を示す断面図。 第５の実施形態の半導体装置の構造を示す平面図。 第５の実施形態の半導体装置の構造を示す断面図。 第５の実施形態の半導体装置の製造方法の一工程を示す平面図。 第５の実施形態の半導体装置の製造方法の一工程を示す断面図。 第５の実施形態の半導体装置の製造方法の一工程を示す平面図。 第５の実施形態の半導体装置の製造方法の一工程を示す断面図。 第５の実施形態の半導体装置の製造方法の一工程を示す断面図。 第５の実施形態の半導体装置の製造方法の一工程を示す平面図。 第５の実施形態の半導体装置の製造方法の一工程を示す断面図。 第５の実施形態の半導体装置の製造方法の一工程を示す平面図。 第５の実施形態の半導体装置の製造方法の一工程を示す断面図。 第５の実施形態の半導体装置の製造方法の一工程を示す平面図。 第５の実施形態の半導体装置の製造方法の一工程を示す断面図。
［実施形態］
以下、図面を参照しながら、各実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 第１の実施形態
（ａ） 全体構成
図１及び図２を用いて、第１の実施形態の半導体装置の全体構成例について説明する。
図１は、本実施形態の半導体装置の主要部を示すブロック図である。
本実施形態の半導体装置は、例えば、半導体メモリである。但し、本実施形態は、半導体メモリに限定されない。
メモリセルアレイ１００は、複数のメモリセル（メモリ素子）ＭＣを有する。メモリセルアレイ１００は、外部からのデータを記憶する。
図２を用いて、メモリセルアレイ１００の構成について、フラッシュメモリを例として、説明する。例えば、ＮＡＮＤ型フラッシュメモリは、制御単位としての複数のブロックが、メモリセルアレイ１００内に設けられている。図２は、メモリセルアレイ１００内の１つのブロックＢＬＫの等価回路図を示している。
１つのブロックＢＬＫは、Ｘ方向（ロウ方向）に並んだ複数のメモリセルユニットＣＵを含んでいる。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＣＵが設けられている。
１つのメモリセルユニットＣＵは、複数（例えば、ｐ個）のメモリセルＭＣ１〜ＭＣｐから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ１〜ＭＣｐの電流経路が、Ｙ方向（カラム方向）に沿って直列接続されている。
メモリセルユニットＣＵの一端（ソース側）、すなわち、ソース側セレクトトランジスタＳＴＳの電流経路の一端に、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。
尚、１つのメモリセルユニットＣＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ１〜ＭＣｐを区別しない場合には、メモリセルＭＣと表記する。また、ソース側及びドレイン側のセレクトトランジスタＳＴＤ，ＳＴＳを区別しない場合には、セレクトトランジスタＳＴと表記する。
メモリセルＭＣは、電荷の保持が可能な電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣは、電荷蓄積層内の電荷量に応じて、トランジスタのしきい値が変化する。メモリセルＭＣは、記憶すべきデータとトランジスタのしきい値電圧とが対応づけられている。
Ｙ方向に隣接する２つのメモリセルＭＣは、ソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ１のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタＳＴＤのソースは、メモリセルＭＣｐのドレインに接続されている。ドレイン側セレクトトランジスタＳＴＤのドレインは、１本のビット線ＢＬｑに接続されている。ブロックＢＬＫに割り付けられるビット線ＢＬ１〜ＢＬｑの本数は、ブロックＢＬＫ内のメモリセルユニットＣＵの個数と同じである。
ワード線ＷＬ１〜ＷＬｐはＸ方向に延在し、各ワード線ＷＬ１〜ＷＬｐはＸ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＣＵにおいて、ワード線ＷＬ１〜ＷＬｐの本数は、１つのメモリセルストリング内のメモリセルの個数（ｐ個）と、同じである。
ドレイン側セレクトゲート線ＳＧＤＬはＸ方向に延在し、Ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはＸ方向に延び、Ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。
以下では、各ワード線ＷＬ１〜ＷＬｐを区別しない場合には、ワード線ＷＬと表記し、各ビット線ＢＬ１〜ＢＬｑを区別しない場合には、ビット線ＢＬと表記する。また、ソース側及びドレイン側のセレクトゲート線ＳＧＳＬ，ＳＧＤＬを区別しない場合には、セレクトゲート線ＳＧＬと表記する。
ロウ制御回路（例えば、ワード線ドライバ）１０１は、メモリセルアレイ１００のロウを制御する。ロウ制御回路１０１は、アドレスバッファ１０２からのアドレス信号に基づいて、選択されたメモリセルにアクセスするために、ワード線ＷＬを駆動する。
カラムデコーダ１０３は、アドレスバッファ１０２からのアドレス信号に基づいて、メモリセルアレイ１００のカラムを選択し、選択されたビット線ＢＬを駆動する。
センスアンプ１０４は、ビット線ＢＬの電位変動を、検知及び増幅する。また、センスアンプ１０４は、メモリセルアレイ１００から読み出されたデータ及びメモリセルアレイ１００に書き込むデータを、一時的に保持する。
ウェル・ソース線電位制御回路１０５は、メモリセルアレイ１００内のウェル領域の電位及びソース線ＳＬの電位を制御する。
電位生成回路１０６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、ワード線ＷＬに印加される電圧を生成する。また、電位生成回路１０６は、例えば、セレクトゲート線ＳＧＬ、ソース線ＳＬ及び半導体基板内のウェル領域に印加する電位も生成する。電位生成回路１０６によって生成された電位は、ロウ制御回路１０１に入力され、選択ワード線及び非選択ワード線ＷＬ、セレクトゲート線ＳＧＬにそれぞれ印加される。
データ入出力バッファ１０７は、データの入出力のインターフェイスとなる。データ入出力バッファ１０７は、入力された外部からのデータを、一時的に保持する。データ入出力バッファ１０７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを外部へ出力する。
コマンドインターフェイス１０８は、データ入出力バッファ７に入力されるデータがコマンドデータ（コマンド信号）であるか否かを判断する。データ入出力バッファ１０７に入力されるデータがコマンドデータを含む場合、コマンドインターフェイス１０８は、コマンドデータをステートマシーン１０９に転送する。
ステートマシーン１０９は、外部からの要求に応じて、フラッシュメモリ内の各回路の動作を制御する。
（ｂ） 構造
図３乃至図５を参照して、本実施形態の半導体装置（例えば、フラッシュメモリ）の構造について、説明する。
図３を用いて、本実施形態の半導体装置（例えば、フラッシュメモリ）の配線レイアウトの一例について説明する。
図３は、メモリセルアレイ１００、メモリセルアレイ１００周辺に配置されるロウ制御回路１０１及び引き出し領域１５０の位置関係を模式的に示す図である。
メモリセルアレイ１００は、Ｙ方向（カラム方向）に並んで配置される複数のブロックから構成される。図３において、説明の簡単化のため、２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）が、示されている。尚、メモリセルアレイ１００内のブロックの個数は、２個に限定されない。
ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内には、複数のワード線ＷＬが、設けられている。各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のワード線ＷＬを挟むように、２つのセレクトゲート線ＳＧＬが、各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のＹ方向の一端及び他端に、それぞれ配置される。各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）において、２つのセレクトゲート線ＳＧＬのうち１つは、ソース側セレクトトランジスタのセレクトゲート線ＳＧＬであり、他の１つは、ドレイン側セレクトトランジスタのセレクトゲート線ＳＧＬである。
図３に示される例では、引き出し領域１５０が、メモリセルアレイ１００の一端及び他端にそれぞれ設けられている。この場合、互いに隣接する２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のワード線ＷＬは、互いに反対側の引き出し領域１５０内に、それぞれ引き出される。
メモリセルアレイ１００内の配線のピッチ（配線の線幅及び配線間の間隔）は、ロウ制御回路１０１などの周辺回路の配線のピッチ（配線の線幅及び配線間の間隔）と異なる。そのため、図３に示されるように、メモリセルアレイ１００とロウ制御回路１０１との間に、配線の線幅及びピッチ及び間隔を変換するための引き出し領域（フックアップ領域ともよばれる）１５０が、配置されている。
図３に示す例では、ワード線ＷＬは、全体として、２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧＬを多重に取り囲んでいる。メモリセルアレイ１００内で、複数のワード線ＷＬは、Ｘ方向に延在する。複数のワード線ＷＬの端部は、引き出し領域１５０内において、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側（Ｙ方向、図中下向き又は上向き）に折り曲げられる。
図３に示されるように、複数のワード線ＷＬは、メモリセルアレイ１００の端部、或いは、引き出し領域１５０内で分断され、各ワード線ＷＬの独立性が確保されている。
引き出し領域１５０内において、例えば、ワード線ＷＬが折り曲げられた箇所からその先端までの間に、コンタクトプラグ（コンタクトホール）がワード線に接続される。コンタクトプラグ（図示せず）は、引き出し領域１５０に設けられたコンタクト部（図示せず）上に、配置される。コンタクト部は、引き出し領域１５０内において、ワード線ＷＬに接続されている。コンタクト部は、ワード線ＷＬと同じ部材（材料）によって形成される。以下では、コンタクト部のことを、パッド又はフリンジともよぶ。また、以下において、引き出し領域１５０内のワード線の部分のことを、引き出し線とよぶ場合もある。
メモリセルアレイ１００と引き出し領域１５０との間に、メモリセルとして機能しないダミーセルを含む領域（以下、ダミーセル領域とよぶ）が設けられる場合がある。本実施形態では、ダミーセル領域の図示は、省略する。
図４及び図５は、本実施形態のフラッシュメモリの構造を示す図である。
図４は、本実施形態のフラッシュメモリの平面構造を示す平面図である。図５は、本実施形態のフラッシュメモリの断面構造を示す断面図である。図５の（ａ）は、図４のＶａ−Ｖａ線に沿う断面図である。図５の（ｂ）は、図４のＶｂ−Ｖｂ線に沿う断面図である。図５の（ｃ）は、図４のＶｃ−Ｖｃ線に沿う断面図である。
図４及び図５には、メモリセルアレイ１００及び引き出し領域１５０の一部分の構造が抽出されて、示されている。図４及び図５において、メモリセルユニットの片側のセレクトゲート線ＳＧＬ、セレクトゲート線ＳＧＬに接続されるセレクトトランジスタＳＴ、ワード線ＷＬ、及び、ワード線ＷＬに接続されるメモリセルＭＣが、図示されている。
図４及び図５に示すように、メモリセルＭＣ及びセレクトトランジスタＳＴは、ウェル領域（図示せず）が形成された半導体基板３０上に、設けられる。
図５の（ａ）及び（ｃ）に示されるように、メモリセルＭＣは、メモリセルアレイ１００内に配置される。上述のように、メモリセルＭＣは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣのゲートは、ゲート絶縁膜（トンネル絶縁膜）３２上に形成された電荷蓄積層３３と、電荷蓄積層３３上に形成された絶縁体（ゲート間絶縁膜又はブロック絶縁膜とよばれる）３４と、絶縁体３４上に形成されたコントロールゲート電極３５とを含んでいる。図５の（ａ）及び（ｃ）に示される例において、電荷蓄積層３３は、例えば、導電性のシリコンを用いて形成される。シリコンの電荷蓄積層３３は、フローティングゲート電極３３とよばれる。尚、電荷蓄積層３３は、電子に対するトラップ準位を含む絶縁膜（例えば、窒化シリコン）を用いて形成されてもよい。絶縁体３４は、シリコン酸化膜、シリコン窒化膜及び高誘電率膜（High-k膜）の１つを含む単層構造でもよいし、それらの膜の複数を含む多層構造でもよい。
図５の（ｃ）に示されるように、メモリセルアレイ１００内において、ＳＴＩ構造の素子分離絶縁膜３１Ａが、半導体基板３０内に埋め込まれている。素子分離絶縁膜３１Ａによって、半導体基板３０内に、アクティブ領域ＡＡが区画される。アクティブ領域ＡＡは、Ｙ方向に延在している。
Ｘ方向に配列された複数のフローティングゲート電極３３は、素子分離絶縁膜３１によって、メモリセルＭＣ毎に分離されている。
コントロールゲート電極３５はＸ方向に延在し、Ｘ方向に配列された複数のメモリセルＭＣに共有されている。コントロールゲート電極３５は、ワード線ＷＬとして用いられている。
セレクトトランジスタＳＴのゲート電極は、メモリセルＭＣのスタックゲート構造に近似した構造を有する。セレクトトランジスタＳＴのゲート電極は、例えば、電荷蓄積層３３と同時に形成される第１電極層３３Ｓと、ゲート間絶縁膜３４と同時に形成される絶縁体３４Ｓと、コントロールゲート電極３５と同時に形成される第２電極層３３Ｓとを含んでいる。セレクトトランジスタＳＴにおいて、絶縁体３４Ｓ内に形成された開口部を介して、第１電極層３３Ｓと第２電極層３５Ｓとが接続されている。
Ｘ方向に配列された複数の第１電極層３３Ｓは、フローティングゲート電極３３と同様に、素子分離絶縁膜３１Ａによって、電気的に分離されている。第２電極層３５Ｓは、コントロールゲート電極３５と同様に、Ｘ方向に延在し、Ｘ方向に配列された複数のセレクトトランジスタＳＴに共有されている。セレクトトランジスタＳＴのゲート電極３３Ｓ，３５Ｓは、セレクトゲート線ＳＧＬとして用いられている。
メモリセルＭＣ及びセレクトトランジスタＳＴの電流経路は、例えば、半導体基板３０内に形成された拡散層３９によって、Ｙ方向に直列接続されている。Ｘ方向に隣接する２つのセレクトトランジスタＳＴは、半導体基板３０内に形成された拡散層３９Ｓを共有する。拡散層３９，３９Ｓは、各トランジスタＭＣ，ＳＴのソース及びドレインとして用いられる。拡散層３９，３９Ｓを介して電流経路が直列接続された複数のメモリセルＭＣ及びセレクトトランジスタＳＴが、メモリセルユニットを形成する。
半導体基板３０上には、第１の層間絶縁膜５１が設けられる。層間絶縁膜５１は、メモリセルＭＣのゲート電極及びセレクトトランジスタＳＴのゲート電極を、覆っている。層間絶縁膜５１内に形成されたコンタクトホール内に、コンタクトプラグＣＰ１が埋め込まれる。コンタクトプラグＣＰ１は、セレクトトランジスタＳＴの拡散層３９Ｓに接続される。拡散層３９Ｓは、コンタクトプラグＣＰ１を経由して、層間絶縁膜５１上の第１の配線層（中間配線）５９Ａに接続される。第１の配線層５９Ａは、第１の配線レベルＭ０に設けられている。
第２の層間絶縁膜５２が、第１の層間絶縁膜５１上に積層されている。第３の層間絶縁膜５３が、第２の層間絶縁膜５２上に積層されている。
拡散層３９Ｓがドレイン側セレクトトランジスタＳＴＤに共有されている場合、第２の配線レベルＭ１に設けられた第２の配線層ＢＬが、ビット線ＢＬとして、層間絶縁膜５２内のビアプラグＶＰ、第１の配線層５９Ａ及びコンタクトプラグＣＰ１を介して、拡散層３９Ｓに接続される。ビット線ＢＬとしての第２の配線層は、Ｙ方向に延在する。各ビット線ＢＬにそれぞれ接続されたコンタクトプラグＣＰ１は、Ｘ方向に配列されたメモリセルユニット毎に、電気的に分離されている。
尚、拡散層３９Ｓが、ソース側セレクトトランジスタＳＴＳに共有されている場合、第１の配線レベルＭ０の配線層を用いて形成されるソース線ＳＬが、拡散層３９Ｓに接続される。
図５の（ｂ）及び（ｃ）に示されるように、ワード線ＷＬとしてのコントロールゲート電極３５は、メモリセルアレイ１００内から引き出し領域１５０内に延在する。そして、ワード線ＷＬの独立性を確保するため、引き出し領域１５０内で、ワード線ＷＬ間が分断される。ワード線の分断箇所は、図４に示される箇所に限定されない。
ワード線ＷＬは、引き出し領域１５０内のパッド３５Ｐに接続されている。パッド３５Ｐとワード線ＷＬとは、連続した導電層である。
パッド３５Ｐ上に、コンタクトプラグＣＰ２が設けられ、パッド３５ＰとコンタクトプラグＣＰＦとが電気的に接続される。これによって、メモリセルＭＣが接続されたワード線が、ロウ制御回路に接続される。
ワード線ＷＬとロウ制御回路とを接続するために、例えば、引き出し領域１５０内に設けられた第１の配線レベルＭ０の配線層５９Ｂが、用いられる。ロウ制御回路から延在する配線層５９Ｂが、パッド３５Ｐ上のコンタクトプラグＣＰ２に接続される。尚、ビット線ＢＬと同じ配線レベルＭ１に位置する配線層をさらに用いて、ワード線ＷＬが、ロウ制御回路に接続されてもよい。
図５の（ｃ）に示されるように、引き出し領域１５０において、素子分離絶縁膜３１Ｂが、例えば、半導体基板３０内に設けられている。素子分離絶縁膜３１Ｂは、引き出し領域１５０の全体に形成されている。引き出し領域１５０内において、ワード線ＷＬ及びパッド３５Ｐは、素子分離絶縁膜３１Ｂ上に、設けられている。
以下では、説明の明確化のために、パッド（フリンジ、コンタクト部）３５Ｐ及びコンタクトプラグＣＰ２が設けられた引き出し領域１５０内の領域２００のことを、コンタクト形成領域２００ともよぶ。
セレクトゲート線ＳＧＬとしてのセレクトトランジスタＳＴのゲート電極（第２電極層）３５Ｓは、例えば、メモリセルアレイ１００内から引き出し領域１５０内に延在する。
本実施形態において、４本（４ｎ本）のワード線ＷＬが、後述の製造方法に対応した１つのグループとして、引き出し領域１５０内の１つのコンタクト形成領域２００内に引き出される。１つのグループの４本のワード線のうち、外側（外周側）の２つのワード線が、内側（内周側）の２つのワード線を取り囲む。
ワード線ＷＬのグループに対応するように、４つのパッド３５Ｐが、１つのコンタクト形成領域２００内に設けられている。
パッド３５Ｐは、例えば、矩形状（四角形状）の平面形状を有している。各ワード線ＷＬは、対応するパッド３５Ｐの頂点（角）から延在している。パッド３５Ｐの平面形状は、四角形の角が欠けた形状、四角形の角が丸くなった形状、半円形状、楕円形状、又は、円形状を有する場合もある。
コンタクト形成領域２００内の１つのグループのワード線ＷＬに対応するパッド３５Ｐにおいて、複数のパッド３５Ｐは、ある中心線（対称軸）においてＹ方向及びＸ方向に対称関係を有するように、レイアウトされている。
引き出し領域１５０内に引き出されたワード線ＷＬの折り曲げ位置を調整することによって、パッド３５Ｐ及びコンタクトプラグＣＰ２は、２次元（Ｘ−Ｙ平面）において、その位置、サイズ、パッド３５Ｐ間の間隔（ピッチ）及びコンタクトプラグＣＰ２間の間隔を調整できる。例えば、複数のコンタクトプラグＣＰ２及びパッド３５Ｐのレイアウトを、ワード線ＷＬが形成するグループごとに、Ｘ方向及びＹ方向にずらして設定できる。そのため、ワード線ＷＬとロウ制御回路とを接続するための配線層のレイアウトを、簡単化できる。
ワード線ＷＬは、メモリセルアレイ１００内において、ラインアンドスペースパターンを有している。
ラインアンドスペースパターンは、ラインパターン（例えば、直線状の配線のパターン、ここでは、ワード線）とラインパターン間のスペースパターン（例えば、絶縁体のパターン）とが、ラインパターンの延在方向と交差する方向において所定の周期で交互に配列されているレイアウトを示す。例えば、メモリセルアレイ１００のアクティブ領域ＡＡと素子分離領域ＳＴＩとのレイアウトも、ワード線ＷＬと同様に、ラインアンドスペースパターンを有している。
メモリセルアレイ１００内において、ラインパターンとしてのワード線ＷＬは、ある線幅（配線幅）ＬＷ２を有している。メモリセルアレイ１００内において、スペースパターンの線幅ＬＩ２、つまり、隣接するワード線ＷＬの間隔（配線間隔）ＬＩ２は、ワード線ＷＬの線幅ＬＷ２とほぼ同じ大きさであることが好ましい。このようなメモリセルアレイ内のラインアンドスペースパターンにおいて、ワード線ＷＬのハーフピッチは、ワード線ＷＬの線幅ＬＷ２又はワード線ＷＬ間の配線間隔ＬＩ２に実質的に等しい。但し、ワード線ＷＬ間の間隔ＬＩ２の大きさは、ワード線ＷＬの線幅ＷＬ２の大きさと異なる場合がある。
メモリセルＭＣのチャネル長方向の寸法は、ワード線ＷＬの線幅ＬＷ２に実質的に等しい。
ワード線ＷＬは、側壁膜のパターンに基づいて配線のパターニングが実行される側壁転写技術（側壁形成工程及び側壁転写工程）を用いて形成される。側壁膜の形成及びその側壁膜のパターンの転写が複数回繰り返されるによって、ワード線ＷＬは、露光装置を用いたパターニングによって精度良く形成することが困難なフォトリソグラフィの解像度の限界寸法よりも小さい（微細な）パターンとなるように形成される。本実施形態において、“フォトリソグラフィの解像度の限界寸法”とは、例えば、ラインアンドスペースの周期構造が含むパターンを形成するために用いられる光学系の解像度の限界寸法を示す。
例えば、２回の側壁転写工程によって、ワード線ＷＬの線幅ＬＷ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有するように、形成される。
但し、本実施形態のフラッシュメモリにおいて、複数回（２ｎ回）の側壁形成工程及び側壁転写工程によって、ワード線ＷＬが、フォトリソグラフィの解像度の限界寸法より小さいサイズで形成されるのであれば、ワード線ＷＬの線幅ＬＷ２はフォトリソグラフィの解像度の限界の４分の１の大きさに限定されない。例えば、本実施形態において、ワード線（配線）ＷＬの線幅ＬＷ２は、フォトリソグラフィの解像度の限界寸法の２分の１以下からフォトリソグラフィの解像度の限界寸法の４分の１以上の範囲で形成されてもよいし、フォトリソグラフィの解像度の限界寸法未満からフォトリソグラフィの解像度の限界寸法以上でもよい。また、フォトリソグラフィの解像度の限界寸法の４分の１より小さい寸法、例えば、４回の側壁転写工程でワード線が形成された場合のように、ワード線ＷＬの線幅ＬＷ２又は配線間隔ＬＩ２は、フォトリソグラフィの解像度の限界寸法の１６分の１でもよい。
上述のように、ラインアンドスペースパターンの配線レイアウトを含むメモリセルアレイ１００内において、隣接するワード線ＷＬ間の間隔ＬＩ２がワード線ＷＬの線幅ＬＷ２と実質的に同じ寸法を有している場合、ワード線ＷＬ間の間隔ＬＩ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさに設定されている。ワード線ＷＬ間の間隔ＬＩ２がワード線ＷＬの線幅ＬＷ２と実質的に同じ寸法であれば、ワード線ＷＬ間の間隔ＬＩ２は、フォトリソグラフィの解像度の限界寸法未満からフォトリソグラフィの解像度の限界寸法の４分の１以上の範囲で形成されてもよいし、フォトリソグラフィの解像度の限界寸法の４分の１より小さい寸法でもよい。
引き出し領域１５０のコンタクト形成領域２００内において、パッド３５ＰのＸ方向における寸法ＰＤ１及びＹ方向における寸法ＰＤ２は、ワード線ＷＬの線幅ＬＷ２より大きい寸法に設定されている。パッド３５Ｐの寸法ＰＤ１，ＰＤ２がワード線ＷＬの線幅ＬＷ２より大きくされることによって、コンタクトプラグＣＰ２とワード線ＷＬとの間に生じる接触抵抗を低減できたり、アライメントのずれに起因したコンタクトプラグＣＰ２とワード線ＷＬとの接触不良を抑制できたりする。
セレクトゲート線ＳＧＬの線幅ＬＷＳは、例えば、ワード線ＷＬの線幅ＬＷ２より大きい。セレクトゲート線ＳＧＬには、パッドが接続されず、引き出し領域１５０内のセレクトゲート線ＳＧＬ上に、コンタクトプラグ（図示せず）が設けられている。
本実施形態のフラッシュメモリにおいて、引き出し領域１５０のコンタクト形成領域２００内におけるワード線（引き出し線）ＷＬ間のＸ方向及びＹ方向における各間隔Ｄ２Ｘ，Ｄ２Ｙは、メモリセルアレイ１００内のワード線ＷＬ間の間隔ＬＩ２より大きい。コンタクト形成領域２００内におけるワード線ＷＬ間のＸ方向及びＹ方向における各間隔Ｄ２Ｘ，Ｄ２Ｙは、ワード線ＷＬの線幅ＬＷ２より大きい。本実施形態において、コンタクト形成領域２００内におけるワード線ＷＬ間のＸ方向及びＹ方向における各間隔Ｄ２Ｘ，Ｄ２Ｙは、フォトリソグラフィの解像度の限界寸法の４分の１より大きい。例えば、コンタクト形成領域２００内におけるワード線ＷＬ間の間隔Ｄ２Ｘ，Ｄ２Ｙは、フォトリソグラフィの解像度の限界寸法の４分の１以上でもよい。コンタクト形成領域２００内におけるワード線ＷＬ間の間隔Ｄ２Ｘ，Ｄ２Ｙは、フォトリソグラフィの解像度の限界寸法以上であることが、より好ましい。
パッド３５Ｐの形成位置近傍におけるワード線ＷＬ間の間隔が、メモリセルアレイ１００内のワード線ＷＬ間の間隔ＬＩ２より大きければ、引き出し領域１５０内（コンタクト形成領域２００内）の全体におけるワード線ＷＬ間の間隔が、メモリセルアレイ１００内におけるワード線ＷＬ間の間隔ＬＩ２より大きくなくともよい。
ラインアンドスペースパターンのビット線ＢＬにおいて、メモリセルアレイ１００内及びＹ方向の引き出し領域におけるビット線ＢＬの線幅及び配線間隔の関係が、上述のメモリセルアレイ１００内及びＸ方向の引き出し領域１５０内のワード線ＷＬの線幅ＬＷ２及び配線間隔Ｌ１２，Ｄ２Ｘ，Ｄ２Ｙと同じであってもよい。
本実施形態の半導体装置（例えば、フラッシュメモリ）において、複数回の側壁形成／転写工程によって、リソグラフィの解像度の限界寸法より小さい寸法のラインアンドスペースパターンを有する配線（例えば、ワード線又はビット線）が形成される。
例えば、ラインアンドスペースパターンを有するワード線ＷＬは、下地の加工のための側壁膜の形成及び側壁膜のパターンの転写を含む工程を１つのサイクルとして、そのサイクルを２ｎ回（ｎは１以上の整数）繰り返すことによって、形成される。（２ｎ−１）回目に形成された側壁膜は、２ｎ回目の側壁膜を形成するための犠牲膜（スペーサともよぶ）となる。２ｎ回目に形成された側壁膜に対応するパターンが、ワード線ＷＬを形成するためのパターンとして、用いられる。
複数回（２ｎ回）の側壁形成／転写工程によって形成された複数のワード線ＷＬは、例えば、リソグラフィの解像度の限界寸法より小さい線幅ＬＷ２をそれぞれ有し、リソグラフィの解像度の限界寸法より小さい配線間隔ＬＩ２を有して、メモリセルアレイ１００内において隣接している。
引き出し領域１５０のコンタクト形成領域２００内におけるワード線ＷＬのレイアウト及びワード線ＷＬ間の配線間隔が、メモリセルアレイ１００内のワード線ＷＬのレイアウト及びワード線ＷＬの配線間隔ＬＩ２と同じである場合、素子及び配線の微細化に伴って、ワード線ＷＬに接続されるパッド３５Ｐを形成及び配置するためのスペースを確保することが、困難になる可能性がある。
引き出し領域１５０内におけるワード線のＸ方向−Ｙ方向間の折り曲げ位置、及び、コンタクト形成領域２００内における配線ＷＬ間のＸ方向の間隔Ｄ２Ｘの大きさは、（２ｎ−１）回目の側壁形成工程による側壁膜を形成するための芯材（犠牲膜）のフリンジの大きさ及び形成位置によって調整される。これによって、引き出し領域１５０のコンタクト形成領域２００内においてＸ方向に隣接する配線ＷＬ間のＸ方向の間隔Ｄ２Ｘが、配線の線幅ＬＷ２及びメモリセルアレイ１００内の配線ＷＬ間の間隔ＬＩ２の少なくとも一方より大きく確保される。
２ｎ回の側壁形成／転写工程によって形成される配線を含む本実施形態の半導体装置において、その製造工程中における引き出し領域１５０のコンタクト形成領域２００内の（２ｎ−１）回目の側壁形成／転写工程で形成された側壁膜（２ｎ−１番目の側壁膜）を覆うように、マスクがフォトリソグラフィによって形成される。側壁膜を覆うマスクの寸法は、その側壁膜の寸法（線幅）より大きい。メモリセルアレイ１００内において、（２ｎ−１）回目の側壁形成／転写工程で形成された側壁膜に対応したパターンの側面上に、２ｎ回目のプロセスによる側壁膜が形成されるのに対して、引き出し領域１５０のコンタクト形成領域２００内において、側壁膜を覆うマスクに対応したパターンの側面上に、２ｎ回目のプロセスによる側壁膜（２ｎ番目の側壁膜）が形成される。２ｎ回目の側壁膜の線幅は、（２ｎ−１）回目の側壁膜の線幅以下である。これによって、コンタクト形成領域２００内でＹ方向（ワード線が折れ曲がる方向、ブロックの境界側に対して平行方向）に隣接する配線ＷＬのパッド形成位置の近傍において、配線ＷＬ間のＹ方向の間隔Ｄ２Ｙが、配線の線幅ＬＷ２及びメモリセルアレイ１００内の配線ＷＬ間の間隔ＬＩ２の少なくとも一方より大きく確保される。
このように、メモリセルアレイ１００内よりも大きい配線間隔Ｄ２Ｘ，Ｄ２Ｙを引き出し領域１５０内に確保できる結果として、本実施形態の半導体装置は、引き出し領域１５０内において、パッド３５Ｐ及びパッド３５Ｐを形成するためのマスクを配置するスペース、及び、パッド３５Ｐ及びマスクの加工マージンを大きくするためのスペースを、確保できる。また、本実施形態の半導体装置は、各配線ＷＬに接続されるパッド３５Ｐが他の部材と接触しない（ショートしない）間隔Ｄ２Ｘ，Ｄ２Ｙを、引き出し領域１５０内に確保できる。
それゆえ、本実施形態の半導体装置は、配線の線幅及び配線間隔（ピッチ）を微細化できるとともに、引き出し領域１５０のコンタクト形成領域２００内における、配線ＷＬ、パッド３５Ｐ及びコンタクトプラグＣＰ２のショートに起因した不良を低減できる。
また、引き出し領域１５０内の配線ＷＬ間の間隔Ｄ２Ｘ，Ｄ２Ｙを大きくできることに伴って、配線ＷＬに接続されるパッド３５Ｐの寸法ＰＤ１，ＰＤ２を大きくできる。この結果として、パッド３５ＰとコンタクトプラグＣＰ２との接触面積を大きくでき、パッド３５ＰとコンタクトプラグＣＰ２との接触抵抗を小さくできる。
したがって、第１の実施形態の半導体装置によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置の信頼性を向上できる。
（ｃ） 製造方法
図４乃至図２４を参照して、第１の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について、説明する。
図６及び図７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図７は、図６に対応する断面工程図を示している。図７の（ａ）は、図６のＶＩＩａ−ＶＩＩａ線に沿う断面工程図を示している。図７の（ｂ）は、図６のＶＩＩｂ−ＶＩＩｂ線に沿う断面工程図を示している。図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面工程図を示している。
図６乃至図８に示されるように、メモリセルアレイ１００内において、ウェル領域（図示せず）が形成された半導体基板３０上に、絶縁膜３２（例えば、シリコン酸化膜）が、形成される。絶縁膜３２は、例えば、シリコン基板に対する熱酸化処理によって形成される。絶縁膜３２は、メモリセルのゲート絶縁膜（トンネル絶縁膜）、及び、セレクトトランジスタのゲート絶縁膜として用いられる。第１の導電層（例えば、ポリシリコン）３３Ａが、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、絶縁膜３２上に形成される。絶縁膜３２上の導電層３３Ａは、メモリセルのフローティングゲート電極、及び、セレクトトランジスタのゲート電極（第１電極層）として用いられる。尚、ポリシリコンの代わりに、窒化シリコンのような、電荷（電子）に対するトラップ準位を含む絶縁膜が、絶縁膜３２上に形成されてもよい。
そして、導電層３３Ａ上に、マスク層（図示せず）が形成される。この後、フォトリソグラフィ又は側壁転写技術によって、導電層３３Ａ上のマスク層に対する所定のパターンが、形成される。マスク層は、例えば、ＲＩＥ（Reactive Ion Etching）によって加工される。これによって、Ｙ方向に延在するラインアンドスペースパターンを有するマスク層（図示せず）が、メモリセルアレイ１００内の導電層３３Ａ上に形成される。例えば、引き出し領域１５０内において、マスク層は、ＲＩＥによって除去され、導電層３３Ａの上面が露出する。
このラインアンドスペースパターンのマスク層に基づいて、導電層３３Ａ、絶縁膜３２及び半導体基板３０が、例えば、ＲＩＥによって、加工される。これによって、メモリセルアレイ１００内において、Ｙ方向に延在する素子分離溝が、半導体基板３０内に形成される。メモリセルアレイ１００内の素子分離溝は、ＳＴＩ（Shallow Trench Isolation）構造を有する。加工された導電層３３Ａ及びその下方の半導体領域ＡＡは、Ｙ方向に延在する。また、引き出し領域１５０内において、ＲＩＥ法によって、導電層及び絶縁膜が除去され、溝が形成される。
そして、メモリセルアレイ１００内及び引き出し領域１５０内において、溝が埋め込まれるように、絶縁膜３１Ａ，３１Ｂが、半導体基板３０上に形成される。これによって、メモリセルアレイ１００内において、素子分離絶縁膜３１Ａが、素子分離溝に埋め込まれ、メモリセルが配置される素子形成領域（アクティブ領域）ＡＡが、区画される。メモリセルアレイ１００内の半導体基板３０の表層に、素子分離領域（素子分離絶縁膜）ＳＴＩ及び素子形成領域（半導体領域）ＡＡのラインアンドスペースパターンが形成される。また、引き出し領域１５０の溝は、素子分離絶縁膜３１Ｂによって埋め込まれる。
引き出し領域１５０内においても、メモリセルアレイ１００内と同様に、ラインアンドスペースパターンの素子分離絶縁膜及び半導体領域が、形成されてもよい。
導電層３３Ａ上のマスク層が、選択的に除去される。マスク層、導電層３３Ａ及び絶縁膜３２は、ウェットエッチングやアッシングなどを用いて、加工又は除去されてもよい。
導電層３３Ａ上のマスク層が除去された後、単層構造又は多層構造の絶縁体３４が、例えば、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、導電体に対する化学反応処理（酸化処理、窒化処理又はこれらのラジカル処理）によって、導電層３３Ａ上に形成される。絶縁体３４は、例えば、メモリセルのゲート間絶縁膜又はブロック絶縁膜として用いられる。セレクトゲート線の形成領域において、導電層３３Ａの上面が露出するように、絶縁体３４に、開口部（スリット）が形成される。
第２の導電層３５Ａが、絶縁体３４上に、形成される。導電層３５Ａは、シリコン（例えば、ポリシリコン）、シリサイド、ポリサイド（ポリシリコンとシリサイドの積層材）のうち、いずれか１つが用いられる。但し、導電層３５Ａは、金属（単元素金属又は合金）でもよい。導電体３５Ａは、メモリセルのコントロールゲート電極（ワード線ＷＬ）、セレクトトランジスタのゲート電極（セレクトゲート線）として、用いられる。
以上のように、メモリセル及びセレクトトランジスタの形成部材が、半導体基板３０上に、形成される。以下では、配線（ワード線、セレクトゲート線及びゲート電極など）又は素子（メモリセル、トランジスタなど）を形成するための部材のことを、被加工層ともよぶ。
第１のマスク層６０が、導電層３５Ａ上に形成される。マスク層６０は、例えば、積層構造を有する。積層構造のマスク層６０は、例えば、導電層３５Ａ上の絶縁膜６０１と絶縁膜６０１上の半導体膜６０２とを含んでいる。積層構造のマスク層６０において、絶縁膜６０１は、例えば、シリコン酸化膜から形成され、半導体膜６０２は、例えば、シリコン膜（より具体的には、アモルファスシリコン膜）から形成される。尚、導電層３５Ａ上のマスク層６０は、単層構造でもよい。マスク層６０の材料は、マスク層６０上に積層される材料に応じて、窒化シリコン、炭化シリコン、炭酸化シリコン、酸窒化シリコン、ポリシリコン、有機物を含むシリコンなどが用いられてもよい。
下層芯材６２が、マスク層６０上に積層される。下層芯材６２は、例えば、絶縁体から形成される。下層芯材６２としての絶縁体は、例えば、シリコン酸化膜である。
中間層６３が、下層芯材６２上に積層される。中間層６３は、例えば、シリコン窒化膜から形成される。
例えば、反射防止膜６４が、中間層６３上に堆積される。本実施形態において、反射防止膜６４として、ＢＡＲＣ（Bottom Anti-Reflective Coating）膜が、用いられる。ＢＡＲＣ膜６４は、例えば、カーボン膜又はカーボンを含む膜を用いて、形成されている。
ＢＡＲＣ膜６４は、下地となる層（ここでは、中間層６３）及びＢＡＲＣ膜６４上に堆積される層（例えば、後述の上層芯材）に用いられる材料に応じて、中間層６３上に堆積されない場合もある。
複数の上層芯材６５が、ＢＡＲＣ膜６４上に、形成される。上層芯材６５は、例えば、レジスト材（レジスト膜）が用いられる。但し、上層芯材６５は、下地層の材料及び上層芯材に対して形成される側壁膜の材料に応じて、例えば、シリコン、酸化シリコン、窒化シリコン及び炭化シリコンなどの中から選択された材料から形成されてもよい。上層芯材６５がレジスト材以外の材料を用いて形成される場合、反射防止膜６４を形成せずともよく、選択された材料の単体によって上層芯材６５を形成できる。以下では、上層／下層芯材６５，６２のことを、犠牲層とよぶ場合もある。
被加工層上に積層される各層６０，６２，６３，６４，６５の材料は、隣接する層間で一方の部材を優先的に加工（エッチング又は除去）できる加工選択比（以下では、エッチング選択比ともよぶ）が確保される組み合わせで積層されていれば、特に限定されず、上述の材料の組み合わせを適宜変更して積層してもよい。
上層芯材６５は、直線状のライン部（直線部ともよぶ）６５１とそのライン部６５１に接続されたフリンジ６５２とを有する平面パターンが形成されるように、フォトリソグラフィ及びエッチングによって、加工される。例えば、フォトリソグラフィは、ＡｒＦレーザを用いた液浸露光技術を用いて、実行される。液浸露光技術によるフォトリソグラフィの解像度の限界寸法、例えば、形成される配線の最小ハーフピッチは、ｋ１×（λ／ＮＡ）で示される。“λ”は、リソグラフィに用いる光源の波長（露光波長）、“ＮＡ”は、露光装置のレンズの開口数、“ｋ１”はリソグラフィにおけるプロセスパラメータ（プロセスの難易度）をそれぞれ示している。
上層芯材６５のライン部６５１は、図６及び図８に示されるように、メモリセルアレイ１００内から引き出し領域１５０内へ、Ｘ向に沿って延在する。
上層芯材６５のフリンジ（以下では、突起部又は突起パターンともよぶ）６５２は、半導体基板表面に対して水平方向においてライン部６５１の側面からＹ方向に突出するように、引き出し領域１５０のコンタクト形成領域２００内に、形成されている。例えば、フリンジ６５２は、隣接するブロック間の境界側に向かって、突出している。フリンジ６５２は、矩形状（四角形状）の平面形状を有するように、パターニングされている。ライン部６５１の線幅方向に対して平行方向（ここでは、Ｙ方向）におけるフリンジ６５２の最大寸法Ｄ１Ｙは、ライン部６５１の線幅ＣＷ１より大きい。尚、Ｘ方向におけるフリンジ６５２の寸法Ｄ１Ｘは、ライン部６５１の線幅ＣＷ１より大きい。
フリンジ６５２の平面形状は、四角形の角が欠けた形状、又は、四角形の角が丸くなった形状、又は、楕円形状、又は、円形状でもよい。
本実施形態において、上層芯材６５の平面パターンのように、ライン部６５１にライン部６５１の寸法（線幅）より大きい寸法のフリンジ６５２が接続された平面構造のことを、旗型構造とよぶ。上層芯材６５は、メモリセルアレイ１００内及び引き出し領域１５０内の配線（例えば、ワード線）のレイアウトを設定するためのベースパターンとなる。後述の工程によって共通の旗型構造の芯材から形成される配線が、コンタクト形成領域内で１つのグループを形成する。本実施形態では、１つの旗型構造の芯材に基づいた２回の側壁形成／転写工程によって、４本のワード線が１つのグループとして形成される。
複数の旗型構造の上層芯材６５が形成された後、上層芯材６５に、スリミング処理（トリミング処理ともよばれる）が施される。上層芯材６５に対するスリミング処理は、例えば、ドライエッチングによって実行される。このスリミング処理によって、上層芯材６５のライン部６５１の線幅ＣＷ１は、スリミング処理前のライン部６５１の線幅ＣＷ１に比較して、小さくされる。例えば、スリミング処理後のライン部６５１の線幅ＣＷ１は、スリミング処理前のライン部６５１の線幅の２分の１程度にされる。
ラインアンドスペースパターンの周期構造の形成におけるフォトリソグラフィの解像度の限界寸法によって、上層芯材６５がパターニングされた場合、上層芯材６５のライン部６５１の線幅ＣＷ１は、スリミング処理によって、フォトリソグラフィの解像度の限界寸法の半分（２分の１）程度にされる。
例えば、スリミング処理前における上層芯材６５のライン部６５１の線幅及びライン部６５１間の間隔（スペース）は、それぞれ８０ｎｍ程度に設定されている。スリミング処理によって、ライン部６５１の線幅ＣＷ１は、４０ｎｍ程度に設定され、Ｘ方向に隣接するライン部６５１間の間隔ＣＩ１は、１２０ｎｍ程度に設定される。尚、ここで例示した上層芯材６５の線幅及び間隔の値は一例であって、上層芯材のライン部６５１によってラインアンドスペースパターンが形成されていれば、上記の値より大きくてもよいし、上記の値より小さくてもよい。また、芯材６５に対するスリミング処理前において、芯材のライン部６５１の線幅及びライン部６５１間の間隔は、異なる大きさに設定されていてもよい。
上層芯材６５のフリンジ６５２は、ライン部６５１に対するスリミング処理と同じ条件下にさらされるため、ライン部６５１が細くなった分量に対応する大きさで、フリンジ６５２のサイズも小さくなる。但し、ライン部６５１の線幅とフリンジ６５２の寸法との大小関係はスリミング処理後であっても維持され、フリンジ６５２のＹ方向の寸法Ｄ１Ｙは、ライン部６５１の線幅ＣＷ２より大きい。スリミング処理後のフリンジ６５２の寸法は、フォトリソグラフィの解像度の限界寸法より大きいことが好ましいが、フォトリソグラフィの解像度の限界寸法以下になる場合もある。
例えば、露出しているＢＡＲＣ膜（炭素膜）６４は、上層芯材（レジスト膜）６５に対するパターニング又はスリミング処理のためのエッチング条件にさらされるため、露出しているＢＡＲＣ膜６４は、上層芯材６５に対するエッチング時に、加工（除去）される。
上層芯材６５がスリミングされた後、上層芯材６５上（及びＢＡＲＣ膜６４の側面上）に、側壁膜を形成するための材料（以下、側壁材とよぶ）が、堆積される。側壁材は、エッチング選択比（加工選択比）が確保されるように上層芯材と異なる材料が用いられ、例えば、シリコン酸化膜から形成される。カバレッジの良い膜を形成するために、ＡＬＤ（Atomic Layer Deposition）法を用いて、膜が堆積されることが好ましい。尚、上層芯材６５及び下層の部材とのエッチング選択比を確保することが可能であれば、シリコン窒化膜又は他の材料が、側壁材に用いられてもよい。
上層芯材６５の側面上に側壁材が残存するように、側壁材に対してエッチバックが施される。これによって、側壁膜７０が、旗型構造の上層芯材６５の側面上に、自己整合的に形成される。側壁膜７０は、上層芯材６５の周囲を取り囲む閉ループ形状を有するように、メモリセルアレイ１００及び引き出し領域１５０にまたがって形成される。
側壁材に対するエッチバックの時間及び強度は、上層芯材６５の側面上に残存する側壁材の線幅ＬＷ１が、メモリセルアレイ１００内における上層芯材６５の線幅ＣＷ１とほぼ同じ寸法となるように、制御される。例えば、側壁膜７０の線幅ＬＷ１は、フォトリソグラフィの解像度の限界寸法の半分（１／２）程度にされる。本実施形態においては、側壁膜７０の線幅ＬＷ１は、４０ｎｍ程度に設定される。以下において、側壁膜の線幅（膜厚）は、半導体基板表面に対して水平方向における側壁膜の最大寸法又は側壁膜の底部の寸法とする。
メモリセルアレイ１００内において、芯材６５を挟まないでＹ方向に隣接する側壁膜７０間の間隔ＬＩ１は、側壁膜７０の線幅ＬＷ１又は上層芯材６５のライン部６５１の線幅ＣＷ１とほぼ同じ大きさ（ここでは、４０ｎｍ程度）であることが好ましい。
メモリセルアレイ１００内において、側壁膜７０は、Ｘ方向に延在する直線状の平面パターン（ラインパターン）を有する。
引き出し領域１５０内において、側壁膜７０の平面パターンは、旗型構造の上層芯材６５の形状に応じて、変形する。本実施形態において、引き出し領域１５０内において、側壁膜７０は、ライン部６５１に接続されたフリンジ６５２によって、Ｘ方向からＹ方向（ブロックの境界側）又はＹ方向からＸ方向に折れ曲がる。
１つの上層芯材６５に対して形成される閉ループ状の側壁膜７０において、フリンジ６５２を挟んで対向する側壁膜７０の部分の間隔は、フリンジ６５２の大きさに対応し、側壁膜７０の線幅ＬＷ１より大きい。Ｙ方向においてフリンジ６５２を挟んで対向する側壁膜７０の部分は、メモリセルアレイ１００内の側壁膜７０間の間隔ＬＩ１，ＣＷ１より大きい間隔Ｄ１Ｙを有する。フリンジ６５２を挟んで対向する側壁膜７０の部分の間隔Ｄ１Ｙは、例えば、フォトリソグラフィの解像度の限界寸法以上である。
尚、引き出し領域１５０内において、隣接するフリンジ６５２上にそれぞれ形成される側壁膜７０間の間隔は、メモリセルアレイ１００内の側壁膜７０間の間隔ＬＩ１，ＣＷ１以上であることが好ましい。
以上のように、芯材（犠牲層）上への側壁材の堆積及び側壁材に対するエッチバックを含む側壁形成工程によって、配線の形成に用いられる側壁膜７０が芯材６５の側面上に形成される。
１回目の側壁形成工程によって形成された１番目の側壁膜は、後述の２回目の側壁形成工程によって形成される側壁膜に対する芯材のパターンを形成するための部材である。以下では、説明の明確化のために、１回目の側壁形成工程によって形成された側壁膜７０のことを、側壁スペーサー７０とよぶ場合もある。
図９及び図１０を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図９は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図１０は、図９に対応する断面工程図を示している。図１０の（ａ）は、図９のＸａ−Ｘａ線に沿う断面工程図を示している。図１０の（ｂ）は、図９のＸｂ−Ｘｂ線に沿う断面工程図を示している。
図９及び図１０の（ｂ）に示されるように、引き出し領域１５０のコンタクト形成領域２００内のそれぞれにおいて、上層芯材６５のフリンジ６５２及び側壁膜７０が覆われるように、レジストマスク８０Ａが、フォトリソグラフィ及びエッチングによって、形成される。例えば、レジストマスク８０Ａは、フリンジ６５２の全体を覆わないように、パターニングされている。ライン部６５１とフリンジ６５２との接続箇所の近傍において、フリンジ６５２の上面は、レジストマスク８０Ａに覆われずに、露出する。
図９及び図１０の（ａ）に示されるように、メモリセルアレイ１００内には、レジストマスクは形成されず、側壁膜７０及び上層芯材６５が露出している。
レジストマスク８０Ａの寸法ＲＡ１，ＲＢ１及び形成位置は、フリンジ６５２のレジストマスク８０Ａによって覆われている部分のＹ方向の寸法ＤＡが、形成されるべき配線（ワード線）の線幅又は配線間隔（ハーフピッチ）より大きくなるように、設定される。
例えば、レジストマスク８０ＡのＸ方向の寸法（例えば、長さ又は最大寸法）ＲＢ１は、フリンジ６５２のＸ方向の寸法以上に設定されている。レジストマスク８０ＡのＸ方向の寸法ＲＢ１は、フリンジ６５２及び側壁膜７０の両方が覆われるように、側壁膜７０の線幅ＬＷ１の２倍の大きさとフリンジ６５２のＸ方向の寸法との合計（和）以上であることが好ましい。レジストマスク８０ＡのＹ方向の寸法（例えば、幅又は最小寸法）ＲＡ１は、上述のようにフリンジ６５２のサイズ及びマスク８０Ａの形成位置に応じて調整され、例えば、側壁膜７０の線幅ＬＷ１とフリンジ６５２のレジストマスク８０Ａで覆われている部分の寸法ＤＸとの和より大きい。
尚、レジストマスク８０Ａは、後述の実施形態（例えば、第５の実施形態）のように、側壁材（ここでは、シリコン酸化膜）にエッチバックを施す前に、上層芯材６５を覆う側壁材上に、形成されてもよい。この場合、レジストマスク８０Ａが側壁材上に形成された後、その側壁材に対してエッチバックが施され、側壁膜７０が芯材６５の側面上に、自己整合的に形成される。
図１１乃至図１３を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１１は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図１２は、図１１に対応する断面工程図を示している。図１２の（ａ）は、図１１のＸＩＩａ−ＸＩＩａ線に沿う断面工程図を示している。図１２の（ｂ）は、図１１のＸＩＩｂ−ＸＩＩｂ線に沿う断面工程図を示している。図１３は、図１２に示される製造工程に連続する工程の断面工程図を示している。図１３の（ａ）は、図１２の（ａ）の工程に続く断面工程図に対応している。図１３の（ｂ）は、図１２の（ｂ）の工程に続く断面工程図に対応している。
図１１、図１２の（ａ）及び（ｂ）に示されるように、上層芯材のフリンジの一部６５２’がレジストマスク８０Ａに覆われた状態で、上層芯材がエッチングによって選択的に除去される。上層芯材を除去するためのエッチングは、ドライエッチングでもよいし、ウェットエッチングでもよい。但し、本実施形態のフラッシュメモリの製造方法において、上層芯材を除去するための処理として、アッシングは含まない。レジスト材の上層芯材及びＢＡＲＣ膜が形成される場合、上層芯材の除去を含まない。上層芯材が、シリコン、酸化シリコン、窒化シリコン及び炭化シリコンなどから選択された１つの材料であれば、上層芯材がレジストマスク８０Ａで覆われた状態で、上層芯材をエッチングによって選択的に除去した後に、レジストマスク８０Ａを除去する場合において、レジストマスク８０Ａの除去に、アッシングが用いられてもよい。
メモリセルアレイ１００内及び引き出し領域１５０内のレジストマスク８０Ａに覆われていない部分において、上層芯材のライン部が除去され、側壁膜７０が選択的に残存する。上層芯材を除去するためのエッチングによって、上層芯材下のＢＡＲＣ膜がオーバーエッチングにより除去され、下層の中間層６３の上面が露出する。
引き出し領域１５０のコンタクト形成領域２００内において、レジストマスク８０Ａに覆われたフリンジの部分（以下、残存部又は残存パターンともよぶ）６５２’は、ＢＡＲＣ膜６４上に、残存する。上述のように、フリンジの残存部６５２’のＹ方向の寸法ＤＸは、形成される配線（ワード線）の線幅又は配線間隔より大きい。矩形状の残存部６５２’において、残存部６５２’の３辺が側壁膜７０に接している。コンタクト形成領域２００内において、残存部６５２’と残存部６５２’に接しない側壁膜７０とのＹ方向における間隔（スペース）ＤＹは、形成される配線の線幅の２倍より大きいことが好ましい。
図１３に示されるように、コンタクト形成領域２００内のレジストマスクが除去された後、側壁膜（側壁スペーサー）７０及び残存部６５２’をマスクに用いて、中間層が加工される。これによって、側壁スペーサー７０及び残存部６５２’のパターンが、下層の中間層６３Ａに転写される。以下では、側壁膜７０及び残存部６５２’のパターンが転写された中間層６３Ａのことを、上層マスク６３Ａともよぶ。
側壁膜７０のパターンが転写された上層マスク６３Ａのライン部（直線状のパターン）６３１の線幅は、側壁膜７０の線幅ＬＷ１と実質的に同じ大きさを有する。また、上層マスク６３Ａのライン部（直線部）６３１間の間隔は、上層芯材の線幅ＣＷ１又は側壁スペーサー７０間の間隔ＬＩ１と実質的に同じ大きさを有している。
コンタクト形成領域２００内において、残存部６５２’と側壁膜７０とのパターンが転写された上層マスク６３Ａの矩形状のパターン６３２のＹ方向における寸法ＤＷは、マスク６３Ａのライン部６３１の線幅ＬＷ１又は間隔ＬＩ１，ＣＷ１より大きく、さらには、メモリセルアレイ１００内に形成される配線の線幅又は配線間隔より大きい。コンタクト形成領域２００内における上層マスク６３Ａの矩形パターン６３１の寸法ＤＡ’は、例えば、フォトリソグラフィの解像度の限界寸法以上であることが好ましい。
図１４及び図１５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１４は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図１５は、図１４に対応する断面工程図を示している。図１５の（ａ）は、図１４のＸＶａ−ＸＶａ線に沿う断面工程図を示している。図１５の（ｂ）は、図１４のＸＶｂ−ＸＶｂ線に沿う断面工程図を示している。
上層マスク上の側壁マスク及び上層芯材の残存部が除去された後、上層マスクをマスクとして、下層芯材が、例えば、エッチングによって加工される。これによって、上層マスクのパターンが、下層芯材に転写される。下層芯材が加工された後、上層マスクは、例えば、エッチングによって、選択的に除去される。例えば、中間層にシリコン窒化膜が用いられている場合、Ｈｏｔリン酸（熱リン酸）で選択的に剥離できる。
これによって、図１４及び図１５に示されるように、側壁スペーサー及びフリンジの残存部のパターンが、上層マスクを介して、２番目（２ｎ番目）の側壁膜を形成するための下層芯材６２Ａに、転写される。
加工された下層芯材６２Ａのパターン（犠牲パターンともよぶ）は、１番目（２ｎ−１番目）の側壁膜（側壁スペーサー）に対応したライン部（配線スペーサーパターンともよぶ）６２１とフリンジの残存部に対応した矩形状のパターン（矩形部又はコンタクトスペーサーパターンともよぶ）６２２とを含む。加工された下層芯材６２Ａは、１つの矩形部（コンタクトスペーサーパターン）６２２に、２つのライン部（配線スペーサーパターン）６２１が接続された平面形状を有する。下層芯材６２Ａのライン部６２１は、メモリセルアレイ１００から引き出し領域１５０内に延在する。ライン部６２１は、メモリセルアレイ１００内において、Ｘ方向に延在する直線状の平面形状を有する。そして、ライン部６２１は、引き出し領域１５０内においてＹ方向に折れ曲がっている。下層芯材６２Ａの矩形部６２２は、コンタクト形成領域２００内に形成される。２つのライン部６２１のそれぞれは、矩形部６２２の端部（角）に、１つずつ接続されている。
パターンが転写された下層芯材６２Ａに対して、スリミング処理が施される。図１５の（ａ）に示されるように、このスリミング処理によって、スリミング処理後の下層芯材６２Ａのライン部６２１の線幅ＣＷ２は、スリミング処理前のライン部６２１の線幅ＬＷ１（図１５中において点線で表記）の半分程度にされる。スリミング処理後の下層芯材６２Ａのライン部６２１間の間隔ＣＩ２は、スリミング処理後のライン部６２１の線幅ＣＷ２の３倍程度の大きさを有している。
例えば、スリミング処理後のライン部６２１の線幅ＣＷ１が２０ｎｍ程度に設定されるように、下層芯材に対するスリミング処理が実行される。この場合、ライン部６２１間の間隔ＣＩ２は、６０ｎｍ程度に設定されている。
図１５の（ｂ）に示されるように、下層芯材６２Ａの矩形部６２２のＹ方向の寸法Ｄ２Ｙは、ライン部６２１の線幅ＣＷ２より大きい。矩形部６２２のＸ方向の寸法Ｄ２Ｘも、ライン部６２１の線幅ＣＷ２より大きい。下層芯材６２Ａの矩形部６２２もスリミングされるため、スリミング処理後の矩形部の寸法Ｄ２Ｙ，Ｄ２Ｘは、スリミング処理前の矩形部６２２の寸法ＤＷ（図１５中において点線で表記）より小さくなる。コンタクト形成領域２００内において、１つの芯材６２Ａのライン部６２１と矩形部６２２とのＹ方向における間隔ＤＢは、形成される配線の線幅の２倍より大きい。
尚、上述の製造工程において、下層芯材６２（６２Ａ）上に、中間層及び反射防止膜が積層され、側壁膜（側壁スペーサー）及び上層芯材のパターンが中間層及び反射防止膜に、転写される。しかし、中間層及びＢＡＲＣ膜を形成せずに、下層芯材６２（６２Ａ）上に、側壁スペーサー及び上層芯材を直接形成し、側壁スペーサー及び上層芯材の残存部のパターン６２１，６２２を、下層芯材６２Ａに直接転写してもよい。
図１６乃至図１９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図１７及び図１８は、図１６に対応する断面工程図を示している。図１７の（ａ）は、図１６のＸＶＩＩａ−ＸＶＩＩａ線に沿う断面工程図を示している。図１７の（ｂ）は、図１６のＸＶＩＩｂ−ＸＶＩＩｂ線に沿う断面工程図を示している。図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面工程図を示している。図１９は、図１７及び図１８に示される製造工程に連続する工程の断面工程図を示している。図１９の（ａ）は、図１７の（ａ）の工程に続く断面工程図に対応している。図１９の（ｂ）は、図１７の（ｂ）の工程に続く断面工程図に対応している。
図１６乃至図１８に示されるように、例えば、図６乃至図８に示された方法と同様の方法（側壁形成工程）を用いて、スリミングされた下層芯材６２Ａの側面上に、配線の形成に用いられる第２の（２番目の）側壁膜７１が、形成される。例えば、側壁膜７１は、ＡＬＤ法を用いて形成されたシリコン窒化膜である。例えば、側壁膜７１の線幅ＬＷ２が、形成されるべき配線の線幅に対応するように、堆積時の側壁膜（側壁材）７１の膜厚及び側壁膜７１に対するエッチバックの条件が設定される。本実施形態において、２回目の側壁形成工程によって形成された側壁膜７１は、配線（ワード線）を形成するためのマスクパターンに対応する。以下では、２回目の側壁形成工程によって形成された側壁膜７１のことを、側壁マスク７１ともよぶ。
図１８に示されるように、側壁マスク７１は、下層芯材６２Ａのライン部６２１の形状に沿って、メモリセルアレイ１００内から引き出し領域１５０内へ延在する。
引き出し領域１５０内において、側壁マスク７１は、下層芯材６２Ａの矩形部（スペーサーパターン）６２２の形状に応じて折れ曲がる。側壁マスク７１は、下層芯材６２を取り囲むように、閉ループ状の平面形状を有している。１つの下層芯材６２Ａの外側（外周）の側面及び内側（内周）の側面に対して、閉ループ状の側壁マスク７１が形成される。パターニングされた下層芯材６２Ａのライン部６２１のＸ方向の両端に矩形部６２２がそれぞれ設けられているか、又は、ライン部６２１のＸ方向の一端のみに矩形部６２２が設けられているかに応じて、分離された２つの閉ループ状の側壁マスク７１が１つの下層芯材６２Ａに対して形成される場合もあるし、連続した１つの閉ループ状の側壁マスク７１が１つの下層芯材６２Ａに対して、形成される。
図１７の（ａ）に示されるように、側壁マスク７１の線幅ＬＷ２は、メモリセルアレイ１００内における下層芯材６２Ａの配線スペーサーパターンとしてのライン部６２１の線幅ＣＷ２と実質的に同程度の大きさに、設定される。例えば、側壁マスク７１の線幅ＬＷ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有する。より具体的な一例としては、側壁マスク７１の線幅ＬＷ２は、２０ｎｍ程度に設定される。メモリセルアレイ１００内において、ライン部６２１を挟まないで対向する側壁マスク７１間の間隔ＬＩ２は、例えば、側壁マスク７１の線幅ＬＷ２又はライン部６２１の線幅ＣＷ２と実質的に同じ大きさを有している。尚、側壁マスク７１の線幅ＬＷ２及び間隔ＣＷ２，ＬＩ２は、フォトリソグラフィの解像度の限界寸法の２分の１から４分の１の範囲内であってもよい。
図１７の（ｂ）に示されるように、引き出し領域１５０内において、下層芯材６２Ａの矩形部（コンタクトスペーサーパターン）６２２を挟んでＹ方向に対向する側壁マスク７１の間隔は、矩形部６２２のＹ方向の寸法Ｄ２Ｙに対応する。下層芯材６２Ａの矩形部６２２を挟んでＸ方向に対向する側壁マスク７１の間隔は、コンタクトスペーサーパターンとしての矩形部６２２のＸ方向の寸法Ｄ２Ｘに対応する。引き出し領域１５０内における芯材６２Ａの外側及び内側の閉ループ状の側壁マスク７１間の間隔Ｄ２Ｘ，Ｄ２Ｙは、メモリセルアレイ１００内における側壁マスク７１間の間隔ＣＷ２，ＬＩ２より大きい。
矩形部６２２を挟んで対向する側壁マスク７１間の間隔Ｄ２Ｘ，Ｄ２Ｙは、フォトリソグラフィの解像度の限界寸法より大きいことが好ましい。コンタクト形成領域２００内における下層芯材６２Ａの矩形部６２２のサイズＤ２Ｘ，Ｄ２Ｙを調整するために、上述の製造工程において、上層芯材のフリンジ及びフリンジを覆うレジストマスクの大きさが適宜調整される。
引き出し領域１５０において、上層のパターンに基づく下層芯材６２Ａの矩形部６２２が、スペーサーとして、コンタクト形成領域２００内の側壁マスク７１間に設けられていることによって、メモリセルアレイ１００の側壁マスク７１間の間隔ＬＩ２，ＣＷ２より大きい間隔Ｄ２Ｘ，Ｄ２Ｙが、コンタクト形成領域２００内の側壁マスク７１間に確保される。これによって、コンタクト形成領域２００内の配線に接続されるパッドが形成される位置において、メモリセルアレイ１００内に形成される配線間の間隔より大きい間隔を、確保できる。
コンタクト形成領域２００内において、下層芯材６２Ａのライン部６２１と矩形部６２２との間隔が、形成される側壁マスク（配線）の線幅ＬＷ２の２倍より大きく設定されていることによって、矩形部６２２の側面上の側壁マスク７１が、ライン部６２１の側面上の側壁マスク７１に接触しない。
配線のパターンに対応した側壁マスク７１が形成された後、レジストマスク８１Ａが、フォトリソグラフィ及びエッチングによって、コンタクト形成領域２００内の矩形部６２２を覆うように、矩形部２００上及び側壁マスク７１上に、形成される。レジストマスク８１Ａは、配線（ここでは、ワード線）のパッドが形成される予定の領域内に形成される。
例えば、レジストマスク８１Ａは矩形状の平面形状を有し、レジストマスク８１Ａの各辺の寸法ＲＡ２，ＲＢ２は、フォトリソグラフィの解像度の限界寸法以上に設定されている。レジストマスク８１ＡのＹ方向の寸法ＲＡ２は、矩形部６２２及び矩形部６２２のＹ方向の側面上の側壁マスク７１が覆われるように、側壁マスク７１の線幅ＬＷ２の２倍と矩形部６２２のＹ方向の寸法Ｄ２Ｙとの合計の寸法より大きい。レジストマスク８１ＡのＸ方向の寸法ＲＢ２は、矩形部６２２のＸ方向における側面上の側壁マスク７１及び矩形部６２２の全体を覆わないように、矩形部６２２のＸ方向の寸法Ｄ２Ｘより小さい。
下層芯材６２Ａの矩形部６２２の一部分がレジストマスク８１Ａに覆われた状態で、下層芯材６２Ａを除去するためのエッチングが実行される。下層芯材６２Ａを除去するためのエッチングは、ウェットエッチングでもよいしドライエッチングでもよい。但し、ここでは、下層芯材を除去するための方法として、アッシングは用いられない。
これによって、図１９に示されるように、側壁マスク７１間の下層芯材が、選択的に除去される。
図１９の（ａ）及び（ｂ）に示されるように、メモリセルアレイ１００内及び引き出し領域１５０内において、下層芯材のライン部は除去され、マスク層６０の上面が露出する。一方、図１９の（ｂ）に示されるように、レジストマスク８１Ａに覆われている下層芯材６２Ａの矩形部の一部分６２２’は、ほとんどエッチングされずに、マスク層６０上に残存する。レジストマスク８１Ａに覆われていない矩形部の部分は、下層芯材６２Ａのライン部と同様に、エッチングによって除去される。
尚、上述の製造工程において、１番目の側壁膜（側壁スペーサー）と上層芯材の残存部のパターンが、下層芯材に転写され、パターンが転写された下層芯材の側面上に、第２の側壁膜（側壁マスク）が、形成されている。但し、下層芯材を用いずに、上層芯材の除去後、第２の側壁膜７１が、第１の側壁膜及び残存した上層芯材（又は、レジストマスク）の側面上に直接形成されてもよい。この場合、マスク層又は被加工層上に下層芯材を形成せずともよい。
図２０乃至図２２を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２０は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図２１は、図２０に対応する断面工程図を示している。図２１の（ａ）は、図２０のＸＸＩａ−ＸＸＩａ線に沿う断面工程図を示している。図２１の（ｂ）は、図２０のＸＸＩｂ−ＸＸＩｂ線に沿う断面工程図を示している。図２２は、図２１に示される製造工程に連続する工程の断面工程図を示している。図２２の（ａ）は、図２１の（ａ）の工程に続く断面工程図に対応している。図２２の（ｂ）は、図２１の（ｂ）の工程に続く断面工程図に対応している。
図２０及び図２１に示されるように、残存した芯材６２２’上のレジストマスクが除去された後、レジストマスク８２が、フォトリソグラフィ及びエッチングを用いて、セレクトゲート線（セレクトトランジスタ）が形成される領域内に、形成される。セレクトゲート線を形成するためのレジストマスク８２の線幅ＬＷＳは、例えば、フォトリソグラフィの解像度の限界寸法より大きく、所定のチャネル長のセレクトトランジスタが形成される大きさに設定されている。
尚、セレクトゲート線を形成するためのレジストマスク８２は、コンタクト形成領域２００内の下層芯材６２２’を残存させるためのレジストマスクと同時に形成されてもよい。この場合、レジストマスク８２のパターンが、下層芯材に転写され、セレクトゲート線の形成領域内に、セレクトゲート線のパターンに対応する下層芯材が、残存する。これによって、セレクトゲート線を形成するためのマスクの形成工程とパッドを形成するためのマスクの形成工程とを同時に実行でき、フラッシュメモリの製造工程を簡略化できる。
側壁マスク７１、残存した矩形部６２２’及びレジストマスク（又は、残存した芯材）８２のパターンをマスクにして、下層のマスク層（以下では、下層マスクともよぶ）６０Ａが、例えば、エッチングを用いて、加工される。
メモリセルアレイ１００内において、側壁マスク７１に対応するパターンが、積層構造の下層マスク６０Ａが含むアモルファスシリコン膜６０２Ａ及びシリコン酸化膜６０１Ａに、それぞれ転写される。これによって、配線を形成するためのパターンを有する下層マスク６０Ａが、形成される。本実施形態の製造方法によって形成される半導体装置が、ＮＡＮＤ型フラッシュメモリである場合、側壁マスク７１に基づいて形成されたマスクパターンは、ワード線及びワード線に接続されるメモリセルを形成するためのパターンに対応する。
引き出し領域１５０内において、側壁マスク７１のパターンが、マスク層６０Ａに転写されるとともに、コンタクト形成領域２００内において、残存した矩形部６２２’に対応するパターンが、アモルファスシリコン膜６０２Ｃ及びシリコン酸化膜６０１Ｃに、それぞれ転写される。これによって、引き出し領域１５０のコンタクト形成領域２００内に、側壁マスク７１の線幅ＬＷ２より大きい寸法Ｄ２Ｙを有するマスク層６０Ｃが、形成される。マスク層６０Ｃのパターンは、配線に接続されるパッドを形成するためのパターンに、対応する。
メモリセルアレイ１００内において、レジストマスク８２のパターンが、アモルファスシリコン膜６０２Ｂ及びシリコン酸化膜６０１Ｂに転写される。側壁マスク７１及び矩形部６２２’にそれぞれ対応したマスク層６０Ａ，６０Ｃが形成されるのと同時に、セレクトゲート線及びセレクトトランジスタを形成するためのマスク層６０Ｂが、形成される。
このように、それぞれ異なる寸法を有するマスク層６０Ａ，６０Ｂ，６０Ｃが、実質的に共通の工程で形成される。
側壁マスク、残存した芯材及びレジストマスクが、パターンが転写されたマスク層６０Ａ，６０Ｂ，６０Ｃ上から除去された後、図２２に示されるように、パターンが転写されたマスク層６０Ａ，６０Ｂ，６０Ｃをマスクに用いて、被加工層としての導電層３５Ｂ、絶縁体３４、電荷蓄積層３３及びゲート絶縁膜３２が、順次加工される。
これによって、メモリセルアレイ１００内に、ラインパターンの導電層３５Ｂとラインパターン間のスペースパターンとを含むラインアンドスペースパターンが形成される。この段階において、ラインパターンを形成する導電層３５Ｂは、閉ループ状の平面形状を有している。
ライン状の導電層３５Ｂとアクティブ領域ＡＡとの交差箇所に、メモリセルが形成される。メモリセルは、電荷蓄積層３３とコントロールゲート電極とを有する電界効果トランジスタである。形成されたラインパターンとしての導電層３５Ｂが、ワード線であるとともにメモリセルのコントロールゲート電極として、用いられる。
コンタクト形成領域２００内において、矩形状の平面形状の導電層３５Ｃが形成される。矩形状の導電層３５ＣのＸ方向又はＹ方向の端部に、閉ループ状のラインパターン（導電層）３５Ｂが接続されている。矩形状の導電層３５Ｃは、メモリセルアレイ１００内のラインパターン（導電層）３５Ｂの線幅ＬＷ２及び隣接するラインパターン３５Ａ間の間隔ＬＩ２より大きい寸法Ｄ２Ｙを有している。例えば、矩形状の導電層３５Ｃは、フォトリソグラフィの解像度の限界寸法以上の寸法を有していることが好ましい。
メモリセルアレイ１００内において、レジストマスク（又はそれに対応したパターン）に基づいて加工されたマスク層６０Ｂの下方に、セレクトゲート線３５Ｓ，３３Ｓが形成される。セレクトゲート線３５Ｓとアクティブ領域ＡＡとの交差箇所に、セレクトトランジスタが形成される。
例えば、加工された導電層３５Ｂ，３５Ｓをマスクに用いて、イオン注入が実行される。これによって、トランジスタのソース／ドレインとしての拡散層３９，３９Ｓが、トランジスタのゲート電極に対して自己整合的に、半導体基板３０内に形成される。
図２３及び図２４を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２３は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図２４は、図２３に対応する断面工程図を示している。図２４の（ａ）は、図２３のＸＸＩＶａ−ＸＸＩＶａ線に沿う断面工程図を示している。図２４の（ｂ）は、図２３のＸＸＩＶｂ−ＸＸＩＶｂ線に沿う断面工程図を示している。
図２３及び図２４に示されるように、メモリセルアレイ１００内にラインアンドスペースパターンの導電層３５Ｂ及びコンタクト形成領域内の矩形状の導電層３５Ｃが形成される。それらを形成するためのマスク層がエッチングによって除去された後、レジストマスク８５が、メモリセルアレイ１００内及び引き出し領域１５０内の導電層３５Ｂ，３５Ｃを覆うように、半導体基板３０上に形成される。例えば、十字状の開口部ＯＰ１が、コンタクト形成領域２００内の矩形状の導電層３５Ｃ上方に、フォトリソグラフィ及びエッチングによって、レジストマスク８５内に形成されている。コンタクト形成領域２００内の導電層３５Ｃの一部分が、十字状の開口部ＯＰ１を介して露出する。
開口部ＯＰ１を有するレジストマスク８５をマスクに用いて、コンタクト形成領域２００内の導電層３５Ｃが、エッチングされる。
これによって、閉ループ状の導電層３５Ｂがループカットされ、図４乃至図６に示されるように、互いに独立な配線（ここでは、ワード線）が形成される。また、このループカット工程によって配線の独立性が確保されるのと同時に、ラインパターンに接続された矩形状の導電層３５Ｃが十字状の開口部の形状に対応して４つに分割され、各配線ＷＬに接続されたパッド３５Ｐが形成される。
形成されたワード線ＷＬは、引き出し領域１５０内でＸ方向からＹ方向（又はＹ方向からＸ方向）に折れ曲がっている。ワード線ＷＬの折れ曲がる位置は、１番目の側壁膜（側壁スペーサー）を形成するための旗型構造の芯材のフリンジの形成位置及びサイズに応じて、設定される。また、形成されたワード線ＷＬのＸ方向における配線間隔Ｄ２Ｘは、旗型構造の芯材のフリンジのサイズ（Ｘ方向の寸法）に応じて、設定されている。
ワード線ＷＬは、パッド（フリンジ）３５Ｐの頂点（角）から延在するように形成される。また、４本のワード線ＷＬが１つのグループとして、４本のワード線ＷＬごとに、引き出し領域１５０の各コンタクト形成領域２００内にまとまって形成される。コンタクト形成領域２００内において、ワード線ＷＬ及びワード線ＷＬに接続されるパッドは、Ｘ方向及びＹ方向に対して対称なレイアウトを有するように、形成される。
尚、１つのコンタクト形成領域２００にまとまって形成されるワード線ＷＬ及びパッド３５Ｐの数は、ワード線を形成するために用いられる複数の側壁膜のパターンの転写回数（又は、側壁膜の形成回数）に応じて、変化する。例えば、ワード線を形成するための側壁膜の転写回数が、２ｎ回で示される場合、１つのコンタクト形成領域２００にまとまって形成されるワード線ＷＬの本数及びパッド３５Ｐの個数は、“４ｎ”で示される。
本実施形態の製造方法において、メモリセルアレイ１００のＸ方向の一端側に関して、閉ループ状の導電層３５Ｃがループカットされる工程が図示されているが、メモリセルアレイ１００のＸ方向の他端側に関しても、共通の工程によって導電層３５Ｃがループカットされる。尚、メモリセルアレイ１００のＸ方向の他端側において、配線の独立性が確保されるように閉ループ状のパターン（導電層）３５Ｂが分割されるのであれば、図２３及び図２４に示される工程と同様に、ループカット工程によってパッド３５Ｐが形成されてもよいし、パッド３５Ｐが形成されなくともよい。
また、ループカット工程は、被加工層としての導電層３５を加工する前に、閉ループ状のマスク層６０Ａ，６０Ｃに対して実行されてもよい。この場合、導電層３５は、配線及び配線に接続されるパッドに対応するパターンを含む互いに独立なマスク層に基づいて、加工される。さらには、被加工層３５上のシリコン酸化膜６０１とアモルファスシリコン膜６０２とを含む積層マスク６０に対するパターンの転写工程において、アモルファスシリコン膜６０２を加工する工程とシリコン酸化膜６０１を加工する工程の間に、ループカット工程が実行されてもよい。この場合、側壁マスク７１及びレジストマスク９０のパターンが、アモルファスシリコン膜６０２に転写され、アモルファスシリコン膜６０２の下方のシリコン酸化膜６０１にパターンが転写される前に、閉ループ状にパターニングされたアモルファスシリコン膜６０２に、ループカットが施される。そして、配線及び配線に接続されるパッドに対応する独立なパターンのアモルファスシリコン膜６０２をマスクにして、シリコン酸化膜６０２及び導電層３５が、順次加工される。
閉ループ状のパターン（導電層）に対するループカットにより、ワード線ＷＬ及びパッド３５Ｐが形成された後、図４及び図５に示されるように、半導体基板３０上に、第１の層間絶縁膜５１が形成される。
ドレイン側セレクトトランジスタのドレイン拡散層３９Ｓ、ソース側セレクトトランジスタのソース拡散層及びパッド３５Ｐなどのような、コンタクトプラグの形成位置において、コンタクトホールが第１の層間絶縁膜５１内に形成される。タングステン（Ｗ）又はモリブデン（Ｍｏ）などの導電体が、コンタクトホール内に自己整合的に埋め込まれ、コンタクトプラグＣＰ１，ＣＰ２が形成される。
第１の配線レベルＭ０において、銅（Ｃｕ）又はアルミニウム（Ａｌ）などの金属膜が、例えば、スパッタ法によって、第１の層間絶縁膜５１上及びコンタクトプラグＣＰ１，ＣＰ２上に、堆積される。堆積された金属膜は、フォトリソグラフィ及びエッチングによって、所定の形状に加工され、コンタクトプラグＣＰ１，ＣＰ２に接続される配線層（中間配線）５９Ａ，５９Ｂが、形成される。
第２の層間絶縁膜５２が、第１の層間絶縁膜５１上及び配線層５９Ａ，５９Ｂ上に、形成される。そして、第２の層間絶縁膜５２内に形成されたビアホール内に、配線層５９Ａに接続されるビアプラグＶＰが、埋め込まれる。
第２の配線レベルＭ１において、第２の層間絶縁膜５２上に、ビット線ＢＬ及び第３の層間絶縁膜５３が形成される。ビット線ＢＬは、１回以上の側壁転写工程に用いたパターニングによって形成されてもよいし、フォトリソグラフィ及びエッチングを用いて形成されてもよい。
また、ビット線ＢＬは、ダマシン法を用いて形成されてもよい。例えば、ビット線ＢＬが埋め込まれるダマシン溝は、１回以上の側壁転写工程によって、第３の層間絶縁膜５３内に形成できる。ビット線ＢＬを形成するための側壁転写工程は、本実施形態で述べたワード線を形成するために用いられた側壁転写工程でもよい。
以上の工程によって、本実施形態の半導体装置（フラッシュメモリ）が形成される。
上述のように、フラッシュメモリの配線（ここでは、ワード線）は、複数回（２ｎ回）の側壁形成工程及び側壁転写工程を用いて、形成される。上述の製造方法によって、ワード線ＷＬの線幅ＬＷ２及びワード線ＷＬ間の間隔ＬＩ２がフォトリソグラフィの解像度の限界寸法より小さくなるように、ワード線ＷＬ及びワード線ＷＬに接続されるメモリセルＭＣが形成される。例えば、２回の側壁転写工程（及び側壁形成工程）によってワード線ＷＬのパターンが形成される場合、ワード線ＷＬの線幅ＬＷ２は、フォトリソグラフィの解像度の限界寸法の２分の１以下であって、フォトリソグラフィの解像度の限界寸法の４分の１程度の寸法を有する。
このように、本実施形態のフラッシュメモリの製造方法は、複数回の側壁形成／転写工程によって、フォトリソグラフィによって形成できる限界のハーフピッチより小さい寸法のラインアンドスペースパターン（配線パターン）を含む半導体装置を、提供できる。
複数回の側壁形成／転写工程によって、配線が形成されるフラッシュメモリにおいて、引き出し領域１５０のコンタクト形成領域２００内において２回目の側壁形成工程によって形成される側壁マスク７１に対する犠牲層の寸法（線幅）が、メモリセルアレイ１００内の犠牲層と同じ微細な線幅（リソグラフィの解像度の限界寸法より小さい寸法）である場合、コンタクト形成領域２００内の側壁マスク７１間の間隔がメモリセルアレイ１００内の側壁膜７１間の間隔ＬＩ２と同様に小さくなるため、素子及び配線の微細化の推進とともに、ワード線ＷＬに接続されるパッド３５Ｐを形成及び配置するためのスペースを確保することが困難になる可能性がある。
本実施形態のフラッシュメモリの製造方法のように、複数回（２ｎ回）の側壁形成／転写工程によって形成される配線を含む半導体装置の製造方法において、１回目（２ｎ−１回目）の側壁形成工程の側壁膜（側壁スペーサー）７０に対する芯材（上層芯材）６５が除去される前に、その芯材を覆うマスク８０Ａが、配線に接続されるパッドを形成する領域（コンタクト形成領域２００）内に形成される。マスク８０Ａによって芯材の一部分が覆われた状態で、芯材６５を除去するための処理が実行される。メモリセルアレイ１００内の芯材が除去されるのに対して、マスク８０Ａに覆われている芯材６５２’はコンタクト形成領域２００内に残存する。
この残存させた芯材６５２’に対応するパターンの側面上に、２回目（２ｎ回目）の側壁形成工程の側壁膜（側壁マスク）７１が形成される。
残存した芯材６５２’の大きさを制御することによって、メモリセルアレイ１００内から引き出し領域１５０内に延在する配線ＷＬにおいて、引き出し領域１５０のコンタクト形成領域２００内における配線ＷＬの間隔（Ｙ方向における配線間隔）Ｄ２Ｙを、メモリセルアレイ１００内における配線ＷＬの間隔ＬＩ２より大きくできる。
それゆえ、本実施形態のフラッシュメモリの製造方法において、メモリセルアレイ１００内の部材に対するパターニング及び加工と実質的に共通（同時）の工程（プロセス）を用いて、引き出し領域１５０内（コンタクト形成領域２００内）において、配線のパッド及びパッドを形成するためのレジストマスク８１Ａを配置するスペース、或いは、パッド及びマスクの加工マージンのためのスペースを、確保できる。
したがって、本実施形態のフラッシュメモリの製造方法は、コンタクト形成領域２００内において、配線及び配線間隔（ピッチ）の微細化に起因したパッド、配線及びコンタクトとの間に生じるショート（短絡）を防止でき、そのショートに起因するデバイスの不良を低減できる。
この結果として、本実施形態のフラッシュメモリの製造方法は、素子及び配線の微細化に起因する半導体装置の製造歩留まりの低下を、抑制できる。また、本実施形態のフラッシュメモリの製造方法は、複雑な製造工程の追加無しに、異なる寸法（配線幅又は配線間隔）を含む配線及びその配線に接続されるパッド及びコンタクトプラグを、形成できる。
したがって、第１の実施形態の半導体装置の製造方法によれば、信頼性の高い微細なパターンを含む半導体装置を、提供できる。
（２） 第２の実施形態
図２５乃至図３１を参照して、第２の実施形態の半導体装置（例えば、フラッシュメモリ）の構造及び製造方法について説明する。尚、本実施形態において、第１の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第１の実施形態の半導体装置の製造方法が含む製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。
（ａ） 構造
図２５を用いて、本実施形態のフラッシュメモリの構造について説明する。図２５は、本実施形態の平面構造を示す平面図である。尚、図２５のＶａ−Ｖａ線、Ｖｂ−Ｖｂ線及びＶｃ−Ｖｃ線に沿う断面構造は、上述の図５の（ａ）、（ｂ）及び（ｃ）に示される構造とそれぞれ実質的に同じで構造あるため、ここでの説明は省略する。
本実施形態の半導体装置は、第１の実施形態と同様に、フラッシュメモリである。本実施形態のフラッシュメモリのワード線は、第１の実施形態と同様に、２ｎ回（本実施形態では、ｎ＝１）の側壁転写工程（側壁形成工程）によって、形成される。メモリセルＭＣが接続されたワード線ＷＬは、メモリセルアレイ１００から引き出し領域１５０内に延在する。引き出し領域１５０のコンタクト形成領域２００内において、ワード線ＷＬに、パッド３５Ｐが接続されている。
本実施形態のフラッシュメモリは、第１の実施形態と同様に、４本（４ｎ本）のワード線ＷＬ及びそれに対応するパッド３５Ｐが、１つのグループとして、１つのコンタクト形成領域２００内に配置されている。
本実施形態のフラッシュメモリにおいて、第１の実施形態とは異なって、ワード線ＷＬは、パッド３５Ｐの頂点（角）ではない箇所（辺）から延在する。
コンタクト形成領域２００内において、パッド３５Ｐのレイアウトは、Ｙ方向に沿う線を中心線（対称軸）として対称になっている。コンタクト形成領域２００内において、パッド３５Ｐのレイアウトは、Ｘ方向に沿う中心線に関して、対称になる場合もあるし、非対称になる場合もある。
第２の実施形態のフラッシュメモリにおいて、第１の実施形態と同様に、引き出し領域１５０のコンタクト形成領域２００内における配線（ワード線）ＷＬ間のＹ方向の間隔Ｄ２Ｙは、配線の線幅ＬＷ２及びメモリセルアレイ１００内における配線（ワード線）ＷＬ間の間隔ＬＩ２の少なくとも一方より大きくなっている。
これによって、本実施形態のフラッシュメモリは、第１の実施形態と同様に、コンタクト形成領域２００内において、パッドの配置及び加工マージンのための大きいスペースを確保でき、パッド、配線及びコンタクトとの間に生じるショート（短絡）を抑制できる。
本実施形態において、後述の製造方法のように、パッドを形成するためのパターン及びそのマスクを形成する工程が、第１の実施形態と異なる。
以上のように、第２の実施形態の半導体装置によれば、第１の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。
（ｂ） 製造方法
図２５乃至図３１を用いて、第２の実施形態の半導体装置の製造方法について、説明する。尚、本実施形態において、第１の実施形態の半導体装置の製造方法と実質的に同様の工程に関する説明は、必要に応じて行う。
図２６及び図２７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図２７は、図２６に対応する断面工程図を示している。図２７の（ａ）は、図２６のＸＸＶＩＩａ−ＸＸＶＩＩａ線に沿う断面工程図を示している。図２７の（ｂ）は、図２６のＸＸＶＩＩｂ−ＸＸＶＩＩｂ線に沿う断面工程図を示している。
第１の実施形態のフラッシュメモリの製造方法の図６乃至図１５に示される製造工程と実質的に同じ工程で、上層芯材の側面上に、１回目の側壁形成工程による側壁膜（側壁スペーサー）が形成される。引き出し領域１５０内のコンタクト形成領域２００内において、上層芯材のフリンジの一部分がレジストマスクによって覆われた状態で、上層芯材が除去され、フリンジの一部分がコンタクト形成領域２００内に残存する。そして、側壁スペーサー及びフリンジの残存した部分に対応したパターンが、下層芯材に転写された後、パターンが転写された下層芯材に対するスリミング処理が実行される。
図２６及び図２７に示されるように、スリミングされた下層芯材の側面上に、２回目の側壁形成工程による第２の側壁膜（側壁マスク）７１が形成される。
本実施形態のフラッシュメモリの製造方法において、第１の実施形態と異なって、側壁マスク７１が形成された後、下層芯材を覆うレジストマスクがコンタクト形成領域２００内に形成されずに、下層芯材が、エッチングによって選択的に除去される。このように、側壁マスク７１のみが、マスク層６０上に残存する。尚、本実施形態において、下層芯材は、アッシングによって除去されてもよい。
上述のように、側壁マスク７１の線幅ＬＷ２は、側壁スペーサーの線幅以下であって、例えば、フォトリソグラフィの解像度の限界寸法の２分の１以下から４分の１程度の大きさに設定される。図２６及び図２７の（ａ）に示されるメモリセルアレイ１００内において、側壁マスク７１の間隔ＣＷ２，ＬＩ２は、側壁マスク７１の線幅ＬＷ２程度の大きさに設定されている。
上述の図９乃至図１３に示される工程のように、コンタクト形成領域２００内にフリンジの一部分を残存させることによって、コンタクト形成領域２００内において、側壁マスク７１が、メモリセルアレイ１００内の側壁マスク７１間の間隔ＬＩ２，ＣＷ２より大きい寸法Ｄ２Ｙを有するコンタクトスペーサーパターン（図示せず）の側面上に、形成される。そのため、図２６及び図２７の（ｂ）に示されるように、コンタクト形成領域２００内の互いに異なる閉ループ状の側壁マスク７１間の間隔Ｄ２Ｙが、メモリセルアレイ１００内の側壁マスク７１の間隔ＣＷ２，ＬＩ２より大きくなるように、コンタクト形成領域２００内に、スペースが確保される。
図２８及び図２９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２８は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図２９は、図２８に対応する断面工程図を示している。図２９の（ａ）は、図２８のＸＸＩＸａ−ＸＸＩＸａ線に沿う断面工程図を示している。図２９の（ｂ）は、図２８のＸＸＩＸｂ−ＸＸＩＸｂ線に沿う断面工程図を示している。
図２８及び図２９に示されるように、側壁マスク７１を形成するための下層芯材が除去された後、レジストマスク８１Ｂが、フォトリソグラフィ及びエッチングによって、コンタクト形成領域２００内の側壁マスク７１上に形成される。レジストマスク８１ＢのＸ方向及びＹ方向における寸法ＲＡ３，ＲＢ３は、フォトリソグラフィの解像度の限界寸法より大きい。レジストマスク８１Ｂに対して、選択的にスリミング処理を施してもよい。
図２８及び図２９の（ｂ）に示されるように、コンタクト形成領域２００内のレジストマスク８１Ｂは、配線のパッド形成位置の側壁マスク７１を覆うように、マスク層６０及び側壁マスク７１上に形成される。例えば、レジストマスク８１Ｂは、閉ループ状の側壁マスク７１の折れ曲がった部分の一端及び他端の中間の部分を覆うように、配置されている。
側壁マスク７１を覆うレジストマスク８１Ｂは、例えば、図２８及び図２９の（ａ）に示されるセレクトゲート線（セレクトトランジスタ）を形成するためのレジストマスク８２と共通の工程で、形成される。パッドのパターニングのためのマスクの形成工程が、セレクトゲート線のパターニングのためのマスクの形成工程と共通化されることによって、フラッシュメモリの製造工程が過剰に増加するのを抑制できる。
例えば、レジストマスク８１Ｂは、そのマスク８１Ｂが複数の閉ループ状の側壁マスク７１をまたがって覆わないように、パターニングされる。１つの閉ループ状の側壁マスク７１に対応するように、独立なレジストマスク８１Ｂがそれぞれ平行なレイアウトで形成される。但し、レジストマスク８１Ｂは、後述のループカット工程時のレジストマスクの開口部のパターンを制御することによって、複数の閉ループ状の側壁マスク７１をまたがって覆うように、形成されてもよい。また、レジストマスク８１Ｂ，８２は、下層芯材を除去する直前に、形成されてもよい。
上述のように、コンタクト形成領域２００内において、側壁マスク７１間のＹ方向に沿う間隔Ｄ２Ｙは、レジストマスク８１Ｂを形成するためのスペース及びマージンが確保されるように、残存させる上層芯材のサイズが調整されることによって、メモリセルアレイ１００内における側壁マスク７１間の間隔ＬＩ２，ＣＷ２より大きい寸法に設定されている。そのため、複数のレジストマスク８１Ｂが、１つのコンタクト形成領域２００内において隣接するように形成されたとしても、レジストマスク８１Ｂ間の接触は、抑制される。
そして、図２０乃至図２２に示される製造工程と実質的に同様に、側壁マスク７１及びレジストマスク８１Ｂのパターンが、下層の積層構造のマスク層６０に転写され、そのマスク層６０に基づいて、下層の被加工層３５Ａ，３４Ａ，３３Ａが、順次加工される。
図３０及び図３１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３０は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図３１は、図３０に対応する断面工程図を示している。図３１の（ａ）は、図３０のＸＸＸＩａ−ＸＸＸＩａ線に沿う断面工程図を示している。図３１の（ｂ）は、図２６のＸＸＸＩｂ−ＸＸＸＩｂ線に沿う断面工程図を示している。
図３０及び図３１に示されるように、閉ループ状の導電層３５Ｂ及びメモリセルが形成され、マスク層が除去された後、ループカットのためのレジストマスク８５が、導電層３５Ｂ及びメモリセルを覆うように、半導体基板３０上に形成される。
本実施形態において、図３０及び図３１の（ｂ）に示されるように、パッドを形成するための矩形状の導電層３５Ｃは、閉ループ状の導電層（パターン）３５Ｂ毎にそれぞれ対応するように、形成されている。コンタクト形成領域２００内の２つの閉ループ状の導電層３５Ｂにおいて、例えば、パッドを形成するための各導電層３５Ｃは、Ｙ方向に隣接するように形成される。それゆえ、レジストマスク８５内に、Ｙ方向に延在した直線状の開口部ＯＰ２が、２つの閉ループ状のパターン（導電層）３５Ｂにそれぞれ付随する導電層３５Ｃにまたがるように、形成される。これによって、パッドを形成するための導電層３５Ｃの一部分（例えば、中央部近傍）が、レジストマスク８５の開口部ＯＰ２を介して露出する。
開口部ＯＰ２を有するレジストマスク８５に基づいて、導電層３５Ｃがエッチングされ、導電層３５Ｃが分割される。これによって、図２５及び図５に示されるように、コンタクト形成領域２００内のパターンの分割とともに、閉ループ状の導電層から互いに独立なワード線ＷＬが形成され、ワード線ＷＬに接続されるパッド３５Ｐが形成される。
この後、第１の実施形態と同様に、層間絶縁膜、コンタクトプラグ／ビアプラグ、中間配線層／ビット線が、順次形成される。
以上の製造工程によって、本実施形態のフラッシュメモリが形成される。
本実施形態のフラッシュメモリの製造方法において、第１の実施形態と同様に、ワード線ＷＬの線幅ＬＷ２及びワード線間の配線間隔ＬＩ２が、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有するように、２回の側壁形成／転写工程を用いて、マスク層及び被加工層が、パターニング及び加工される。
本実施形態のフラッシュメモリの製造方法において、第１の実施形態と異なって、２番目の側壁膜（側壁マスク）７１が形成された後、下層芯材の全体が除去され、パッドを形成するためのマスク８１Ｂが、側壁膜７１を覆うように形成される。
この工程の順序で、パッドを形成するためのパターンが形成された場合においても、メモリセルアレイに対する製造工程と実質的に同時（共通）の工程を用いて、コンタクト形成領域２００内における側壁膜７１及び配線ＷＬ間の間隔Ｄ２Ｙが、メモリセルアレイ１００内における側壁膜７１及び配線ＷＬ間の間隔ＬＩ２より大きくなるように、各パターンが形成される。その結果として、コンタクト形成領域内に形成された配線ＷＬの間隔Ｄ２Ｙは、配線ＷＬの線幅ＬＷ２及びメモリセルアレイ１００内の配線ＷＬの配線間隔ＬＩ２の少なくとも一方より大きい。
それゆえ、本実施形態のフラッシュメモリの製造方法は、第１の実施形態と同様に、引き出し領域１５０のコンタクト形成領域２００内において、パッドの配置及び加工マージンのためのスペースを、確保できる。したがって、本実施形態のフラッシュメモリの製造方法において、第１の実施形態と同様に、コンタクト形成領域２００内において、パッド、配線及びコンタクトとの間に生じるショート（短絡）を防止でき、そのショートに起因するデバイスの不良を低減できる。
以上のように、第２の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。
（３） 第３の実施形態
図３２乃至図４１を参照して、第３の実施形態の半導体装置（例えば、フラッシュメモリ）の構造及び製造方法について説明する。尚、本実施形態において、第１及び第２の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第１及び第２の実施形態の半導体装置の製造方法が含む製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。
（ａ） 構造
図３２及び図３３を用いて、第３の実施形態のフラッシュメモリの構造について説明する。図３２は、本実施形態のフラッシュメモリの平面構造を示す平面図である。図３３は、図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面構造を示している。尚、図３２のＶａ−Ｖａ線及びＶｃ−Ｖｃ線に沿う断面構造は、上述の図５のＶａ−Ｖａ線及びＶｃ−Ｖｃ線に示される構造とそれぞれ実質的に同じ構造であるため、ここでの説明は省略する。
本実施形態のフラッシュメモリは、第１及び第２の実施形態と同様に、２ｎ回（本実施形態では、ｎ＝１）の側壁転写工程（側壁形成工程）を用いて、フォトリソグラフィの解像度の限界寸法より小さい線幅ＬＷ２の配線（例えば、ワード線）ＷＬが形成される。
本実施形態のフラッシュメモリにおいて、４ｎ本（本実施形態では、ｎ＝１）のワード線ＷＬが、１つのグループとして、メモリセルアレイ１００内から１つのコンタクト形成領域２００内に延在する。コンタクト形成領域２００内において、各ワード線ＷＬは、例えば、パッド３５Ｐの頂点ではない箇所（辺）から引き出されている。但し、各ワード線ＷＬは、パッド３５Ｐの頂点（角）から引き出される場合もある。
コンタクト形成領域２００内における複数のパッド３５Ｐは、Ｙ方向に沿う中心線（対称軸）に関して対称で、Ｘ方向に沿ってジグザグに配列されている。
コンタクト形成領域２００内の１つのグループのワード線ＷＬ及びパッド３５Ｐにおいて、外側の２本のワード線にそれぞれ接続されているパッド３５Ｐは、内側の２本のワード線にそれぞれ接続されているパッド３５Ｐと、Ｙ方向に関して互いに反対側に突出している。
本実施形態のフラッシュメモリにおいて、第１及び第２の実施形態と同様に、コンタクト形成領域２００内のワード線ＷＬ間の間隔（最小間隔）Ｄ２Ｗは、ワード線ＷＬの線幅ＬＷ２及びメモリセルアレイ１００内のワード線ＷＬ間の間隔ＬＩ２の少なくとも一方より大きい。
本実施形態において、後述の製造方法で示されるように、コンタクト形成領域２００内のワード線ＷＬ間の間隔Ｄ２Ｗは、１回目の側壁形成工程によって形成される側壁膜（側壁スペーサー）の膜厚によって、制御される。
本実施形態のフラッシュメモリにおいても、第１及び第２の実施形態と同様に、コンタクト形成領域２００内において、パッドの配置及び加工マージンのためのスペースを確保でき、パッド、配線及びコンタクトとの間のショートに起因する不良を、抑制できる。
したがって、本実施形態のフラッシュメモリによれば、第１及び第２の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。
（ｂ） 製造方法
図３４乃至図４１を参照して、第３の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について、説明する。
図３４及び図３５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３４は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図３５は、図３４に対応する断面工程図を示している。図３５の（ａ）は、図３４のＸＸＸＶａ−ＸＸＸＶａ線に沿う断面工程図を示している。図３５の（ｂ）は、図３４のＸＸＸＶｂ−ＸＸＸＶｂ線に沿う断面工程図を示している。
第１の実施形態のフラッシュメモリの製造方法の図６乃至図８に示される製造工程と実質的に同じ工程で、フリンジを有する上層芯材の側面上に、側壁膜（側壁スペーサー）が、１回目の側壁形成工程によって形成される。
第３の実施形態のフラッシュメモリの製造方法において、第１の実施形態とは異なって、上層芯材のフリンジを覆うレジストマスクを形成せずに、上層芯材が選択的に除去され、閉ループ状の側壁スペーサーが中間層上に残存される。上層芯材は、ウェット又はドライエッチングによって除去される。本実施形態において、上層芯材の除去する方法に、アッシングを用いてもよい。
側壁スペーサーをマスクとして、中間層が加工される。側壁スペーサーが除去された後、加工された中間層をマスクに用いて、下層芯材が加工される。下層芯材が加工された後、上層マスクとしての中間層は、選択的に除去される。
このように、１回目の側壁転写工程によって、閉ループ状の側壁スペーサーのパターンが下層芯材に転写され、図３４及び図３５に示されるように、閉ループ状のパターンを有する下層芯材６２Ｂが形成される。
尚、本実施形態のフラッシュメモリの製造方法において、上層芯材と下層芯材との間に、ＢＡＲＣ膜及び中間層を形成せずともよい。この場合、１回目の側壁形成工程による側壁スペーサーが、下層芯材上及び下層芯材上に直接積層された上層芯材の側面上に、形成される。そして、側壁スペーサーのパターンが、直下の下層芯材に転写される。但し、上層芯材の材料に応じて、ＢＡＲＣ膜が、上層芯材と下層芯材との間に形成されてもよい。
下層芯材６２Ｂに上層（側壁スペーサー）のパターンが転写された後、下層芯材６２Ｂの線幅を小さくするためのスリミング処理が、実行される。
本実施形態のフラッシュメモリの製造方法において、閉ループ状の下層芯材６２Ｂに対してスリミング処理が施される前に、コンタクト形成領域２００内において、レジストマスク８６が、パッドが接続される予定の部分、例えば、上層芯材のフリンジの形状に対応した下層芯材６２Ｂの折れ曲がった部分（屈折部又はループ部ともよぶ）６２５を覆うように、フォトリソグラフィ及びエッチングによって、形成される。コンタクト形成領域２００内の下層芯材６２Ｂの屈折部６２５がレジストマスク８６に覆われた状態で、下層芯材６２Ｂに対するスリミング処理が実行される。
下層芯材６２Ｂに対するスリミング処理の前において、下層芯材６２Ｂの線幅ＣＷ３は、１回目の側壁形成工程の側壁スペーサーの線幅ＬＷ１に対応し、例えば、フォトリソグラフィの解像度の限界寸法の半分程度の寸法に設定されている。
図３４及び図３５の（ａ）に示されるように、メモリセルアレイ１００内の下層芯材６２Ｂのライン部６２１のように、レジストマスク８６によって覆われていない下層芯材６２Ｂの部分６２１の線幅ＣＷ２は、スリミング処理によって、スリミング処理前の芯材の線幅ＬＷ１の半分程度の寸法になる。
一方、図３４及び図３５の（ｂ）に示されるように、コンタクト形成領域２００内において、レジストマスク８６によって覆われた下層芯材６２Ｂの部分６２５は、スリミングされず、スリミング処理前の芯材の線幅ＬＷ１が維持される。
この結果として、スリミングされた下層芯材６２Ｂの部分６２１とレジストマスク８６に覆われた下層芯材６２Ｂの部分６２５とで、２倍程度の寸法（線幅）の差が生じる。
尚、本実施形態の製造工程において、下層芯材６２Ｂにスリミング処理を施す前に、コンタクト形成領域２００内の下層芯材６２Ｂの部分６２５をレジストマスクで覆うことによって、スリミングされない芯材６２Ｂの部分６２５が、形成される。但し、図３４に示されるパターン（レイアウト）と同様に、コンタクト形成領域２００内の側壁スペーサー（１番目の側壁膜）の部分をレジストマスクで覆った状態で、側壁スペーサーに対してスリミング処理を施した後、スリミングされた部分とスリミングされない部分とを含む側壁スペーサーのパターンを、下層芯材６２Ｂに転写してもよい。この場合においても、図３６乃至４１に示されるパターンと同様のパターンが、得られる。
図３６及び図３７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図３７は、図３６に対応する断面工程図を示している。図３７の（ａ）は、図３６のＸＸＸＶＩＩａ−ＸＸＸＶＩＩａ線に沿う断面工程図を示している。図３７の（ｂ）は、図３６のＸＸＸＶＩＩｂ−ＸＸＸＶＩＩｂ線に沿う断面工程図を示している。
図３６及び図３７に示されるように、下層芯材を覆うレジストマスクがコンタクト形成領域２００内から除去された後、２回目の側壁形成工程によって、側壁膜（側壁マスク）７１が、第１及び第２の実施形態と実質的に同様の方法で、下層芯材６２Ｂの側面上に、形成される。側壁マスク７１の線幅ＬＷ２は、例えば、フォトリソグラフィの解像度の限界寸法の４分の１程度の寸法を有するように、形成されている。
上述のように、図３６及び図３７の（ｂ）に示されるように、メモリセルアレイ１００内において、下層芯材６２Ｂのライン部６２１は、フォトリソグラフィの解像度の限界寸法の４分の１程度の線幅を有するように、スリミングされている。それゆえ、メモリセルアレイ１００内において、ライン部６２１を挟む側壁マスク７１間の間隔ＣＷ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度に設定されている。
一方、図３６及び図３７の（ｂ）に示されるように、引き出し領域１５０内において、上述のように、コンタクト形成領域２００内の下層芯材６２Ｂの部分６２５がスリミング処理時にレジストマスクに覆われていることによって、レジストマスクで覆われた部分６２５の線幅ＣＷ３は小さくならない。それゆえ、コンタクト形成領域２００内において、下層芯材６２Ｂの部分６２５の線幅ＣＷ３（＝ＬＷ１）は、メモリセルアレイ１００内の下層芯材６２Ｂの部分６２１の線幅ＣＷ２より大きい。
したがって、コンタクト形成領域２００内において、スリミングされなかった下層芯材６２Ｂの部分（スペーサー部、コンタクトスペーサーパターン）６２５を挟む側壁マスク７１の間隔ＬＷ１は、スリミングされた下層芯材６２Ｂの部分（配線スペーサーパターン）６２１を挟む側壁マスク７１の間隔ＣＷ２より大きい。
コンタクト形成領域２００内における下層芯材６２Ｂの部分６２５の線幅ＬＷ１は、例えば、フォトリソグラフィの解像度の限界寸法の半分（２分の１）程度の大きさを有する。それゆえ、下層芯材６２Ｂの部分６２５を挟んでいる側壁マスク７１は、フォトリソグラフィの解像度の限界寸法の２分の１程度の間隔Ｄ２Ｗで、隣接する。
このように、引き出し領域１５０のコンタクト形成領域２００内において芯材６２Ｂを挟んで対向する側壁マスク７１間に、メモリセルアレイ１００内において芯材６２Ｂを挟んで対向する側壁マスク７１間の間隔ＣＷ２より２倍程度大きい間隔Ｄ２Ｗ（ＣＷ３，ＬＷ１）が、確保される。
図３８及び図３９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３８は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図３９は、図３８に対応する断面工程図を示している。図３９の（ａ）は、図３８のＸＸＸＩＸａ−ＸＸＸＩＸａ線に沿う断面工程図を示している。図３９の（ｂ）は、図３８のＸＸＸＩＸｂ−ＸＸＸＩＸｂ線に沿う断面工程図を示している。
図３８、図３９（ａ）及び（ｂ）に示されるように、下層芯材が選択的に除去され、側壁マスク７１が、マスク層６０上に残存する。
そして、図３８及び図３９の（ｂ）に示されるように、コンタクト形成領域２００内のパッドの形成位置において、レジストマスク８１Ｃ，８１Ｃ’が、側壁マスク７１の一部分を覆うように、フォトリソグラフィ及びエッチングによって形成される。例えば、パッドの形成位置に設けられるレジストマスク８１Ｃ，８１Ｃ’は、製造工程の増大を抑制するために、セレクトゲート線を形成するためのレジストマスク８２と共通の工程で形成される。
例えば、コンタクト形成領域２００内において、レジストマスク８１Ｃ，８１Ｃ’は、側壁マスク７１が隣接する方向（ここでは、Ｙ方向）において同一直線状に並ばないように、形成される。共通の芯材を用いて形成される側壁マスク７１において、外側（芯材の外周側）の側壁マスク７１に対するレジストマスク８１Ｃ’と内側（芯材の内周側）の側壁マスク７１に対するレジストマスク８１Ｃとは、互いに反対側に側壁マスク７１上から引き出される。また、外側の側壁マスク７１において、側壁マスクの折れ曲がった部分の一端及び他端（角，隅）に、１つずつレジストマスク８１Ｃ’が設けられている。一方、内側の側壁マスク７１において、折れ曲がった部分の一端及び他端の中間に、レジストマスク８１Ｃが設けられている。レジストマスク８１ＣのサイズＲＡ５，ＲＢ５は、レジストマスク８１Ｃ’のサイズＲＡ５’，ＲＢ５’より大きい。
コンタクト形成領域２００内における側壁マスク７１間の間隔Ｄ２Ｗは、メモリセルアレイ１００内における側壁マスク７１間の間隔ＬＩ２より大きい。コンタクト形成領域２００内における側壁マスク７１間の間隔Ｄ２Ｗは、下層芯材をパターニングするための側壁スペーサーの線幅ＬＷ１に依存する。例えば、コンタクト形成領域２００内における間隔Ｄ２Ｗは、メモリセルアレイ１００内における側壁マスク７１間の間隔ＬＩ２の２倍程度の大きさに設定されている。その結果として、本実施形態のフラッシュメモリの製造方法において、ある共通の下層芯材を用いて形成される側壁マスク７１において、パッドを形成するためのレジストマスク８１Ｃ，８１Ｃ’を配置するためのスペース及び加工マージンを考慮したスペースが確保され、レジストマスク８１Ｃ，８１Ｃ’が、隣接する他のレジストマスク８１Ｃ，８１Ｃ’又は隣接する側壁マスク７１に接触するのを抑制できる。
図４０及び図４１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図４０は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図４１は、図４０に対応する断面工程図を示している。図４１の（ａ）は、図４０のＸＬＩａ−ＸＬＩａ線に沿う断面工程図を示している。図４１の（ｂ）は、図４０のＸＬＩａ−ＸＬＩａ線に沿う断面工程図を示している。
図４０、図４１（ａ）及び（ｂ）に示されるように、第１及び第２の実施形態のフラッシュメモリの製造方法と実質的に同様の工程（例えば、図２０乃至図２２に示される工程）によって、側壁マスク及びレジストマスクに基づいて、マスク層が加工される。側壁マスク及びレジストマスクのパターンが転写されたマスク層をマスクに用いて、マスク層の下方の被加工層が加工される。これによって、閉ループ状の導電層３５Ｂ及びメモリセルが、メモリセルアレイ１００内及び引き出し領域１５０内に、それぞれ形成される。閉ループ状の導電層３５Ｂには、パッドを形成するための矩形状の導電層（矩形部）３５Ｃが接続されている。矩形部３５Ｃは、閉ループ状の導電層３５Ｂに連続した層である。
閉ループ状の導電層３５Ｂ及びメモリセルを形成するためのマスク層が除去された後、閉ループ状の導電層３５Ｂに対するループカット工程が、実行される。
閉ループ状の導電層３５Ｂを分断するためのパターンを有するレジストマスク８５が、メモリセルアレイ１００内及び引き出し領域１５０内に形成される。コンタクト形成領域２００において、直線状の開口部ＯＰ３がレジストマスク８５内に形成される。レジストマスク８５に基づいて、コンタクト形成領域２００内の外側の閉ループ状の導電層３５Ｂのライン部が分断されるとともに、内側の閉ループ状の導電層の矩形部３５ＣがＸ方向に分割される。
閉ループ状の導電層３５Ｂに対するループカット工程によって、図３２及び図３３に示されるように、互いに独立なワード線ＷＬ及び各ワード線ＷＬに接続されたパッド３５Ｐが、それぞれ形成される。この後、第１及び第２の実施形態と同様に、層間絶縁膜、コンタクトプラグ／ビアプラグ、中間配線層／ビット線が、順次形成される。
以上の製造工程によって、本実施形態のフラッシュメモリが形成される。
以上のように、本実施形態のフラッシュメモリの製造方法において、第１及び第２の実施形態と同様に、ワード線ＷＬの線幅ＬＷ２及びワード線ＷＬ間の配線間隔ＬＩ２が、フォトリソグラフィの解像度の限界寸法の１／４程度の大きさを有するように、２回の側壁転写工程（又は側壁形成工程）を用いて、マスク層及び被加工層が、順次パターニング及び加工される。
本実施形態において、ワード線ＷＬのパターンに対応する側壁マスク７１を形成するための下層芯材（又は側壁スペーサー）に対するスリミング処理時において、コンタクト形成領域２００内の芯材をマスクで覆うことによって、コンタクト形成領域２００内の芯材６２Ｂの線幅ＬＷ１が細くならずに、メモリセルアレイ１００内の芯材６２Ｂの線幅ＣＷ２が、選択的に細くなる。このように、コンタクト形成領域２００内とメモリセルアレイ１００内とにおいて、線幅ＬＷ１，ＣＷ２が異なる芯材６２Ｂ上に、側壁膜７１を形成することによって、コンタクト形成領域２００内の側壁膜７１間の間隔Ｄ２Ｗ（＝ＬＷ１）が、メモリセルアレイ１００内の側壁膜７１間の間隔ＣＷ２より大きくされる。
例えば、コンタクト形成領域２００内とメモリセルアレイ１００内とにおいて線幅ＬＷ１，ＣＷ２が異なる芯材を用いて形成される側壁マスク７１に関して、コンタクト形成領域２００内の側壁マスク７１の間隔Ｄ２Ｗは、芯材６２Ｂをパターニングするための側壁スペーサーの線幅（膜厚）ＬＷ１を制御することによって、調整できる。これによって、本実施形態のフラッシュメモリの製造方法は、比較的容易な工程で、コンタクト形成領域２００内の側壁マスク７１及び配線ＷＬの間隔Ｄ２Ｗを、メモリセルアレイ１００内の側壁マスク７１及び配線ＷＬの間隔ＬＩ２より大きくできる。また、コンタクト形成領域２００内の側壁マスク７１及び配線ＷＬの間隔Ｄ２Ｗは、側壁マスク７１及びそのマスク７１に基づいて形成される配線ＷＬの線幅ＬＷ２より大きくなる。
以上のように、本実施形態のフラッシュメモリの製造方法は、第１及び第２の実施形態と同様に、引き出し領域１５０のコンタクト形成領域２００内において、パッドの配置及び加工マージンのためのスペースを、確保できる。そして、本実施形態のフラッシュメモリの製造方法において、第１及び第２の実施形態と同様に、コンタクト形成領域２００内において、配線の線幅及び配線間隔の微細化に起因したパッド、配線及びコンタクトとの間に生じるショート（短絡）を防止でき、そのショートに起因するデバイスの不良を低減できる。
したがって、第３の実施形態の半導体装置の製造方法によれば、第１及び第２の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。
（４） 第４の実施形態
図４２乃至図４８を参照して、第４の実施形態の半導体装置（例えば、フラッシュメモリ）の構造及び製造方法について説明する。尚、本実施形態において、第１乃至第３の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第１乃至第３の実施形態の半導体装置の製造方法が含む工程と実質的に同じ工程に関する説明は、必要に応じて行う。
（ａ） 構造
図４２を用いて、第４の実施形態のフラッシュメモリの構造について、説明する。図４２は、本実施形態のフラッシュメモリの平面構造を示す平面図である。尚、図４２のＶａ−Ｖａ線、Ｖｂ−Ｖｂ線及びＶｃ−Ｖｃ線に沿う断面構造は、上述の図５の（ａ）、（ｂ）及び（ｃ）に示される構造と実質的にそれぞれ同じ構造であるため、ここでの説明は省略する。
本実施形態のフラッシュメモリは、第１乃至第３の実施形態と同様に、２回（２ｎ回、本実施形態では、ｎ＝１）の側壁形成／転写工程を用いて、フォトリソグラフィの解像度の限界寸法より小さい線幅ＬＷ２のワード線ＷＬが形成される。また、本実施形態のフラッシュメモリにおいて、４本（４ｎ本、本実施形態では、ｎ＝１）のワード線ＷＬが、１つのグループとして、メモリセルアレイ１００内から１つのコンタクト形成領域２００内に引き出される。コンタクト形成領域２００内において、各ワード線ＷＬは、例えば、パッド３５Ｐの頂点（角）に接続されている。
コンタクト形成領域２００内において、１グループのワード線ＷＬに対応する各パッド３５Ｐは、Ｘ方向及びＹ方向に沿う中心線（対称軸）に関して対称になるように、レイアウトされている。１つのコンタクト形成領域２００内の外側（外周側）のワード線ＷＬと内側（内周側）のワード線ＷＬとにおいて、外側のワード線ＷＬは、内側のワード線ＷＬのパッド３５Ｐの接続位置の近傍において、外側に膨らむ形状を有している。
本実施形態のフラッシュメモリにおいて、第１乃至第３の実施形態と同様に、コンタクト形成領域２００内のワード線ＷＬ間のＹ方向の間隔Ｄ２Ｙは、メモリセルアレイ１００内のワード線ＷＬの線幅ＬＷ２及びワード線ＷＬ間の間隔ＬＩ２の少なくとも一方より大きい。それゆえ、本実施形態のフラッシュメモリにおいても、第１乃至第３の実施形態と同様に、コンタクト形成領域２００内において、パッドの配置及び加工マージンのためのスペースを確保でき、パッド、配線及びコンタクトとの間に生じるショート（短絡）を抑制できる。
本実施形態のフラッシュメモリにおいて、後述の製造方法のように、１番目の側壁膜（側壁スペーサ）の線幅が形成される配線の線幅（例えば、フォトリソグラフィの解像度の限界寸法の１／４）になるように、側壁スペーサーが形成される。その側壁スペーサー及びフォトリソグラフィによって形成されたマスクに対応したパターンの側面上に、ワード線を形成するためのマスクとなる側壁膜（側壁マスク）が形成される。
第４の実施形態の半導体装置においても、第１乃至第３の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。
（ｂ） 製造方法
図４２乃至図４８を用いて、第４の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について、説明する。
図４３及び図４４を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図４３は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図４４は、図４３に対応する断面工程図を示している。図４４の（ａ）は、図４３のＸＬＩＶａ−ＸＬＩＶａ線に沿う断面工程図を示している。図４４の（ｂ）は、図４３のＸＬＩＶｂ−ＸＬＩＶｂ線に沿う断面工程図を示している。
図６及び図８に示される工程と実質的に同じ工程によって、フリンジを有する上層芯材の線幅がフォトリソグラフィの解像度の限界寸法の２分の１程度の大きさにされた後、フォトリソグラフィの解像度の限界寸法の２分の１程度の線幅を有する側壁スペーサーが、１回目の側壁形成工程によって上層芯材の側面上に形成される。
図４３及び図４４に示されるように、側壁スペーサー７５が、上層芯材の側面上に形成された後、上層芯材は、例えば、ウェットエッチング、ドライエッチング又はアッシングを用いて、選択的に除去される。
そして、側壁スペーサー７５に対して、スリミング処理が施される。これによって、側壁スペーサー７５の線幅ＬＷ３は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさに、細くされる。
図４３及び図４４の（ａ）に示されるように、メモリセルアレイ１００内において、側壁スペーサー７５のＹ方向における間隔ＬＩ３は、上層芯材のライン部によって形成されたラインアンドスペースの寸法と側壁スペーサー７５のエッチングされた寸法に対応し、その間隔ＬＩ３は、例えば、フォトリソグラフィの解像度の限界寸法の４分の３程度の大きさ、すなわち、側壁スペーサー７５の線幅ＬＷ３の３倍の大きさに設定されている。
図４３及び図４４の（ｂ）に示されるように、コンタクト形成領域２００内において、パッドの形成領域における側壁スペーサー７５間のＹ方向の間隔Ｄ１Ｙは、上層芯材のフリンジの大きさに対応し、例えば、フォトリソグラフィの解像度の限界寸法より大きい寸法に設定されている。
コンタクト形成領域２００内において、スリミングされた側壁スペーサー７５を覆うように、レジストマスク８７が形成される。例えば、レジストマスク８７のＸ方向及びＹ方向の寸法ＲＡ６，ＲＢ６は、フォトリソグラフィの解像度の限界寸法より大きい。
尚、上層芯材の線幅及び隣接する上層芯材間の間隔を調整することによって、上層芯材を除去せずに側壁スペーサー７５に対するスリミング処理を実行し、側壁スペーサー７５の線幅ＬＷ３を、フォトリソグラフィの解像度の限界寸法の４分の１程度、及び、側壁スペーサー７５間の間隔をフォトリソグラフィの解像度の限界寸法の４分の３程度に、設定してもよい。
図４５及び図４６を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図４５は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図４６は、図４５に対応する断面工程図を示している。図４６の（ａ）は、図４５のＸＬＶＩａ−ＸＬＶＩａ線に沿う断面工程図を示している。図４６の（ｂ）は、図４５のＸＬＶＩｂ−ＸＬＶＩｂ線に沿う断面工程図を示している。
図４５及び図４６に示されるように、上述の各実施形態の製造工程と実質的に同じ工程によって、スリミングされた側壁スペーサー及び側壁スペーサーを覆うレジストマスクに基づいて、中間層が加工され、側壁スペーサー及びレジストマスクのパターンが中間層に転写される。側壁スペーサー及びレジストマスクが除去された後、パターンが転写された中間層６３Ｂをマスクとして、下層芯材６２Ｂが加工される。
これによって、下層芯材６２Ｂに、フォトリソグラフィの解像度の限界寸法の２分の１より小さい寸法にスリミングされた側壁スペーサーのパターン及びレジストマスクのパターンが転写される。
尚、本実施形態において、ＢＡＲＣ膜及び中間層を下層芯材上に形成せずに、図４３及び図４４の側壁スペーサー及びレジストマスクを、下層芯材上に直接形成して、側壁スペーサー及びレジストマスクのパターンを下層芯材に直接転写してもよい。
図４５及び図４６の（ａ）に示されるように、メモリセルアレイ１００内において、下層芯材６２Ｂのライン部６２１が形成される。メモリセルアレイ１００内の下層芯材６２Ｂのライン部（配線スペーサーパターン）６２１は、１回目の側壁形成工程による側壁スペーサーのパターンに対応するように、形成されている。メモリセルアレイ１００内の下層芯材６２Ｂのライン部６２１の線幅ＣＷ４は、側壁スペーサーの線幅ＬＷ３と実質的に同様に、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有する。メモリセルアレイ１００において、下層芯材６２Ｂのライン部６２１間の間隔ＣＩ３は、ライン部６２１の線幅ＣＷ４の３倍程度に設定されている。
図４５及び図４６の（ｂ）に示されるように、引き出し領域１５０のコンタクト形成領域２００内において、下層芯材６２Ｂの矩形部（コンタクトスペーサーパターン）６２２が、メモリセルアレイ１００内から延在するライン部６２１に接続されるように、形成される。例えば、ライン部（配線スペーサーパターン）６２１は、矩形部６２２の頂点ではない箇所に接続されるように、形成されている。
下層芯材６２Ｂの矩形部６２２は、側壁スペーサーを覆うレジストマスクのパターン及びサイズに対応するように形成されている。パターニングされた下層芯材６２Ｂにおいて、矩形部６２２のＸ方向における寸法Ｄ２Ｘ及び矩形部６２２のＹ方向における寸法Ｄ２Ｙは、フォトリソグラフィの解像度の限界寸法以上である。
図４７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図４７は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図４７のＸＶＩＩａ−ＸＶＩＩａ線に沿う断面工程図は、上述の図１７の（ａ）又は図１９の（ａ）に対応し、図４７のＸＶＩＩｂ−ＸＶＩＩｂ線に沿う断面工程図は、上述の図１７の（ｂ）又は図１９の（ｂ）に対応している。
図４７及び図１７に示されるように、２回目の側壁形成工程による側壁マスク７１が、例えば、図１６乃至図１８に示される製造工程と実質的に同じ方法によって、下層芯材（図示せず）の側面上に、形成される。
側壁マスク７１の線幅ＬＷ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有する。
図４７及び図１７の（ａ）に示されるように、メモリセルアレイ１００内において、側壁マスク７１間の間隔ＬＩ２は、例えば、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有する。
図４７及び図１７の（ｂ）に示されるように、コンタクト形成領域２００内において、側壁マスク７１は、下層芯材６２Ｂの矩形部の形状に応じて、屈折する。共通の矩形部の側面上に形成される側壁マスク７１は、側壁マスク７１の線幅ＬＷ２又はメモリセルアレイ１００内における側壁マスク７１間の間隔ＬＩ２より大きい寸法、例えば、フォトリソグラフィの解像度の限界寸法以上の寸法Ｄ２ＹでＹ方向に離間している。
図１６乃至図１８に示される製造工程と実質的に同様に、側壁マスク７１が形成された後、レジストマスク８１Ａが、コンタクト形成領域２００内の下層芯材の部分６２２及びその部分６２２の側面上の側壁マスク７１を覆うように、フォトリソグラフィ及びエッチングによって形成される。レジストマスク８１ＡのＸ方向及びＹ方向の寸法ＲＡ７，ＲＢ７は、フォトリソグラフィの解像度の限界寸法以上である。例えば、レジストマスク８１ＡのＹ方向の寸法ＲＢ７は、側壁マスク７１の線幅ＬＷ２の２倍の寸法とコンタクト形成領域２００内の側壁マスク７１間のＹ方向の間隔Ｄ２Ｙとの和以上の大きさに設定される。
そして、コンタクト形成領域２００内の下層芯材６２Ｂの一部分６２２’がレジストマスク８１Ａで覆われた状態で、下層芯材６２Ｂに対する選択的なウェットエッチング又はドライエッチングが実行される。例えば、本実施形態において、下層芯材を除去するための方法として、アッシングは用いられない。
これによって、図４７及び図１９の（ａ）に示されるように、メモリセルアレイ１００内の下層芯材が除去される。一方、図４７及び図１９の（ｂ）に示されるように、コンタクト形成領域２００内において、レジストマスク８１Ａで覆われた下層芯材６２Ｂの部分６２２’が、残存する。
図４８を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図４８は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図４８のＸＸＩＩａ−ＸＸＩＩａ線に沿う断面工程図は、上述の図２２の（ａ）に対応し、図４８のＸＸＩＩｂ−ＸＸＩＩｂ線に沿う断面工程図は、上述の図２２の（ｂ）に対応している。
図４８及び図２２に示されるように、図２０及び図２１に示される製造工程と実質的に同様の方法を用いて、レジストマスクが除去された後、側壁マスク及び残存した下層芯材の部分をマスクに用いて、被加工層上のマスク層が加工され、側壁マスク及び残存した下層芯材のパターンが転写されたマスク層（下層マスク）６０Ａが、形成される。
例えば、残存させた下層芯材を覆うレジストマスクを除去する工程と下層マスク６０Ａを加工する工程との間に、第１の実施形態と同様に、セレクトゲート線のパターンを形成するためのマスク（レジストマスク）が形成されてもよい。
図２２に示される製造工程と実質的に同様の工程を用いて、側壁マスク及び残存した下層芯材が除去された後、パターニングされたマスク層（下層マスク）６０Ａをマスクに用いて、マスク層６０Ａの下層の被加工層（導電層及び絶縁層）が加工される。閉ループ状の導電層３５Ｂ及びメモリセルのフローティングゲート電極３３が、メモリセルアレイ１００内及び引き出し領域１５０内に形成される。
上述の図４７及び図１９に示される工程において残存した下層芯材の形状に応じて、図４８及び図２２の（ｂ）に示されるように、導電層３５Ｂの線幅ＬＷ３又はメモリセルアレイ１００内の導電層３５Ｂ間の間隔ＬＩ２より大きい寸法（例えば、フォトリソグラフィの解像度の限界寸法以上）の矩形パターン（矩形状の導電層）３５Ｃが、コンタクト形成領域２００内に、形成される。
マスク層６０Ａが除去された後、図２３及び図２４に示される工程と実質的に同様に、十字状の開口部を有するレジストマスクが、メモリセルアレイ１００内及び引き出し領域１５０内に形成される。十字状の開口部を介して、コンタクト形成領域２００内の矩形パターン３５Ｃの上面が、露出する。そして、露出した矩形状の導電層３５Ｃに対して、エッチング処理が施される。このループカット工程によって、図４２に示されるように、第１の実施形態と同様に、１つの矩形状の導電層３５Ｃが、４つのパッド３５Ｐに分断されるとともに、互いに独立なワード線ＷＬが形成される。
この後、第１乃至第３の実施形態と同様に、層間絶縁膜、コンタクトプラグ／ビアプラグ、中間配線層／ビット線が、順次形成される。
以上の製造工程によって、本実施形態のフラッシュメモリが形成される。
本実施形態のフラッシュメモリの製造方法において、２番目の側壁膜（側壁マスク）に対する芯材を加工するためのマスクパターンが形成される際に、レジストマスク８７が、形成されるべき配線（ワード線）の線幅を有する１番目の側壁膜（線幅ＬＷ２の側壁スペーサー）７５を覆うように、コンタクト形成領域２００内に形成される。レジストマスク８７及びワード線ＷＬの線幅に対応する線幅（膜厚）に設定された側壁スペーサーのパターン７５が、側壁マスク７１を形成するための芯材に転写される。
そして、この芯材の側面上に、２回目の側壁形成工程によって、側壁マスク７１が形成される。これによって、側壁マスク７１が形成されるべきワード線ＷＬの線幅ＬＷ２を有するともに、１番目の側壁スペーサー７５を覆うレジストマスク８７のサイズに応じて、コンタクト形成領域２００内の２番目の側壁マスク７１の間隔Ｄ２Ｙが、メモリセルアレイ１００内の２番目の側壁マスク７１間の間隔より大きくなる。
また、本実施形態のフラッシュメモリにおいて、側壁マスク７１を形成するための芯材を除去する前に、コンタクト形成領域２００内のその芯材を覆うように、レジストマスク８７が形成される。そのマスク８７に基づいて、パッドを形成するためのパターンが、形成される。
このように、コンタクト形成領域２００内の配線ＷＬ（又は側壁マスク）の間隔Ｄ２Ｙを、配線ＷＬ（又は側壁マスク）の線幅ＬＷ２及びメモリセルアレイ１００内の配線ＷＬ（又は側壁マスク）の間隔ＬＩ２より大きくできる。
それゆえ、本実施形態のフラッシュメモリの製造方法は、第１乃至第３の実施形態と同様に、引き出し領域１５０のコンタクト形成領域２００内において、パッドの配置及び加工マージンのための大きいスペースを、確保できる。その結果として、本実施形態のフラッシュメモリの製造方法において、第１乃至第３の実施形態と同様に、コンタクト形成領域２００内において、パッド、配線及びコンタクトとの間に生じるショート（短絡）を防止でき、そのショートに起因するデバイスの不良を低減できる。
したがって、第４の実施形態の半導体装置の製造方法によれば、第１乃至第３の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。
（５） 第５の実施形態
図４９乃至図６１を参照して、第５の実施形態の半導体装置の構造及び製造方法について説明する。尚、本実施形態において、第１乃至第４の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第１乃至第４の実施形態の半導体装置の製造方法が含む工程と実質的に同じ工程に関する説明は、必要に応じて行う。
（ａ） 構造
図４９及び図５０を用いて、第５の実施形態の半導体装置（例えば、フラッシュメモリ）の構造について説明する。
図４９は、本実施形態のフラッシュメモリの平面構造を示している。図５０は、図４９のＬ−Ｌ線に沿う断面構造を示している。尚、図４９のＶａ−Ｖａ線及びＶｃ−Ｖｃ線に沿う断面構造は、上述の図５の（ａ）及び（ｃ）に示される構造と実質的にそれぞれ同じであるため、ここでの説明は省略する。
図４９及び図５０に示されるように、第１乃至第４の実施形態と同様に、４本のワード線ＷＬが、１つのグループとして、メモリセルアレイ１００内から引き出し領域１５０の１つのコンタクト形成領域２００内に、それぞれ引き出されている。コンタクト形成領域２００内において、各ワード線ＷＬに接続されたパッド３５Ｐは、Ｙ方向に沿う中心線（対称軸）に関して対称にレイアウトされている。
例えば、本実施形態のフラッシュメモリにおいても、ワード線ＷＬの線幅ＬＷ２及びメモリセルアレイ１００内のワード線ＷＬの間隔ＬＩ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさに設定される。
コンタクト形成領域２００において、外側（外周側）に形成されるワード線ＷＬ及びそのワード線ＷＬのパッド３５Ｐは、内側（内周側）に形成されるワード線ＷＬ及びそのワード線ＷＬのパッド３５Ｐが引き出される側（突出する側）に対して反対側に、引き出される（突出する）。
ワード線ＷＬに接続されるパッド３５Ｐ間のＸ方向における間隔ＤＤ１，ＤＤ２は、ワード線ＷＬの線幅ＬＷ２及びメモリセルアレイ１００内のワード線ＷＬの間隔ＬＩ２の少なくとも一方より大きい。例えば、外側のワード線ＷＬのパッド３５Ｐ間のＸ方向の間隔ＤＤ１は、内側のワード線ＷＬのパッド３５Ｐ間のＸ方向の間隔ＤＤ２より大きい。
本実施形態のフラッシュメモリにおいて、第１乃至第４の実施形態と同様に、コンタクト形成領域２００内におけるワード線ＷＬ間及びパッド３５Ｐ間の間隔Ｄ２Ｚは、ワード線ＷＬの線幅ＬＷ２及びメモリセルアレイ１００内のワード線ＷＬの間隔ＬＩ２の少なくとも一方より大きい。
第１乃至第４の実施形態において、残存させるべきパターン（例えば、コンタクトスペーサーパターン）の消失及び欠損の防止するために、マスク及び芯材に用いられる材料の組み合わせに応じて、ある部材を選択的に除去する際に、アッシングを用いることができずに、ウェットエッチング又はドライエッチングが用いられる場合がある。
しかし、マスク及び芯材などのパターンを形成するための部材に用いられる材料に関する制約、又は、連続して実行されるプロセス上の制約、又は、プロセスの効率化のため、アッシングによって部材を除去（又は加工）することが好ましい場合がある。
後述の本実施形態のフラッシュメモリの製造方法において、芯材に形成されるフリンジの平面パターンが凹型状の平面パターンに設定され、その凹型の窪んだ部分がレジストマスクで覆われる。例えば、フリンジとレジストマスクとの間、及び、レジストマスクと下地層（例えば、ＢＡＲＣ膜）との間には、エッチバックされる前の側壁材が形成されている。これによって、レジストマスクと上下に重なるフリンジの面積が小さくなるので、フリンジを覆うレジストマスク下方の芯材がアッシングによって選択的に除去される場合においても、所定のパターン（例えば、配線間に大きい間隔を確保するためのパターン）が消失及び欠損するのを防止できる。それゆえ、本実施形態のフラッシュメモリ及び後述の製造方法によれば、所定のパターンを残存させることができ、プロセスに起因するフラッシュメモリの欠陥及び不良の発生を防止できる。また、本実施形態のフラッシュメモリによれば、プロセスの自由度を向上できる。
したがって、第５の実施形態の半導体装置によれば、第１乃至第４の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。
（ｂ） 製造方法
図４９乃至図６１を用いて、第５の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について説明する。
図５１及び図５２を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図５１は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図５２は、図５１に対応する断面工程図を示している。図５２の（ａ）は、図５１のＬＩＩａ−ＬＩＩａ線に沿う断面工程図を示している。図５２の（ｂ）は、図５１のＬＩＩｂ−ＬＩＩｂ線に沿う断面工程図を示している。
図５１及び図５２に示されるように、第１乃至第４の実施形態と同様に、半導体基板３０上の導電層３５Ａに、積層構造のマスク層６０が形成される。
マスク層６０のシリコン酸化膜６０１が、導電層３５Ａ上に、堆積される。マスク層６０のアモルファスシリコン膜６０２が、シリコン酸化膜６０１上に堆積される。
下層芯材６２として、シリコン酸化膜６２が、アモルファスシリコン膜６０２上に、堆積される。シリコン酸化膜６０１，６２間に、アモルファスシリコン膜６０２を介在させることによって、下層芯材６２としてのシリコン酸化膜６２とマスク層６０が含むシリコン酸化膜６０１とのエッチング選択比（加工選択比）が確保される。
中間層６３としてのシリコン窒化膜６３が、下層芯材６２上に堆積される。中間層６３上に、ＢＡＲＣ膜（反射防止膜）６４が、堆積される。ＢＡＲＣ膜６４は、例えば、カーボン膜又はカーボンを含む膜を用いて、形成されている。
このように、各層間の加工選択比（エッチング選択比）が確保されるように、各層を形成する材料が適宜選択され、被加工層としての導電層３５Ａ上に順次積層される。導電層上に積層される各層の厚さは、各層を形成する材料の加工選択比に基づいて、設定される。尚、各層の材料は、加工選択比を確保できる限り、上記の材料に限定されない。
上層芯材６５がＢＡＲＣ膜６４上に形成され、上層芯材６５は、所定の形状を有するように、フォトリソグラフィ及びエッチングによって、パターニングされる。例えば、上層芯材６５は、レジスト材を用いて、形成される。上層芯材６５としてのレジスト材の膜厚は、例えば、２００ｎｍ程度に設定されている。
図５１及び図５２の（ａ）に示されるように、メモリセルアレイ１００内において、上層芯材６５のライン部６５１は、ラインアンドスペースパターンのレイアウトを有するように、パターニングされている。
図５１及び図５２の（ｂ）に示されるように、引き出し領域１５０のコンタクト形成領域２００内において、上層芯材６５のフリンジ６５９が形成される。本実施形態のフラッシュメモリの製造方法において、半導体基板の表面（Ｘ−Ｙ平面）に対して垂直方向から見たフリンジ６５９の形状（平面形状）は、凹型の形状を有している。凹型状のフリンジ６５９の窪み（凹型の２つの突起の間の領域）９９は、フリンジ６５が突出している側（ライン部６５１側と反対側）におけるフリンジ６５９の側面（Ｙ方向の側面）に形成されている。
上層芯材６５に対してスリミング処理が施される。スリミング処理によって、上層芯材６５のライン部６５１の線幅（Ｙ方向に対して平行方向の寸法）ＣＷ１は、フォトリソグラフィの解像度の限界寸法の半分程度の大きさにされる。例えば、上述のように、スリミング処理前における上層芯材６５のライン部６５１の線幅及びライン部６５１間の間隔（スペース）は、それぞれ８０ｎｍ程度に設定されている。スリミング処理によって、ライン部６５１の線幅ＣＷ１は、４０ｎｍに設定され、ライン部６５１間の間隔が、１２０ｎｍ程度に設定される。上層芯材に対するスリミング処理後において、凹型構造のフリンジ６５９のＹ方向における最大寸法Ｄ１Ｙ及び窪み９９に対応したフリンジのＹ方向における寸法Ｄ１Ｙ’は、ライン部６５１の線幅ＣＷ１より大きく、例えば、フォトリソグラフィの解像度の限界寸法より大きい。
上層芯材としてのレジスト材６５に対してスリミング処理が施される場合、フォトリソグラフィの露光時間を通常の（パターニングのための）露光時間より長くすることによって、パターンの現像後に、レジスト材６５の寸法を小さくできる。Ｏ２ガスを用いたプラズマ処理によるドライエッチングによって、上層芯材６５としてのレジスト材の寸法を小さくしてもよい。ドライエッチングによって上層芯材（レジスト材）６５がスリミングされる場合、ＢＡＲＣ膜６４も同時に加工され、加工された上層芯材６５及びＢＡＲＣ膜６４が、１つの犠牲層を形成する。
ＢＡＲＣ膜６４上及びスリミングされた上層芯材６５上に、例えば、ＡＬＤ法を用いて、１番目の側壁膜（側壁スペーサー）を形成するためのシリコン酸化膜（側壁材）７９が、堆積される。シリコン酸化膜７９の膜厚は、上層芯材６５のラインパターン部６２１の線幅ＣＷ１とほぼ同じ大きさを有するように、形成される。ここで、シリコン酸化膜７９の膜厚は、基板表面に対して水平方向における芯材６５側面上のシリコン酸化膜７９の寸法（最大寸法）である。尚、下地層に用いられる材料に応じて、シリコン窒化膜が、側壁膜を形成するための膜として、シリコン酸化膜の代わりに堆積されてもよい。
凹型構造のフリンジ部６５９の窪み９９のＸ方向における寸法Ｄ５は、窪み９９が側壁膜７９によって埋め込まれないように、側壁膜７９の膜厚の２倍より大きい。
図５３乃至図５５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図５３は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図５４は、図５３に対応する断面工程図を示している。図５４の（ａ）は、図５３のＬＩＶａ−ＬＩＶａ線に沿う断面工程図を示している。図５４の（ｂ）は、図５３のＬＩＶｂ−ＬＩＶｂ線に沿う断面工程図を示している。図５５は、図５４に示される製造工程に連続する工程の断面工程図を示している。図５５の（ａ）は、図５４の（ａ）の工程に続く断面工程図に対応している。図５５の（ｂ）は、図５４の（ｂ）の工程に続く断面工程図に対応している。
図５３及び図５４に示されるように、上層芯材６５の側面上に側壁スペーサーを選択的に残存させるエッチバックが側壁材７９に施される前に、引き出し領域１５０のコンタクト形成領域２００内において、レジストマスク８９が、フォトリソグラフィ及びエッチングによって、上層芯材６５のフリンジ６５９を覆う側壁材７９上に形成される。レジストマスク８９は、コンタクト形成領域２００内に形成される配線（パッド）間の間隔を広くするパターン（コンタクトスペーサーパターン）を形成するためのマスクである。
図５３及び図５４の（ｂ）に示されるように、レジストマスク８９は、矩形状の平面形状を有し、上層芯材６５のフリンジ６５９に形成された窪み（凹型の２つの突起部の間の領域）９９を覆うように、パターニングされている。後述の工程で形成される配線のレイアウトの対称性を確保するために、フリンジ６５９の凹型の窪み９９を覆う部分のレジストマスク８９のＹ方向の寸法が、レジストマスク８９のＹ方向の全体の寸法Ｄ９Ｙの半分の大きさに設定されることが好ましい。また、レジストマスク８９のＸ方向の寸法は、フリンジ６５９の窪み９９のＸ方向の寸法より大きいことが好ましい。例えば、レジストマスク８９は、コンタクト形成領域２００内で下地層（ここでは、ＢＡＲＣ膜６４）上の側壁材７９を覆っていれば、上層芯材６５とオーバーラップしていなくともよい。
図５５の（ａ）及び（ｂ）に示されるように、凹型のフリンジ６５９の窪み９９がレジストマスク８９で覆われた状態で、側壁材に対するエッチバックが実行される。上層芯材６５を覆うシリコン酸化膜（側壁材）に対してエッチバックが施され、側壁スペーサー７０が上層芯材６５の側面上に形成される。側壁材としてのシリコン酸化膜に対するエッチングは、例えば、Ｃ４Ｆ８、ＣＦ４及びＣＨＦ３などを含むフロロカーボン系のエッチングガスと酸素（Ｏ２）及びアルゴン（Ａｒ）等のガスとの混合ガスを用いて、実行される。
図５５の（ａ）に示されるように、メモリセルアレイ１００内において、線幅ＬＷ１の側壁スペーサー７０が、形成される。側壁スペーサー７０の線幅ＬＷ１は、上層芯材６５のライン部６５１の線幅ＣＷ１と同様に、例えば、フォトリソグラフィの解像度の限界寸法の２分の１程度に設定されている。尚、所定のラインアンドスペースパターンが形成されるように上層芯材の線幅及び上層芯材間の間隔を制御することによって、フォトリソグラフィの解像度の限界寸法の４分の１程度の線幅を有する側壁スペーサーが形成されてもよい。
図５５の（ｂ）に示されるように、コンタクト形成領域２００内において、レジストマスク８９に覆われた部分において、シリコン酸化膜７０Ｄが、レジストマスク８９の形状に応じて、ＢＡＲＣ膜６４上に残存する。残存した膜７０Ｄのことを、ダミー層（残存部又は残存パターン）７０Ｄとよぶ。
所定の線幅の側壁スペーサー７０及びダミー層７０Ｄが形成された後、例えば、レジストマスク８９がダミー層７０Ｄ上を覆った状態で、上層芯材が選択的に除去される。上層芯材は、例えば、アッシングによって除去される。例えば、芯材の除去のためのアッシングによって、レジストマスク８９の膜厚も薄くなる。例えば、ＢＡＲＣ膜６４の上面は、側壁スペーサー７０の形成及び上層芯材の除去によって、エッチングされる場合がある。
本実施形態のように、上層芯材に形成された凹型状のフリンジ６５９の窪み９９がマスクに覆われることによって、図５４及び図５５に示されるように、レジストマスク８９下方の上層芯材６５のサイズは、レジストマスク８９及びレジストマスク８９の下方の側壁材のパターン７０，７０Ｄのサイズに対して十分小さくなる。その結果として、上層芯材（レジスト材）６５が除去される場合において、アッシング（またはエッチング）の反応種（ラジカル）の回り込みによって、レジストマスク８９の下方の上層芯材（フリンジ）に対応する位置に空洞９８が生じても、その空洞９８のサイズは、比較的小さくなる。さらに、レジストマスク８９の下方に、大きいサイズ（面積）の側壁材が、コンタクト形成領域２００内に残存する。したがって、本実施形態のフラッシュメモリの製造方法によれば、例えば、アッシングによってレジスト材からなる上層芯材が除去されたとしても、パッドを形成するための領域を確保するためのパターン（コンタクトスペーサーパターン）の形成の制御性が確保され、大きいサイズのパターン（ここでは、側壁材のパターン）をコンタクト形成領域２００内に残存できる。尚、アッシングによって芯材が除去される場合と同様に、エッチングによってレジストマスクの下方の上層芯材が除去される場合においても、材料の組み合わせに応じて、配線間隔を大きくするパターンを形成するための制御性を向上できる。
本実施形態のように、上層芯材６５のフリンジ６５９の平面形状を凹型状のパターンにすることによって、マスク８９と矩形状のフリンジとのがオーバーラップする面積を小さくするようにレジストマスク８９のサイズや形成位置を制御する場合に比較して、レジストマスクのアライメントずれに起因したパターンの欠損を抑制でき、パッドの形成のためのパターンの配置スペースに対するマージンを向上できる。
尚、上層芯材６５（フリンジ６５９）を覆うレジストマスク８９を形成するレジスト材及び上層芯材６５を形成するレジスト材は、加工選択比（エッチング選択比）が異なるように、異なる材料又は異なる膜厚が用いられることが好ましい。
図５６及び図５７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図５６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図５７は、図５６に対応する断面工程図を示している。図５７の（ａ）は、図５６のＬＶＩＩａ−ＬＶＩＩａ線に沿う断面工程図を示している。図５７の（ｂ）は、図５６のＬＶＩＩｂ−ＬＶＩＩｂ線に沿う断面工程図を示している。
図５６及び図５７に示されるように、レジストマスクが除去された後、形成された側壁スペーサー及びダミー層をマスクに用いて、ＢＡＲＣ膜６４Ｄ及び中間層（シリコン窒化膜）６３Ｄが、例えば、ドライエッチングによって、加工される。側壁膜及びダミー層のパターンが転写された閉ループ状のパターンを有するＢＡＲＣ膜６４Ｄ及び中間層６３Ｄが、形成される。
ＢＡＲＣ膜６４Ｄに対するエッチングは、塩素（Ｃｌ２）、窒素（Ｎ２）及びＯ２などを含む混合ガスを用いて、実行される。中間層としてのシリコン窒化膜６３Ｄに対するエッチングは、例えば、Ｃ４Ｆ８、ＣＨＦ３及びＣＦ４などを含む混合ガスを用いて、実行される。
尚、中間層としてのシリコン窒化膜６３Ｄが加工された時に、側壁膜としてのシリコン酸化膜が、シリコン窒化膜に対するエッチング条件にさらされることによって、消失する場合がある。但し、側壁膜がシリコン窒化膜膜に対するエッチングによって消失する場合においても、側壁膜で覆われていたＢＡＲＣ膜６４Ｄは、側壁膜が保護膜となるため、シリコン窒化膜６３Ｄ上に残存する。
図５６及び図５７の（ａ）に示されるように、メモリセルアレイ１００内において、側壁膜（側壁スペーサー）に対応するライン状のパターン（ライン部）６３１，６４１が、中間層６３Ｄ内及びＢＡＲＣ膜６４Ｄに形成される。そのライン部６３１，６４１の線幅ＬＷ１は、例えば、フォトリソグラフィの解像度の限界寸法の半分程度の大きさに設定されている。また、上層芯材が配置されていたスペースか否かに関わらず、ライン部６４１，６３１間の間隔ＬＩ１は、ライン部６４１，６３１の線幅ＬＷ１と実質的に同じ大きさに設定されている。
図５６及び図５７の（ｂ）に示されるように、コンタクト形成領域２００内において、ダミー層に対応するパターン（以下では、ダミーパターンともよぶ）６３９，６４９が、中間層６３Ｄ内及びＢＡＲＣ膜６４Ｄに形成される。ダミーパターン６３９，６４９のＹ方向における寸法Ｄ９Ｙは、ライン部６３１，６４１間の線幅ＬＷ１よりも大きい。例えば、ダミーパターン６３９，６４９の寸法Ｄ９Ｙは、フォトリソグラフィの解像度の限界寸法以上に設定されている。
ダミーパターン６３９，６４９の平面形状は、例えば、凸型状になっている。例えば、凸型状のダミーパターン６３９，６４９において、閉ループ状のパターン６３Ｄ，６４Ｄの内周側のダミーパターン６３９，６４９のＹ方向の寸法（幅）が、閉ループ状のパターン６３Ｄ，６４Ｄの外周側のダミーパターン６３９，６４９のＹ方向の寸法（幅）より小さい。メモリセルアレイ１００内から引き出し領域１５０内に延在するライン部６３１，６４１は、ダミーパターン６３９，６４９のＹ方向の一端及び他端の中間の位置（凸型の段差部分）に接続されている。
例えば、図５７の（ｂ）に示されるように、ダミー層の側壁膜に対応する部分において、上層芯材に形成されたフリンジの凹型の形状に沿うように、折れ曲がった平面形状を有する側壁膜の一部７０Ｄ’が残存する場合もある。
ＢＡＲＣ膜６４Ｄ及び中間層としてのシリコン窒化膜６３Ｄの加工に連続して、シリコン窒化膜６３Ｄの下方の芯材６２を加工してもよい。また、ＢＡＲＣ膜６４Ｄ及びシリコン窒化膜６３Ｄを加工した後に、ＢＡＲＣ膜６４Ｄをアッシングによって選択的に除去し、加工されたシリコン窒化膜６３Ｄのパターン６３１，６３９に基づいて、下層芯材６２を加工してもよい。
尚、図５３乃至図５７に示される製造工程において、側壁材に対してエッチバックを施して、側壁スペーサー７１を上層芯材６５の側面上に形成した後、凹型のフリンジ９９を覆うレジストマスク８９を形成してもよい。この場合、上層芯材の除去後に、レジストマスクが除去されずに、側壁スペーサー７１及びレジストマスク８９のパターンに基づいて、ＢＡＲＣ膜６４Ｄ及びシリコン窒化膜６３Ｄが加工される。
図５８及び図５９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図５８は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図５８は、図５９に対応する断面工程図を示している。図５９の（ａ）は、図５８のＬＩＸａ−ＬＩＸａ線に沿う断面工程図を示している。図５９の（ｂ）は、図５８のＬＩＸｂ−ＬＩＸｂ線に沿う断面工程図を示している。
図５８及び図５９に示されるように、下層芯材（シリコン酸化膜）６２Ａが、パターニングされた中間層としてのシリコン窒化膜（図示せず）をマスクとして、例えば、ドライエッチングによって加工され、側壁スペーサー及びダミー層に基づいたシリコン窒化膜のパターンが、下層芯材６２Ａに転写される。
下層芯材６２Ａとしてのシリコン酸化膜６２Ａに対するエッチングは、上述のように、例えば、フロロカーボン系のエッチングガス及びＯ２ガスの混合ガスを用いて、実行される。フロロカーボン系のエッチングガスとして、例えば、Ｃ４Ｆ８、ＣＨＦ３及びＣＦ４などが用いられる。また、Ｏ２ガスの代わりに、Ａｒガスがフロロカーボン系のガスに混合されてもよいし、Ｏ２ガスとＡｒガスとの両方がフロロカーボン系のガスに混合されてもよい。
下層芯材６２Ａが加工された後、パターニングされた中間層としてのシリコン窒化膜は、下層芯材６２Ａ上から選択的に除去される。シリコン窒化膜は、例えば、Ｈｏｔリン酸を薬液とするウェットエッチングによって選択的に除去される。
パターンが転写された下層芯材６２Ａに対して、スリミング処理が施される。
図５８及び図５９の（ａ）に示されるように、スリミング処理によって、メモリセルアレイ１００内において、下層芯材６２Ａのライン部（配線スペーサーパターン）６２１の線幅ＬＷ２は、フォトリソグラフィの解像度の限界寸法の４分の１程度の大きさになる。例えば、下層芯材６２Ａのライン部６２１の線幅ＣＷ２は、スリミング処理によって２０ｎｍ程度にされる。
図５８及び図５９の（ｂ）に示されるように、コンタクト形成領域２００内において、ダミー層及び中間層のダミーパターンに対応したパターン（凸型部、スペーサー部、コンタクトスペーサーパターン）６２９が、下層芯材６２Ａ内に形成される。下層芯材６２Ａのスペーサー部６２９のＹ方向における寸法Ｄ２Ｚは、ダミー層及びダミーパターンのサイズに応じて設定され、ライン部６２１の線幅ＣＷ２より大きい。
シリコン酸化膜からなる下層芯材６２Ａに対するスリミング処理は、ウェットエッチング、ドライエッチング、又は、ウェットエッチングとドライエッチングとを組み合わせて実行される。下層芯材６２Ａに対するスリミング処理が、ウェットエッチングによって実行される場合、下層芯材を加工するためのマスク層（ここでは、中間層としてのシリコン窒化膜）を除去する前に、スリミング処理が実行されてもよい。また、ウェットエッチングによって、下層芯材の加工とスリミング処理とを同時に実行してもよい。シリコン酸化膜に対するウェットエッチングにおいて、例えば、希フッ酸がエッチングのための薬液として用いられる。
上述の他の実施形態と同様に、スリミングされた下層芯材６２Ａ上及びマスク層６０上に、例えば、２０ｎｍ程度の膜厚のシリコン窒化膜が、堆積される。そして、堆積されたシリコン窒化膜に対してエッチバックが施され、２番目の側壁膜７１が下層芯材６の側面上に形成される。この２回目の側壁形成工程によって、閉ループ状の側壁マスク７１が、被加工層３３Ａ，３５Ａの上方において、スペーサーパターン６２１，６２９を含む下層芯材６２Ａの側面上に形成される。カバレッジのよいシリコン窒化膜（側壁膜）７１を形成するために、ＡＬＤ法を用いて、シリコン窒化膜が堆積されることが好ましい。側壁膜７１としてのシリコン窒化膜に対するエッチバックは、フロロカーボン系のエッチングガスとＯ２及びＡｒガスとの混合ガスを用いて、実行される。
下層芯材のスペーサーパターン６２９の形状（凸型の平面形状）に応じて、スペーサーパターン６２９の外周側の側壁マスク７１及び内周側の側壁マスク７１は、スペーサーパターン６２９を挟んで、Ｙ方向に関して互いに反対側に折れ曲がっている。
このように、本実施形態において、上述の実施形態と同様に、メモリセルアレイ１００内の閉ループ状の側壁マスク７１は、例えば、側壁マスク７１の線幅ＬＷ２がフォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有するように形成され、Ｙ方向に対向する側壁マスク７１の間隔ＬＩ２，ＣＷ２がフォトリソグラフィの解像度の限界寸法の４分の１程度の大きさを有するように、形成される。
コンタクト形成領域２００内において下層芯材６２Ａのスペーサー部６２９を挟んで対向している側壁マスク７１間のＹ方向の間隔Ｄ２Ｚがメモリセルアレイ１００内における側壁マスク７１間の間隔ＬＩ２，ＣＷ２より大きい寸法を有するように、側壁マスク７１は形成されている。
図６０及び図６１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図６０は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図６１は、図６０に対応する断面工程図を示している。図６１の（ａ）は、図６０のＬＸＩａ−ＬＸＩａ線に沿う断面工程図を示している。図６１の（ｂ）は、図６０のＬＸＩｂ−ＬＸＩｂ線に沿う断面工程図を示している。
図６０及び図６１に示されるように、下層芯材（シリコン酸化膜）が、例えば、希フッ酸を用いたウェットエッチングによって選択的に除去された後、コンタクト形成領域２００内のパッド形成位置において、側壁マスク７１を覆うように、レジストマスク８１Ｅが、フォトリソグラフィ及びエッチングによって、形成される。
複数のレジストマスク８１Ｅは、共通のコンタクト形成領域２００に引き出される４本の配線にそれぞれ対応するように、スペーサーパターンの形状に応じて折れ曲がった閉ループ状の側壁マスク７１の部分を覆うように、コンタクト形成領域２００内にそれぞれ形成される。
上述のように、芯材に形成されるコンタクト形成領域２００内のコンタクトスペーサーパターンの寸法は、芯材のラインスペーサーパターンの線幅又は間隔より大きい。また、側壁マスク７１は、芯材のスペーサーパターンを挟んでＹ方向に関して互いに反対側に折れ曲がっている。この結果として、コンタクト形成領域２００内における側壁マスク７１は、メモリセルアレイ１００内における側壁マスク７１間の間隔ＣＷ２，ＬＩ２より大きい間隔（Ｙ方向の寸法）Ｄ２Ｚで離間している。それゆえ、パッドを形成するためのレジストマスク８９Ｗを形成するスペース及び加工マージンを確保でき、レジストマスク８９Ｅと側壁マスク７１との意図しない接触、または、レジストマスク８９Ｅ間の意図しない接触を抑制できる。
例えば、レジストマスク８１Ｅは、例えば、セレクトゲート線及びセレクトトランジスタを形成するためのレジストマスク８２と共通の工程において、形成される。
閉ループ状の側壁マスク７１及びレジストマスク８１Ｅ，８２をマスクに用いて、下層のマスク層６０Ａ，６０Ｂ，６０Ｃが加工されることによって、側壁マスク７１及びレジストマスク８１Ｅ，８２のパターンが、マスク層６０Ａ，６０Ｂ，６０Ｃに転写される。
例えば、積層構造のマスク層６０Ａ，６０Ｂ，６０Ｃのアモルファスシリコン膜６０２Ａ，６０２Ｂ，６０２Ｃは、ＣＦ４及びＨＢｒなどの混合ガスを用いて、ドライエッチングによって加工される。積層構造のマスク層６０Ａ，６０Ｂ，６０Ｃのシリコン酸化膜６０１Ａ，６０１Ｂ，６０１Ｃは、上述のように、フロロカーボン系のエッチングガスを含む混合ガスを用いたドライエッチングによって、加工される。
第１乃至第４の実施形態と同様に、側壁マスク７１及びレジストマスクが選択的に除去された後、パターニングされたマスク層６０Ａ，６０Ｂ，６０Ｃをマスクに用いて、被加工層としての導電層３５Ａ，３３Ａ及び絶縁層３４Ａが順次加工され、メモリセル及び閉ループ状のパターンの導電層が、メモリセルアレイ１００内及び引き出し領域１５０内にそれぞれ形成される。また、セレクトゲート線のパターンに対応する導電層及びパッドのパターンに対応する導電層が、閉ループ状の導電層と同時に形成される。
例えば、第２の実施形態における図３０及び図３１、又は、第３の実施形態における図４０及び図４１に示される工程と実質的に同様の工程を用いて、直線状の開口部を有するレジストマスクが、半導体基板３０上に形成される。レジストマスクの開口部は、２つの閉ループ状の導電層のパッド間の部分（ライン部）を露出させるように、レジストマスク内に形成される。そして、ループカット工程によって、レジストマスクの開口部を介して露出する導電層が分断され、図４９、図５０及び図５の（ａ），（ｃ）に示されるように、互いに独立なワード線ＷＬが形成される。
尚、本実施形態において、コンタクト形成領域内の１つのグループを形成する４本の配線のパッドに対応するように、４つのレジストマスクが形成されている。但し、第２の実施形態と同様に、１つのコンタクト形成領域２００内において、外側の閉ループ状の側壁マスク７１と内側の閉ループ状の側壁マスク７１に対して、１つずつレジストマスクが形成され、ループカットによって、各配線に対応するように、各レジストマスクに対応したパターンが２つのパッドに分割されてもよい。
この後、第１乃至第４の実施形態と同様に、層間絶縁膜、コンタクトプラグ／ビアプラグ、中間配線層／ビット線が、順次形成される。
以上の製造工程によって、本実施形態のフラッシュメモリが形成される。
本実施形態のフラッシュメモリの製造方法において、第１乃至第４の実施形態と同様に、引き出し領域１５０のコンタクト形成領域２００内に、側壁膜のパターンの転写によって形成される配線ＷＬの線幅ＬＷ２及び配線間隔ＬＩ２より大きい寸法のマスクが、１回目の側壁膜（側壁スペーサー）７０を覆うように形成される。そのマスク８９に対応するパターン（コンタクトスペーサーパターン）７０Ｄ，６４９，６３９，６２９の側面上及び側壁スペーサー７０に対応するパターン（配線スペーサーパターン）６２１の側面上に、配線のパターンに対応する２回目の側壁膜（側壁マスク）７１が、形成される。
これによって、本実施形態のフラッシュメモリにおいても、他の実施形態と同様に、メモリセルアレイ１００に対するパターン（配線）の形成と実質的に同時の工程を用いて、コンタクト形成領域２００内の配線ＷＬ間に、メモリセルアレイ１００内の配線ＷＬの線幅ＬＷ２及び配線ＷＬ間の間隔ＬＩ２の少なくとも一方より大きい間隔Ｄ２Ｚが、確保される。それゆえ、配線の線幅及び配線間隔がフォトリソグラフィの解像度の限界寸法より小さい寸法で形成されたとしても、配線に接続されるパッド及パッドの加工のためのレジストマスクを配置するスペース、又は、それらの加工マージンのためのスペースを、コンタクト形成領域２００内に、確保できる。
したがって、本実施形態のフラッシュメモリの製造方法において、第１乃至第４の実施形態と同様に、コンタクト形成領域２００内において、パッド、配線及びコンタクトとの間に生じるショート（短絡）を防止でき、そのショートに起因するデバイスの不良を低減できる。
本実施形態のフラッシュメモリの製造方法において、１番目の側壁膜（側壁スペーサー）７０を形成するための芯材（例えば、レジスト材）６５のフリンジ６５９の平面形状が凹型にされ、そのフリンジの凹型の窪んだ部分９９がレジストマスク８９で覆われた状態で、側壁膜の形成（側壁材に対するエッチバック）及び芯材の除去が実行される。レジストマスク８９に覆われた部分に対応するように、コンタクト形成領域２００内における側壁膜（側壁マスク）間及び側壁マスクに基づいて形成される配線ＷＬ間の間隔Ｄ２Ｚを大きくするためのパターン（コンタクトスペーサーパターン）７０Ｄ，６４９，６３９，６２９が、コンタクト形成領域２００内に、形成される。
これによって、フリンジ６５９とレジストマスク８９とのオーバーラップする面積を比較的容易に小さくでき、さらに、フリンジ６５９とレジストマスク８９とのオーバーラップする面積が小さくなっても、コンタクト形成領域２００内の側壁マスク７１及び配線間に大きい間隔を確保するためのパターン７０Ｄ，６４９，６３９，６２９を、形成できる。
この結果として、フリンジ６５９を有する芯材６５が除去される際に、レジストマスク８９とオーバーラップするフリンジ６５０が過剰に除去されたとしても、フリンジの除去によって生じるレジストマスク８９下方の空洞９８のサイズは小さくなり、その空洞９８に起因したパターンの消失及び欠損を抑制できる。それゆえ、本実施形態のフラッシュメモリの製造方法によれば、フリンジ６５９とレジストマスク８９とに基づいた配線ＷＬ間の間隔Ｄ２Ｚを大きくするためのパターン７０Ｄ，６４９，６３９，６２９の形成の制御性を、向上できる。
さらに、本実施形態のフラッシュメモリの製造方法によれば、部材の形状及びレイアウトを工夫することによってパターンの形成の制御性が確保されるため、プロセスの悪影響を考慮したプロセスの制約（例えば、積層される材料の組み合わせの制約、使用する方法の制約）を解消でき、プロセスの自由度を向上できる。
以上のように、第５の実施形態の半導体装置の製造方法によれば、第１乃至第４の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。
［その他］
本実施形態の半導体装置及び半導体装置の製造方法において、フラッシュメモリを半導体装置として例示したが、本実施形態は、フラッシュメモリに限定されない。例えば、ＤＲＡＭやＳＲＡＭなどの揮発性半導体メモリの構造及び製造方法に、上述の実施形態が適用されてもよい。また、ＭＲＡＭ（Magnetoresistive RAM）、ＰＣＲＡＭ（Phase Change RAM）又はＲｅＲＡＭ（Resistive RAM）などのように、抵抗値が可逆的に変化する素子をメモリ素子として用いた抵抗変化型メモリの構造及び製造方法に、上述の実施形態が適用されてもよい。例えば、上述の本実施形態の半導体装置及びその製造方法は、抵抗変化型メモリが有するクロスポイント型メモリセルアレイにおけるラインアンドスペースパターンの配線（ワード線／ビット線）及び配線に接続されるコンタクト部（パッド、フリンジ）の構造及び形成方法に、適用できる。
さらに、半導体装置としてのメモリに限らず、ラインアンドスペースパターンを有するレイアウトを有していれば、例えば、プレーナ構造のＦＥＴ（Field Effect Transistor）又はＦｉｎ ＦＥＴによって形成されるロジック回路において、ＦＥＴのゲート電極、ＦＥＴに接続される配線、或いは、ゲート電極及び配線に接続されたコンタクト部（パッド、フリンジ）などに、実施形態で述べられた構造及び製造方法が適用されてもよい。
これらの半導体装置においても、第１乃至第５の実施形態で述べた構造及び製造方法が適用でき、第１乃至第５の実施形態で述べた効果が得られる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００：メモリセルアレイ、１５０：引き出し領域、２００：コンタクト形成領域、３０：半導体基板、ＷＬ，３５：配線（ワード線）、３５Ｐ：コンタクト部（パッド、フリンジ）、ＭＣ：メモリセル、７０，７１：側壁膜、６２，６５：芯材、６５２，６５９：矩形部（スペーサーパターン）、３５Ａ，３４Ａ，３３Ａ：被加工層。

Claims (7)

  1. 半導体基板の第１の領域内及び第２の領域内に、被加工層を形成する工程と、
    前記第１の領域から第２の領域に第１の方向に沿って延在し、前記第１の方向と垂直な第２の方向に第１の線幅を有するライン部と前記第２の領域内において前記ライン部に接続される前記第２の方向に前記第１の線幅より大きい第１の寸法を有するフリンジとを含む第１の芯材を、前記被加工層の上方に形成する工程と、
    前記第１の芯材の側面を取り囲むように、第１の線幅を有する第１の側壁膜を、前記第１の芯材の側面上に形成する工程と、
    前記フリンジ上及び第１の側壁膜上に、第１のマスクを形成する工程と、
    前記第１の芯材及び第１の側壁膜の少なくとも一方を含み、前記第１の線幅より大きい第２の寸法を有する残存部が前記第１のマスクの下方に形成されるように、前記第１の芯材を除去する工程と、
    前記第１の側壁膜のパターン及び前記残存部のパターンに対応した第１のパターンを取り囲むように、前記第１の線幅より小さい第２の線幅を有し、前記第１の領域内で前記第１の線幅以下の第１の間隔で対向し、前記第２の領域内において前記第１の間隔より大きい第２の間隔で対向する第２の側壁膜を、前記第１のパターンの側面上に形成する工程と、
    前記第１のパターンを除去した後、前記第２の側壁膜をマスクとして前記被加工層を加工して、前記第２の線幅を有し、前記第１の領域内で前記第１の間隔で隣接し、前記第２の領域内において前記第２の間隔で隣接する複数の配線を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記フリンジ部は、凹型の平面形状を有し、
    前記第１のマスクは、前記フリンジ部の凹型の窪んだ部分を覆うように、前記凹型の窪んだ部分上の前記第１の側壁膜上に形成され、
    前記第１のマスクに覆われた第１の側壁膜が残存部として形成される、
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の側壁膜は、前記第１の側壁膜の第１の線幅がフォトリソグラフィの解像度の限界寸法より小さい寸法を有するように、形成され、
    前記第１のパターンの前記第１の側壁膜に対応する第１のスペーサーパターンは、前記第１の線幅より小さい前記第２の線幅にスリミングされ、
    前記第２の側壁膜は、前記第２の側壁膜の前記第２の線幅が前記第１の線幅より小さい寸法を有するように、スリミングされた前記第１のスペーサーパターン及び前記第１のパターンの前記第１の残存部に対応する第２のスペーサーパターンの側面上に、形成される、
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１の側壁膜は、前記第１の側壁膜の前記第１の線幅が、フォトリソグラフィの解像度の限界寸法の２分の１より小さい寸法を有するように、形成され、
    第２の側壁膜は、前記第２の側壁膜の前記第２の線幅が前記第１の線幅と同じ寸法を有するように、前記第１のパターンの側面上に、形成される
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 半導体基板の第１の領域内及び第２の領域内に、被加工層を形成する工程と、
    前記第１の領域から第２の領域に第１の方向に沿って延在し、前記第１の方向と垂直な第２の方向に第１の線幅を有するライン部と前記第２の領域内において前記ライン部に接続される前記第１の線幅より大きい第１の寸法を有するフリンジとを含む第１の芯材を、前記被加工層の上方に形成する工程と、
    前記第１の芯材の側面を取り囲むように、第１の線幅を有する第１の側壁膜を、前記第１の芯材の側面上に形成する工程と、
    前記第１の側壁膜に対応した第１のパターンの前記第２の領域内の部分を覆うように、第１のマスクを形成する工程と、
    前記第１のパターンの前記第１のマスクに覆われない前記第１の領域内の部分を、前記第１の線幅より小さい第２の線幅にする工程と、
    前記第１の領域内で前記第２の線幅を有し、前記第２の領域内で前記第１の線幅を有する前記第１のパターンの側面を取り囲むように、前記第１の線幅より小さい第３の線幅を有し、前記第１の領域内で前記第１の線幅に対応する第１の間隔で対向し、前記第２の領域内において前記第１の間隔より大きい第２の間隔で対向する第２の側壁膜を、前記第１のパターンの側面上に形成する工程と、
    前記第１のパターンを除去した後、前記第２の側壁膜をマスクに用いて前記被加工層を加工して、前記第２の線幅を有し、前記第１の領域内で前記第１の間隔で隣接し、前記第２の領域内において前記第２の間隔で隣接する複数の配線を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  6. 前記被加工層を加工する前に、前記第２の領域内において前記第２の間隔で対向する側壁膜の部分を覆う第２のマスクを、形成する工程と、
    前記被加工層を加工した後、前記第２のマスクに対応した前記被加工層の第２のパターンを加工して、前記配線を互いに独立にするのと同時に、前記配線のそれぞれに接続されるコンタクトパッド部を形成する工程と、
    をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記複数の配線を形成する工程は、前記残存部のパターンに対応した部分を残して前記第１のパターンを除去した後、前記第１のパターンの前記残存部のパターンに対応した部分及び前記第２の側壁膜をマスクとして前記被加工層を加工して、前記第１のパターンの前記残存部の下方で前記複数の配線が相互に接続された前記第２のパターンを形成することを具備する、
    請求項６に記載の半導体装置の製造方法。
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