WO2023157495A1 - 不揮発性記憶装置及び不揮発性記憶装置の製造方法 - Google Patents

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WO2023157495A1
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mask
memory cell
forming
memory device
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潤 角野
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ソニーセミコンダクタソリューションズ株式会社
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    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10N70/20—Multistable switching devices, e.g. memristors

Definitions

  • the present disclosure relates to a nonvolatile memory device and a method for manufacturing the nonvolatile memory device.
  • Patent Document 1 discloses a method for manufacturing a semiconductor device.
  • SADP Self-Aligned Double Patterning
  • a nonvolatile memory device includes: a first memory cell;
  • the first wiring is stacked on the side opposite to the first memory cell of the first wiring, extends in the same direction as the first wiring, and is at the same position with respect to the end surface of the first wiring in the stacking direction.
  • a second wiring having an end surface and a second memory cell stacked on the side of the second wiring opposite to the first wiring and electrically connected to the second wiring are provided.
  • a method for manufacturing a nonvolatile memory device forms a first memory cell, forms a first wiring formation layer on the first memory cell, and forms a second wiring formation layer on the first wiring formation layer.
  • a wiring formation layer is formed, a second memory cell formation layer is formed on the second wiring formation layer, a first mask is formed on the second memory cell formation layer, and a second memory cell is formed using the first mask. sequentially patterning the forming layer, the second wiring forming layer, and the first wiring forming layer, forming the second memory cells from the second memory cell forming layer, forming the second wiring from the second wiring forming layer, A first wiring is formed from the first wiring forming layer.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a nonvolatile memory device according to a first embodiment of the present disclosure
  • FIG. 2 is an enlarged cross-sectional view of a main part of the nonvolatile memory device shown in FIG. 1
  • FIG. 2 is a plan view of the main part of the nonvolatile memory device shown in FIG. 1
  • FIG. 2 is an enlarged plan view of a main part of the nonvolatile memory device shown in FIG. 1
  • FIG. FIG. 10 is a cross-sectional view of the first step for explaining the method of manufacturing the nonvolatile memory device according to the first embodiment
  • It is a 2nd process sectional drawing. It is a 3rd process sectional drawing. It is a 4th process sectional drawing.
  • FIG. 20 is a plan view of the main part after the fourteenth step; It is a top view of the principal part of a 15th process and a 17th process.
  • FIG. 20 is a plan view of the main part of the seventeenth step;
  • FIG. 20 is a plan view of the essential part of the nineteenth step;
  • FIG. 3 is a cross-sectional view corresponding to FIG. 2 of a nonvolatile memory device according to a second embodiment of the present disclosure
  • FIG. 4 is a cross-sectional view corresponding to FIG. 3 of a nonvolatile memory device according to a third embodiment of the present disclosure
  • First Embodiment A first embodiment describes an example in which the present technology is applied to a nonvolatile memory device and a method for manufacturing the nonvolatile memory device. In the first embodiment, the configuration of the nonvolatile memory device and the method of manufacturing the nonvolatile memory device will be described in detail. 2.
  • Second Embodiment A second embodiment describes a first example in which the laminated structure of the memory cells is changed in the nonvolatile memory device according to the first embodiment. 3.
  • Third Embodiment A third embodiment describes a second example in which the laminated structure of the memory cells is changed in the nonvolatile memory device according to the second embodiment. 4.
  • FIG. 1 A nonvolatile memory device 1 and a method for manufacturing the nonvolatile memory device 1 according to the first embodiment of the present disclosure will be described with reference to FIGS. 1 to 39.
  • the arrow X direction shown as appropriate in the drawing is one horizontal direction when the nonvolatile memory device 1 is placed on a horizontal plane.
  • the arrow Y direction is another horizontal direction perpendicular to the arrow X direction.
  • the arrow Z direction is an upward direction orthogonal to the arrow X direction and the arrow Y direction.
  • the arrow Z direction is also the lamination direction of various thin films and memory cells.
  • the arrow X direction, the arrow Y direction, and the arrow Z direction respectively correspond to the X-axis direction, the Y-axis direction, and the Z-axis direction of the three-dimensional coordinate system. It should be noted that these directions are shown for convenience in order to facilitate understanding of the description, and are not intended to limit the direction of the present technology.
  • FIG. 1 shows a cross-sectional configuration of an example of the overall configuration of a nonvolatile memory device 1 according to the first embodiment of the present disclosure.
  • the nonvolatile memory device 1 is configured as a phase change memory (PCM: Phase Change Memory).
  • the nonvolatile memory device 1 includes a substrate 2 , a wiring layer 3 , a memory layer 4 and wirings 5 .
  • the memory layer 4 here includes a memory cell array MA, a first wiring connection region WS, and a second wiring connection region BS.
  • the memory cell array MA employs a cross-point array structure.
  • the substrate 2 is used as a base substrate of the nonvolatile memory device 1 .
  • a semiconductor element such as a transistor 20 is arranged on the main surface of the substrate 2 .
  • the transistor 20 is formed of, for example, an insulated gate field effect transistor (IGFET). IGFET is used in a sense including MISFET (Metal Insulator Semiconductor Field Effect Transistor) and MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • IGFET insulated gate field effect transistor
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a plug wiring 26 is electrically connected to the main electrode 23 of the transistor 20 .
  • the plug wiring 26 is embedded in a connection hole (not numbered) formed in an interlayer insulating film 25 laminated on the main surface of the substrate 2 .
  • the plug wiring 26 electrically connects between the transistor 20 and the wiring layer 3 .
  • Tungsten (W) for example, is used for the plug wiring 26 .
  • circuits include, for example, a selection circuit, a write circuit, a read circuit, a power supply circuit, a control circuit, and the like.
  • the wiring layer 3 is formed as a multi-layered wiring layer of four layers, for example, although the number of layers is not limited to this.
  • a first wiring layer of the wiring layer 3 includes an interlayer insulating film 31 and wiring 32 embedded in the interlayer insulating film 31 .
  • the wiring 32 is directly and electrically connected to the plug wiring 26 .
  • the second wiring layer includes an interlayer insulating film 33 and wires 34 embedded in the interlayer insulating film 33 .
  • the third wiring layer includes an interlayer insulating film 35 and wires 36 embedded in the interlayer insulating film 35 .
  • the fourth wiring layer includes an interlayer insulating film 37 and wires 38 embedded in the interlayer insulating film 37 .
  • the wiring 32, wiring 34, wiring 36, and wiring 38 of each wiring layer electrically connect various circuits constructed on the substrate 2 and the memory layer 4, and supply various signals and power.
  • Each of the wiring 32, the wiring 34, the wiring 36, and the wiring 38 is formed of copper (Cu) wiring having a small resistance value, for example.
  • FIG. 2 shows a cross-sectional configuration of an example in which the memory layer 4 of the nonvolatile memory device 1 shown in FIG. 1 is enlarged.
  • FIG. 3 shows a schematic planar configuration of part of the memory cell array MA, first wiring connection region WS and second wiring connection region BS of the memory layer 4 .
  • FIG. 4 shows a planar configuration in which a part of the second wiring connection region BS of the memory layer 4 is enlarged.
  • the memory cell array MA is, as shown in FIGS. is located in the central part of the As described above, the memory cell array MA employs a cross-point array structure and a laminated structure in which a plurality of memory cells are laminated.
  • a two-tiered (multiple-tiered) stacked structure having first memory cells 42 and second memory cells 46 stacked above the first memory cells 42 is employed.
  • the first memory cells 42 are arranged at intersections (cross points) between the third wirings 41 and the first wirings 43 .
  • the first memory cell 42 is electrically connected to each of the third wiring 41 and the first wiring 43 .
  • the third wiring 41 is configured as the first word line (first layer word line) in the first embodiment.
  • the third wirings 41 extend in the arrow Y direction as the second direction, and are arranged in plurality at predetermined intervals in the arrow X direction as the first direction intersecting the second direction.
  • the third wiring 41 is made of W, for example.
  • the first wiring 43 is configured as a first bit line (first layer bit line). Above the third wirings 41, the first wirings 43 extend in the direction of the arrow X with the first memory cells 42 interposed therebetween, and are arranged in plurality in the direction of the arrow Y at predetermined intervals.
  • the first wiring 43 is made of the same metal material as the third wiring 41 .
  • the first memory cell 42 is composed of a series circuit of a selection element 421 and a storage element 422 .
  • the selection element 421 is arranged on the third wiring 41 and electrically connected to the third wiring 41 .
  • the selection element 421 is used to select the first memory cell 42 in writing or reading information.
  • the memory element 422 is provided over the selection element 421 and electrically connected to the selection element 421 and the first wiring 43 .
  • Storage element 422 stores information written in first memory cell 42 .
  • the first memory cell 42 is formed so that the dimension in the first direction is the same as the wiring width dimension of the third wiring 41 and the dimension in the second direction is the same as the wiring width dimension of the first wiring 43 . Therefore, the first memory cell 42 is formed in a rectangular shape in a plan view, and is formed in a rectangular columnar shape whose height is in the arrow Z direction. An electrode may be arranged between the first memory cell 42 and at least one of the third wiring 41 and the first wiring 43 .
  • the second memory cell 46 is arranged at the intersection of the second wiring 45 and the fourth wiring 47 .
  • the second memory cell 46 is electrically connected to each of the second wiring 45 and the fourth wiring 47 .
  • the second wiring 45 is configured as a second bit line (second layer bit line).
  • the second wiring 45 is directly and electrically connected to the first wiring 43 on the first wiring 43 .
  • the second wiring 45 further extends in the direction of the arrow X and is arranged in plurality in the direction of the arrow Y at predetermined intervals.
  • the first wiring 43 is made of the same metal material as the third wiring 41 .
  • the second wiring 45 has an end face that defines the wiring width at the same position as the end face that defines the wiring width of the first wiring 43 in the direction of the arrow Z, that is, the stacking direction in which the second wiring 45 is stacked. are doing.
  • the end face of the second wiring 45 is formed on the same plane as the end face of the first wiring 43 on the vertical plane generated by the arrow X direction and the arrow Z direction.
  • the first wiring 43 is formed by self-alignment with the second wiring 45 .
  • the first wiring 43 and the second wiring 45 are overlapped using one mask common to both.
  • overlapping cutting is used in the sense that the second wiring 45 and the first wiring 43 are processed at once, for example, by etching using the same mask.
  • the fourth wiring 47 is configured as a second word line (second layer word line).
  • the fourth wiring 47 extends in the arrow Y direction above the second wiring 45 with the second memory cell 46 interposed therebetween, and a plurality of fourth wirings 47 are arranged at predetermined intervals in the arrow X direction.
  • the fourth wiring 47 is made of the same metal material as the third wiring 41 .
  • the second memory cell 46 is composed of a series circuit of a selection element 461 and a storage element 462, like the first memory cell 42.
  • the selection element 461 is arranged on the second wiring 45 and electrically connected to the second wiring 45 .
  • the select element 461 is used to select the second memory cell 46 in the same manner as the select element 421 .
  • the memory element 462 is provided over the selection element 461 and electrically connected to the selection element 461 and the fourth wiring 47 respectively.
  • Storage element 462 stores information written in second memory cell 46 , similar to storage element 422 .
  • the second memory cell 46 is formed so that the dimension in the first direction is the same as the wiring width dimension of the second wiring 45 and the dimension in the second direction is the same as the wiring width dimension of the fourth wiring 47 . For this reason, the second memory cells 46 are formed in a rectangular columnar shape like the first memory cells 42 . The second memory cell 46 may have an electrode between it and the second wiring 45 and/or between it and the fourth wiring 47 .
  • each of the second memory cell 46, the second wiring 45, and the first wiring 43 is overlapped using one mask.
  • the end face of the second memory cell 46 in the direction of the arrow Y is perpendicular to the end face defining the wiring width of the second wiring 45. formed at the same position.
  • first wiring connection region WS is electrically connected to the extension direction end portion of the fourth wiring 47 extending from the memory cell array MA to the first wiring connection region WS, as shown in FIG. A terminal 47P is provided. This terminal 47P is electrically connected to the wiring 38 of the wiring layer 3 through the wiring 49 of the memory layer 4 .
  • the second wiring connection region BS is arranged adjacent to the memory cell array MA on the outer circumference of the memory cell array MA in the arrow X direction.
  • a first wiring 43 and a second wiring 45 are extended from the memory cell array MA to the second wiring connection region BS.
  • a terminal 43P and a terminal 45P electrically connected to the direction end are provided.
  • the terminals 43 P and 45 P are electrically connected to the wiring 38 of the wiring layer 3 through the wiring 49 of the memory layer 4 .
  • the terminal 43 ⁇ /b>P is made of the same metal material as the first wiring 43 .
  • the terminal 45 ⁇ /b>P is made of the same metal material as the first wiring 43 .
  • the terminals 43P and 45P have the same relationship as the first wiring 43 and the second wiring 45.
  • the end face of the terminal 45P is formed on the same plane as the end face of the terminal 43P on the vertical plane generated by the arrow X direction and the arrow Z direction.
  • the terminal 43P is formed by self-alignment with the terminal 45P.
  • terminal 43P and terminal 45P are overlap cut using one mask common to both.
  • the terminals 43P and 45P are formed to have the same rectangular outer shape in plan view.
  • the memory cell array MA, the first wiring connection region WS, and the second wiring connection region BS are simplified and integrally illustrated, but each of them is shown in multiple layers.
  • the wiring 5 serving as the final wiring layer is arranged in the upper layer of the fourth wiring 47 .
  • the wiring 5 is formed of aluminum (Al) alloy wiring, for example.
  • FIGS. 5 to 35 show an example of a process cross section for explaining the manufacturing method for each process.
  • the cross section of the memory cell array MA seen from the arrow Y direction the cross section of the memory cell array MA seen from the arrow X direction
  • the first wiring connection region WS seen from the arrow Y direction the cross section of the memory cell array MA seen from the arrow X direction
  • the first wiring connection region WS seen from the arrow Y direction the first wiring connection region WS seen from the arrow Y direction.
  • a cross section of the second wiring connection region BS viewed from the arrow X direction.
  • 36 to 39 show examples of planes of the second wiring connection regions BS in specific steps.
  • the wiring layer 3 is formed on the substrate 2 (see FIG. 1). Subsequently, on the wiring layer 3, the third wiring forming layer 41A and the memory cell forming layer 42A of the memory layer 4 are sequentially formed. In the memory cell formation layer 42A, a selection element formation layer 421A and a memory element formation layer 422A are formed in this order (see FIG. 5).
  • a mask 601 is formed on the memory cell formation layer 42A (see FIG. 5).
  • a mask 601 is formed on the entire surface of the substrate 2 .
  • Mask 601 is used as a hard mask and is made of silicon oxide (SiO 2 ) or silicon nitride (SiN), for example.
  • a mask 602 is formed on the mask 601 in the region between the third wirings 41 .
  • the mask 602 is formed of, for example, photoresist, polycrystalline Si, or the like, which can obtain an etching selectivity with respect to the mask 601 .
  • the mask 602 is formed by mandrel patterning, and photolithography is used to form the mask 602 .
  • Mask 603 is formed on the sidewalls of mask 602, as shown in FIG.
  • the mask 603 is made of, for example, silicon nitride (SiN) or silicon oxide (SiO 2 ), which provides etching selectivity with respect to the masks 601 and 602 .
  • the mask 603 is formed by, for example, a chemical vapor deposition (CVD) method capable of obtaining a uniform film thickness, and anisotropic etching such as reactive ion etching (RIE). is formed by etch back using Therefore, mask 603 is formed in self-alignment with mask 602 .
  • the mask 603 can be formed to have a line width equal to or less than the resolution limit of the lithography technique depending on the film thickness and etching amount during film formation. That is, SADP is used to form the mask 603 .
  • the mask 602 is selectively removed as shown in FIG. Therefore, the mask 603 remains on the mask 601 .
  • a mask 604 having an opening 604H in the formation region of the terminal 41P is formed on the mask 603 in the first wiring connection region WS.
  • the mask 604 is made of photoresist, for example.
  • mask 604 is used to remove mask 603 exposed from opening 604H.
  • the mask 604 also has an opening 604H in a region corresponding to the extending direction end of the third wiring 41 . Therefore, the mask 603 is also removed from the regions corresponding to the ends of the third wirings 41 in the extending direction. After this, the mask 604 is removed.
  • the processing here is loop cut processing.
  • a mask 605 is formed in the formation region of the terminal 41P.
  • the mask 605 is made of photoresist, for example.
  • the processing here is patch patterning processing.
  • mask 601 is patterned using mask 603 and mask 605 to form mask 606 from mask 601 .
  • a dry etching process for example, is used to form the mask 606 .
  • a mask 606 is used to pattern the memory cell formation layer 42A and the third wiring formation layer 41A. Therefore, in the memory cell array MA, the memory cell forming layer 42A is patterned in the direction of the arrow X, and the third wiring 41 is formed. A terminal 41P is formed in the first wiring connection region WS. Mask 606 is then removed.
  • an insulator 481 is buried between the third wirings 41 and between the memory cell formation layers 42A, and the surfaces of the memory cell formation layers 42A and the insulator 481 are planarized.
  • a chemical mechanical polishing (CMP) method is used for planarization.
  • a first wiring formation layer 43A is formed on the memory cell formation layer 42A.
  • a mask 701 is formed thereon, and a mask 702 and a mask 703 are formed over the mask 701 .
  • Mask 701 is used as a hard mask.
  • Mask 702 is formed by mandrel patterning.
  • SADP is used to form the mask 703 .
  • mask 702 is selectively removed. Therefore, the mask 703 remains on the mask 701 .
  • the step of forming the first wiring 43 corresponds to the loop cut processing and patch patterning processing shown in FIGS. steps are omitted.
  • Mask 701 is patterned using mask 703 to form mask 706 from mask 701 (see FIG. 17). As shown in FIG. 17, a mask 706 is used to pattern the first wiring formation layer 43A. Therefore, the first wiring 43 is formed in the memory cell array MA. Further, an extension region of the first wiring 43 is formed in the second wiring connection region BS. Mask 706 is then removed.
  • an insulator 482 is embedded between the first wirings 43, and the surfaces of the first wirings 43 and the insulator 482 are planarized.
  • the memory cell formation layer 46A, the mask 801, the mask 802 and the mask 803 are sequentially formed on the first wiring 43 as shown in FIG. be.
  • the mask 801 is the "second mask” according to the present technology.
  • the mask 802 is the “third mask” according to the present technology
  • the mask 803 is the “fourth mask” according to the present technology.
  • a selection element formation layer 461A and a memory element formation layer 462A are formed in this order.
  • Mask 801 is used as a hard mask.
  • Mask 802 is formed by mandrel patterning.
  • the planar shape of the mask 802 is a linear pattern as shown in FIG. SADP is used to form the mask 803 .
  • the planar shape of the mask 803 is formed along the sides of the mask 802 as shown in FIG. At the ends of the mask 802 in the extending direction, the mask 803 is formed in a curved surface shape (loop shape) that is folded back. As shown in FIG. 20, mask 802 is selectively removed. Therefore, the mask 803 remains on the mask 801 .
  • a mask 804 having openings 804H in the formation regions of the terminals 45P is formed on the mask 803 in the second wiring connection region BS (see FIG. 21).
  • mask 804 is used to remove mask 803 exposed from opening 804H.
  • the mask 804 also has openings 804H in regions corresponding to ends of the second wirings 45 in the extending direction. Therefore, the mask 803 is also removed from the regions corresponding to the ends of the second wirings 45 in the extending direction. After this, the mask 804 is removed.
  • the processing here is a loop cut processing.
  • a mask 805 is formed in the formation region of the terminal 45P in the same manner as the step shown in FIG. 10 described above.
  • the mask 805 is made of photoresist, for example.
  • the processing here is patch patterning processing.
  • a mask 801 is patterned using a mask 803 and a mask 805 to form a mask 806 from the mask 801 .
  • a dry etching process for example, is used to form the mask 806 .
  • the mask 806 is the "first mask" according to the present technology.
  • the memory cell formation layer 46A and the second wiring formation layer 45A are patterned using a mask 806 in the same manner as in the process shown in FIG. 12 described above. Furthermore, in the method for manufacturing the nonvolatile memory device 1 according to the first embodiment, the same mask 806 is used to continuously pattern the first wiring formation layer 43A and the memory cell formation layer 42A. . Mask 806 is then removed.
  • the first memory cells 42 are formed from the memory cell formation layer 42A, and the second memory cells 46 are formed from the memory cell formation layer 46A.
  • the first wiring 43 is formed from the first wiring formation layer 43A
  • the second wiring 45 is formed from the second wiring formation layer 45A. That is, each of the second memory cell 46, the second wiring 45, the first wiring 43, and the first memory cell 42 is overlapped using one mask 806 and formed by self-alignment with the mask 806.
  • the terminals 45P and 43P are similarly overlapped and formed by self-alignment, and both end faces are formed on the same plane.
  • an insulator 483 is buried between the second wirings 45 and between the second memory cells 46, and the surface of the second memory cells 46 and the surface of the insulator 483 are planarized.
  • a fourth wiring forming layer 47A is formed on the second memory cell 46.
  • a mask 901 is formed on the fourth wiring formation layer 47A, and masks 902 and 903 are formed on the mask 901, as shown in FIG. .
  • Mask 901 is used as a hard mask.
  • Mask 902 is formed by mandrel patterning.
  • SADP is used to form the mask 903 .
  • mask 902 is selectively removed. Therefore, the mask 903 remains on the mask 901 .
  • a mask 904 having an opening 904H in the formation region of the terminal 47P is formed on the mask 903 in the first wiring connection region WS in the same manner as the steps shown in FIGS. 8 and 9 described above. be done.
  • mask 904 is used to remove mask 903 exposed from opening 904H.
  • the mask 804 also has openings 804H in regions corresponding to ends of the second wirings 45 in the extending direction. Therefore, the mask 803 is also removed from the regions corresponding to the ends of the second wirings 45 in the extending direction. After this, the mask 804 is removed.
  • the processing here is a loop cut processing.
  • a mask 905 is formed in the formation region of the terminal 47P.
  • the mask 905 is made of photoresist, for example.
  • the processing here is patch patterning processing.
  • a mask 901 is patterned using a mask 903 and a mask 905 to form a mask 906 from the mask 901 .
  • a dry etching process for example, is used to form the mask 906 .
  • a mask 906 is used to pattern the fourth wiring formation layer 47A. Therefore, a fourth wiring 47 is formed in the memory cell array MA. A terminal 47P is formed in the first wiring connection region WS.
  • an interlayer insulating film 484 covering the fourth wiring 47 is formed to complete the interlayer insulating film 48 of the memory cell array MA. Then, as shown in FIG. 35, wiring 49 is formed.
  • the method for manufacturing the nonvolatile memory device 1 according to the first embodiment is finished.
  • a first memory cell 42, a first wiring 43, a second wiring 45, and a second memory cell 46 Prepare.
  • a first wiring 43 is stacked on the first memory cell 42 , extends in the first direction, and is electrically connected to the first memory cell 42 .
  • the second wiring 45 is stacked on the opposite side of the first wiring 43 to the first memory cell 42 and extends in the same direction as the first wiring 43 .
  • the second memory cell 46 is stacked on the opposite side of the second wiring 45 to the first wiring 43 and electrically connected to the second wiring 45 .
  • the second wiring 45 has an end face at the same position as the end face of the first wiring 43 in the stacking direction. Therefore, with the first wiring 43 and the second wiring 45, misalignment of the upper and lower patterns can be easily and effectively suppressed or prevented.
  • terminals 43P and 45P are arranged around the memory cell array MA.
  • the terminal 43 ⁇ /b>P is formed integrally with the first wiring 43 .
  • the terminal 45 ⁇ /b>P is formed integrally with the second wiring 45 .
  • the terminals 43P and 45P are electrically connected to another wiring such as wiring 49 . Therefore, in the terminals 43P and 45P, it is possible to effectively suppress or prevent misalignment of the upper and lower patterns, so that the contact area between them can be maximized. In other words, reduction in contact area due to misalignment can be eliminated. Thereby, both contact resistances can be effectively reduced. Due to such effects, the operating speed of the nonvolatile memory device 1 can be increased.
  • the method for manufacturing the nonvolatile memory device 1 includes the following steps. As shown in FIG. 13, a first memory cell 42 is formed. As shown in FIG. 14, a first wiring forming layer 43A is formed on the first memory cell 42. As shown in FIG. As shown in FIG. 19, a second wiring formation layer 45A is formed on the first wiring formation layer 43A, and a memory cell formation layer 46A is formed on the second wiring formation layer 45A. As shown in FIG. 24, a mask (first mask) 806 is formed on the memory cell formation layer 46A. As shown in FIG. 24, using a mask 806, the memory cell formation layer 46A, the second wiring formation layer 45A, and the first wiring formation layer 43A are sequentially patterned.
  • a memory cell 46 is formed, a second wiring 45 is formed from a second wiring forming layer 45A, and a first wiring 43 is formed from a first wiring forming layer 43A. Therefore, the fine cut process and the patch patterning process for forming the first wiring 43 between the process shown in FIG. 16 and the process shown in FIG. 17 can be omitted. Thereby, the number of manufacturing steps of the nonvolatile memory device 1 can be reduced. Furthermore, since the number of manufacturing processes can be reduced, it is possible to effectively suppress or prevent misalignment in a simple manner. In addition, since the number of manufacturing steps can be reduced, manufacturing yield can be improved. In addition, in the method for manufacturing the nonvolatile memory device 1 according to the first embodiment, either one of the loop cut process and the patch patterning process may be omitted.
  • the mask 603 is formed by SADP, so that the third wiring 41 having a wiring width dimension below the resolution limit is formed. be able to. The same applies to each of the first wiring 43 , the second wiring 45 and the fourth wiring 47 .
  • a nonvolatile memory device 1 according to the second embodiment of the present disclosure will be described with reference to FIG.
  • the same reference numerals are given to the same or substantially the same components as those of the nonvolatile memory device 1 according to the first embodiment. and redundant explanations are omitted.
  • FIG. 40 illustrates a cross-sectional configuration of an example of a main part of the nonvolatile memory device 1 according to the second embodiment of the present disclosure.
  • the first memory cells 42 and the second memory cells 46 stacked in two stages of the nonvolatile memory device 1 according to the first embodiment are further stacked. there is That is, it is composed of a total of four layers of laminated structure.
  • the structure of the first wiring 43 and the second wiring 45 stacked in the upper layer is the same as the structure of the first wiring 43 and the second wiring 45 in the lower layer.
  • the method for manufacturing the nonvolatile memory device 1 according to the second embodiment repeats the method for manufacturing the nonvolatile memory device 1 according to the first embodiment, thereby forming a nonvolatile memory device having a total four-stage stacked structure. can be manufactured.
  • the nonvolatile memory device 1 may have a laminated structure with a total of six or more stages.
  • FIG. 41 shows a cross-sectional configuration of an example of the overall configuration of the nonvolatile memory device 1 according to the third embodiment of the present disclosure.
  • two wirings 47 are formed in the upper layer with respect to the end surface of the fourth wiring 47 in the uppermost layer, which is stacked in two layers under the nonvolatile memory device 1 according to the second embodiment.
  • the end face of the third wiring 41 in the lowermost layer stacked in stages is formed at the same position.
  • the third wiring 41 is the first word line
  • the fourth wiring 47 is the second word line.
  • Components other than the above are the same as those of the nonvolatile memory device 1 according to the second embodiment. Also, the method for manufacturing the nonvolatile memory device 1 according to the third embodiment can be realized using the method for manufacturing the nonvolatile memory device 1 according to the first embodiment.
  • the nonvolatile memory device 1 it is possible to effectively suppress or prevent misalignment of the upper and lower patterns of the third wiring 41 and the fourth wiring 47 .
  • the fine cut process and the patch patterning process for forming the third wiring 41 can be omitted. Thereby, the number of manufacturing steps of the nonvolatile memory device 1 can be further reduced.
  • the present technology is not limited to the above embodiments, and can be modified in various ways without departing from the scope of the present technology.
  • a structure that effectively suppresses or prevents misalignment between upper and lower word lines may be applied.
  • the “first wiring” according to the present technology should be read as the first word line
  • the “second wiring” according to the present technology should be read as the second word line.
  • a nonvolatile memory device includes a first memory cell, a first wiring, a second wiring, and a second memory cell.
  • a first wiring is stacked on the first memory cell, extends in a first direction, and is electrically connected to the first memory cell.
  • the second wiring is stacked on the opposite side of the first wiring to the first memory cell and extends in the same direction as the first wiring 43 .
  • the second memory cell is stacked on the side of the second wiring opposite to the first wiring and electrically connected to the second wiring.
  • the second wiring has an end face at the same position as the end face of the first wiring in the stacking direction. Therefore, in the first wiring and the second wiring, it is possible to easily and effectively suppress or prevent misalignment of the upper and lower patterns.
  • a method for manufacturing a nonvolatile memory device forms a first memory cell, forms a first wiring formation layer on the first memory cell, and forms a second wiring formation layer on the first wiring formation layer.
  • a wiring formation layer is formed, a second memory cell formation layer is formed on the second wiring formation layer, a first mask is formed on the second memory cell formation layer, and a second memory cell is formed using the first mask. sequentially patterning the forming layer, the second wiring forming layer, and the first wiring forming layer, forming the second memory cells from the second memory cell forming layer, forming the second wiring from the second wiring forming layer, A first wiring is formed from the first wiring forming layer. This makes it possible to omit the process of forming the first wiring. Thereby, the number of manufacturing steps of the nonvolatile memory device can be reduced.
  • the present technology has the following configuration. By providing the following configuration, it is possible to provide a nonvolatile memory device and a method for manufacturing a nonvolatile memory device that can easily and effectively suppress or prevent misalignment of upper and lower patterns.
  • the first wiring is stacked on the side opposite to the first memory cell, extends in the same direction as the first wiring, and has an end surface at the same position as the end surface of the first wiring in the stacking direction.
  • the nonvolatile memory device according to (1) further including a terminal.
  • a second memory cell disposed in the first memory cell on the side opposite to the stacking direction, extending in a first direction and a second direction crossing the stacking direction, and electrically connected to the first memory cell 3 wiring and a fourth wiring layered on the side opposite to the second wiring of the second memory cell, extending in a second direction, and electrically connected to the second memory cell;
  • the nonvolatile memory device according to any one of (1) to (4) above.
  • the first wiring and the second wiring are bit lines or word lines;
  • each of the first memory cell and the second memory cell is configured by a series circuit of a selection element and a storage element. . (9) forming a first memory cell; forming a first wiring formation layer on the first memory cell; forming a second wiring formation layer on the first wiring formation layer; forming a second memory cell formation layer on the second wiring formation layer; forming a first mask on the second memory cell formation layer; The second memory cell formation layer, the second wiring formation layer, and the first wiring formation layer are sequentially patterned using the first mask, and the second memory cells are formed from the second memory cell formation layer.
  • the first mask is forming a second mask on the second memory cell formation layer; forming a third mask on the second mask in a region corresponding to between the second wirings; forming a fourth mask having a wiring width dimension below the limit of resolution by self-alignment with the third mask on the sidewall of the third mask in a region corresponding to the second wiring;
  • the method of manufacturing a nonvolatile memory device according to (9), wherein the second mask is patterned using the fourth mask, and the patterned second mask is used.

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Abstract

不揮発性記憶装置は、第１メモリセルと、第１メモリセルに積層され、かつ、第１方向に延設され、第１メモリセルに電気的に接続されている第１配線と、第１配線の第１メモリセルとは反対側に積層され、かつ、第１配線と同一方向に延設され、積層方向において、第１配線の端面に対して同一位置に端面を有する第２配線と、第２配線の第１配線とは反対側に積層され、第２配線に電気的に接続されている第２メモリセルと、を備えている。

Description

不揮発性記憶装置及び不揮発性記憶装置の製造方法
　本開示は、不揮発性記憶装置及び不揮発性記憶装置の製造方法に関する。
　特許文献１には、半導体装置の製造方法が開示されている。この半導体装置の製造方法では、自己整合型ダブルパターンニング（ＳＡＤＰ：Self-Aligned Double Patterning）が使用されている。ＳＡＤＰによれば、光リソグラフィ技術の１回の露光では形成困難な密ピッチパターンの製造を実現することができる。
特開２０１５－８４３８９号公報
　ところで、不揮発性記憶装置では、情報を記憶する微細なメモリセルが三次元方向に積層され、大容量化が実現されている。このため、不揮発性記憶装置及びその製造方法では、簡易に、上下パターンの合わせずれを効果的に抑制又は防止することが要望されている。
　本開示の第１実施態様に係る不揮発性記憶装置は、第１メモリセルと、第１メモリセルに積層され、かつ、第１方向に延設され、第１メモリセルに電気的に接続されている第１配線と、第１配線の第１メモリセルとは反対側に積層され、かつ、第１配線と同一方向に延設され、積層方向において、第１配線の端面に対して同一位置に端面を有する第２配線と、第２配線の第１配線とは反対側に積層され、第２配線に電気的に接続されている第２メモリセルとを備えている。
　本開示の第２実施態様に係る不揮発性記憶装置の製造方法は、第１メモリセルを形成し、第１メモリセル上に第１配線形成層を形成し、第１配線形成層上に第２配線形成層を形成し、第２配線形成層上に第２メモリセル形成層を形成し、第２メモリセル形成層上に第１マスクを形成し、第１マスクを用いて、第２メモリセル形成層、第２配線形成層、第１配線形成層のそれぞれを順次パターンニングし、第２メモリセル形成層から第２メモリセルを形成し、第２配線形成層から第２配線を形成し、第１配線形成層から第１配線を形成する。
本開示の第１実施の形態に係る不揮発性記憶装置の概略構成を示す断面図である。 図１に示される不揮発性記憶装置の要部を拡大した断面図である。 図１に示される不揮発性記憶装置の要部の平面図である。 図１に示される不揮発性記憶装置の要部を拡大した平面図である。 第１実施の形態に係る不揮発性記憶装置の製造方法を説明する第１工程断面図である。 第２工程断面図である。 第３工程断面図である。 第４工程断面図である。 第５工程断面図である。 第６工程断面図である。 第７工程断面図である。 第８工程断面図である。 第９工程断面図である。 第１０工程断面図である。 第１１工程断面図である。 第１２工程断面図である。 第１３工程断面図である。 第１４工程断面図である。 第１５工程断面図である。 第１６工程断面図である。 第１７工程断面図である。 第１８工程断面図である。 第１９工程断面図である。 第２０工程断面図である。 第２１工程断面図である。 第２２工程断面図である。 第２３工程断面図である。 第２４工程断面図である。 第２５工程断面図である。 第２６工程断面図である。 第２７工程断面図である。 第２８工程断面図である。 第２９工程断面図である。 第３０工程断面図である。 第３１工程断面図である。 第１４工程後の要部の平面図である。 第１５工程及び第１７工程の要部の平面図である。 第１７工程の要部の平面図である。 第１９工程の要部の平面図である。 本開示の第２実施の形態に係る不揮発性記憶装置の図２に対応する断面図である。 本開示の第３実施の形態に係る不揮発性記憶装置の図３に対応する断面図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、不揮発性記憶装置及び不揮発性記憶装置の製造方法に本技術を適用した例を説明する。第１実施の形態は、不揮発性記憶装置の構成、不揮発性記憶装置の製造方法について、詳細に説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る不揮発性記憶装置において、メモリセルの積層構造を代えた第１例を説明する。
３．第３実施の形態
　第３実施の形態は、第２実施の形態に係る不揮発性記憶装置において、メモリセルの積層構造を変えた第２例を説明する。
４．その他の実施の形態
＜第１実施の形態＞
　図１～図３９を用いて、本開示の第１実施の形態に係る不揮発性記憶装置１及び不揮発性記憶装置１の製造方法を説明する。
　ここで、図中、適宜示されている矢印Ｘ方向は、不揮発性記憶装置１を水平面に載置したときの水平面方向の１つの方向である。矢印Ｙ方向は、矢印Ｘ方向に対して直交する水平面方向の他の１つの方向である。そして、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向である。また、矢印Ｚ方向は、各種薄膜、メモリセルのそれぞれの積層方向でもある。すなわち、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向のそれぞれは、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向の各々に一致する方向である。
　なお、これらの方向は、説明の理解を助けるために、便宜的に示されており、本技術の方向を限定するものではない。
［不揮発性記憶装置１の構成］
（１）不揮発性記憶装置１の全体構成
　図１は、本開示の第１実施の形態に係る不揮発性記憶装置１の全体構成の一例の断面構成を表している。
　第１実施の形態に係る不揮発性記憶装置１は、相変化型メモリ（ＰＣＭ：Phase Change Memory）として構成されている。不揮発性記憶装置１は、基板２と、配線層３と、記憶層４と、配線５とを備えている。記憶層４は、ここでは、メモリセルアレイＭＡと、第１配線接続領域ＷＳと、第２配線接続領域ＢＳとを備えている。
　第１実施の形態に係る不揮発性記憶装置１では、メモリセルアレイＭＡは、クロスポイントアレイ構造を採用している。
（２）基板２の構成
　基板２は、不揮発性記憶装置１のベース基板として使用されている。基板２には、例えば単結晶珪素（Ｓｉ）基板が使用されている。
　基板２の主面部には、トランジスタ２０等の半導体素子が配設されている。トランジスタ２０は、例えば絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）により形成されている。ＩＧＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）及びＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む意味において使用されている。
　トランジスタ２０は、基板２の主面部の図示省略のチャネル形成領域と、ゲート絶縁膜２１と、ゲート電極２２と、ソース領域及びドレイン領域として使用される一対の主電極２３とを備えている。
　トランジスタ２０の主電極２３には、プラグ配線２６が電気的に接続されている。プラグ配線２６は、基板２の主面上に積層された層間絶縁膜２５に形成された符号省略の接続孔内に埋設されている。プラグ配線２６は、トランジスタ２０と配線層３との間を電気的に接続している。プラグ配線２６には、例えばタングステン（Ｗ）が使用されている。
　半導体素子は各種回路を構築している。各種回路としては、例えば、選択回路、書込み回路、読出し回路、電源回路、制御回路等である。
（３）配線層３の構成
　配線層３は、この層数に限定されるものではないが、例えば４層の多層配線層として形成されている。
　配線層３の第１配線層は、層間絶縁膜３１と、この層間絶縁膜３１に埋設された配線３２とを備えている。配線３２は、プラグ配線２６に、直接、電気的に接続されている。
　第２配線層は、層間絶縁膜３３と、この層間絶縁膜３３に埋設された配線３４とを備えている。
　第３配線層は、層間絶縁膜３５と、この層間絶縁膜３５に埋設された配線３６とを備えている。
　第４配線層は、層間絶縁膜３７と、この層間絶縁膜３７に埋設された配線３８とを備えている。
　各配線層の配線３２、配線３４、配線３６及び配線３８は、基板２に構築された各種回路と記憶層４との間を電気的に接続し、各種信号や電源の供給を行う。配線３２、配線３４、配線３６、配線３８のそれぞれは、抵抗値が小さい、例えば銅（Ｃｕ）配線により形成されている。
（４）記憶層４の構成
　図２は、図１に示される不揮発性記憶装置１の記憶層４を拡大した一例の断面構成を表している。図３は、記憶層４のメモリセルアレイＭＡ、第１配線接続領域ＷＳ及び第２配線接続領域ＢＳの一部の概略的な平面構成を表している。図４は、記憶層４の第２配線接続領域ＢＳの一部を拡大した平面構成を表している。
（４Ａ）メモリセルアレイＭＡの構成
　メモリセルアレイＭＡは、図２及び図３に示されるように、矢印Ｚ方向から見て（以下、単に「平面視において」という。）、基板２（図１参照）の中央部分に配設されている。メモリセルアレイＭＡは、前述の通り、クロスポイントアレイ構造が採用され、更に複数のメモリセルが積層された積層構造が採用されている。
　第１実施の形態では、第１メモリセル４２と、第１メモリセル４２の上方に積層された第２メモリセル４６とを有する２段（複数段）の積層構造が採用されている。
　メモリセルアレイＭＡにおいて、第１メモリセル４２は、第３配線４１と第１配線４３との交差部（クロスポイント）に配置されている。そして、第１メモリセル４２は、第３配線４１、第１配線４３のそれぞれに電気的に接続されている。
　第３配線４１は、第１実施の形態において、第１ワード線（第１層目ワード線）として構成されている。第３配線４１は、第２方向としての矢印Ｙ方向に延設され、第２方向に対して交差する第１方向としての矢印Ｘ方向に所定の間隔を持って複数本配列されている。第３配線４１は、例えばＷにより形成されている。
　第１配線４３は、第１ビット線（第１層目ビット線）として構成されている。第１配線４３は、第３配線４１の上方において、第１メモリセル４２を介在し、矢印Ｘ方向に延設され、矢印Ｙ方向に所定間隔を持って複数本配列されている。第１配線４３は、第３配線４１と同様の金属材料により形成されている。
　第１メモリセル４２は、選択素子４２１と記憶素子４２２との直列回路により構成されている。
　選択素子４２１は、第３配線４１上に配設され、第３配線４１に電気的に接続されている。選択素子４２１は、情報の書込み動作や読出し動作において、第１メモリセル４２の選択に使用される。
　記憶素子４２２は、選択素子４２１上に配設され、選択素子４２１、第１配線４３のそれぞれに電気的に接続されている。記憶素子４２２は、第１メモリセル４２に書込まれた情報を記憶する。
　第１メモリセル４２では、第１方向の寸法が第３配線４１の配線幅寸法と同一に形成され、第２方向の寸法が第１配線４３の配線幅寸法と同一に形成されている。このため、第１メモリセル４２は、平面視において矩形状に形成され、矢印Ｚ方向を高さとする矩形柱形状に形成されている。
　なお、第１メモリセル４２は、第３配線４１との間、第１配線４３との間の少なくとも一方に、電極を配設してもよい。
　第２メモリセル４６は、第２配線４５と第４配線４７との交差部に配置されている。そして、第２メモリセル４６は、第２配線４５、第４配線４７のそれぞれに電気的に接続されている。
　第２配線４５は、第２ビット線（第２層目ビット線）として構成されている。第２配線４５は、第１配線４３上において、第１配線４３に、直接、電気的に接続されている。第２配線４５は、更に、第１配線４３と同様に、矢印Ｘ方向に延設され、矢印Ｙ方向に所定間隔を持って複数本配列されている。第１配線４３は、第３配線４１と同様の金属材料により形成されている。
　ここで、第２配線４５は、矢印Ｚ方向、すなわち第２配線４５を積層する積層方向において、第１配線４３の配線幅を規定する端面に対して同一位置に配線幅を規定する端面を有している。表現を代えると、矢印Ｘ方向と矢印Ｚ方向とにより生成される垂直平面において、第２配線４５の端面は、第１配線４３の端面に対して、同一面に形成されている。
　また、不揮発性記憶装置１の製造方法として表現すれば、第１配線４３は、第２配線４５に対して、自己整合により形成されている。或いは、第１配線４３及び第２配線４５は、双方に共通の１つのマスクを用いて、重ね切りされている。ここで、重ね切りとは、同一のマスクを用いて、第２配線４５及び第１配線４３が、例えばエッチング加工により一度に加工されるという意味において使用されている。
　第４配線４７は、第２ワード線（第２層目ワード線）として構成されている。第４配線４７は、第２配線４５の上方において、第２メモリセル４６を介在し、矢印Ｙ方向に延設され、矢印Ｘ方向に所定間隔を持って複数本配列されている。第４配線４７は、第３配線４１と同様の金属材料により形成されている。
　第２メモリセル４６は、第１メモリセル４２と同様に、選択素子４６１と記憶素子４６２との直列回路により構成されている。
　選択素子４６１は、第２配線４５上に配設され、第２配線４５に電気的に接続されている。選択素子４６１は、選択素子４２１と同様に、第２メモリセル４６の選択に使用される。
　記憶素子４６２は、選択素子４６１上に配設され、選択素子４６１、第４配線４７のそれぞれに電気的に接続されている。記憶素子４６２は、記憶素子４２２と同様に、第２メモリセル４６に書込まれた情報を記憶する。
　第２メモリセル４６では、第１方向の寸法が第２配線４５の配線幅寸法と同一に形成され、第２方向の寸法が第４配線４７の配線幅寸法と同一に形成されている。このため、第２メモリセル４６は、第１メモリセル４２と同様に、矩形柱形状に形成されている。
　なお、第２メモリセル４６は、第２配線４５との間、第４配線４７との間の少なくとも一方に、電極を配設してもよい。
　ここで、第１実施の形態に係る不揮発性記憶装置１の製造方法では、第２メモリセル４６、第２配線４５、第１配線４３のそれぞれが、１つのマスクを用いて、重ね切りされている。つまり、第１配線４３と第２配線４５との関係と同様に、第２メモリセル４６の矢印Ｙ方向の端面は、垂直方向において、第２配線４５の配線幅を規定する端面に対して、同一位置に形成されている。
（４Ｂ）第１配線接続領域ＷＳ及び第２配線接続領域ＢＳの構成
　図２及び図３に示されるように、第１配線接続領域ＷＳは、矢印Ｙ方向において、メモリセルアレイＭＡの外周囲にこのメモリセルアレイＭＡに隣接して配設されている。図２に示されるように、第１配線接続領域ＷＳには、メモリセルアレイＭＡから第１配線接続領域ＷＳまで延設された第３配線４１の延設方向端部に電気的に接続される端子４１Ｐが配設されている。この端子４１Ｐは、記憶層４の配線４９を通して、配線層３の配線３８に電気的に接続されている。
　端子４１Ｐは、第３配線４１と同一の金属材料により形成されている。また、配線４９は、例えばＣｕ配線により形成されている。
　また、第１配線接続領域ＷＳは、図１に示されるように、メモリセルアレイＭＡから第１配線接続領域ＷＳまで延設された第４配線４７の延設方向端部に電気的に接続される端子４７Ｐが配設されている。この端子４７Ｐは、記憶層４の配線４９を通して、配線層３の配線３８に電気的に接続されている。
　図２及び図３に示されるように、第２配線接続領域ＢＳは、矢印Ｘ方向において、メモリセルアレイＭＡの外周囲にこのメモリセルアレイＭＡに隣接して配設されている。図１、図２及び図４に示されるように、第２配線接続領域ＢＳには、メモリセルアレイＭＡから第２配線接続領域ＢＳまで延設された第１配線４３及び第２配線４５の延設方向端部に電気的に接続される端子４３Ｐ及び端子４５Ｐが配設されている。この端子４３Ｐ及び端子４５Ｐは、記憶層４の配線４９を通して、配線層３の配線３８に電気的に接続されている。
　端子４３Ｐは、第１配線４３と同一の金属材料により形成されている。端子４５Ｐは、第１配線４３と同一の金属材料により形成されている。
　ここで、端子４３Ｐ及び端子４５Ｐは、第１配線４３及び第２配線４５との関係と同様である。つまり、端子４５Ｐは、積層方向において、端子４３Ｐの端面に対して同一位置に端面を有している。表現を代えると、矢印Ｘ方向と矢印Ｚ方向とにより生成される垂直平面において、端子４５Ｐの端面は、端子４３Ｐの端面に対して、同一面に形成されている。
　また、不揮発性記憶装置１の製造方法として表現すれば、端子４３Ｐは、端子４５Ｐに対して、自己整合により形成されている。或いは、端子４３Ｐ及び端子４５Ｐは、双方に共通の１つのマスクを用いて、重ね切りされている。端子４３Ｐ及び端子４５Ｐは、平面視において、同一の矩形状を有する外形形状に形成されている。
（４Ｃ）記憶層４の他の構成
　記憶層４において、メモリセルアレイＭＡ、第１配線接続領域ＷＳ、第２配線接続領域ＢＳのそれぞれは、簡略化して一体的に図示しているが、複数層の層間絶縁膜から形成された層間絶縁膜４８内に形成されている。
　また、第４配線４７の上層には、最終配線層となる配線５が配設されている。配線５は、例えばアルミニウム（Ａｌ）合金配線により形成されている。
［不揮発性記憶装置１の製造方法］
　第１実施の形態に係る不揮発性記憶装置１の製造方法は、以下の通りである。ここで、図５～図３５は、製造方法を工程毎に説明する工程断面の一例を表している。工程断面では、図中、左側から右側に向かって、矢印Ｙ方向から見たメモリセルアレイＭＡの断面、矢印Ｘ方向から見たメモリセルアレイＭＡの断面、矢印Ｙ方向から見た第１配線接続領域ＷＳの断面、矢印Ｘ方向から見た第２配線接続領域ＢＳの断面のそれぞれが示されている。
　また、図３６～図３９は、特定の工程での第２配線接続領域ＢＳの平面の一例を表している。
（１）第３配線４１、第１メモリセル４２及び第１配線４３の製造方法
　まず最初に、基板２上に配線層３が形成される（図１参照）。引き続き、配線層３上において、記憶層４の第３配線形成層４１Ａ、メモリセル形成層４２Ａのそれぞれが順次形成される。メモリセル形成層４２Ａでは、選択素子形成層４２１Ａ、記憶素子形成層４２２Ａが順次形成される（図５参照）。
　メモリセル形成層４２Ａ上にマスク６０１が形成される（図５参照）。マスク６０１は、基板２の全面に形成される。マスク６０１は、ハードマスクとして使用され、例えば酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）により形成される。
　図５に示されるように、第３配線４１間となる領域において、マスク６０１上にマスク６０２が形成される。マスク６０２は、マスク６０１に対してエッチング選択比を得られる、例えばフォトレジスト、多結晶Ｓｉ等により形成される。ここで、マスク６０２は、マンドレルパターンニング（Mandrel patterning）により形成され、マスク６０２の形成には、フォトリソグラフィ技術が使用される。
　図６に示されるように、マスク６０２の側壁にマスク６０３が形成される。マスク６０３は、マスク６０１及びマスク６０２に対してエッチング選択比を得られる、例えば窒化珪素（ＳｉＮ）又は酸化珪素（ＳｉＯ２）により形成される。マスク６０３は、例えば、均一な膜厚が得られる化学的気相析出（ＣＶＤ：Chemical Vaper Deposition）法を用いて成膜され、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングを用いたエッチバックにより形成される。このため、マスク６０３は、マスク６０２に対して自己整合により形成される。さらに、マスク６０３は、成膜時の膜厚とエッチング量とにより、リソグラフィ技術の解像度の限界以下の線幅に形成可能である。つまり、マスク６０３の形成には、ＳＡＤＰが使用される。
　図７に示されるように、マスク６０２が選択的に除去される。このため、マスク６０１上には、マスク６０３が残存される。
　図８に示されるように、第１配線接続領域ＷＳにおいて、端子４１Ｐの形成領域に開口６０４Ｈを有するマスク６０４が、マスク６０３上に形成される。マスク６０４は、例えばフォトレジストにより形成される。
　引き続き、図９に示されるように、マスク６０４を用いて、開口６０４Ｈから露出されるマスク６０３が除去される。マスク６０４は、ここでは図示されていないが、第３配線４１の延設方向端部に相当する領域にも開口６０４Ｈを有する。このため、第３配線４１の延設方向端部に相当する領域においても、マスク６０３が除去される。この後、マスク６０４が除去される。
　ここでの処理は、ループカット（Loop cut）処理である。
　図１０に示されるように、第１配線接続領域ＷＳにおいて、端子４１Ｐの形成領域にマスク６０５が形成される。マスク６０５は、例えばフォトレジストにより形成される。
　ここでの処理は、パッチパターンニング（Patch patterning）処理である。
　図１１に示されるように、マスク６０３及びマスク６０５を用いてマスク６０１にパターンニングを行い、マスク６０１からマスク６０６が形成される。マスク６０６の形成には、例えばドライエッチング処理が使用される。
　図１２に示されるように、マスク６０６を用いて、メモリセル形成層４２Ａ、第３配線形成層４１Ａのそれぞれがパターンニングされる。このため、メモリセルアレイＭＡにおいて、メモリセル形成層４２Ａの矢印Ｘ方向のパターンニングが行われるとともに、第３配線４１が形成される。また、第１配線接続領域ＷＳにおいて、端子４１Ｐが形成される。
　この後、マスク６０６は除去される。
　図１３に示されるように、第３配線４１間及びメモリセル形成層４２Ａ間に絶縁体４８１が埋設され、メモリセル形成層４２Ａの表面及び絶縁体４８１の表面が平坦化される。平坦化には、例えば化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法が使用される。
　図１４に示されるように、メモリセル形成層４２Ａ上に第１配線形成層４３Ａが形成される。
（２）第２配線４５、第２メモリセル４６及び第４配線４７の製造方法
　前述の図５及び図６に示される工程と同様に、図１５に示されるように、第１配線形成層４３Ａ上にマスク７０１が形成され、マスク７０１上にマスク７０２及びマスク７０３が形成される。マスク７０１は、ハードマスクとして使用される。マスク７０２は、マンドレルパターンニングにより形成される。マスク７０３の形成には、ＳＡＤＰが使用される。
　図１６に示されるように、マスク７０２が選択的に除去される。このため、マスク７０１上には、マスク７０３が残存される。
　ここで、第１実施の形態に係る不揮発性記憶装置１の製造方法では、第１配線４３の形成工程において、前述の図８～図１１に示されるループカット処理及びパッチパターンニング処理に相当する工程が省略される。
　マスク７０３を用いてマスク７０１にパターンニングを行い、マスク７０１からマスク７０６が形成される（図１７参照）。
　図１７に示されるように、マスク７０６を用いて、第１配線形成層４３Ａがパターンニングされる。このため、メモリセルアレイＭＡにおいて、第１配線４３が形成される。また、第２配線接続領域ＢＳにおいて、第１配線４３の延設領域が形成される。
　この後、マスク７０６は除去される。
　図１８に示されるように、第１配線４３間に絶縁体４８２が埋設され、第１配線４３の表面及び絶縁体４８２の表面が平坦化される。
　前述の図５及び図６に示される工程と同様に、図１９に示されるように、第１配線４３上に、メモリセル形成層４６Ａ、マスク８０１、マスク８０２及びマスク８０３のそれぞれが順次形成される。
　ここで、マスク８０１は、本技術に係る「第２マスク」である。また、マスク８０２は、本技術に係る「第３マスク」であり、マスク８０３は、本技術に係る「第４マスク」である。
　メモリセル形成層４６Ａでは、選択素子形成層４６１Ａ、記憶素子形成層４６２Ａが順次形成される。
　マスク８０１は、ハードマスクとして使用される。マスク８０２は、マンドレルパターンニングにより形成される。マスク８０２の平面形状は、図３６に示されるように、線状パターンである。マスク８０３の形成には、ＳＡＤＰが使用されている。マスク８０３の平面形状は、図３７に示されるように、マスク８０２の側面に沿って形成されている。マスク８０２の延設方向端部では、マスク８０３は折り返す曲面形状（ループ形状）に形成される。
　図２０に示されるように、マスク８０２が選択的に除去される。このため、マスク８０１上には、マスク８０３が残存される。
　前述の図８及び図９に示される工程と同様に、第２配線接続領域ＢＳにおいて、端子４５Ｐの形成領域に開口８０４Ｈを有するマスク８０４が、マスク８０３上に形成される（図２１参照）。
　図２１に示されるように、マスク８０４を用いて、開口８０４Ｈから露出されるマスク８０３が除去される。図３７及び図３８に示されるように、マスク８０４は、第２配線４５の延設方向端部に相当する領域にも開口８０４Ｈを有する。このため、第２配線４５の延設方向端部に相当する領域においても、マスク８０３が除去される。この後、マスク８０４が除去される。
　ここでの処理は、ループカット処理である。
　前述の図１０に示される工程と同様に、図２２及び図３９に示されるように、第２配線接続領域ＢＳにおいて、端子４５Ｐの形成領域にマスク８０５が形成される。マスク８０５は、例えばフォトレジストにより形成される。
　ここでの処理は、パッチパターンニング処理である。
　前述の図１１に示される工程と同様に、図２３に示されるように、マスク８０３及びマスク８０５を用いてマスク８０１にパターンニングを行い、マスク８０１からマスク８０６が形成される。マスク８０６の形成には、例えばドライエッチング処理が使用される。ここで、マスク８０６は、本技術に係る「第１マスク」である。
　前述の図１２に示される工程と同様に、図２４に示されるように、マスク８０６を用いて、メモリセル形成層４６Ａ、第２配線形成層４５Ａのそれぞれがパターンニングされる。さらに、第１実施の形態に係る不揮発性記憶装置１の製造方法では、同一のマスク８０６を用いて、第１配線形成層４３Ａ、メモリセル形成層４２Ａのそれぞれが、連続的にパターンニングされる。
　この後、マスク８０６は除去される。
　このため、メモリセルアレイＭＡにおいて、メモリセル形成層４２Ａから第１メモリセル４２が形成され、メモリセル形成層４６Ａから第２メモリセル４６が形成される。加えて、第１配線形成層４３Ａから第１配線４３が形成され、第２配線形成層４５Ａから第２配線４５が形成される。つまり、第２メモリセル４６、第２配線４５、第１配線４３、第１メモリセル４２のそれぞれは、１つのマスク８０６を用いて重ね切りされ、マスク８０６に対して自己整合により形成される。
　第２配線接続領域ＢＳでは、端子４５Ｐ、端子４３Ｐのそれぞれは、同様に重ね切りされ、自己整合により形成され、双方の端面は同一面に形成される。
　図２５に示されるように、第２配線４５間及び第２メモリセル４６間に絶縁体４８３が埋設され、第２メモリセル４６の表面及び絶縁体４８３の表面が平坦化される。
　図２６に示されるように、第２メモリセル４６上に第４配線形成層４７Ａが形成される。
　前述の図５及び図６に示される工程と同様に、図２７に示されるように、第４配線形成層４７Ａ上にマスク９０１が形成され、マスク９０１上にマスク９０２及びマスク９０３が形成される。マスク９０１は、ハードマスクとして使用される。マスク９０２は、マンドレルパターンニングにより形成される。マスク９０３の形成には、ＳＡＤＰが使用されている。
　図２８に示されるように、マスク９０２が選択的に除去される。このため、マスク９０１上には、マスク９０３が残存される。
　前述の図８及び図９に示される工程と同様に、図２９に示されるように、第１配線接続領域ＷＳにおいて、端子４７Ｐの形成領域に開口９０４Ｈを有するマスク９０４が、マスク９０３上に形成される。
　図３０に示されるように、マスク９０４を用いて、開口９０４Ｈから露出されるマスク９０３が除去される。図３７及び図３８に示されるように、マスク８０４は、第２配線４５の延設方向端部に相当する領域にも開口８０４Ｈを有する。このため、第２配線４５の延設方向端部に相当する領域においても、マスク８０３が除去される。この後、マスク８０４が除去される。
　ここでの処理は、ループカット処理である。
　前述の図１０に示される工程と同様に、図３１に示されるように、第２配線接続領域ＢＳにおいて、端子４７Ｐの形成領域にマスク９０５が形成される。マスク９０５は、例えばフォトレジストにより形成される。
　ここでの処理は、パッチパターンニング処理である。
　前述の図１１に示される工程と同様に、図３２に示されるように、マスク９０３及びマスク９０５を用いてマスク９０１にパターンニングを行い、マスク９０１からマスク９０６が形成される。マスク９０６の形成には、例えばドライエッチング処理が使用される。
　図３３に示されるように、マスク９０６を用いて、第４配線形成層４７Ａがパターンニングされる。このため、メモリセルアレイＭＡにおいて、第４配線４７が形成される。また、第１配線接続領域ＷＳにおいて、端子４７Ｐが形成される。
　ここまでの工程が完了すると、メモリセルアレイＭＡ、第１配線接続領域ＷＳ及び第２配線接続領域ＢＳが完成する。
　図３４に示されるように、第４配線４７を覆う層間絶縁膜４８４が形成され、メモリセルアレイＭＡの層間絶縁膜４８が完成する。そして、図３５に示されるように、配線４９が形成される。
　これら一連の工程が終了すると、第１実施の形態に係る不揮発性記憶装置１の製造方法が終了する。
［作用効果］
　第１実施の形態に係る不揮発性記憶装置１では、図１及び図２に示されるように、第１メモリセル４２と、第１配線４３と、第２配線４５と、第２メモリセル４６とを備える。
　第１配線４３は、第１メモリセル４２に積層され、かつ、第１方向に延設され、第１メモリセル４２に電気的に接続される。第２配線４５は、第１配線４３の第１メモリセル４２とは反対側に積層され、かつ、第１配線４３と同一方向に延設される。第２メモリセル４６は、第２配線４５の第１配線４３とは反対側に積層され、第２配線４５に電気的に接続される。
　ここで、第２配線４５は、積層方向において、第１配線４３の端面に対して同一位置に端面を有する。このため、第１配線４３及び第２配線４５では、簡易に上下パターンの合わせずれを効果的に抑制又は防止することができる。
　また、不揮発性記憶装置１では、図１及び図２に示されるように、メモリセルアレイＭＡの外周囲に端子４３Ｐ及び端子４５Ｐが配設される。端子４３Ｐは第１配線４３に一体に形成される。端子４５Ｐは第２配線４５に一体に形成される。端子４３Ｐ及び端子４５Ｐは、他の配線、例えば配線４９に電気的に接続される。
　このため、端子４３Ｐ及び端子４５Ｐでは、上下パターンの合わせずれを効果的に抑制又は防止することができるので、双方の接触面積を最大限に増加することができる。表現を代えれば、合わせずれによる接触面積の減少を無くすことができる。これにより、双方の接触抵抗を効果的に減少させることができる。このような効果により、不揮発性記憶装置１の動作速度の高速化を実現させることができる。
　また、不揮発性記憶装置１の製造方法は、下記工程を備える。
　図１３に示されるように、第１メモリセル４２が形成される。図１４に示されるように、第１メモリセル４２上に第１配線形成層４３Ａが形成される。図１９に示されるように、第１配線形成層４３Ａ上に第２配線形成層４５Ａが形成され、第２配線形成層４５Ａ上にメモリセル形成層４６Ａが形成される。図２４に示されるように、メモリセル形成層４６Ａ上にマスク（第１マスク）８０６が形成される。同図２４に示されるように、マスク８０６を用いて、メモリセル形成層４６Ａ、第２配線形成層４５Ａ、第１配線形成層４３Ａのそれぞれを順次パターンニングし、メモリセル形成層４６Ａから第２メモリセル４６を形成し、第２配線形成層４５Ａから第２配線４５を形成し、第１配線形成層４３Ａから第１配線４３を形成する。
　このため、図１６に示される工程と図１７に示される工程との間の、第１配線４３を形成するファインカット処理及びパッチパターンニング処理を省略することができる。これにより、不揮発性記憶装置１の製造工程数を削減することができる。さらに、製造工程数を削減することができるので、合わせずれを効果的に抑制又は防止することが簡易に実現可能である。
　加えて、製造工程数を削減することができるので、製造上の歩留まりを向上させることができる。
　なお、第１実施の形態に係る不揮発性記憶装置１の製造方法は、ループカット処理及びパッチパターンニング処理のいずれか一方を省略してもよい。
　さらに、不揮発性記憶装置１の製造方法では、図５～図７に示されるように、マスク６０３がＳＡＤＰにより形成されるので、解像度の限界以下の配線幅寸法を有する第３配線４１を形成することができる。第１配線４３、第２配線４５、第４配線４７のそれぞれについても、同様である。
＜第２実施の形態＞
　図４０を用いて、本開示の第２実施の形態に係る不揮発性記憶装置１について説明する。
　なお、本実施の形態並びにこれ以降の実施の形態において、第１実施の形態に係る不揮発性記憶装置１の構成要素と同一の構成要素又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［不揮発性記憶装置１の構成］
　図４０は、本開示の第２実施の形態に係る不揮発性記憶装置１の要部の一例の断面構成を表している。
　第２実施の形態に係る不揮発性記憶装置１では、第１実施の形態に係る不揮発性記憶装置１の２段に積層された第１メモリセル４２及び第２メモリセル４６が、更に積層されている。つまり、合計４段の積層構造により構成されている。
　第２実施の形態に係る不揮発性記憶装置１において、上層に積層された第１配線４３及び第２配線４５の構造は、下層の第１配線４３及び第２配線４５の構造と同一である。
　上記以外の構成要素は、第１実施の形態に係る不揮発性記憶装置１の構成要素と同一である。また、第２実施の形態に係る不揮発性記憶装置１の製造方法は、第１実施の形態に係る不揮発性記憶装置１の製造方法を繰り返し実施することにより、合計４段の積層構造を有する不揮発性記憶装置１を製造することができる。
　また、不揮発性記憶装置１は、合計６段以上の積層構造としてもよい。
［作用効果］
　第２実施の形態に係る不揮発性記憶装置１及びその製造方法によれば、第１実施の形態に係る不揮発性記憶装置１及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
＜第３実施の形態＞
　図４１を用いて、本開示の第３実施の形態に係る不揮発性記憶装置１について説明する。
［不揮発性記憶装置１の構成］
　図４１は、本開示の第３実施の形態に係る不揮発性記憶装置１の全体構成の一例の断面構成を表している。
　第３実施の形態に係る不揮発性記憶装置１では、第２実施の形態に係る不揮発性記憶装置１の下層に２段積層された最上層の第４配線４７の端面に対して、上層に２段積層された最下層の第３配線４１の端面が同一位置に形成されている。第３配線４１は、第１ワード線であり、第４配線４７は、第２ワード線である。
　つまり、第１ビット線及び第２ビット線において上下パターンの合わせずれが効果的に抑制又は防止されている構造が、第１ワード線及び第２ワード線においても同様に適用されている。
　上記以外の構成要素は、第２実施の形態に係る不揮発性記憶装置１の構成要素と同一である。また、第３実施の形態に係る不揮発性記憶装置１の製造方法は、第１実施の形態に係る不揮発性記憶装置１の製造方法を利用して実現可能である。
［作用効果］
　第３実施の形態に係る不揮発性記憶装置１及びその製造方法によれば、第２実施の形態に係る不揮発性記憶装置１及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
　さらに、不揮発性記憶装置１では、第３配線４１及び第４配線４７の上下パターンの合わせずれを効果的に抑制又は防止することができる。
　加えて、不揮発性記憶装置１の製造方法では、第３配線４１を形成するファインカット処理及びパッチパターンニング処理を省略することができる。これにより、不揮発性記憶装置１の製造工程数を更に削減することができる。
＜その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、第１実施の形態に係る不揮発性記憶装置において、上下ワード線間に合わせずれを効果的に抑制又は防止する構造を適用してもよい。この場合、本技術に係る「第１配線」は第１ワード線と、本技術に係る「第２配線」は第２ワード線と、それぞれ読み替える。
　本開示の第１実施態様に係る不揮発性記憶装置は、第１メモリセルと、第１配線と、第２配線と、第２メモリセルとを備える。
　第１配線は、第１メモリセルに積層され、かつ、第１方向に延設され、第１メモリセルに電気的に接続される。第２配線は、第１配線の第１メモリセルとは反対側に積層され、かつ、第１配線４３と同一方向に延設される。第２メモリセルは、第２配線の第１配線とは反対側に積層され、第２配線に電気的に接続される。
　ここで、第２配線は、積層方向において、第１配線の端面に対して同一位置に端面を有する。このため、第１配線及び第２配線では、簡易に上下パターンの合わせずれを効果的に抑制又は防止することができる。
　本開示の第２実施態様に係る不揮発性記憶装置の製造方法は、第１メモリセルを形成し、第１メモリセル上に第１配線形成層を形成し、第１配線形成層上に第２配線形成層を形成し、第２配線形成層上に第２メモリセル形成層を形成し、第２メモリセル形成層上に第１マスクを形成し、第１マスクを用いて、第２メモリセル形成層、第２配線形成層、第１配線形成層のそれぞれを順次パターンニングし、第２メモリセル形成層から第２メモリセルを形成し、第２配線形成層から第２配線を形成し、第１配線形成層から第１配線を形成する。
　これにより、第１配線を形成する処理を省略することができる。これにより、不揮発性記憶装置の製造工程数を削減することができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成を備えることにより、簡易に上下パターンの合わせずれを効果的に抑制又は防止することができる不揮発性記憶装置及び不揮発性記憶装置の製造方法を提供することができる。
（１）
　第１メモリセルと、
　前記第１メモリセルに積層され、かつ、第１方向に延設され、前記第１メモリセルに電気的に接続されている第１配線と、
　前記第１配線の前記第１メモリセルとは反対側に積層され、かつ、前記第１配線と同一方向に延設され、積層方向において、前記第１配線の端面に対して同一位置に端面を有する第２配線と、
　前記第２配線の前記第１配線とは反対側に積層され、前記第２配線に電気的に接続されている第２メモリセルと、
　を備えている不揮発性記憶装置。
（２）
　前記第１メモリセル及び前記第２メモリセルが各々複数配列されているメモリセルアレイの外周囲に、前記第１配線及び前記第２配線に一体に形成され、他の配線に電気的に接続される端子が配設されている
　前記（１）に記載の不揮発性記憶装置。
（３）
　前記第１配線は、前記第２配線に対して、自己整合により形成されている
　前記（１）又は前記（２）に記載の不揮発性記憶装置。
（４）
　前記第１配線及び前記第２配線は、重ね切りされている
　前記（１）から前記（３）のいずれか１つに記載の不揮発性記憶装置。
（５）
　積層方向とは反対側において前記第１メモリセルに配設され、かつ、第１方向及び積層方向と交差する第２方向に延設され、前記第１メモリセルに電気的に接続されている第３配線と、
　前記第２メモリセルの前記第２配線とは反対側に積層され、かつ、第２方向に延設され、前記第２メモリセルに電気的に接続されている第４配線とを更に備えている
　前記（１）から前記（４）のいずれか１つに記載の不揮発性記憶装置。
（６）
　前記第１配線及び前記第２配線は、ビット線又はワード線である
　前記（１）から前記（５）のいずれか１つに記載の不揮発性記憶装置。
（７）
　前記第１配線及び前記第２配線は、ビット線又はワード線であり、
　前記第３配線及び前記第４配線は、ワード線又はビット線である
　前記（５）に記載の不揮発性記憶装置。
（８）
　前記第１メモリセル、前記第２メモリセルのそれぞれは、選択素子と記憶素子との直列回路により構成されている
　前記（１）から前記（７）のいずれか１つに記載の不揮発性記憶装置。
（９）
　第１メモリセルを形成し、
　前記第１メモリセル上に第１配線形成層を形成し、
　前記第１配線形成層上に第２配線形成層を形成し、
　前記第２配線形成層上に第２メモリセル形成層を形成し、
　前記第２メモリセル形成層上に第１マスクを形成し、
　前記第１マスクを用いて、前記第２メモリセル形成層、前記第２配線形成層、前記第１配線形成層のそれぞれを順次パターンニングし、前記第２メモリセル形成層から第２メモリセルを形成し、前記第２配線形成層から第２配線を形成し、前記第１配線形成層から第１配線を形成する
　不揮発性記憶装置の製造方法。
（１０）
　前記第１マスクは、
　前記第２メモリセル形成層上に第２マスクを形成し、
　前記第２配線間に対応する領域において、前記第２マスク上に第３マスクを形成し、
　前記第２配線に対応する領域において、前記第３マスクの側壁に前記第３マスクに対して自己整合により解像度の限界以下の配線幅寸法を有する第４マスクを形成し、
　前記第４マスクを用いて前記第２マスクをパターンニングし、パターンニングされた前記第２マスクから形成される
　前記（９）に記載の不揮発性記憶装置の製造方法。
（１１）
　前記第１マスクは、自己整合型ダブルパターンニングにより形成される
　前記（１０）に記載の不揮発性記憶装置の製造方法。
（１２）
　前記第１メモリセル及び前記第２メモリセルが各々複数配列されるメモリセルアレイの外周囲において、前記第４マスクを形成した後に、前記第２配線の第１方向端部の前記第４マスクと、前記第１配線及び前記第２配線に一体に形成される端子の形成領域の前記第４マスクとを除去し、
　前記第２マスク上において、前記端子の形成領域上に第５マスクを形成し、
　前記第４マスク及び前記第５マスクを用いて前記第２マスクをパターンニングし、パターンニングされた前記第２マスクから前記第１マスクが形成される
　前記（１０）又は前記（１１）に記載の不揮発性記憶装置の製造方法。
　本出願は、日本国特許庁において２０２２年２月１７日に出願された日本特許出願番号２０２２－０２３２１８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. 　第１メモリセルと、
    　前記第１メモリセルに積層され、かつ、第１方向に延設され、前記第１メモリセルに電気的に接続されている第１配線と、
    　前記第１配線の前記第１メモリセルとは反対側に積層され、かつ、前記第１配線と同一方向に延設され、積層方向において、前記第１配線の端面に対して同一位置に端面を有する第２配線と、
    　前記第２配線の前記第１配線とは反対側に積層され、前記第２配線に電気的に接続されている第２メモリセルと、
    　を備えている不揮発性記憶装置。
  2. 　前記第１メモリセル及び前記第２メモリセルが各々複数配列されているメモリセルアレイの外周囲に、前記第１配線及び前記第２配線に一体に形成され、他の配線に電気的に接続される端子が配設されている
    　請求項１に記載の不揮発性記憶装置。
  3. 　前記第１配線は、前記第２配線に対して、自己整合により形成されている
    　請求項１に記載の不揮発性記憶装置。
  4. 　前記第１配線及び前記第２配線は、重ね切りされている
    　請求項１に記載の不揮発性記憶装置。
  5. 　積層方向とは反対側において前記第１メモリセルに配設され、かつ、第１方向及び積層方向と交差する第２方向に延設され、前記第１メモリセルに電気的に接続されている第３配線と、
    　前記第２メモリセルの前記第２配線とは反対側に積層され、かつ、第２方向に延設され、前記第２メモリセルに電気的に接続されている第４配線とを更に備えている
    　請求項１に記載の不揮発性記憶装置。
  6. 　前記第１配線及び前記第２配線は、ビット線又はワード線である
    　請求項１に記載の不揮発性記憶装置。
  7. 　前記第１配線及び前記第２配線は、ビット線又はワード線であり、
    　前記第３配線及び前記第４配線は、ワード線又はビット線である
    　請求項５に記載の不揮発性記憶装置。
  8. 　前記第１メモリセル、前記第２メモリセルのそれぞれは、選択素子と記憶素子との直列回路により構成されている
    　請求項１に記載の不揮発性記憶装置。
  9. 　第１メモリセルを形成し、
    　前記第１メモリセル上に第１配線形成層を形成し、
    　前記第１配線形成層上に第２配線形成層を形成し、
    　前記第２配線形成層上に第２メモリセル形成層を形成し、
    　前記第２メモリセル形成層上に第１マスクを形成し、
    　前記第１マスクを用いて、前記第２メモリセル形成層、前記第２配線形成層、前記第１配線形成層のそれぞれを順次パターンニングし、前記第２メモリセル形成層から第２メモリセルを形成し、前記第２配線形成層から第２配線を形成し、前記第１配線形成層から第１配線を形成する
    　不揮発性記憶装置の製造方法。
  10. 　前記第１マスクは、
    　前記第２メモリセル形成層上に第２マスクを形成し、
    　前記第２配線間に対応する領域において、前記第２マスク上に第３マスクを形成し、
    　前記第２配線に対応する領域において、前記第３マスクの側壁に前記第３マスクに対して自己整合により解像度の限界以下の配線幅寸法を有する第４マスクを形成し、
    　前記第４マスクを用いて前記第２マスクをパターンニングし、パターンニングされた前記第２マスクから形成される
    　請求項９に記載の不揮発性記憶装置の製造方法。
  11. 　前記第１マスクは、自己整合型ダブルパターンニングにより形成される
    　請求項１０に記載の不揮発性記憶装置の製造方法。
  12. 　前記第１メモリセル及び前記第２メモリセルが各々複数配列されるメモリセルアレイの外周囲において、前記第４マスクを形成した後に、前記第２配線の第１方向端部の前記第４マスクと、前記第１配線及び前記第２配線に一体に形成される端子の形成領域の前記第４マスクとを除去し、
    　前記第２マスク上において、前記端子の形成領域上に第５マスクを形成し、
    　前記第４マスク及び前記第５マスクを用いて前記第２マスクをパターンニングし、パターンニングされた前記第２マスクから前記第１マスクが形成される
    　請求項１０に記載の不揮発性記憶装置の製造方法。
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