JP5592560B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、不揮発メモリを有する半導体装置及び半導体装置の製造方法に関する。
不揮発メモリは、情報の保持に電力を必要としないため、用途が拡大している。不揮発メモリに関する技術としては、例えば特許文献１〜３に記載の構造がある。
特許文献１には、以下の技術が開示されている。２つのワードゲートが互いに平行に延伸しており、これらワードゲートの側面のうち互いに対向する側面にコントロールゲート電極が形成されている。そして各コントロールゲート電極には、それぞれコンタクトが形成されている。
特許文献２には、以下の技術が開示されている。２つのワードゲートが互いに平行に延伸しており、これらワードゲートそれぞれにおいて、両側の側面にコントロールゲート電極が形成されている。そして、互いに対向するコントロール電極同士は、製造時に一部が分離されずに残された接続層により互いに接続している。そしてこの接続層上には、コントロールゲート用のコンタクトが形成されている。
しかし、特許文献２に記載の技術では、互いに対向するコントロール電極が、接続層を介して同一のコンタクトに接続されている。このため、選択していない側のコントロール電極にも電圧が印加してしまい、誤書き込みが生じる可能性が出てくる。これに対して特許文献３に記載の技術では、ゲート電極とコントロールゲート電極の双方を同一の箇所で切断することにより、誤書き込みが発生することを抑制している。
特開２００７−２８１５０６号公報 特開２００７−３３５７８７号公報 特開２０１０−１２３６０４号公報
しかし特許文献３に記載の技術では、コントロールゲート電極とともにワードゲートも切断している。このため、ワードゲートに接続するコンタクトの数を増やす必要があり、これによって半導体装置の小型化が阻害されてしまう。
本発明の一側面によれば、基板と、前記基板上に形成された第１ワードゲートと、前記基板上に形成され、前記第１ワードゲートと平行に延伸している第２ワードゲートと、前記第１ワードゲートのうち前記第２ワードゲートに対向している側面に形成された第１コントロールゲートと、前記第２ワードゲートのうち前記第１ワードゲートに対向している側面に形成された第２コントロールゲートと、前記基板上に形成され、前記第１コントロールゲートと前記第２コントロールゲートとを接続しており、かつ互いに離間している第１接続部及び第２接続部と、前記基板のうち前記第１接続部と前記第２接続部の間に位置している領域に形成され、前記第１コントロールゲートから前記第２コントロールゲートにかけて延伸している少なくとも一つの拡散層と、を備えた半導体装置が提供される。ここで、前記第１コントロールゲートは、前記第１接続部と、前記第１接続部に最近接の前記拡散層との間に第１分断部を有しており、前記第２コントロールゲートは、前記第２接続部と、前記第２接続部に最近接の前記拡散層との間に第２分断部を有している。また、前記第１コントロールゲートは、前記第１分断部と重なる部分では分断しておらず、前記第２コントロールゲートは、前記第２分断部と重なる部分では分断していない。
本発明の上記側面によれば、第１コントロールゲートは第１分断部を有しており、第２コントロールゲートは第２分断部を有している。従って、メモリセルへの誤書き込みを抑制することができる。また、第１ワードゲートは、第１分断部と重なる部分では分断しておらず、第２ワードゲートは、第２分断部と重なる部分では分断していない。このため、第１ワードゲート及び第２ワードゲートが分断している場合と比較して、第１ワードゲート及び第２ワードゲートに接続するコンタクトの数を少なくすることができる。従って、メモリセルへの誤書き込みを抑制しつつ、半導体装置を小型化することができる。
本発明によれば、基板上に第１ワードゲート及び第２ワードゲートを形成する工程と、
前記基板上、前記第１ワードゲート上、及び前記第２ワードゲート上に導電膜を形成する工程と、
前記導電膜上に第１マスク膜を形成し、前記第１マスク膜をマスクとして前記導電膜をエッチングすることにより、前記第１ワードゲートのうち前記第２ワードゲートに対向している側面に位置する第１コントロールゲートと、前記第２ワードゲートのうち前記第１ワードゲートに対向している側面に位置する第２コントロールゲートと、前記第１コントロールゲートと前記第２コントロールゲートとを接続しており、かつ互いに離間している第１接続部及び第２接続部と、を形成する工程と、
前記第１接続部及び前記第２接続部を覆うとともに、前記第１コントロールゲート及び前記第２コントロールゲートを部分的に覆う第２マスク膜を形成する工程と、
前記第２マスク膜をマスクとしたエッチングを行うことにより、前記第１コントロールゲートに、前記第１接続部と前記第２接続部の間に位置する第１分断部を形成するとともに、前記第２コントロールゲートに、前記第１接続部と前記第２接続部の間に位置する第２分断部を形成し、かつ前記第１ワードゲートと前記第２ワードゲートを分断しない工程と、
前記基板のうち前記第１接続部と前記第２接続部の間に位置している領域に選択的に不純物を導入することにより、前記第１コントロールゲートから前記第２コントロールゲートにかけて延伸している少なくとも一つの拡散層を形成する工程と、
を備え、
前記第１分断部は、前記第１接続部と、前記第１接続部に最近接の前記拡散層との間に位置しており、
前記第２分断部は、前記第２接続部と、前記第２接続部に最近接の前記拡散層との間に位置している半導体装置の製造方法が提供される。
本発明の一側面によれば、メモリセルへの誤書き込みを抑制しつつ、半導体装置を小型化することができる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 ソース配線の配線例を示す図である。 ビット配線の配線例を示す図である。 コントロール配線の配線例を示す図である。 ワード配線の配線例を示す図である。 図１〜図５に示した半導体装置の回路図である。 図９及び図１１のＢ−Ｂ´断面図である。 図９及び図１１のＡ−Ａ´断面図である。 図８（ｂ）の状態における平面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１０の状態における平面図である。 図１０及び図１１に示した工程を説明するための平面図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 第４の実施形態に係る半導体装置の構成を示す平面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、基板１０（図１では不図示）、第１ワードゲート１１０、第２ワードゲート１４０、第１コントロールゲート１２０、第２コントロールゲート１５０、第１接続部２１０、第２接続部２２０、及び少なくとも一つのソース拡散層１８０を有している。基板１０は、例えばシリコン基板などの半導体基板である。第１ワードゲート１１０は基板１０上に形成されている。第２ワードゲート１４０は、基板１０上に形成されており、第１ワードゲート１１０と平行に延伸している。第１コントロールゲート１２０は、第１ワードゲート１１０のうち第２ワードゲート１４０に対向している側面に形成されている。第２コントロールゲート１５０は、第２ワードゲート１４０のうち第１ワードゲート１１０に対向している側面に形成されている。第１接続部２１０及び第２接続部２２０は、基板１０上に形成されており、それぞれが第１コントロールゲート１２０を第２コントロールゲート１５０に接続しており、かつ互いに離間している。ソース拡散層１８０は、基板１０のうち第１接続部２１０と第２接続部２２０の間に位置している領域に少なくとも一つ形成されており、平面視で第１コントロールゲート１２０から第２コントロールゲート１５０にかけて延伸している。
第１コントロールゲート１２０は、第１接続部２１０と、第１接続部２１０に最近接のソース拡散層１８０との間に第１分断部１２２を有している。また第２コントロールゲート１５０は、第２接続部２２０と、第２接続部２２０に最近接のソース拡散層１８０との間に第２分断部１５２を有している。そして第１ワードゲート１１０は、第１分断部１２２と重なる部分では分断していない。また第２ワードゲート１４０は、第２分断部１５２と重なる部分では分断していない。以下、詳細に説明する。
第１接続部２１０及び第２接続部２２０は、第１コントロールゲート１２０及び第２コントロールゲート１５０と一体的に形成されている。また第１接続部２１０と第２接続部２２０の間には、複数のソース拡散層１８０が形成されている。また、最も第１接続部２１０に近いソース拡散層１８０と第１接続部２１０の間には、ダミー拡散層１８２が形成されており、最も第２接続部２２０に近いソース拡散層１８０と第２接続部２２０の間には、ダミー拡散層１８４が形成されている。なお、図１ではダミー拡散層１８２，１８４が形成されているが、これらのダミー拡散層が無いようにすることもできる。
本図に示す例では、第１ワードゲート１１０のうち第１コントロールゲート１２０が形成されていない側面には第３コントロールゲート１３０が形成されている。また第２ワードゲート１４０のうち第２コントロールゲート１５０が形成されていない側面には第４コントロールゲート１６０が形成されている。第３コントロールゲート１３０は、第１コントロールゲート１２０が延伸する方向において第１分断部１２２と同じ位置に、第３分断部１３２を有している。また第４コントロールゲート１６０は、第２コントロールゲート１５０が延伸する方向において第２分断部１５２と同じ位置に、第４分断部１６２を有している。
そして基板１０は、第１ワードゲート１１０を介してソース拡散層１８０と反対側に位置する領域に、ビット拡散層１７０を有している。また基板１０は、第２ワードゲート１４０を介してソース拡散層１８０と反対側にも、ビット拡散層１７０を有している。これらビット拡散層１７０は、ソース拡散層１８０と同一直線上を延伸するように形成されている。そしてソース拡散層１８０、ビット拡散層１７０、並びにこれらの間に位置するワードゲート及びコントロールゲートにより、一つのメモリセル１００が形成されている。そしてメモリセル１００は、アレイ状に複数形成されている。
また本図に示す例では、第１ワードゲート１１０及び第２ワードゲート１４０がこの順に繰り返し配置されている。各第１ワードゲート１１０には第１コントロールゲート１２０及び第３コントロールゲート１３０が形成されており、また各第２ワードゲート１４０には第２コントロールゲート１５０及び第４コントロールゲート１６０が形成されている。互いに対向している第３コントロールゲート１３０及び第４コントロールゲート１６０の間にも、第１接続部２１０（第３接続部）及び第２接続部２２０（第４接続部）が形成されている。この第１接続部２１０及び第２接続部２２０は、第３コントロールゲート１３０及び第４コントロールゲート１６０を互いに接続している。この第１接続部２１０及び第２接続部２２０は、第３コントロールゲート１３０及び第４コントロールゲート１６０と一体的に形成されている。そして複数の第１接続部２１０は、同一直線を形成するように配置されており、かつ複数の第２接続部２２０も、同一直線を形成するように配置されている。
また、第１ワードゲート１１０の延伸方向に沿ってみた場合、複数の第１接続部２１０及び第２接続部２２０が交互に設けられている。ソース拡散層１８０は、第１接続部２１０と第２接続部２２０の間に位置する各メモリセル領域１０４に形成されている。そして第１分断部１２２及び第３分断部１３２は、複数の第１接続部２１０それぞれに対して設けられており、第２分断部１５２及び第４分断部１６２は、複数の第２接続部２２０それぞれに対して設けられている。すなわちメモリセル領域１０４ごとに、第１分断部１２２、第３分断部１３２、第２分断部１５２、及び第４分断部１６２が形成されている。
このように本図に示す例では、第１の方向（図中Ｘ方向）に第１ワードゲート１１０及び第２ワードゲート１４０が延伸している。そして第１の方向と直交する第２の方向（図中Ｙ方向）に、第１ワードゲート１１０及び第２ワードゲート１４０が繰り返し配置されている。そして第１接続部２１０と第２接続部２２０の間には、ビット拡散層１７０またはソース拡散層１８０が配置されている。Ｙ方向に延伸する直線に沿って見た場合、ビット拡散層１７０及びソース拡散層１８０は、交互に配置されている。
なお、第１ワードゲート１１０上には第１ワードコンタクト３１０が形成されており、第２ワードゲート１４０上には第２ワードコンタクト３２０が形成されている。第１ワードコンタクト３１０及び第２ワードコンタクト３２０は、メモリセル１００が形成されていないコンタクト形成領域１０２に配置されている。第１ワードコンタクト３１０と第２ワードコンタクト３２０は、第１ワードゲート１１０の延伸方向において互い違いとなるように配置されている。このように配置することにより、第１ワードゲート１１０のうち第１ワードコンタクト３１０が接続する部分の幅を広くし、かつ第２ワードゲート１４０のうち第２ワードコンタクト３２０が接続する部分の幅を広くしても、第１ワードゲート１１０と第２ワードゲート１４０の間隔が広がることを抑制できる。
さらに、各第１接続部２１０上には、それぞれ第１コントロールコンタクト３３０が形成されており、各第２接続部２２０上には、それぞれ第２コントロールコンタクト３４０が形成されている。また、各ビット拡散層１７０上には、それぞれビットコンタクト３５０が形成されており、各ソース拡散層１８０上には、それぞれソースコンタクト３６０が形成されている。
本図に示す例では、第１接続部２１０及び第２接続部２２０によって挟まれた領域を、メモリセル領域１０４として定義することができる。そして複数のメモリセル領域１０４が、一つのコンタクト形成領域１０２を基準とした場合に線対称となるレイアウトで配置されている。また第２接続部２２０を介して互いに隣り合うメモリセル領域１０４は、第２接続部２２０を基準として互いに線対称となるレイアウトを有している。
図２は、ソース配線４１０の配線例を示す図である。本図に示す例において、複数のソース配線４１０が、Ｘ方向に延伸している。そして一つのソース配線４１０は、Ｙ方向において同一の場所に位置する複数のソースコンタクト３６０に接続している。
図３は、ビット配線４２０の配線例を示す図である。本図に示す例において、複数のビット配線４２０が、ソース配線４１０と直交する方向、すなわちＹ方向に延伸している。そして一つのビット配線４２０は、Ｘ方向において同一の場所に位置する複数のビットコンタクト３５０に接続している。
図４は、コントロール配線の配線例を示す図である。本図に示す例において、第１コントロール配線４３０、第２コントロール配線４３２、第３コントロール配線４３４、及び第４コントロール配線４３６は、ソース配線４１０と平行な方向、すなわちＸ方向に延伸している。第１〜第４コントロール配線４３０，４３２、４３４、４３６は繰り返し配置されている。第１コントロール配線４３０と第３コントロール配線４３４の各々は、Ｙ方向において同一の場所に位置する複数の第１コントロールコンタクト３３０に接続している。また第２コントロール配線４３２と第４コントロール配線４３６の各々は、Ｙ方向において同一の場所に位置する複数の第２コントロールコンタクト３４０に接続している。
ただし、本図に示した第１コントロールコンタクト３３０及び第２コントロールコンタクト３４０のレイアウトは、一例である。例えば、第１コントロール配線４３０に接続する第１コントロールコンタクト３３０と、第４コントロール配線４３６に接続する第２コントロールコンタクト３４０とが、Ｙ方向において同一の場所に位置してもよい。この場合、さらに、第２コントロール配線４３２に接続する第２コントロールコンタクト３４０と、第３コントロール配線４３４に接続する第１コントロールコンタクト３３０とが、Ｙ方向において同一の場所に位置してもよい。
また、図１に示したメモリセル１００に含まれる２つのコントロールゲートのうち、一方のコントロールゲートのみを機能させ、他方のコントロールゲートを機能させない場合も考えられる。このような場合、例えば、互いに向かい合う２本のコントロールゲート（例えば第１コントロールゲート１２０及び第２コントロールゲート１５０）を機能させ、残りの２本のコントロールゲート（例えば第３コントロールゲート１３０及び第４コントロールゲート１６０）を機能させないようにすることが考えられる。この場合、機能しない２本のコントロールゲートを、同一のコントロール配線に接続することができる。
図５は、ワード配線の配線例を示す図である。本図に示す例において、第１ワード配線４４０及び第２ワード配線４４２は、ソース配線４１０と平行な方向、すなわちＸ方向に延伸している。そして一つの第１ワード配線４４０は、Ｙ方向において同一の場所に位置する複数の第１ワードコンタクト３１０に接続している。また一つの第２ワード配線４４２は、Ｙ方向において同一の場所に位置する複数の第２ワードコンタクト３２０に接続している。
図６は、図１〜図５に示した半導体装置の回路図である。特定のメモリセル１００を選択する場合、選択したいメモリセル１００に接続している第１ワード配線４４０（または第２ワード配線４４２）及びビット配線４２０に電圧を印加し、さらにそのメモリセル１００に接続している第１コントロール配線４３０とソース配線４１０間に電圧を印加する。これにより、選択したメモリセル１００に情報が書き込まれる。このとき、第１コントロールゲート１２０、第３コントロールゲート１３０、第２コントロールゲート１５０、及び第４コントロールゲート１６０には、図１に示したようにそれぞれ分断部が形成されているため、選択したメモリセル１００の隣に位置する他のメモリセル１００には、第１コントロール配線４３０からの電圧は印加されない。従って、選択したメモリセル１００の隣に位置する他のメモリセル１００に誤書き込みが行われることを抑制できる。
次に、図７〜図１１を用いて、図１に示した半導体装置の製造方法を説明する。図９、図１１は平面図であり、図７は、図９，１１のＢ−Ｂ´断面図であり、図８及び図１０は、図９，１１のＡ−Ａ´断面図である。また図９は、図８（ｂ）の状態における平面図であり、図１１は図１０の状態における平面図である。
まず図７（ａ）に示すように、基板１０上にワードゲート絶縁膜となる絶縁膜を形成し、さらにその上に、導電膜、例えばポリシリコン膜を順次積層し、この導電膜を選択的に除去する。これにより、第１ワードゲート１１０及び第２ワードゲート１４０が形成される。第１ワードゲート１１０及び第２ワードゲート１４０をマスクとしてゲート絶縁膜を選択的に除去する。これにより、第１ワードゲート１１０と基板１０との間、及び第２ワードゲート１４０と基板１０との間に、ワードゲート絶縁膜２６が形成される。次いで、第１ワードゲート１１０及び第２ワードゲート１４０上、並びに基板１０上に、酸化膜、窒化膜、酸化膜の積層膜であるＯＮＯ膜２２を形成する。ＯＮＯ膜としては、シリコン酸化膜ＳｉＯ２、ＳｉＮ、シリコン酸化膜ＳｉＯ２が順次積層された積層膜が例示される。次いで、ＯＮＯ膜２２上に導電膜２０を形成する。導電膜２０は、第１コントロールゲート１２０、第３コントロールゲート１３０、第２コントロールゲート１５０、第４コントロールゲート１６０、第１接続部２１０、及び第２接続部２２０となる膜である。導電膜２０は、例えばポリシリコン膜である。次いで、導電膜２０上に絶縁膜２４を形成する。絶縁膜２４は、例えば酸化シリコン膜である。
次いで絶縁膜２４上に感光性がない絶縁膜、例えば反射防止膜５０を塗布する。その後、反射防止膜５０及び絶縁膜２４をエッチバックして、第１ワードゲート１１０，第２ワードゲート１４０の上面を露出させる。これにより、図７（ｂ）の構造が形成される。
その後、図７（ｃ）に示すように、反射防止膜５０を酸を用いて除去する。次いで、図７（ｄ）のように、レジストパターン５２を形成し、レジストパターン５２をマスクとして絶縁膜２４をウェットエッチングする。その後、レジストパターン５２を除去する。次いで、パターニングされた絶縁膜２４をマスクとして、導電膜２０、及びＯＮＯ膜２２をドライエッチングする。このとき、第１ワードゲート１１０と第２ワードゲート１４０との間の導電膜２０が残されるようにエッチバックする。これにより、図７（ｅ）の構造が形成される。
次に図９におけるＡ−Ａ'断面の製法について、図８を参照して説明する。図８（ａ）に示すように、図７(ａ)と同様に、ワードゲート絶縁膜２６と、第１ワードゲート１１０と、第２ワードゲート１４０とを形成する。次に、ＯＮＯ膜２２、導電膜２０を成膜する。その後、導電膜２０に対してエッチバックを行い、これにより、図８（ｂ）に示す第１コントロールゲート１２０、第３コントロールゲート１３０、第２コントロールゲート１５０、第４コントロールゲート１６０が形成される。
その後、図１０及び図１１に示すように、レジストパターン５４を形成する。レジストパターン５４は、第１コントロールゲート１２０のうち第１分断部１２２が形成されない領域、第３コントロールゲート１３０のうち第３分断部１３２が形成されない領域、第２コントロールゲート１５０のうち第２分断部１５２が形成されない領域、第４コントロールゲート１６０のうち第４分断部１６２が形成されない領域、第１接続部２１０、及び第２接続部２２０を覆っている。
なお、レジストパターン５４は、第１ワードゲート１１０のうち第１分断部１２２と第３分断部１３２に挟まれる領域も覆っておらず、かつ第２ワードゲート１４０のうち第２分断部１５２と第４分断部１６２に挟まれる領域も覆っていない。このようにすると、レジストパターン５４を形成するときに位置ずれに対するマージンを広くすることができる。
次いで、レジストパターン５４をマスクとしてエッチングを行う。これにより、第１コントロールゲート１２０、第３コントロールゲート１３０、第２コントロールゲート１５０、及び第４コントロールゲート１６０が部分的に除去され、第１分断部１２２、第３分断部１３２、第２分断部１５２、及び第４分断部１６２が形成される。なおこの工程において、第１ワードゲート１１０のうち第１分断部１２２及び第３分断部１３２に挟まれた部分は、ＯＮＯ膜２２で保護されているため除去されず、また第２ワードゲート１４０のうち第２分断部１５２及び第４分断部１６２に挟まれた部分も、ＯＮＯ膜２２で保護されているため除去されない。
なお、図９に示した状態では、第１ワードゲート１１０の端面にも導電膜２０が残存している。このため、この端面に残存した導電膜２０によって、第１コントロールゲート１２０と第３コントロールゲート１３０は互いに導通した状態になっている。同様に、第２ワードゲート１４０の端面にも導電膜２０が残存している。このため、このままでは、この端面に残存した導電膜２０によって、第２コントロールゲート１５０と第４コントロールゲート１６０は互いに導通してしまう。
そこで、図１２（ａ）に示すように、第１分断部１２２、第３分断部１３２、第２分断部１５２、及び第４分断部１６２を形成する工程において、第１ワードゲート１１０及び第２ワードゲート１４０の端部を、レジストパターン５４から露出させる。このため、図１２（ｂ）に示すように、第１分断部１２２、第３分断部１３２、第２分断部１５２、及び第４分断部１６２を形成するためのエッチングを行うと、第１ワードゲート１１０及び第２ワードゲート１４０の端面に残っていた導電膜２０が除去される。これにより、第１コントロールゲート１２０と第３コントロールゲート１３０は互いに分離し、かつ第２コントロールゲート１５０と第４コントロールゲート１６０は互いに分離する。
その後、レジストパターン５４を除去する。次いで、基板１０に選択的に不純物を注入する。これにより、ビット拡散層１７０、ソース拡散層１８０、及びダミー拡散層１８２，１８４が形成される。その後、層間絶縁膜並びに各コンタクトを形成する。
次に、本実施形態の作用及び効果について説明する。本実施形態において、第１コントロールゲート１２０は第１分断部１２２を有しており、第２コントロールゲート１５０は第２分断部１５２を有している。従って、第１コントロールゲート１２０と第２コントロールゲート１５０とは別々に電位を印加することができる。メモリセル１００へ書き込みを行うとき、書き込み対象のメモリセル１００が接続されるワードゲートの隣に配置されたワードゲートに接続されたメモリセル１００のコントロールゲートには、電圧が印加されない。従って、隣のメモリセル１００に対して誤書き込みが行われることを抑制できる。また、第１ワードゲート１１０は、第１分断部１２２と重なる部分では分断しておらず、第２ワードゲート１４０は、第２分断部１５２と重なる部分では分断していない。このため、第１ワードゲート１１０及び第２ワードゲート１４０が分断している場合と比較して、第１ワードゲート１１０に接続する第１ワードコンタクト３１０の数を少なくすることができ、かつ第２ワードゲート１４０に接続する第２ワードコンタクト３２０の数を少なくすることができる。従って、メモリセル１００への誤書き込みを抑制しつつ、半導体装置を小型化することができる。
（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置の製造方法を示す断面図であり、第１の実施形態における図１０に対応している。本実施形態に係る半導体装置の製造方法は、レジストパターン５４が、第１ワードゲート１１０のうち第１分断部１２２と第３分断部１３２に挟まれる領域を覆っており、かつ第２ワードゲート１４０のうち第２分断部１５２と第４分断部１６２に挟まれる領域も覆っている点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１分断部１２２、第３分断部１３２、第２分断部１５２、及び第４分断部１６２を形成するときのエッチング処理において、レジストパターン５４が、第１ワードゲート１１０のうち第１分断部１２２と第３分断部１３２に挟まれる領域を覆っており、かつ第２ワードゲート１４０のうち第２分断部１５２と第４分断部１６２に挟まれる領域も覆っている。このため、第１ワードゲート１１０及び第２ワードゲート１４０がエッチング処理時にダメージを受けることを抑制できる。
（第３の実施形態）
図１４は、第３の実施形態に係る半導体装置の構成を示す平面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成を有している。
まず、第１ワードゲート１１０及び第１コントロールゲート１２０の一方の端部側に、コンタクト形成領域１０２および第１接続部２１０が配置されており、他方の端部側に、第２接続部２２０が配置されている。なお、図１４では、コンタクト形成領域１０２は、第１接続部２１０よりも第１ワードゲート１１０及び第１コントロールゲート１２０の一方の端部の近くに配置しているが、コンタクト形成領域１０２と第１接続部２１０との位置関係は逆にしても構わない。
すなわち本実施形態では、第１接続部２１０及び第２接続部２２０は、Ｘ方向では一組のみ設けられている。そしてこの一組の第１接続部２１０及び第２接続部２２０の間に、複数のビット拡散層１７０及びソース拡散層１８０が設けられている。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、コンタクト形成領域１０２、第１接続部２１０、及び第２接続部２２０の数を少なくできるため、半導体装置を小型化することができる。
（第４の実施形態）
図１５は、第４の実施形態に係る半導体装置の構成を示す平面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成を有している。
具体的には、第１の実施形態では、第２接続部２２０を介して互いに隣り合うメモリセル領域１０４は、互いに線対称となるレイアウトを有していた。これに対して本実施形態では、いずれのメモリセル領域１０４も、互いに同一のレイアウトを有している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
この出願は、２０１１年３月２４日に出願された日本出願特願２０１１−６６６０４を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (9)

  1. 基板と、
    前記基板上に形成された第１ワードゲートと、
    前記基板上に形成され、前記第１ワードゲートと平行に延伸している第２ワードゲートと、
    前記第１ワードゲートのうち前記第２ワードゲートに対向している側面に形成された第１コントロールゲートと、
    前記第２ワードゲートのうち前記第１ワードゲートに対向している側面に形成された第２コントロールゲートと、
    前記基板上に形成され、前記第１コントロールゲートと前記第２コントロールゲートとを接続しており、かつ互いに離間している第１接続部及び第２接続部と、
    前記基板のうち前記第１接続部と前記第２接続部の間に位置している領域に形成され、前記第１コントロールゲートから前記第２コントロールゲートにかけて延伸している少なくとも一つの拡散層と、
    を備え、
    前記第１コントロールゲートは、前記第１接続部と、前記第１接続部に最近接の前記拡散層との間に第１分断部を有しており、
    前記第２コントロールゲートは、前記第２接続部と、前記第２接続部に最近接の前記拡散層との間に第２分断部を有しており、
    前記第１ワードゲートは、前記第１分断部と重なる部分では分断しておらず、
    前記第２ワードゲートは、前記第２分断部と重なる部分では分断していない半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１ワードゲートのうち前記第１コントロールゲートが形成されていない側面に形成された第３コントロールゲートと、
    前記第２ワードゲートのうち前記第２コントロールゲートが形成されていない側面に形成された第４コントロールゲートと、
    を備え、
    前記第３コントロールゲートは、前記第１コントロールゲートが延伸する方向において前記第１分断部と同じ位置に第３分断部を有しており、
    前記第４コントロールゲートは、前記第２コントロールゲートが延伸する方向において前記第２分断部と同じ位置に第４分断部を有する半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１ワードゲート及び前記第２ワードゲートがこの順に繰り返し配置されており、
    前記複数の第１ワードゲートのそれぞれに、前記第１コントロールゲート及び前記第３コントロールゲートが形成されており、
    前記複数の第２ワードゲートのそれぞれに、前記第２コントロールゲート及び前記第４コントロールゲートが形成されており、
    前記基板上に形成され、互いに対向している前記第３コントロールゲートと前記第４コントロールゲートとを接続しており、かつ互いに離間している第３接続部及び第４接続部と、
    を備える半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記第１コントロールゲートの延伸方向に沿って、複数の前記第１接続部及び複数の前記第２接続部が交互に設けられており、
    前記第１コントロールゲートには、前記複数の第１接続部それぞれに対して前記第１分断部が設けられており、
    前記第２コントロールゲートには、前記複数の第２接続部それぞれに対して前記第２分断部が設けられている半導体装置。
  5. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記第１接続部は、前記第１コントロールゲート及び前記第２コントロールゲートの一方の端部に設けられており、
    前記第２接続部は、前記第１コントロールゲート及び前記第２コントロールゲートの他方の端部に設けられている半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１ワードゲートの少なくとも一方の端部に設けられた第１ワードコンタクトと、
    前記第２ワードゲートの前記少なくとも一方の端部に設けられた第２ワードコンタクトと、
    を備え、
    前記第１ワードコンタクト及び前記第２ワードコンタクトは、前記第１接続部と前記第２接続部の間には設けられていない半導体装置。
  7. 基板上に第１ワードゲート及び第２ワードゲートを形成する工程と、
    前記基板上、前記第１ワードゲート上、及び前記第２ワードゲート上に導電膜を形成する工程と、
    前記導電膜上に第１マスク膜を形成し、前記第１マスク膜をマスクとして前記導電膜をエッチングすることにより、前記第１ワードゲートのうち前記第２ワードゲートに対向している側面に位置する第１コントロールゲートと、前記第２ワードゲートのうち前記第１ワードゲートに対向している側面に位置する第２コントロールゲートと、前記第１コントロールゲートと前記第２コントロールゲートとを接続しており、かつ互いに離間している第１接続部及び第２接続部と、を形成する工程と、
    前記第１接続部及び前記第２接続部を覆うとともに、前記第１コントロールゲート及び前記第２コントロールゲートを部分的に覆う第２マスク膜を形成する工程と、
    前記第２マスク膜をマスクとしたエッチングを行うことにより、前記第１コントロールゲートに、前記第１接続部と前記第２接続部の間に位置する第１分断部を形成するとともに、前記第２コントロールゲートに、前記第１接続部と前記第２接続部の間に位置する第２分断部を形成し、かつ前記第１ワードゲートと前記第２ワードゲートを分断しない工程と、
    前記基板のうち前記第１接続部と前記第２接続部の間に位置している領域に選択的に不純物を導入することにより、前記第１コントロールゲートから前記第２コントロールゲートにかけて延伸している少なくとも一つの拡散層を形成する工程と、
    を備え、
    前記第１分断部は、前記第１接続部と、前記第１接続部に最近接の前記拡散層との間に位置しており、
    前記第２分断部は、前記第２接続部と、前記第２接続部に最近接の前記拡散層との間に位置している半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第１コントロールゲート及び前記第２コントロールゲートを形成する工程において、
    前記第１ワードゲートのうち前記第１コントロールゲートとは反対側の側面に第３コントロールゲートを形成するとともに、前記第２ワードゲートのうち前記第２コントロールゲートとは反対側の側面に第４コントロールゲートを形成し、
    さらに、前記第１コントロールゲートは前記第１ワードゲートの端部で前記第３コントロールゲートにつながっており、かつ前記第２コントロールゲートは前記第２ワードゲートの端部で前記第４コントロールゲートにつながっており、
    前記第２分断部を形成する工程において、前記第１ワードゲートの端部における前記第１コントロールゲートと前記第３コントロールゲートとの接続部を除去するとともに、前記第２ワードゲートの端部における前記第２コントロールゲートと前記第４コントロールゲートとの接続部を除去する半導体装置の製造方法。
  9. 請求項７又は８に記載の半導体装置の製造方法において、
    前記第２マスク膜を形成する工程において、
    前記第１ワードゲートのうち、前記第１ワードゲートの延伸方向において前記第１分断部と同じ位置に位置する領域を前記第２マスク膜で覆い、
    前記第２ワードゲートのうち、前記第２ワードゲートの延伸方向において前記第２分断部と同じ位置に位置する領域を前記第２マスク膜で覆う半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111446236B (zh) * 2019-01-16 2023-08-08 中芯国际集成电路制造(上海)有限公司 带状单元版图及存储器版图、带状单元结构及存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031304A (ja) * 1998-07-13 2000-01-28 Sony Corp メモリ素子およびメモリアレイ
JP2004064012A (ja) * 2002-07-31 2004-02-26 Seiko Epson Corp 半導体装置およびその製造方法
JP2008034789A (ja) * 2006-06-27 2008-02-14 Toshiba Corp 不揮発性半導体メモリ
JP2009141248A (ja) * 2007-12-10 2009-06-25 Nec Electronics Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
JP2010123604A (ja) * 2008-11-17 2010-06-03 Nec Electronics Corp 半導体装置、及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244146C (zh) * 2002-09-13 2006-03-01 哈娄利公司 在双金属/多晶硅氧化物氮化物氧化物硅阵列中的联结及选取步骤
JP4817980B2 (ja) 2006-06-19 2011-11-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4758951B2 (ja) 2007-06-12 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031304A (ja) * 1998-07-13 2000-01-28 Sony Corp メモリ素子およびメモリアレイ
JP2004064012A (ja) * 2002-07-31 2004-02-26 Seiko Epson Corp 半導体装置およびその製造方法
JP2008034789A (ja) * 2006-06-27 2008-02-14 Toshiba Corp 不揮発性半導体メモリ
JP2009141248A (ja) * 2007-12-10 2009-06-25 Nec Electronics Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
JP2010123604A (ja) * 2008-11-17 2010-06-03 Nec Electronics Corp 半導体装置、及びその製造方法

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