JP2022136388A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】結晶欠陥の発生を抑制しつつ、メモリセルにおける素子分離絶縁膜を形成することが可能な半導体装置の製造方法および半導体装置を提供することができる。【解決手段】半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を形成する工程と、導電体膜、ゲート絶縁膜及び半導体基板をエッチングして、半導体基板の一方向に延伸し、幅と深さが延伸方向において周期的に変化する素子分離溝を形成する工程と、素子分離溝を絶縁物で埋め込み素子分離絶縁膜を形成する工程と、を有する。【選択図】図４

Description

本発明は、半導体装置の製造方法および半導体装置、特にシリコン（Ｓｉ）を用いた半導体装置の製造方法および半導体装置に関する。
近年、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセスを併用して、フラッシュ（不揮発性）メモリにおけるフローティングゲートのビットライン（以下、「ＢＬ」）方向をパターニングするＳｉ半導体製品が増加の傾向にある。
特許文献１には、基板上に、第１の方向に延在する凸部を形成する工程と、基板上に、凸部を覆うように第１の膜を形成する工程と、第１の膜内に、第１の方向と交差する第２の方向に延在する複数の第１の溝であって第１の溝の幅よりも大きいピッチで互いに平行に配置された複数の第１の溝を形成する工程と、複数の第１の溝内に第２の膜を埋め込む工程と、第２の膜をマスクに用いて第１の膜のエッチングを行い、基板の一部を露出させる第２の溝を形成する工程と、第２の溝内に導電材料を埋め込む工程と、を備える構成が開示されている。
特許文献２には、（ａ）半導体基板上に第１酸化シリコン膜を形成する工程、（ｂ）第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、（ｃ）（ｂ）工程後に、第１窒化シリコン膜および第１酸化シリコン膜を選択的に除去することで、半導体基板を選択的に露出すると共に、半導体基板を削る工程、（ｄ）（ｃ）工程後に、第１酸化シリコン膜を第１窒化シリコン膜の端部から後退させる工程、（ｅ）（ｄ）工程後に、（ｃ）工程で露出した半導体基板に、熱酸化法によって、第１酸化シリコン膜よりも厚い膜厚を有する第２酸化シリコン膜を形成すると共に、第１酸化シリコン膜を後退させた領域に第２酸化シリコン膜のバーズビークを形成する工程、（ｆ）第２酸化シリコン膜を除去する工程であって、半導体基板に傾斜面を形成する工程、（ｇ）（ｆ）工程後に、半導体基板をエッチングすることによって、半導体基板に溝を形成する工程、（ｈ）（ｇ）工程後、熱酸化法によって、溝の内壁に第３酸化シリコン膜を形成する工程、（ｉ）溝内の第３酸化シリコン膜上および第１窒化シリコン膜上に第４酸化シリコン膜を堆積する工程、を備える構成が開示されている。
特開２０１３－１８７３８６号公報 特開２００７－９６３３９号公報
図７(Ａ）～図７（Ｇ）に示す比較例に係る半導体装置（フラッシュメモリ）の製造方法を参照して、Ｓｉ半導体製品におけるフローティングゲートの製造方法について具体的に説明する。図７(Ａ）～図７（Ｇ）は半導体装置のメモリセル素子を分離する素子分離絶縁膜とその周囲の層の部分の製造方法を示している。なお、上記「ＢＬ方向」は図７（Ｇ）の符号Ｄ１で示す方向であり、素子分離絶縁膜の延伸方向と同じ方向である。
まず、Ｓｉの半導体基板１２０の上に、酸化処理によりフローティングゲート間の絶縁膜となるフローティングゲートカップリング酸化膜（以下、「ＦＧカップリング酸化膜」）１０９を形成し、ＦＧカップリング酸化膜１０９の上にフローティングゲートとなるフローティングゲートポリシリコン膜（以下、「ＦＧポリシリコン膜」）１０８を形成する。次に、ＦＧポリシリコン膜１０８上に、トレンチ（溝）１２４をエッチングする際にマスクとなるＳｉＮ膜（窒化シリコン膜）１２３を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）処理により形成する（図７（Ａ））。その後、露光、エッチング技術によりトレンチ１２４を形成してフローティングゲートをパターニングする（図７（Ｂ））。
次に、ＳＴＩプロセス処理による結晶欠陥の発生を抑制するため、熱処理によりトレンチ１２４内にライナー酸化膜１２５を形成する（図７（Ｃ））。次に、ＣＶＤ処理によりトレンチ１２４内をＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１２６で埋め込み(図７（Ｄ））、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によりＦＧポリシリコン膜１０８より高い位置にあるＮＳＧ膜１２６を研磨する（図７（Ｅ））。
次に、ＳｉＮ膜１２３を除去してフローティングゲートのＢＬ方向Ｄ１をパターニングすることにより、素子分離絶縁膜としてＮＳＧ膜１２６が形成される（図７（Ｆ）、図７（Ｇ）。図７（Ｇ）は図７（Ｆ）の斜視図）。その後、露光処理、エッチング処理、熱処理により、後述するワードライン、ソースライン、ビットコンタクトを形成することにより、メモリセル素子を搭載した半導体装置が製造される。
上記の比較例に係る半導体装置の製造方法におけるフローティングゲート製造工程の問題点を図８～図１０を用いて説明する。図８（Ａ）は、トレンチ１２４をエッチングする際にマスクとなるＳｉＮ膜１２３を、図７（Ｂ）に示す上方向から示した図である。図８（Ｂ）は、図８（Ａ）のａ―ａ線断面図である。
図８（Ａ）に示すように、トレンチ１２４をエッチングする際のマスクとして、一方向に延伸する矩形のＳｉＮ膜１２３を用いた場合、図８（Ｂ）に示すように、ＢＬ方向Ｄ１に一定の幅で一定の深さのトレンチ１２４が形成される。このようなトレンチ１２４内に埋め込まれたＮＳＧ膜は、選択ビットラインと非選択ビットライン間や、選択ソースラインと非選択ソースライン間に膜ストレスにより結晶欠陥が発生すると、書込み不良といったメモリセル素子の動作不良を起こしてしまう場合がある。
具体的に、例えば図９に示すように、書込みをするセルのビットラインに０．３Ｖの電圧を加え、書込みを禁止するセルのビットラインに２．５Ｖの電圧を加えて用いるフラッシュメモリにおいて、選択ビットラインと非選択ビットライン間に結晶欠陥が発生した場合を用いて説明する。図１０（Ａ）に示すように、選択ビットライン（選択ＢＬ）と非選択ビットライン（非選択ＢＬ）間に結晶欠陥が発生すると、選択ビットラインに加えられた０．３Ｖの影響により、非選択ビットラインの電圧が２．５Ｖよりも降下してしまい、非選択ビットラインのセルに誤書込みしてしまう場合がある。同様に、選択ソースラインと非選択ソースライン間に結晶欠陥が発生すると、非選択ソースラインの電圧が所定の電圧よりも低下されてしまい、非選択ソースラインのセルに誤書込みしてしまう場合がある。
上述した結晶欠陥による書込み不良を防止するために、図１０（Ｂ）に示すように、トレンチ１２４をエッチングする際に、トレンチ１２４の深さを深くしたり、トレンチ１２４にテーパ角を形成することが考えられる。しかしながら、単にトレンチ１２４の深さを深くするだけでは、さらに素子分離絶縁膜としてのＮＳＧ膜１２６の膜ストレスを増大させ、結晶欠陥が発生してしまう場合がある。また、トレンチ１２４にテーパ角を形成する場合には、最適条件を見出す必要があり、開発期間が長くなってしまうことがある。
本発明は、上記の点に鑑みてなされたものであり、結晶欠陥の発生を抑制しつつ、メモリセルにおける素子分離絶縁膜を形成することが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を形成する工程と、前記導電体膜、前記ゲート絶縁膜及び前記半導体基板をエッチングして、前記半導体基板の一方向に延伸し、幅と深さが延伸方向において周期的に変化する素子分離溝を形成する工程と、前記素子分離溝を絶縁物で埋め込み素子分離絶縁膜を形成する工程と、を有するものである。
他の態様の本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を形成する工程と、前記導電体膜、前記ゲート絶縁膜及び前記半導体基板をエッチングして素子分離溝を形成する工程と、エッチングされた前記導電体の側面を含む前記素子分離溝の表面を覆う第１のライナー膜を化学気相成長により形成する工程と、マスクを用いて前記素子分離溝の延伸方向における一部の前記第１のライナー膜をエッチングで除去する工程と、前記素子分離溝の表面を酸化して第２のライナー膜を形成する工程と、前記素子分離溝を絶縁物で埋め込み、前記半導体基板の一方向に延伸し、幅と深さが前記延伸方向において周期的に変化する素子分離絶縁膜を形成する工程と、を有するものである。
本発明に係る半導体装置は、半導体基板と、前記半導体基板に設けられた素子分離溝に絶縁物が充填されて構成されるとともに前記半導体基板の一方向に延伸し、幅と深さが延伸方向において周期的に変化する素子分離絶縁膜と、前記素子分離絶縁膜と接して前記半導体基板の主面上に設けられたゲート絶縁膜と、前記素子分離絶縁膜と接して前記ゲート絶縁膜上に設けられたフローティングゲートと、前記主面内に形成されたソース領域、および前記ソース領域に接続されるとともに前記フローティングゲートに隣接して配置されたソース配線を備えたソースラインと、前記主面内に形成されたドレイン領域、および前記ドレイン領域に接続されたコンタクト部を備えたビットコンタクトと、前記半導体基板上に形成された絶縁膜を介し前記フローティングゲートに隣接して前記絶縁膜上に設けられたコントロールゲートを備えたワードラインと、を有するものである。
本発明によれば、結晶欠陥の発生を抑制しつつ、メモリセルにおける素子分離絶縁膜を形成することが可能な半導体装置の製造方法および半導体装置を提供することが可能となる。
第１の実施形態に係る半導体装置の構成の一例を示す断面図である。 第１の実施形態に係る半導体装置の構成の一例を示す斜視図である。 第１の実施形態に係る半導体装置の製造方法の一例を示す図である。 （Ａ）は、第１の実施形態に係る半導体装置の製造方法におけるエッチング処理において用いるマスクの一例を示す上面図であり、（Ｂ）は、（Ａ）のｂ－ｂ線断面図であり、（Ｃ）は、（Ａ）のｃ－ｃ線断面図である。 第２の実施形態に係る半導体装置の製造方法の一例を示す図である。 第２の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 比較例に係る半導体装置の製造方法を示す図である。 （Ａ）は、比較例に係る半導体装置の製造方法におけるエッチング処理において用いるマスクを示す上面図であり、（Ｂ）は、（Ａ）のａ―ａ線断面図である。 比較例に係る半導体装置の製造方法の問題点を説明する図である。 比較例に係る半導体装置の製造方法の問題点を説明する図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の説明では、本発明に係る半導体装置をフラッシュメモリ（不揮発性メモリ）に適用した形態を例示して説明する。
［第１の実施の形態］
図１～図４を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。図１は、本実施の形態に係る半導体装置１００の構成の一例を示す断面図であり、図２は、本実施の形態に係る半導体装置１００の構成の一例を示す斜視図である。
図１及び図２に示すように、半導体装置１００は、ソース領域１０５およびソース配線１０１を共用する２つのスプリットゲート型のメモリセル１１１ａ、１１１ｂが、ソース領域１０５およびソース配線１０１を間に挟んで面対称に対向して配置されたメモリセルアレイを複数備えている。メモリセル１１１ａとメモリセル１１１ｂとは向きが異なる以外同様の構成であるので、以下メモリセル１１１ａを例示して説明する。
半導体基板１２０の主面１１２上に形成されたメモリセル１１１ａは、ソース領域１０５、ソース配線１０１、ゲート絶縁膜であるＦＧカップリング酸化膜１０９ａ、フローティングゲート用の導電体膜であるＦＧポリシリコン膜１０８ａ、スペーサ１０２ａ、コントロールゲート１０３ａ、サイドウォール１０４ａ、ドレイン領域１０６ａ、およびコンタクト部１０７ａを含んで構成されている。半導体基板１２０は、一例としてＳｉ基板を用いている。
ソース領域１０５は半導体基板１２０に不純物を拡散させて形成されている。ソース配線１０１はソース領域１０５に接続され、半導体装置１００のソースラインを構成している。ＦＧポリシリコン膜１０８ａは半導体基板１２０上に形成されたＦＧカップリング酸化膜１０９ａ上に設けられている。ＦＧポリシリコン膜１０８ａ上にはスペーサ１０２ａが形成されている。
コントロールゲート１０３ａは、トンネル絶縁膜１１０ａを介して半導体基板１２０上に形成され、ワードラインを構成している。コントロールゲート１０３ａは、トンネル絶縁膜１１０ａを介して、ＦＧカップリング酸化膜１０９ａ、ＦＧポリシリコン膜１０８ａ、およびスペーサ１０２ａに隣接して配置されている。サイドウォール１０４ａは、コントロールゲート１０３ａに隣接して形成されている。ドレイン領域１０６ａは半導体基板１２０に不純物を拡散させて形成されている。ドレイン領域１０６ａおよびドレイン領域１０６ａに接続されたコンタクト部１０７ａによりビットコンタクトが構成されている。
以上のように構成された半導体装置１００では、半導体基板１２０に発生したチャネルホットエレクトロンが、ＦＧポリシリコン膜１０８ａに注入されることで、書込みが行われる。また、ＦＧポリシリコン膜１０８ａからトンネル絶縁膜１１０ａを介してコントロールゲート１０３ａに電子を引き抜くことでデータの消去が行われる。さらに、コントロールゲート１０３ａに読み出し用の電圧を印加することで、メモリセル１１１ａの状態（オン、オフ）を検出している。
次に、図３（Ａ）～図３（Ｇ）を参照して、本実施の形態に係る半導体装置１００の製造方法の一工程について、詳細に説明する。図３（Ａ）～図３（Ｇ）は、半導体装置１００におけるメモリセル素子を分離する素子分離絶縁膜の形成方法を示すものである。図３（Ａ）～図３（Ｆ）は、図１に示した半導体装置１００のＡ－Ａ線断面図であり、図３（Ｇ）は、図３（Ｆ）をＢＬ方向Ｄ１側からみた斜視図である。
まず、半導体基板１２０の上に、酸化処理によりフローティングゲート間のゲート絶縁膜となるＦＧカップリング酸化膜１０９を形成し、その上にフローティングゲート用の導電体膜となるＦＧポリシリコン膜１０８を形成する。すなわち、半導体基板１２０の上にＦＧカップリング酸化膜１０９を介してＦＧポリシリコン膜１０８を形成する。次に、素子分離溝であるトレンチ１２４をエッチングする際にマスクとなるＳｉＮ膜１２３を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）処理により形成する（図３（Ａ））。その後、露光、エッチング処理により、ＦＧポリシリコン膜１０８、ＦＧカップリング酸化膜１０９及び半導体基板１２０をエッチングして、素子分離溝であるトレンチ１２４を形成してフローティングゲートをパターニングする（図３（Ｂ）、ＴＲエッチング工程）。
このとき、トレンチ１２４をエッチングする際に用いるマスクのトレンチパターンとして、図４（Ａ）に示すように、ＢＬ方向Ｄ１に延伸し、幅が凹んだ凹部１２３ａを周期的に有するものを用いる。すなわち、マスクとして、一方向に延伸し、幅が延伸方向において周期的に変化するものを用いる。言い換えれば、マスクの延伸方向を波型に形成する。
図４（Ｂ）は、図４（Ａ）のｂ－ｂ線断面図であり、図４（Ｃ）は、図４（Ａ）のｃ－ｃ線断面図である。図４（Ｂ）及び図４（Ｃ）に示すように、マスクとしてＳｉＮ膜１２３の凹部１２３ａが配置された領域に形成されるトレンチ１２４ｂの幅は、凹部１２３ａが配置されていない領域に形成されるトレンチ１２４ａの幅に比べて広く形成され、ＳｉＮ膜１２３の凹部１２３ａが配置された領域に形成されるトレンチ１２４ｂの深さは、凹部１２３ａが配置されていない領域に形成されるトレンチ１２４ａの深さに比べて深く形成される。すなわち、ＳｉＮ膜１２３の幅が狭い領域では、エッチングされる領域（エッチング面積）が幅方向に広がり、ＳｉＮ膜１２３の幅が広い領域に形成されるトレンチと比較して深いトレンチが形成される。また、ＳｉＮ膜１２３の幅が広い領域と狭い領域とでは、エッチングレートが異なる。つまり、上述した波型状のマスクを用いることにより、トレンチ１２４は、トレンチ１２４ａとトレンチ１２４ｂとが交互に繰り返し連続するように構成され、幅と深さが延伸方向において波型に凸凹状に交互に形成される。
すなわち、図４（Ａ）に示すような一方向に延伸し、幅が周期的に凹んで変化する形状のマスクを用いて、エッチングをすることにより、図４（Ｂ）及び図４（Ｃ）に示すように、半導体基板１２０の一方向に延伸し、幅と深さが延伸方向において周期的に変化するトレンチ１２４が形成される。これにより、上述した図８（Ａ)に示したトレンチパターンを用いた場合と比較して、結晶欠陥の発生が抑制され、後述するトレンチ１２４を絶縁体で埋め込んで形成される素子分離絶縁膜の膜ストレスが緩和される。
また、図４（Ａ）に示すように、ＳｉＮ膜１２３の凹部１２３ａが、例えば、半導体基板１２０の主面内に形成されたソース領域１０５に接続されるソース配線１０１と、半導体基板１２０の主面内に形成されたドレイン領域１０６に接続されるコンタクト部１０７が形成される領域に対応する位置に、配置されるようにしてエッチングする。これにより、ソースラインが配置される領域と、ビットコンタクトが配置される領域の素子分離絶縁膜の幅を広く、深さを深く形成することが可能となる。
すなわち、素子分離溝となるトレンチ１２４は、半導体基板１２０の主面内に形成されたソース領域１０５に接続されるソース配線１０１と、主面内に形成されたドレイン領域１０６に接続されるコンタクト部１０７と、が形成される領域において、他の領域に比べて幅が広く深さが深い領域が配置されるように構成される。
すなわち、上述した幅が延伸方向において周期的に変化する形状のＳｉＮ膜１２３を用いて、エッチング処理によりフィールド領域の半導体基板１２０を削り、半導体基板１２０の一方向に延伸し、幅と深さが延伸方向において周期的に変化する形状のトレンチ１２４を形成する。
次に、熱酸化処理を行って、ＦＧカップリング酸化膜１０９、ＦＧポリシリコン膜１０８およびＳｉＮ膜１２３の側面を含むトレンチ１２４の表面を酸化して、ライナー酸化膜１２５を形成する（図３（Ｃ）、ライナー酸化工程）。
次に、ＣＶＤ処理によりトレンチ１２４内に絶縁物であるＮＳＧが充填され、トレンチ１２４をＮＳＧで埋め込み、素子分離絶縁膜としてのＮＳＧ膜１２６を形成する（図３（Ｄ）、ＳＴＩ埋め込みＮＳＧ工程）。そして、ＣＭＰ処理によりＦＧポリシリコン膜１０８より高い位置にあるＮＳＧ膜１２６を研磨する（図３（Ｅ）、ＴＲ－ＣＭＰ工程）。
次に、ＦＧポリシリコン膜１０８上のＳｉＮ膜１２３を除去する（図３（Ｆ）、ＴＲ－ＳｉＮ除去工程）。本工程により、フローティングゲートのＢＬ方向Ｄ１のパターニングが行われる。図３（Ｇ）に示すように、半導体基板１２０のＢＬ方向Ｄ１に延伸し、幅と深さが延伸方向において周期的に変化する素子分離絶縁膜としてのＮＳＧ膜１２６が形成される。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクト（図示省略）を形成することにより、複数のメモリセル１１１を搭載した本実施の形態に係る半導体装置１００が製造される。
本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、素子分離溝としてトレンチ１２４の幅と深さが延伸方向において周期的に変化するようエッチングすることによって、トレンチ１２４内に埋め込む素子分離絶縁膜であるＮＳＧ膜１２６の膜ストレスが低減され、結晶欠陥の発生を抑制することができる。このことにより、結晶欠陥の発生を抑制しつつ、メモリセルにおける素子分離が可能となる。すなわち、結晶欠陥に起因する誤書込みを抑制することが可能となった。
［第２の実施の形態］
図５及び図６を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態において素子分離絶縁膜の形成方法を変えたものである。
本実施の形態に係る製造方法では、ＳＴＩパターン形成時に、ライナー酸化膜１２５を形成する前に、ライナーＮＳＧ膜を形成し、ＧＳＴマスクを用いて局所的にライナーＮＳＧ膜を除去した後に、ライナー酸化膜１２５を形成し、素子分離溝となるトレンチ１２４の幅と深さが周期的に変化するように形成している。
まず、半導体基板１２０の上に、酸化処理によりフローティングゲート間のゲート絶縁膜となるＦＧカップリング酸化膜１０９を形成し、その上にフローティングゲート用の導電体膜となるＦＧポリシリコン膜１０８を形成する。すなわち、半導体基板１２０の上にＦＧカップリング酸化膜１０９を介してＦＧポリシリコン膜１０８を形成する。次に、素子分離溝となるトレンチ１２４をエッチングする際のマスクとして、ＢＬ方向Ｄ１に延伸する矩形のＳｉＮ膜１２３を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）処理により形成する。その後、露光、エッチング処理によりＦＧポリシリコン膜１０８、ＦＧカップリング酸化膜１０９及び半導体基板１２０をエッチングして、素子分離溝であるトレンチ１２４を形成する（図５（Ａ）、ＴＲエッチング工程）。
次に、ＣＶＤ処理により、ＳｉＮ膜１２３、ＦＧポリシリコン膜１０８、ＦＧカップリング酸化膜１０９の側面を含むトレンチ１２４の表面を覆うように、第１のライナー膜としてのライナーＮＳＧ膜１２７を形成する（図５（Ｂ）、ライナーＣＶＤ工程）。その後、露光、ウェットエッチング処理により図５（Ｃ）に示すようなＧＳＴマスク２００を用いてトレンチ１２４の延伸方向における一部のライナーＮＳＧ膜１２７を除去する。つまり、トレンチ１２４の延伸方向に周期的にＧＳＴマスク２００を配置して、トレンチ１２４内に形成されたライナーＮＳＧ膜１２７を延伸方向において周期的に除去する。
図６（Ｄ－１）～図６（Ｇ－１）は、図５（Ｃ）に示すＧＳＴマスク２００を配置した領域のトレンチ１２４内に絶縁物としてのＮＳＧが充填される様子を示した図であり、図６（Ｄ－２）～図６（Ｇ－２）は、図５（Ｃ）に示すＧＳＴマスク２００を配置していない領域のトレンチ１２４内に絶縁物としてのＮＳＧが充填される様子を示した図である。
つまり、ＧＳＴマスク２００を配置した領域のトレンチ１２４内には、ライナーＮＳＧ膜１２７上にレジスト１２２が形成され、ＧＳＴマスク２００を配置していない領域のライナーＮＳＧ膜１２７は除去される（図５（Ｄ－１）、図５（Ｄ－２）、ウェットエッチング工程）。つまり、トレンチ１２４内においてライナーＮＳＧ膜１２７が局所的に除去される。
そして、ＧＳＴマスク２００を配置した領域のレジスト１２２が除去される。そして、結晶欠陥の発生を抑制するために、熱処理により、トレンチ１２４の表面を酸化して第２のライナー膜としてのライナー酸化膜１２５を形成する（図６（Ｅ－１）、図６（Ｅ－２）、ライナー酸化工程）。このとき、ＧＳＴマスク２００が配置されていない領域であって、ライナーＮＳＧ膜１２７が除去された領域では、図６（Ｅ－２）に示すように、ＦＧポリシリコン膜１０８の表面も酸化される。つまり、ＧＳＴマスク２００が配置されていない領域のトレンチ１２４の幅が、ＧＳＴマスク２００が配置された領域のトレンチ１２４の幅よりも広く形成され、ＧＳＴマスク２００が配置されていない領域のトレンチ１２４の深さが、ＧＳＴマスク２００が配置された領域のトレンチ１２４の幅よりも深く形成される。すなわち、ＧＳＴマスク２００が配置されていない領域では、エッチングされる領域が幅方向に広がり、図６（Ｅ－１）で示すようなＧＳＴマスク２００が配置された領域に形成されるトレンチ１２４の深さと比較して深く形成される。すなわち、トレンチ１２４の幅と深さが波型に凸凹状に交互に形成される。これにより、上述した図８（Ａ)に示したトレンチパターンを用いた場合と比較して、結晶欠陥の発生が抑制され、後述するトレンチ１２４を絶縁体で埋め込んで形成される素子分離絶縁膜の膜ストレスが緩和される。
その後、ＣＶＤ処理により、それぞれのトレンチ１２４内に絶縁物であるＮＳＧが充填され、トレンチ１２４をＮＳＧで埋め込んで、素子分離絶縁膜となるＮＳＧ膜１２６を形成する（図６（Ｆ－１）、図６（Ｆ－２）、ＳＴＩ埋め込みＮＳＧ工程）。すなわち、半導体基板１２０のＢＬ方向Ｄ１に延伸し、幅と深さが延伸方向において周期的に変化する素子分離絶縁膜としてのＮＳＧ膜１２６が形成される。そして、ＣＭＰ処理により、ＦＧポリシリコン膜１０８より高い位置にあるＮＳＧ膜１２６を研磨する。
次に、ＦＧポリシリコン膜１０８上のＳｉＮ膜１２３を除去する（図６（Ｇ－１）、図６（Ｇ－２）、ＴＲ－ＳｉＮ除去工程）。本工程により、フローティングゲートのＢＬ方向Ｄ１のパターニングが行われる。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクトを形成することにより、複数のメモリセル１１１を搭載した本実施の形態に係る半導体装置１００が製造される。
本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、素子分離溝としてのトレンチ１２４を形成し、ライナー酸化工程を行う前に、ライナーＮＳＧ膜を形成し、延伸方向に周期的にＧＳＴマスクを配置して周期的にライナーＮＳＧ膜を除去した後に、ライナー酸化膜を形成することで、ＧＳＴマスクの配置された領域と配置されていない領域とで、素子分離絶縁膜となるＮＳＧ膜の幅と深さが周期的に変化するように、素子分離絶縁膜が波型に凸凹状に交互に形成される。これによって、素子分離絶縁膜の膜ストレスが低減され、結晶欠陥の発生を抑制することができる。このことにより、結晶欠陥の発生を抑制しつつ、メモリセルにおける素子分離が可能となる。すなわち、結晶欠陥に起因する誤書込みを抑制することが可能となった。
なお、上記した本発明の実施形態に係る半導体装置の製造方法は一例にすぎず、本発明の趣旨を逸脱しない限りにおいて、工程の省略、追加、改変、使用する材料の変更等を行うことが可能である。
１００ 半導体装置（フラッシュメモリ）
１０１ ソース配線
１０２ スペーサ
１０３ コントロールゲート
１０４ サイドウォール
１０５ ソース
１０６ ドレイン
１０７ コンタクト部
１０８ ＦＧポリシリコン膜（導電体）
１０９ ＦＧカップリング酸化膜（ゲート絶縁膜）
１１０ トンネル絶縁膜
１１１ メモリセル
１２０ 半導体基板
１２３ ＳｉＮ膜
１２４ トレンチ（素子分離溝）
１２５ ライナー酸化膜
１２６ ＮＳＧ膜（素子分離絶縁膜）
１２７ ライナーＮＳＧ膜

Claims (9)

  1. 半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を形成する工程と、
    前記導電体膜、前記ゲート絶縁膜及び前記半導体基板をエッチングして、前記半導体基板の一方向に延伸し、幅と深さが延伸方向において周期的に変化する素子分離溝を形成する工程と、
    前記素子分離溝を絶縁物で埋め込み素子分離絶縁膜を形成する工程と、
    を有する半導体装置の製造方法。
  2. 前記素子分離溝を形成する工程では、幅が前記延伸方向において周期的に変化するマスクを用いて前記素子分離溝を形成する請求項１記載の半導体装置の製造方法。
  3. 前記マスクは、シリコン窒化膜である請求項２記載の半導体装置の製造方法。
  4. 前記素子分離溝は、前記半導体基板の主面内に形成されたソース領域に接続されるソースラインと、前記主面内に形成されたドレイン領域に接続されるビットコンタクトと、が形成される領域において、他の領域に比べて幅が広く深さが深い領域が配置される請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. エッチングされた前記導電体膜の側面を含む前記素子分離溝の表面を酸化してライナー膜を形成する工程と、をさらに有する
    請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を形成する工程と、
    前記導電体膜、前記ゲート絶縁膜及び前記半導体基板をエッチングして素子分離溝を形成する工程と、
    エッチングされた前記導電体の側面を含む前記素子分離溝の表面を覆う第１のライナー膜を化学気相成長により形成する工程と、
    マスクを用いて前記素子分離溝の延伸方向における一部の前記第１のライナー膜をエッチングで除去する工程と、
    前記素子分離溝の表面を酸化して第２のライナー膜を形成する工程と、
    前記素子分離溝を絶縁物で埋め込み、前記半導体基板の一方向に延伸し、幅と深さが前記延伸方向において周期的に変化する素子分離絶縁膜を形成する工程と、
    を有する半導体装置の製造方法。
  7. 半導体基板と、
    前記半導体基板に設けられた素子分離溝に絶縁物が充填されて構成されるとともに前記半導体基板の一方向に延伸し、幅と深さが延伸方向において周期的に変化する素子分離絶縁膜と、
    前記素子分離絶縁膜と接して前記半導体基板の主面上に設けられたゲート絶縁膜と、
    前記素子分離絶縁膜と接して前記ゲート絶縁膜上に設けられたフローティングゲートと、
    前記主面内に形成されたソース領域、および前記ソース領域に接続されるとともに前記フローティングゲートに隣接して配置されたソース配線を備えたソースラインと、
    前記主面内に形成されたドレイン領域、および前記ドレイン領域に接続されたコンタクト部を備えたビットコンタクトと、
    前記半導体基板上に形成された絶縁膜を介し前記フローティングゲートに隣接して前記絶縁膜上に設けられたコントロールゲートを備えたワードラインと、
    を有する半導体装置。
  8. 前記素子分離絶縁膜は、前記ビットコンタクトが配置される領域において、他の領域に比べて幅が広く深さが深い領域が配置される請求項７記載の半導体装置。
  9. 前記素子分離絶縁膜は、前記ソースラインが配置される領域において、他の領域に比べて幅が広く深さが深い領域が配置される請求項７又は８に記載の半導体装置。
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